CN110635026A - 一种1TnR存算阵列单元的制备方法 - Google Patents
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Abstract
本发明提供一种1TnR存算阵列单元的制备方法，属于半导体(semiconductor)、人工智能(artificial intelligence)和CMOS混合集成电路技术领域。本发明充分利用了MOSFET带来的面积冗余，发挥阻变器件结构简单和特征尺寸小的优势，实现了更加高密度的阵列集成，使得在相同存储精度下，存储容量提高约n倍，或者在相同存储容量下，存储精度提高约n倍。因此本发明对未来适用于存储和存算一体的阻变器件高密度集成有着重要的意义。
Description
技术领域
本发明属于半导体(semiconductor)、人工智能(artificial intelligence)和CMOS混合集成电路技术领域，具体涉及一种兼容现有CMOS工艺并与CMOS集成的一种基于新型存储器(emerging memory)和新型仿生突触器件(emerging synaptic device)的存算单元的制备方法。
背景技术
近随着现代社会逐步迈入信息化、智能化的时代，未来的智能终端和计算平台将不仅强调传统的计算和大数据，更是在有限的功耗和嵌入式的平台中实现更加快速高效的信息处理、分类和存储。因此计算能力和存储能力是衡量未来信息化终端和平台的重要参数。
从传统信息存储角度出发，半导体工艺节点的持续使得特征尺寸不断缩小，已经接近物理极限，集成密度的提高面临挑战。此外，传统冯诺依曼架构存在“存储墙”的问题，使得存储系统的运行效率受到限制，从而降低了信息传输和存储的性能。
与此同时，人工智能和大数据时代来临对高性能存算技术的需求更加迫切。人工智能技术对低功耗、高速度和高并行度的计算资源的需求不断提高，现有计算机系统在未来难以满足更大规模的神经网络加速算法。综上基于忆阻效应(阻变效应)的新器件凭借优良的非易失性存储特性和与生物突触特性类似的电学的缓变特征和记忆特性得以实现高性能的存储芯片和智能神经形态芯片，受到了广泛的关注。
以存储为例，新兴忆阻器在信息存储方面凭借在高集成度、低功耗和读写速度等方面的优势使之成为了新一代存储器中的有力竞争者。其在不同外加电压激励下实现“0”和“1”状态之间可逆的状态转换，在撤除电压激励后可以保持，从而实现数据的非易失性存储。以仿生电子突触为例，忆阻器电学的缓变特征和记忆特性以及结构特性可以模拟生物神经元相互连接的突触权值存储和连续变化，在类脑神经形态芯片的应用中有着巨大潜力。但由于材料的多样性和工艺的兼容性要求，以及阵列集成密度等诸多复杂变量的存在，使得采用现有成熟的CMOS后端工艺实现高密度忆阻器阵列的集成仍面临巨大的挑战。
发明内容
为克服现有忆阻器阵列与CMOS后端工艺集成密度问题，本发明提出了一种基于传统CMOS工艺实现的MOSFET与n(>＝2)个阻变存算单元串联结构(1TnR)的制备方法。
本发明的技术方案如下：
一种基于CMOS后端工艺制备1TnR非易失性存算阵列单元的方法，位于传统CMOS电路层上方，其步骤包括：
1)在传统MOSFET器件的漏端上生长第一介质层，光刻图形化，并刻蚀形成N个通孔，即通孔1、通孔2、······通孔n；
2)接着生长第一保护层，然后再制备第一金属层，随后通过化学机械抛光研磨为平整表面，停止层为上述第一介质层表面；
3)接着制备第二金属层；
4)接着生长第二介质层，可采用两种方式：
(1)利用物理气相淀积、化学气相淀积或者原子层淀积的方式生长第二介质层；
(2)利用物理气相淀积的方式生长一层金属，在O2或N2O或N2+O2或H2O+O2等气氛中氧化，得到第二介质层。
5)在第二介质层的表面利用物理气相淀积或者电镀工艺制备第三金属层；
6)接着进行光刻图形化，利用光刻胶掩膜刻蚀第二金属层、第二介质层和第三金属层，仅留下通孔1、通孔2、······通孔n图形上方区域部分，刻蚀停止在第一介质层表面；
7)接着利用物理气相淀积或者化学气相淀积的方式生长第三介质层，并利用化学机械抛光研磨平整表面；
8)接着进行光刻图形化，用光刻胶作为掩膜，在第三金属层图形上方通过刻蚀工艺制备与第三金属层图形等数量的、大小略小的通孔，刻蚀截止层为第三金属层；
9)接着利用双大马士革工艺，进行光刻图形化，用光刻胶作为掩膜，在底层传统CMOS器件源端上方制备通孔，刻蚀截止层为底层传统CMOS器件源端的金属互联表面；
利用物理气相淀积或者化学气相淀积的方式生长第二保护层；
11)接着再利用物理气相淀积或者电镀工艺制备第四金属层，随后通过化学机械抛光研磨为平整表面，停止层为第三介质层表面；形成1TnR非易失性存算阵列单元。
优选的，所述衬底为硅衬底。
优选的，所述第一保护层和第二保护层材料为能防止金属扩散的导电材料，如TiN、TaN等，厚度为1-50nm。
优选的，所述第一介质层的材料为能有效阻止金属层扩散的材料，如Si3N4、SiO2等，厚度为5-50nm。
优选的，所述第二介质层的材料为带有优良阻变特性的过渡金属氧化物，如HfOx、TaOx、NiOx、SrTiOx、AlOx、ZnO等，厚度为1-50nm。
优选的，所述第三介质层的材料为优良绝缘体材料，如SiLK、FOx、MSQ、NanoglassHOSP等，厚度为100-1000nm。
优选的，所述第一金属层、第四金属层的材料为具有优良导电特性的材料，如AI、TiN、Cu、W、TaN、Pt等，厚度以完全填充通孔为准。
优选的，所述第二金属层和第三金属层的材料通常为金属活性不同的一对材料，可以是金属或是导电性强的化合物，如Pt/Cu、Au/Al、Hf/TiN、Hf/TaN、TiN/TaN等。当第二介质层的材料金属原子与氧原子的比例在上表面和下表面不对称时，金属层和金属层的材料也可以是同一种材料，如Pt、Au、TiN等。厚度为5-50nm。
优选的，所述步骤4中第二介质层的第二种生长方式中的金属材料为氧化后带有优良阻变特性的过渡金属及其化合物，如Hf、Ni、Sr、TaN、Ta等，厚度为2-50nm。
本发明提出了一种新的基于阻变器件的1TnR存算单元结构的制备方法。本发明所提出的单元结构相较于传统1T1R结构利用了MOSFET带来的面积冗余，充分发挥阻变器件结构简单和特征尺寸小的优势，实现了更加高密度的阵列集成，使得在相同存储精度下，存储容量提高约n倍，或者在相同存储容量下，存储精度提高约n倍。因此本发明对未来适用于存储和存算一体的阻变器件高密度集成有着重要的意义。
附图说明
图1为本发明制备的1TnR存算阵列单元结构示意图；
图2—图13为本发明实施例的工艺流程图；其中1—通孔1；2—通孔2；3—通孔3；4—通孔4；5—通孔5；6—通孔6；7—通孔7；8—通孔8；
图14为图2-图13的图列示意图。
具体实施方式
本发明采用独特设计的工艺流程，制备的阵列结构可以实现高密度集成。在本发明1TnR结构中，控制存算单元的每个MOSFET连接n个阻变存算器件，同一个MOSFET的n个阻变存算器件采用EVEN/ODD形式排列连接到n个位线，如图1所示。每条位线由相应的晶体管控制位线的选通，选通策略可以根据存算单元的功能调整，例如作为存储单元时可以存储n个bit，作为权重单元时可以存储n个bit精度的权值，相比传统结构，在同等单元面积的前提下，集成密度提高了约n倍，在同等存储精度前提下，减小了占用面积和MOSFET的数量。
本发明以1T3R制备过程为例，说明制备的1TnR非易失性存算单元的工艺流程，位于传统CMOS电路层上方：
1)在传统MOSFET器件的漏端，称为底层，开始集成3个存算单元；
2)在底层上利用物理气相淀积或者化学气相淀积的方式生长第一介质层，光刻图形化，并利用反应刻蚀形成通孔1、通孔2、通孔3，刻蚀截止层为下层互联金属表面(此处统称底层)。第一介质层的材料为Si3N4、SiO2等，厚度为5-50nm，如附图2所示；
3)接着利用物理气相淀积或者化学气相淀积的方式生长第一保护层，然后再利用物理气相淀积或者电镀工艺制备第一金属层，随后通过化学机械抛光研磨为平整表面，停止层为第一介质层表面。第一保护层为TiN、TaN等，厚度为1-50nm，第一介质层的材料采用Si3N4、SiO2等，厚度为5-50nm，如附图3所示；
4)接着利用物理气相淀积或者电镀工艺制备第二金属层。所述第二金属层的材料采用Pt/Cu、Au/Al、Hf/TiN、Hf/TaN、TiN/TaN等，厚度为5-50nm，如附图4所示；
5)接着生长第二介质层，第二介质层的材料为HfOx、TaOx、NiOx、SrTiOx、AlOx、ZnO等，厚度为1-50nm，如图5所示；
6)在第二介质层的表面利用物理气相淀积或者电镀工艺制备第三金属层。第三金属层的材料是金属或是导电性强的化合物，如Pt/Cu、Au/Al、Hf/TiN、Hf/TaN、TiN/TaN等，如附图6所示；
7)接着进行光刻图形化，利用光刻胶掩膜刻蚀第二金属层、第二介质层和第三金属层，仅留下通孔1、通孔2、通孔3图形上方区域部分，刻蚀停止在第一介质层表面。如附图7所示；
8)接着利用物理气相淀积或者化学气相淀积的方式生长第三介质层，并利用化学机械抛光研磨平整表面。所述第三介质层的材料为优良绝缘体材料，如SiLK、FOx、MSQ、Nanoglass HOSP等，厚度为100-1000nm，如附图8所示；
9)接着进行光刻图形化，通过光刻胶作为掩膜刻蚀通孔1上方制备通孔4，在通孔2上方制备通孔5，在通孔4上方制备通孔6，刻蚀截止层为金属层3。如附图9所示；
10)接着利用双大马士革工艺，进行光刻图形化，通过光刻胶作为掩膜刻蚀通孔7，再进行光刻图形化，通过光刻胶作为掩膜刻蚀通孔8，刻蚀截止层为底层金属互联表面。如附图10、11所示；
11)接着利用物理气相淀积或者化学气相淀积的方式生长第二保护层，第二保护层材料为能防止金属扩散的导电材料，如TiN、TaN等，厚度为1-50nm。然后再利用物理气相淀积或者电镀工艺制备第四金属层，第四金属层的材料为具有优良导电特性的材料，如AI、TiN、Cu、W、TaN、Pt等，如附图12所示，随后通过化学机械抛光研磨为平整表面，停止层为第三介质层表面。如附图13所示；形成1T3R非易失性存算阵列单元。
上述说明仅对本方法的技术方案做了概述，为了能够更清楚的了解本发明的技术手段，并可依照说明书的内容予以实施，以下配合附图做详细说明。
Claims (10)
1.一种1TnR非易失性存算阵列单元的制备方法，位于传统CMOS电路层上方，其步骤包括：
1)在传统MOSFET器件的漏端上生长第一介质层，光刻图形化，并刻蚀形成N个通孔；
2)接着生长第一保护层，然后再制备第一金属层，随后通过化学机械抛光研磨为平整表面，停止层为上述第一介质层表面；
3)接着制备第二金属层；
4)接着生长第二介质层；
5)在第二介质层的表面利用物理气相淀积或者电镀工艺制备第三金属层；
6)接着进行光刻图形化，利用光刻胶掩膜刻蚀第二金属层、第二介质层和第三金属层，仅留下通孔图形上方区域部分，刻蚀停止在第一介质层表面；
7)接着利用物理气相淀积或者化学气相淀积的方式生长第三介质层，并利用化学机械抛光研磨平整表面；
8)接着进行光刻图形化，用光刻胶作为掩膜，在第三金属层图形上方通过刻蚀工艺制备与第三金属层图形等数量的通孔，刻蚀截止层为第三金属层；
9)接着利用双大马士革工艺，进行光刻图形化，用光刻胶作为掩膜，在底层传统CMOS器件源端上方制备通孔，刻蚀截止层为底层传统CMOS器件源端的金属互联表面；
10)利用物理气相淀积或者化学气相淀积的方式生长第二保护层；
11)接着再利用物理气相淀积或者电镀工艺制备第四金属层，随后通过化学机械抛光研磨为平整表面，停止层为第三介质层表面；形成1TnR非易失性存算阵列单元。
2.如权利要求1所述的制备方法，其特征在于，所述衬底为硅衬底。
3.如权利要求1所述的制备方法，其特征在于，所述步骤4)中采用两种方式生长第二介质层：
(1)利用物理气相淀积、化学气相淀积或者原子层淀积的方式生长第二介质层；
(2)利用物理气相淀积方式生长一层金属，在O2或N2O或N2+O2或H2O+O2气氛中氧化，得到第二介质层。
4.如权利要求1所述的制备方法，其特征在于，所述第一保护层和第二保护层材料为能防止金属扩散的导电材料，厚度为1-50nm。
5.如权利要求1所述的制备方法，其特征在于，所述第一介质层的材料为能有效阻止金属层扩散的材料，厚度为5-50nm，所述第二介质层的材料为带有阻变特性的过渡金属氧化物，厚度为1-50nm。
6.如权利要求1所述的制备方法，其特征在于，所述第三介质层的材料为绝缘体材料，厚度为100-1000nm。
7.如权利要求1所述的制备方法，其特征在于，所述第一金属层、第四金属层的材料为AI、TiN、Cu、W、TaN或Pt。
8.如权利要求1所述的制备方法，其特征在于，所述第二金属层和第三金属层的材料为Pt/Cu、Au/Al、Hf/TiN、Hf/TaN或TiN/TaN。
9.如权利要求1所述的制备方法，其特征在于，当第二介质层的材料金属原子与氧原子的比例在上表面和下表面不对称时，第二金属层和第三金属层的材料为同一种材料，厚度为5-50nm。
10.如权利要求3所述的制备方法，其特征在于，步骤(2)生长方式中的金属材料为氧化后带有阻变特性的过渡金属及其化合物，厚度为2-50nm。
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