CN109728160B

CN109728160B - 一种氧化物忆阻器及其集成方法

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Publication number: CN109728160B
Application number: CN201811555663.4A
Authority: CN
Inventors: 蔡一茂; 方亦陈; 王宗巍; 凌尧天; 肖韩; 黄如
Original assignee: Peking University
Current assignee: Peking University
Priority date: 2018-12-19
Filing date: 2018-12-19
Publication date: 2020-09-08
Anticipated expiration: 2038-12-19
Also published as: CN109728160A

Abstract

本发明公布了一种氧化物忆阻器及其集成方法，基于当前集成电路制造业标准CMOS后端工艺，通过专门设计的工艺流程来来实现氧化物忆阻器的制备，减小忆阻器对后端工艺的影响，以更好地兼容后端工艺。本发明使得在普通传统CMOS工艺线上制作忆阻器及其阵列成为可能。此外，忆阻器有助于研究阻变机理、可靠性、耐久性等等大规模制备相关的能力，对于新一代存储器以及人工神经网络的研究有着重要意义。

Description

一种氧化物忆阻器及其集成方法

技术领域

本发明属于半导体(semiconductor)、人工智能(artificial intelligence)和CMOS混合集成电路技术领域，具体涉及一种忆阻器(resistive random access memory)及其制备方法。

背景技术

随着进入信息化、智能化的时代，信息处理能力和数据存储能力正在以各种各样的形式推动着现代社会的进步，未来的智能终端和计算平台将不仅强调传统的计算和大数据，更是在有限的功耗和嵌入式的平台中实现海量传感数据和信息的智能化处理，实现更加快速高效的信息处理、分类和存储。

在信息存储方面，随着半导体工艺节点的持续推进，特征尺寸不断缩小，传统半导体存储器的尺寸缩小能力已经接近物理极限，集成密度进一步提高面临巨大挑战。此外，在现有的存储架构下，存储器系统由于在处理器和各级存储器间存在运行速度差异，导致数据交换存在“存储墙”的问题，使得存储系统的运行效率受到限制，从而降低了信息传输和存储的性能。与此同时，人工智能和大数据时代来临使得对高性能存储器的需求更加迫切。在人工智能硬件方面，随着人工智能技术的飞速发展，对低功耗、高速度和高并行度的计算资源的需求不断提高。综上基于忆阻效应(阻变效应)的新器件凭借优良的非易失性存储特性和与生物突触特性类似的电学的缓变特征和记忆特性得以实现高性能的存储芯片和智能神经形态芯片受到广泛关注。

以存储为例，新兴忆阻器在信息存储方面凭借在高集成度、低功耗和读写速度等方面的优势成为了新一代存储器中的有力竞争者。其在不同外加电压激励下实现高阻态(“0”状态)和低阻态(“1”状态)之间可逆的状态转换，在撤除电压激励后可以保持高阻态和低阻态，从而实现数据的非易失性存储。以仿生电子突触为例，忆阻器电学的缓变特征和记忆特性以及结构特性可以模拟生物神经元相互连接的突触权值存储和连续变化，使其有着在神经形态芯片中应用的巨大潜力。但由于材料的多样性和工艺的兼容性要求，以及阵列性能的要求等诸多复杂变量的存在，使得采用现有成熟的CMOS后端工艺实现大规模忆阻器阵列的集成仍面临巨大的挑战。

发明内容

本发明提出了一种基于当前集成电路制造业标准CMOS后端工艺来实现氧化物忆阻器的制备方法，通过专门设计的工艺流程来减小忆阻器对后端工艺的影响，以达到更好地兼容后端工艺的目的。

本发明采用的技术方案如下：

一种集成在CMOS后端工艺的氧化物忆阻器或其阵列，包括位于后端工艺的金属阻挡层及其上的第一介质层，在第一介质层中有两类沟道，其中第一类沟道内部自下而上依次为第二介质层、第一金属层和第二金属层，底部的第二介质层与其正下方的下层器件金属层直接相连；第二类沟道内自下而上依次为第一金属层和第二金属层，底部的第一金属层与其正下方的下层器件金属层直接相连；两类沟道之间的距离满足后端设计规则的最小距离要求。

上述集成在CMOS后端工艺的氧化物忆阻器或其阵列中，所述两类沟道均由位于下方的小通孔和位于上方的大通孔两部分构成。

上述集成在CMOS后端工艺的氧化物忆阻器或其阵列中，所述第一介质层的厚度优选为300～400nm，其材料可以为氧化硅、氮氧化硅(SiO_x,SiO_xN_y)等低k介质材料。

上述集成在CMOS后端工艺的氧化物忆阻器或其阵列中，所述第二介质层的厚度为5～20nm，其材料通常为金属和金属氧化合物的复合材料，包括金属钽和金属氧化物的复合材料，例如：钽和钽的氧化物(Ta/TaOx)，钽和铪的氧化物(Ta/HfOx)；或是金属钽、其它金属和金属氧化物的复合材料，例如：钽、钛和钽的氧化物(Ta/Ti/TaO_x)，钽、钛和铪的氧化物(Ta/Ti/HfO_x)，钽、铱和钽的氧化物(Ta/Ir/TaO_x)，钽、钨和钽的氧化物(Ta/W/TaO_x)。

本发明还提供了上述集成在CMOS后端工艺的氧化物忆阻器或其阵列的制备方法，包括如下步骤：

1)在前面金属层上形成金属阻挡层；

2)在金属阻挡层上淀积第一介质层；

3)重复光刻和刻蚀第一介质层和金属阻挡层，停止在下层器件金属层，形成位于下层器件金属层上的第一类下窄上宽的沟槽；

4)在步骤3)刻出的沟槽中依次形成第二介质层、第一金属层和第二金属层，并将表面磨平；

5)再形成金属阻挡层，重复光刻和刻蚀新的金属阻挡层、第一介质层和步骤1)形成的金属阻挡层，停止在下层器件金属层，形成位于下层器件金属层上的第二类下窄上宽的沟槽，该沟槽与步骤3)形成的沟槽之间的距离需满足设计规则的最小距离要求；

6)在步骤5)刻出的沟槽中依次形成第一金属层和第二金属层，将表面磨平。

上述步骤1)和步骤5)中利用化学气相淀积(CVD)、原子层淀积(ALD)等方法形成金属阻挡层。所述金属阻挡层的厚度优选为15～30nm，其材料为绝缘材料，例如氮化硅、碳化硅。

上述步骤2)利用化学气相淀积(CVD)方法形成第一介质层。所述第一介质层的厚度优选为300～400nm，其材料可以为氧化硅、氮氧化硅(SiO_x,SiO_xN_y)等低k介质材料。

上述步骤3)利用重复光刻、反应离子刻蚀(RIE)的方式形成沟槽，沟槽下部较窄的部分深度约100nm，上部较宽的部分深度为200～300nm。

上述步骤4)先利用物理气相淀积(PVD)或原子层淀积(ALD)的方法形成第二介质层，并进行氧化退火处理。

上述步骤4)中所述第二介质层的厚度为5～20nm(主要指沟槽底部的厚度)，其材料通常为金属和金属氧化合物的复合材料，包括金属钽和金属氧化物的复合材料，例如：钽和钽的氧化物(Ta/TaOx)，钽和铪的氧化物(Ta/HfOx)；或是金属钽、其它金属和金属氧化物的复合材料，例如：钽、钛和钽的氧化物(Ta/Ti/TaO_x)，钽、钛和铪的氧化物(Ta/Ti/HfO_x)，钽、铱和钽的氧化物(Ta/Ir/TaO_x)，钽、钨和钽的氧化物(Ta/W/TaO_x)。

上述步骤4)和步骤6)中所述第一金属层的材料为钽、氮化钽、氮化钛等，采用物理气相淀积(PVD)、原子层淀积(ALD)或金属有机物化学气相淀积(MOCVD)等方式形成第一金属层。利用物理气相淀积(PVD)或是电镀的方法形成第二金属层，然后通过化学机械抛光(CMP)磨平表面。

通过上述制备方法制备的忆阻器或其阵列也在本发明的保护范围内。

本发明提供的制备所述氧化物忆阻器的方法包括从前面后端金属层形成金属阻挡层到最终第二次化学机械抛光之后，工艺流程在传统CMOS后端工艺的基础上加以改进，使之能够被用于制作后端工艺兼容的忆阻器。本发明采用创新的工艺设计和流程，使得在普通传统CMOS工艺线上制作忆阻器和阵列成为可能。此外，忆阻器有助于研究阻变机理、可靠性、耐久性等等大规模制备相关的能力，对于新一代存储器以及人工神经网络的研究有着重要意义。

附图说明

图1-图9为本发明实施例制备集成在CMOS后端工艺的忆阻器的实施步骤图，其中：

图1显示了在前面金属层上形成金属阻挡层的工艺步骤；

图2显示了在金属阻挡层上形成第一介质层的工艺步骤；

图3显示了刻蚀第一介质层形成沟槽1和沟槽2的工艺步骤；

图4显示了在沟槽1、沟槽2和第一介质层上淀积形成第二介质层的工艺步骤；

图5显示了在第二介质层上形成第一金属层的工艺步骤；

图6显示了在沟槽1和沟槽2中填充第二金属层并磨平的工艺步骤；

图7显示了再次形成金属阻挡层的工艺步骤；

图8显示了在第一介质层中形成沟槽3和沟槽4的工艺步骤；

图9显示了在沟槽3、沟槽3中形成第一、第二金属层并磨平后的最终结构。

具体实施方式

下面结合附图和具体实施例，对本发明进行进一步描述。

下面实施例采用TaOx作为忆阻器的材料，氮氧硅、铜、钽作为实现结构的关键工艺步骤所采用的材料，给出集成在CMOS后端工艺的忆阻器的制备实施例。

实施例：

1)在前面金属层之后利用化学气相淀积(CVD)的方式形成金属阻挡层，如图1所示，金属阻挡层的材料可以是氮化硅等；

2)在金属阻挡层之后利用化学气相淀积(CVD)的方式淀积氮氧硅，形成第一介质层，如图2所示；

3)利用重复光刻、氟基或氯基的反应离子刻蚀(RIE)的方式在第一介质层中形成沟槽1和沟槽2，如图3所示；

4)利用原子层淀积的方法形成氧化钽，并进行氧退火处理，形成第二介质层，如图4所示；

5)利用物理气相淀积(PVD)的方法形成钽层，在第二介质层上形成第一金属层，如图5所示；

6)利用电镀的方法淀积金属铜，并进行第一次化学机械抛光(CMP)，即使第二金属层填充在沟槽1和沟槽2中，如图6所示；

7)利用化学气相淀积(CVD)的方式再次形成金属阻挡层，如图7所示；

8)利用重复光刻、反应离子刻蚀(RIE)的方式在第一介质层中形成沟槽3和沟槽4，如图8所示；

9)利用物理气相淀积(PVD)的方法形成钽金属层，在沟槽3和沟槽4表面形成第一金属层；接着利用物理气相淀积(PVD)或是电镀的方法形成铜金属层，并进行第二次化学机械抛光(CMP)，使第二金属层填充在沟槽3和沟槽4中，如图9所示。

以上实施例仅用以说明本发明的技术方案而非对其进行限制，本领域的普通技术人员可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明的精神和范围，本发明的保护范围应以权利要求所述为准。

Claims

1.一种集成在CMOS后端工艺的氧化物忆阻器，包括位于后端工艺的金属阻挡层及其上的第一介质层，在第一介质层中有两类沟道，其中第一类沟道内部自下而上依次为第二介质层、第一金属层和第二金属层，底部的第二介质层与其正下方的下层器件金属层直接相连；第二类沟道内自下而上依次为第一金属层和第二金属层，底部的第一金属层与其正下方的下层器件金属层直接相连；两类沟道之间的距离满足后端设计规则的最小距离要求；所述氧化物忆阻器通过下述步骤制备得到：

1)在前面金属层上形成金属阻挡层；

2)在金属阻挡层上淀积第一介质层；

4)在步骤3）刻出的沟槽中依次形成第二介质层、第一金属层和第二金属层，并将表面磨平；

5)再形成金属阻挡层，重复光刻和刻蚀新的金属阻挡层、第一介质层和步骤1）形成的金属阻挡层，停止在下层器件金属层，形成位于下层器件金属层上的第二类下窄上宽的沟槽，该沟槽与步骤3）形成的沟槽之间的距离满足设计规则的最小距离要求；

6)在步骤5）刻出的沟槽中依次形成第一金属层和第二金属层，将表面磨平。

2.如权利要求1所述的氧化物忆阻器，其特征在于，两类沟道均由位于下方的小通孔和位于上方的大通孔两部分构成。

3.如权利要求1所述的氧化物忆阻器，其特征在于，所述第一介质层的厚度为300~400nm，其材料为低k介质材料。

4.如权利要求1所述的氧化物忆阻器，其特征在于，所述第二介质层的厚度为5~20 nm，其材料为金属和金属氧化合物的复合材料。

5.权利要求1~4任一所述集成在CMOS后端工艺的氧化物忆阻器的制备方法，包括如下步骤：

1)在前面金属层上形成金属阻挡层；

2)在金属阻挡层上淀积第一介质层；

6.如权利要求5所述的制备方法，其特征在于，步骤1）和步骤5）中利用化学气相淀积或原子层淀积的方法形成金属阻挡层；所述金属阻挡层的厚度为15~30nm，其材料为绝缘材料。

7.如权利要求5所述的制备方法，其特征在于，步骤2）利用化学气相淀积方法形成第一介质层。

8.如权利要求5所述的制备方法，其特征在于，步骤3）利用重复光刻、反应离子刻蚀的方式形成沟槽，沟槽下部较窄的部分深度为100 nm，上部较宽的部分深度为200~300 nm。

9.如权利要求5所述的制备方法，其特征在于，步骤4）中所述第二介质层的材料为金属钽和金属氧化物的复合材料，或是金属钽、其它金属和金属氧化物的复合材料，其中所述金属钽、其它金属和金属氧化物的复合材料选自下列复合材料之一：钽、钛和钽的氧化物，钽、钛和铪的氧化物，钽、铱和钽的氧化物，钽、钨和钽的氧化物。

10.如权利要求5所述的制备方法，其特征在于，步骤4）中利用物理气相淀积或原子层淀积的方法形成第二介质层；步骤4）和步骤6）中采用物理气相淀积、原子层淀积或金属有机物化学气相淀积的方式形成第一金属层，利用物理气相淀积或电镀的方法形成第二金属层，然后进行化学机械抛光磨平表面。