CN102683585B - 集成标准cmos工艺的电阻存储器及其制备方法 - Google Patents

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本发明涉及微电子技术领域，具体是一种集成标准CMOS工艺的电阻存储器及其制备方法，该方法包括：在常规CMOS工艺完成前段工艺至钨栓塞形成后，沉积金属层间介质层；之后将存储阵列部分钨栓塞上方的介质层打开，形成与钨栓塞部分错开的孔洞，露出一部分钨栓塞；随后生长金属氧化物功能材料、电极材料、扩散阻挡层、仔晶铜以及电镀铜，最后用化学机械抛光形成存储单元。本发明方法可以实现突破常规光刻工艺的器件尺寸，且有助于固定电阻存储器导电细丝的形成位置，增强器件的均一性。

Description

集成标准CMOS工艺的电阻存储器及其制备方法
技术领域
本发明涉及微电子技术领域，具体涉及一种集成标准CMOS工艺的电阻存储器及其制备方法。
背景技术
存储器是一种存储部件，用来存储数字信息，其最基本的结构是可存储二进制‘0’和‘1’信息的单元。在半导体产业中，存储器占有举足轻重的地位，在过去的几十年里，半导体存储器在技术和成本控制上都得到了长足的发展，市场份额越来越大。
随着手机、GPS、数码相机和笔记本电脑等一些便携式数码产品的普及，用户携带大容量数据的机会大大增加，其他存储介质如磁盘、光盘等无法同时满足非易失性、短小轻薄的要求，而半导体非易失性存储器很好的兼顾了这两项需求，得到了飞速的发展。
非易失电阻存储器件(Resistive Switching Memory)因为其高密度、低成本、可突破技术的特点引起高度关注。电阻存储器利用存储介质的电阻在电信号作用下、在高阻和低阻间可逆转换的特性来存储信号，存储介质可以有很多种，包括二元或多元金属氧化物，甚至有机物。其中，二元金属氧化物由于易于不含有对常规CMOS工艺会造成污染的元素、低功耗等特性而受到高度关注。
常规的电阻存储器采用图1所示结构，以钨栓塞作为下电极，存储单元的面积由钨栓塞的尺寸决定，受工艺节点光刻条件的限制，比如在0.13μm工艺下，钨栓塞的尺寸为0.19μm大小；在0.065μm工艺下，钨栓塞的尺寸约90nm。为突破光刻条件限制，获得更小尺寸的器件面积，通常需要通过侧墙技术来实现，其工艺复杂，成本较高，且器件尺寸很难精确控制。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的主要目的在于提供一种工艺简便、成本低廉、效果优越、器件尺寸突破光刻条件限制的集成标准CMOS工艺的电阻存储器及其制备方法。
(二)技术方案
为达到上述目的，本发明提供了一种集成标准CMOS工艺制备电阻存储器的方法，该方法包括：
采用标准CMOS工艺形成钨栓塞；
在钨栓塞上依次形成盖帽层、第一介质层和刻蚀阻挡层；
在第一介质层中需要形成存储器的位置制作出孔洞，此孔洞仅暴露出部分钨栓塞；
在孔洞中生长金属氧化物存储介质；
在孔洞中金属氧化物之上生长上电极；
在孔洞中再依次沉积扩散阻挡层、仔晶铜和电镀铜；
采用化学机械抛光方法去除多余的上电极材料、扩散阻挡层、仔晶铜和电镀铜，形成位于所述的第一介质层孔洞中的存储结构；
采用常规的大马士革铜互连工艺进行后续步骤，完成电阻存储器的制备。
上述方案中，所述采用标准CMOS工艺形成钨栓塞，具体包括：通过光刻、刻蚀在MOS器件上方形成钨栓塞孔洞；沉积扩散阻挡层Ti/TiN，厚度范围为3nm～50nm；用PECVD钨将孔洞填满，钨厚度为50nm～5000nm；经过化学机械抛光，形成钨栓塞。
上述方案中，所述在钨栓塞上依次形成盖帽层、第一介质层和刻蚀阻挡层采用PECVD的方法实现，其中，盖帽层采用SiN、SiON、SiCN、SiC或SiOC，厚度为5nm～100nm；第一介质层采用低k介质材料SiO2、掺F或C的SiO2、多孔SiO2或SiOC，厚度为50nm～5000nm；刻蚀阻挡层采用Si3N4、SiON或SiCN，厚度为5nm～100nm。
上述方案中，所述在第一介质层中需要形成存储器的位置制作出孔洞的步骤中，孔洞与钨栓塞错开，露出部分钨栓塞作为下电极，下电极的面积由钨栓塞的宽度和孔洞与钨栓塞重叠的尺度决定。所述孔洞与钨栓塞重叠的尺度最小控制在5nm量级。
上述方案中，所述在孔洞中生长金属氧化物存储介质，采用ALCVD、反应溅射、PECVD、热蒸发、电子束蒸或PLD方法实现。
上述方案中，所述金属氧化物存储介质采用完全化学剂量比或非完全化学计量比的单层基体材料HfO、ZrO、CuO、AlO、TiO、TaO、WO、MnO、NiO、ZnO、SiO、CoO、YO、MgO、FeO、PCMO、STO或SZO，或者是上述单层基体材料的双层或多层的复合层材料。
上述方案中，所述在孔洞中金属氧化物之上生长上电极，采用ALCVD、反应溅射、PECVD、热蒸发、电子束蒸发或PLD方法实现。
上述方案中，所述上电极形成于铜扩散阻挡层下方，采用具有导电性质的材料Al、W、Pt、Cu、Au、Zr、Ni、Ti、TiN、Ta、TaN、Co和Hf中的任意一种，或者任意两种构成的复合双层结构。
上述方案中，所述在孔洞中再依次沉积扩散阻挡层、仔晶铜和电镀铜，其中扩散阻挡层采用Ta、TaN、Ta/TaN复合层、Ti/TiN复合层、Ru、TiSiN、WN、WNC或TiZr/TiZrN，厚度为5nm～50nm；仔晶铜通过PVD的方法生长，厚度为3nm～50nm；电镀铜的厚度为200nm～5000nm。
上述方案中，所述采用化学机械抛光方法去除多余的上电极材料、扩散阻挡层、仔晶铜和电镀铜，抛光停止于所述的第一介质层，形成位于第一介质层孔洞中的存储结构。
上述方案中，所述扩散阻挡层采用导电材料Ta、TaN、Ta/TaN复合层、Ti/TiN复合层、Ru、TiSiN、WN、WNC或TiZr/TiZrN。
上述方案中，所述采用常规的大马士革铜互连工艺进行后续步骤，具体包括：在抛光后的样品表面制作介质层，然后在介质层中开出沟槽和通孔，开出通孔的位置在存储器的上电极上方以及需要引出连接线的器件上方，接下来沉积阻挡层、籽晶层、电化学方法镀铜、退火、化学机械抛光、沉积盖帽，完成引线制作。
为达到上述目的，本发明还提供了一种集成标准CMOS工艺制备的电阻存储器，该电阻存储器包括：下电极，其为钨栓塞的一部分；在所述钨栓塞上方形成的介质层中形成的孔洞，所述孔洞与钨栓塞错开，暴露部分钨栓塞；在孔洞侧壁填充的金属氧化物存储介质；以及在所述的金属氧化物存储介质之上的金属上电极。
上述方案中，所述金属氧化物存储介质通过化学机械抛光一次形成。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果：
1、本发明提供的集成标准CMOS工艺的电阻存储器及其制备方法，以生长于孔洞中的金属氧化物材料作为存储介质，此孔洞与钨栓塞错开，露出部分钨栓塞作为下电极；Cu扩散阻挡层或电极材料/扩散阻挡层复合层作为上电极，存储单元通过CMP一次形成。整个电阻存储器单元制作过程工艺简单，成本低廉，同时也可固定电阻存储器导电细丝的形成位置，增强器件的均一性。
2、本发明提供的集成标准CMOS工艺的电阻存储器及其制备方法，以部分钨栓塞作为下电极，其与金属氧化物的接触面积由钨栓塞的宽度和孔洞与钨栓塞重叠的距离决定，跟常规步骤相比，可实现的更小的存储单元面积，而且不需要通过额外的曝光、刻蚀步骤，工艺简单、成本低廉。
附图说明
图1为常规电阻存储器的单元的结构示意图；
图2是依照本发明实施例经过常规的CMOS工艺，进行到钨栓塞制作结束后的剖面图。
图3是依照本发明实施例在钨栓塞上方依次沉积盖帽层201a、第一介质层101和刻蚀阻挡层201b后的剖面图。
图4是依照本发明实施例沟槽图形刻蚀至盖帽层201a，去除光刻胶后的剖面图。
图5是依照本发明实施例刻蚀打开盖帽层201a后的剖面图。
图6是依照本发明实施例依次沉积金属氧化物材料400、上电极材料500、铜扩散阻挡层/仔晶铜/电镀铜600后的示意图。
图7a是依照本发明实施例化学机械抛光后形成图形化金属氧化物401、上电极501及第一层金属布线金属连线601后的示意图。
图7b为依照本发明另一实施例集成标准CMOS工艺形成的电阻存储器的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
以图2到图7a所示横截面剖面图解释本实施方式的具体工艺集成步骤。图2至图7a是根据本发明一个实施例的示意图，示出了电阻存储器与标准CMOS工艺集成并形成于钨栓塞上方的工艺方法。但本发明并不限于本实施例。
图2展示了经过常规的CMOS工艺，进行到钨栓塞制作结束后盖的剖面图。PMD层100是第一层布线与MOS器件之间的介质层，它可以是掺磷的氧化硅PSG等介质材料；钨栓塞300连接第一层布线与MOS器件，同时也作为电阻存储器的下电极；PMD层100以下图示为前端工艺形成的CMOS逻辑器件。参考图2，经过常规的CMOS工艺，进行到钨栓塞制作结束后，以此为该实施例的工艺集成步骤的起始步骤。其中，钨栓塞采用标准CMOS工艺形成，具体包括：通过光刻、刻蚀在MOS器件上方形成钨栓塞孔洞；沉积扩散阻挡层Ti/TiN，厚度范围为3nm～50nm；用PECVD钨将孔洞填满，钨厚度为50nm～5000nm；经过化学机械抛光，形成钨栓塞。
图3为在钨栓塞上方沉积盖帽层201a、第一介质层101和刻蚀阻挡层201b后的剖面图。盖帽层201a可以为SiN，SiON，SiCN，SiC，SiOC等材料，主要起铜的扩散阻挡作用和防止铜的电迁移等作用，厚度为5nm～100nm；第一介质层101可以为它可以为SiO2或掺F或C的SiO2，多孔SiO2、SiOC等低k介质材料，厚度为50nm～5000nm；刻蚀阻挡层201b可以为Si3N4、SiON、SiCN等，厚度为5nm～100nm。参考图3，在钨栓塞上方沉积盖帽层201a，第一介质层101和刻蚀阻挡层201b。
图4为孔洞图形刻蚀至盖帽层201a，去除光刻胶后的剖面图，在去除光刻胶的时候，钨栓塞表面由盖帽层保护。参考图4，用掩模版光刻、曝光后，形成孔洞的图形；再通过常规干法刻蚀去除图形区的刻蚀阻挡层201b，第一层间介质101，停止于盖帽层201a，形成孔洞701；之后采用湿法或干法灰化去除光刻胶，最后形成图4的结构。
图5为进一步刻蚀打开盖帽层201a后的剖面图，打开盖帽层后，将部分钨栓塞暴露。参考图5，干法刻蚀存储单元孔洞701中的盖帽层201a，暴露出部分钨栓塞300，经过湿法清洗，最终形成存储单元孔洞700，此处700只暴露出一部分钨栓塞，通过存储单元孔洞与钨栓塞的错位来实现，在实际流片过程中，其错位最小可控制在5nm左右。因此最小存储单元尺寸可达到5nm×D，D为钨栓塞的宽度。
图6为沉积金属氧化物材料400、上电极材料500、铜扩散阻挡层/仔晶铜/电镀铜600后的示意图。参考图6，在暴露出部分钨栓塞300的孔洞700中沉积金属氧化物存储介质层400，其可以为HfOx，ZrOx，CuxO，AlOx，TiOx，TaOx，WOx，MnOx，NiOx，SiOx，MgO，FeOx等金属氧化物材料。其制备方法可以为ALCVD，PECVD，反应溅射，电子束蒸发等方法；也可以先沉积一金属薄层，再通过热氧化或等离子体氧化形成金属氧化物存储介质。之后沉积扩散阻挡层501，同时也作为电阻存储器的上电极材料，可以为Ta、TaN、Ta/TaN复合层或是Ti/TiN复合层，或是其它起到同样作用的导电材料，如Ru、TiSiN、WNx、WNxCy、TiZr/TiZrN等，扩散阻挡层501的厚度为5nm～50nm。之后生长仔晶铜再电镀铜600，然后退火以增大铜的晶粒，仔晶铜通过PVD的方法生长，厚度为3nm～50nm；电镀铜的厚度为200nm～5000nm。
图7a为化学机械抛光后形成图形化金属氧化物401、上电极501及第一层金属布线金属连线601后的示意图。参考图7a，通过CMP，一次完成第一层金属布线601，上电极501及存储介质401的图形化过程；图7a为根据本发明实施例的剖面图的一部分。参考图7a，所示为集成于标准CMOS工艺中形成的金属氧化物电阻存储器结构示意图，PMD层100形成MOS器件之上，它可以是掺磷的氧化硅PSG等介质材料，在PMD层100中形成钨栓塞300，钨栓塞300连接第一层铜引线和MOS管源极或者漏极，同时也作为电阻存储器的下电极。
PMD层100上形成第一层刻蚀终止层201a，可以为Si3N4、SiON、SiCN；刻蚀终止层201a上形成第一层层间介质层101，它可以为SiO2或掺F或C的SiO2等低k介质材料。
图形化后的金属氧化物存储介质401，可以为HfOx，ZrOx，CuxO，AlOx，TiOx，TaOx，WOx，MnOx，NiOx，SiOx，MgO，FeOx，PCMO，STO等金属氧化物材料。其制备方法可以为ALCVD，反应溅射，PECVD、热蒸发、电子束蒸、PLD等方法；也可以先沉积一金属薄层，再通过热氧化或等离子体氧化形成金属氧化物存储介质。
防止铜扩散的扩散阻挡层501，同时也作为电阻存储器的上电极材料，可以为Ta、TaN、Ta/TaN复合层或是Ti/TiN复合层，或是其它起到同样作用的导电材料，如Ru、TiSiN、WNx、WNxCy、TiZr/TiZrN等。
形成于第一层介质层101孔洞中的铜引线601，与电阻存储器的上电极通过CMP同时形成。
在另一实施例中，参考图7b，电阻存储器的上电极材料可以采用除扩散阻挡层外的其他金属材料502，如具有导电性质的材料Al、W、Pt、Cu、Au、Zr、Ni、Ti、TiN、Ta、TaN、Co和Hf中的任意一种，或者任意两种构成的复合双层结构，在金属氧化物沉积后、扩散阻挡层生长前，通过ALCVD，PECVD，磁控溅射，电子束蒸发，PLD等方法制备形成。
至此，第一层铜布线及氧化物存储单元已经形成，然后采用常规的大马士革铜互连工艺进行后续步骤，完成金属氧化物电阻存储器的制备。其中，所述采用常规的大马士革铜互连工艺进行后续步骤，具体包括：在抛光后的样品表面制作介质层，然后在介质层中开出沟槽和通孔，开出通孔的位置在存储器的上电极上方以及需要与引出连接线的器件上方，接下来沉积阻挡层、籽晶层、电化学方法镀铜、退火、化学机械抛光、沉积盖帽，完成引线制作。
由此可见，本发明提供的这种集成标准CMOS工艺制备的电阻存储器，包括：下电极，其为钨栓塞的一部分；在所述钨栓塞上方形成的介质层中形成的孔洞，所述孔洞与钨栓塞错开，暴露部分钨栓塞；在孔洞侧壁填充的金属氧化物存储介质；以及在所述的金属氧化物存储介质之上的金属上电极。其中，所述金属氧化物存储介质通过化学机械抛光一次形成。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种集成标准CMOS工艺制备电阻存储器的方法，其特征在于，该方法包括:
采用标准CMOS工艺形成钨栓塞;
在钨栓塞上依次形成盖帽层、第一介质层和刻蚀阻挡层;
在第一介质层中需要形成存储器的位置制作出孔洞，此孔洞仅暴露出部分钨栓塞;
在孔洞中生长金属氧化物存储介质;
在孔洞中金属氧化物之上生长上电极;
在孔洞中再依次沉积扩散阻挡层、仔晶铜和电镀铜;
采用化学机械抛光方法去除多余的上电极材料、扩散阻挡层、仔晶铜和电镀铜，形成位于所述的第一介质层孔洞中的存储结构;
采用常规的大马士革铜互连工艺进行后续步骤，完成电阻存储器的制备。
2.根据权利要求1所述的集成标准CMOS工艺制备电阻存储器的方法，其特征在于，所述采用标准CMOS工艺形成钨栓塞，具体包括:
通过光刻、刻蚀在MOS器件上方形成钨栓塞孔洞;
沉积扩散阻挡层Ti/TiN，厚度范围为3nm～50nm；
用PECVD钨将孔洞填满，钨厚度为50nm～5000nm；
经过化学机械抛光，形成钨栓塞。
3.根据权利要求1所述的集成标准CMOS工艺制备电阻存储器的方法，其特征在于，所述在钨栓塞上依次形成盖帽层、第一介质层和刻蚀阻挡层采用PECVD的方法实现，其中，盖帽层采用SiN、SiON、SiCN、SiC或SiOC，厚度为5nm～100nm；第一介质层采用低k介质材料SiO2、掺F或C的SiO2、多孔SiO2或SiOC，厚度为50nm～5000nm；刻蚀阻挡层采用Si3N4、SiON或SiCN，厚度为5nm～100nm。
4.根据权利要求1所述的集成标准CMOS工艺制备电阻存储器的方法，其特征在于，所述在第一介质层中需要形成存储器的位置制作出孔洞的步骤中，孔洞与钨栓塞错开，露出部分钨栓塞作为下电极，下电极的面积由钨栓塞的宽度和孔洞与钨栓塞重叠的尺度决定。
5.根据权利要求4所述的集成标准CMOS工艺制备电阻存储器的方法，其特征在于，所述孔洞与钨栓塞重叠的尺度最小控制在5nm量级。
6.根据权利要求1所述的集成标准CMOS工艺制备电阻存储器的方法，其特征在于，所述在孔洞中生长金属氧化物存储介质，采用ALCVD、反应溅射、PECVD、热蒸发、电子束蒸发或PLD方法实现。
7.根据权利要求1所述的集成标准CMOS工艺制备电阻存储器的方法，其特征在于，所述金属氧化物存储介质采用完全化学剂量比或非完全化学计量比的单层基体材料HfO、ZrO、CuO、AlO、TiO、TaO、WO、MnO、NiO、ZnO、SiO、CoO、YO、MgO、FeO、PCMO、STO或SZO，或者是上述单层基体材料的双层或多层的复合层材料。
8.根据权利要求1所述的集成标准CMOS工艺制备电阻存储器的方法，其特征在于，所述在孔洞中金属氧化物之上生长上电极，采用ALCVD、反应溅射、PECVD、热蒸发、电子束蒸发或PLD方法实现。
9.根据权利要求1所述的集成标准CMOS工艺制备电阻存储器的方法，其特征在于，所述上电极形成于铜扩散阻挡层下方，采用具有导电性质的材料Al、W、Pt、Cu、Au、Zr、Ni、Ti、TiN、Ta、TaN、Co和Hf中的任意一种，或者任意两种构成的复合双层结构。
10.根据权利要求1所述的集成标准CMOS工艺制备电阻存储器的方法，其特征在于，所述在孔洞中再依次沉积扩散阻挡层、仔晶铜和电镀铜，其中扩散阻挡层采用Ta、TaN、Ta/TaN复合层、Ti/TiN复合层、Ru、TiSiN、WN、WNC或TiZr/TiZrN，厚度为5nm～50nm；仔晶铜通过PVD的方法生长，厚度为3nm～50nm；电镀铜的厚度为200nm～5000nm。
11.根据权利要求1所述的集成标准CMOS工艺制备电阻存储器的方法，其特征在于，所述采用化学机械抛光方法去除多余的上电极材料、扩散阻挡层、仔晶铜和电镀铜，抛光停止于所述的第一介质层，形成位于第一介质层孔洞中的存储结构。
12.根据权利要求1所述的集成标准CMOS工艺制备电阻存储器的方法，其特征在于，所述扩散阻挡层采用导电材料Ta、TaN、Ta/TaN复合层、Ti/TiN复合层、Ru、TiSiN、WN、WNC或TiZr/TiZrN。
13.根据权利要求1所述的集成标准CMOS工艺制备电阻存储器的方法，其特征在于，所述采用常规的大马士革铜互连工艺进行后续步骤，具体包括:
在抛光后的样品表面制作介质层，然后在介质层中开出沟槽和通孔，开出通孔的位置在存储器的上电极上方以及需要引出连接线的器件上方，接下来沉积阻挡层、籽晶层、电化学方法镀铜、退火、化学机械抛光、沉积盖帽，完成引线制作。
14.一种集成标准CMOS工艺制备的电阻存储器，其特征在于，该电阻存储器包括:
下电极，该下电极是通过露出部分钨栓塞而形成的;
在所述钨栓塞上方形成的介质层中形成的孔洞，所述孔洞与钨栓塞错开，暴露部分钨栓塞;
在孔洞侧壁填充的金属氧化物存储介质;以及
在所述的金属氧化物存储介质之上的金属上电极;
其中，所述金属氧化物存储介质通过化学机械抛光一次形成。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105977379A (zh) * 2016-05-17 2016-09-28 浙江师范大学 一种碳氧化硅薄膜及阻变存储器

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104752606B (zh) * 2013-12-26 2018-06-22 华邦电子股份有限公司 电阻式存储器的形成方法
CN104659208A (zh) * 2015-02-05 2015-05-27 中国科学院微电子研究所 非挥发性阻变存储器件及其制备方法
CN105405971B (zh) * 2015-12-04 2018-02-06 江苏时代全芯存储科技有限公司 相变化记忆体及其制造方法
CN106910759A (zh) * 2017-02-22 2017-06-30 中国科学院微电子研究所 基于过渡金属氧化物的选择器及其制备方法
CN109728163B (zh) * 2018-12-29 2023-05-23 中国科学院微电子研究所 一种阻变存储器及其制造方法
CN112259537A (zh) * 2020-10-22 2021-01-22 中国科学院微电子研究所 可编程二极管的制备方法及铁电存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6501111B1 (en) * 2000-06-30 2002-12-31 Intel Corporation Three-dimensional (3D) programmable device
CN101071844A (zh) * 2006-05-09 2007-11-14 旺宏电子股份有限公司 使用单一接触结构的桥路电阻随机存取存储元件及方法
CN101118922A (zh) * 2007-08-30 2008-02-06 复旦大学 以上电极作为保护层的CuxO电阻存储器及其制造方法
CN101740717A (zh) * 2008-11-14 2010-06-16 复旦大学 一种CuxO基电阻型存储器及其制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI284899B (en) * 2005-12-29 2007-08-01 Ind Tech Res Inst Semiconductor memory device, phase change memory device and method of manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6501111B1 (en) * 2000-06-30 2002-12-31 Intel Corporation Three-dimensional (3D) programmable device
CN101071844A (zh) * 2006-05-09 2007-11-14 旺宏电子股份有限公司 使用单一接触结构的桥路电阻随机存取存储元件及方法
CN101118922A (zh) * 2007-08-30 2008-02-06 复旦大学 以上电极作为保护层的CuxO电阻存储器及其制造方法
CN101740717A (zh) * 2008-11-14 2010-06-16 复旦大学 一种CuxO基电阻型存储器及其制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105977379A (zh) * 2016-05-17 2016-09-28 浙江师范大学 一种碳氧化硅薄膜及阻变存储器
CN105977379B (zh) * 2016-05-17 2018-10-09 浙江师范大学 一种碳氧化硅薄膜及阻变存储器

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