CN104518086A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，包括：沿着第一方向延伸的第一导电层；沿着第二方向延伸且形成在第一导电层之上的第二导电层，第一方向和第二方向彼此大体垂直；以及设置在第一导电层之上的可变电阻层，可变电阻层沿着第二方向延伸。可变电阻层的上部被设置在包括第二导电层的两个相邻的第二导电层的下部之间。

Description

半导体器件及其制造方法
背景技术
本文描述的背景技术出于一般性提供公开内容的目的。发明人目前的工作，就本背景技术部分中所描述的程度而言，以及在提交时可不被作为现有技术的描述的各方面，既没有明确地也没有隐含地被承认为针对本发明的现有技术。
诸如计算机、便携式通信设备等的现代电子设备包括用于存储执行各种任务的数据的半导体存储器。一些半导体存储器使用可变电阻元件来存储数据，所述可变电阻元件响应于施加至其的电压或电流而具有不同的电阻状态。这些半导体存储器包括：阻变随机存取存储器(RRAM)、相变随机存取存储器(PCRAM)、铁电随机存取存储器(FRAM)、磁阻随机存取存储器(MRAM)、电熔丝等。
随着电子设备变得越来越小和越来越多样化，电子设备中包括的半导体存储器继续减小尺寸并增加集成度。半导体存储器的这种持续缩小带来了制造问题，诸如制造工艺复杂性和制造成本的增加。
发明内容
各种实施例针对一种半导体器件及其制造方法，其减少制造工艺的数目和制造成本。
实施例针对一种包括存储器单元的半导体器件，所述存储器单元具有使用侧壁间隔件制造工艺而形成的电极。
在一个实施例中，一种半导体器件包括：第一导电层，沿着第一方向延伸；第二导电层，沿着第二方向延伸且被设置在第一导电层之上，第一方向和第二方向彼此大体垂直；以及可变电阻层，被设置在第一导电层之上，可变电阻层沿着第二方向延伸。可变电阻层的上部被设置在包括第二导电层的两个相邻的第二导电层的下部之间。
在一个实施例中，一种半导体器件包括：第一导电层，沿着第一方向延伸；第二导电层，沿着第二方向延伸且被设置在第一导电层之上，第一方向和第二方向彼此大体垂直；绝缘层，被设置在包括所述第二导电层的两个相邻的第二导电层之间；以及可变电阻层，沿着第二方向延伸且被设置在第一导电层和第二导电层之间。通过在绝缘层的侧壁上执行形成侧壁间隔件的工艺来形成第二导电层。
在一个实施例中，一种制造半导体器件的方法，所述方法包括以下步骤：在衬底之上形成第一导电层，第一导电层沿着第一方向延伸；在第一导电层之上形成可变电阻层，可变电阻层沿着第二方向延伸，第一方向和第二方向彼此大体垂直；以及在第一导电层之上形成沿着第二方向延伸的两个相邻的第二导电层，使得可变电阻层的上部被设置在两个相邻的第二导电层的下部之间。形成两个相邻的第二导电层的步骤包括以下步骤：在可变电阻层的上部的两个侧壁上形成侧壁间隔件，使得侧壁间隔件的上部被设置在比可变电阻层的顶表面更高的水平位置处；以及通过将侧壁间隔件的顶部去除预定深度来形成两个相邻的第二导电层。
在一个实施例中，一种制造半导体器件的方法，所述方法包括以下步骤：在衬底之上形成第一导电层，第一导电层沿着第一方向延伸；在第一导电层之上形成可变电阻层，可变电阻层沿着第二方向延伸，第一方向和第二方向彼此大体垂直；以及在沿着第二方向延伸的可变电阻层之上形成第二导电层。形成第二导电层的步骤包括以下步骤：在可变电阻层之上形成侧壁间隔件，以及将侧壁间隔件的顶部去除预定深度。
附图说明
将参照以下附图详细地描述作为实例而提出的本公开的各种实施例，其中，相似的附图标记表示相似的元件，且其中：
图1A是说明根据一个实施例的半导体器件的立体图。
图1B和1C是每个都说明根据一个实施例的半导体器件的截面图。
图2A至2F是说明根据半导体器件的一个实施例的制造图1A的第一导电层的方法的截面图。
图3A至3E是说明根据一个实施例的制造图1B的半导体器件的方法的截面图。
图4A至4E是说明根据一个实施例的制造图1C的半导体器件的方法的截面图。
图5A是说明根据另一个实施例的半导体器件的立体图。
图5B是根据另一个实施例的半导体器件的截面图。
图6A至6E是说明根据一个实施例的制造图5B的半导体器件的方法的截面图。
图7A是说明根据一个实施例的具有多层结构的半导体器件的立体图。
图7B和7C是每个都说明根据一个实施例的具有多层结构的半导体的截面图。
图8A至8C是说明根据一个实施例的制造图7C的半导体器件的方法的截面图。
图9是包括根据一个实施例的半导体器件的微处理器的图。
图10是包括根据一个实施例的半导体器件的处理器。
图11是包括根据一个实施例的半导体器件的系统的图。
图12是包括根据一个实施例的半导体器件的数据储存系统的图。
图13是包括根据一个实施例的半导体器件的存储系统的图。
具体实施方式
以下将参照附图更详细地描述各种实施例。然而，本公开可以包括不同形式的实施例，且不应被解释为限于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并且向本领域的技术人员充分地传达本公开的范围。
在本公开中，相似的附图标记在本发明的各种附图和实施例中表示相似的部分。附图并非按比例绘制，并且在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。
图1A是说明根据本公开的一个实施例的半导体器件的立体图。半导体器件包括第一导电层110和第二导电层130，第一导电层110沿着第一方向(例如，线A-A’的方向)延伸，第二导电层130沿着与第一方向交叉的第二方向(例如，线B-B’的方向)延伸。在一个实施例中，第一方向与第二方向大体垂直。
半导体器件还包括沿着第二方向延伸且被设置在第一导电层110和第二导电层130之间的可变电阻层120。可变电阻层120形成在第一导电层110之上且被设置在两个相邻的第二导电层130的下部之间。
在一个实施例中，第一导电层110和第二导电层130被配置成用作电极。尽管在图1A的立体图中未示出，但是第一导电层110和第二导电层130的截面与如视图C中所示的去除了顶部的侧壁间隔件的截面相似。在半导体器件的存储器单元阵列中，第一导电层110可以与位线相对应，第二导电层130可以与字线相对应，反之亦然。可变电阻层120与可变电阻元件相对应。
在一个实施例中，每个可变电阻层120被两个上电极即两个第二导电层130共用，使得在两个上电极和一个下电极(即，一个第一导电层110)之间形成两个存储器单元。如图1A所示，可变电阻层120的上部设置在两个第二导电层130的下部之间。由于一个可变电阻层120被两个导电层130共用，所以在宽度w之内形成两个存储器单元，所述宽度w包括两个第二导电层130的宽度和一个可变电阻层120的宽度。
在现有的半导体器件中，存储器单元包括与单个上电极耦接的一个可变电阻层。然而在根据一个实施例的存储器单元中，可变电阻层与两个上电极耦接。以这种方式，与具有一个可变电阻层(其上设置了一个上电极)的存储器单元相比，可变电阻层120的数目可减少，而半导体器件中的存储器单元的集成度仍然高。
第一导电层110和第二导电层130可以包括导电以经由其传输电信号的任意材料。在一个实施例中，所述材料包括诸如铂(Pt)、钨(W)、铝(Al)、铜(Cu)或钽(Ta)的金属，或者诸如氮化钛(TiN)或氮化钽(TaN)的金属氮化物。
用作可变电阻元件的可变电阻层120具有响应于施加至第一导电层110和第二导电层130的输入信号(例如，电压或电流)而改变的电阻状态。在一个实施例中，为了存储两比特的数据(例如，逻辑高数据和逻辑低数据)，可变电阻层120具有根据输入信号而确定的两个不同的电阻状态(例如，高电阻状态和低电阻状态)。例如，高电阻状态和低电阻状态分别与逻辑高数据和逻辑低数据相对应。
可变电阻层120可以包括具有可变电阻特性的任意材料。在一个实施例中，所述材料包括基于钙钛矿的材料、金属氧化物、过渡金属氧化物、相变材料(例如，基于硫族化物的材料)、铁电材料、铁磁材料等。例如，基于钙钛矿的材料包括：PCMO(Pr0.7Ca0.3MnO3)、LCMO(La1-xCaxMnO3)、BSCFO(Ba0.5Sr0.5Co0.8Fe0.2O3-δ)、YBCO(YBa2Cu3O7-x)(Ba，Sr)TiO3(Cr，Nb掺杂)、SrZrO3(Cr，V掺杂)、(La，Sr)MnO3Sr1-xLaxTiO3、La1-xSrxFeO3、La1-xSrCoO3、SrFeO2.7、LaCoO3、RuSr2GdCu2O3、YBa2Cu3O7，金属氧化物包括：TiO2-x、TiO2-x、Al2O3、NiOx、CuxO、ZrO2、MnO2、HfO2、WO3、Ta2O5-x、Nb2O5、VO2、Fe3O4等。基于硫族化物的材料包括：GexSe1-x(Ag，Cu，Te掺杂)、Ag2S、Cu2S、CdS、ZnS、CeO2等。
可变电阻层120可以包括单个层或多个层。在一个实施例中，可变电阻层120具有叠层结构，所述叠层结构具有组合地呈现可变电阻特性的至少两个不同的层。
参见图1B和1C，可变电阻层120在第一导电层110和衬底140之上具有叠层结构，所述叠层结构可以包括存储层120A或120A’以及隧道阻挡层120B或选择器层120B’。在一个实施例中，选择器层120B’具有包括隧道阻挡层的多层结构。
提供存储层120A或120A’以将氧空位提供给隧道阻挡层120B或选择器层120B’，使得在隧道阻挡层120B或选择器层120B’中形成多个电流路径(或细丝(filament))。具体来说，当电压被施加至第一导电层110和第二导电层130以产生跨存储层120A或120A’以及隧道阻挡层120B或选择器层120B’的电场时，氧空位从存储层120A或120A’迁移到隧道阻挡层120B或选择器层120B’。
当施加的电压比预定值更高使得足够数量的氧空位被注入至隧道阻挡层120B或选择器层120B’中时，在隧道阻挡层120B或选择器层120B’中形成多个细丝。结果，隧道阻挡层120B或选择器层120B’的电阻值降低，因而可变电阻层120的总电阻值被“设定”成与例如逻辑低数据相对应的低电阻状态。
另一方面，可变电阻层120可以被“复位”成与例如逻辑高数据相对应的高电阻状态。例如，在单极开关模式中，在给定电压以预定时间被施加至电极之后，形成在隧道阻挡层120B或选择器层120B’中的细丝的一部分通过在升高的温度下的空位扩散而消失。可替选地，在双极开关模式中，当负电压被施加至电极时，负电压驱动电子进入隧道阻挡层120B或选择器层120B’，以填充在电极附近形成的细丝的一部分中的空位。结果，在电极附近形成的细丝的这部分消失且可变电阻层120被复位成高电阻状态。
为了在隧道阻挡层120B或选择器层120B’中形成细丝，隧道阻挡层120B或选择器层120B’包括具有预定厚度(例如图1B中的t1或图1C中的t2)的细丝形成区。细丝形成区的预定厚度足够小到允许电场穿过隧道阻挡层120B或选择器层120B’，因而在隧道阻挡层120B或选择器层120B’中形成细丝。另一方面，所述预定厚度足够大到防止经由隧道阻挡层120B或选择器层120B’发生短路。例如，厚度t1或t2在1nm至5nm的范围。
选择器层120B’典型地被配置成防止潜行电流流经未选择的存储器单元。在另一个实施例中，选择器层120B’包括隧道阻挡层。选择器层120B’的高度h3可以在5nm至30nm的范围。
存储层120A的高度h1比隧道阻挡层120B中的细丝形成区的厚度t1大。存储层120A’的高度h2比选择器层120B’中的细丝形成区的厚度t2大。例如，高度h1或h2在10nm至50nm的范围。
在一个实施例中，隧道阻挡层120B或选择器层120B’包括满足化学计量比的物质(例如，TiO2、Ta2O5等)。在一个实施例中，存储层120A或120A’包括贫氧金属氧化物材料。贫氧金属氧化物材料包括与满足化学计量比的物质相比缺乏氧的物质。例如，存储层120或120A’包括TiOx(x<2)或TaOy(y<2.5)。
半导体器件可以具有包括多个竖直布置的可变电阻层的多层结构。在一个实施例中，半导体器件包括沿着第一方向(线A-A’)延伸且形成在第二导电层130之上的第二可变电阻层(未示出)。在这个实施例中，与可变电阻层120类似，第二可变电阻层(未示出)被设置在沿着第一方向延伸的两个相邻的第三导电层(未示出)的下部之间。第三导电层以与第二导电层130相同的方式形成在第二可变电阻层之上。可以采用与如上所述相同的方式来层叠额外的导电层(未示出)和额外的可变电阻层(未示出)。
在一个实施例中，当包括第一可变电阻层120的竖直层叠存储器单元被选中时，第二导电层130可以用作位线，而第一导电层110可以用作字线。另一方面，当包括第二可变电阻层的另一存储器单元被选中时，第二导电层130可以用作字线，而第三导电层可以用作位线。如此，每个导电层可以根据相邻的存储器单元中的哪个被选中而用作位线或字线。
图2A至2F是说明根据一个实施例的制造图1A的第一导电层的方法的截面图。图2A至图2F说明沿着图1A的线B-B’截取的截面图。
参见图2A，提供衬底2-140。在一个实施例中，衬底2-140包括半导体衬底或绝缘体衬底。
在衬底2-140之上形成第一绝缘层240。第一绝缘层240包括与用于在图1A中将第一导电层110和第二导电层130电绝缘的材料相同的材料。在一个实施例中，第一绝缘层240包括氧化物层。在一个实施例中，使用化学气相沉积(CVD)方法，诸如低压(LP)CVD或等离子体增强(PE)CVD或者偏压溅射方法等来沉积氧化物层。在另一个实施例中，通过将高密度等离子体(HDP)CVD和偏压溅射方法组合来沉积氧化物层。
参见图2B，在第一绝缘层240之上形成光致抗蚀剂材料(未示出)，然后使用光刻方法将其图案化，由此形成被具有宽度w1的开口分开的光致抗蚀剂层250。在一个实施例中，使用受激准分子激光器源(例如，KrF、ArF等)来执行光刻分辨率提升技术，例如，浸入式光刻。在一个实施例中，宽度w1约为40nm。
参见图2C，为了减小图2B中两个相邻的光致抗蚀剂层250所限定的开口的宽度w1(例如，约40nm)，在光致抗蚀剂层250上执行额外的分辨率提升技术(诸如光致抗蚀剂层250的回流)和借助于化学收缩(RELACS)的光刻分辨率提升。结果，形成具有开口宽度w2的光致抗蚀剂图案260。在一个实施例中，开口宽度w2约为20nm。两个相邻的光致抗蚀剂图案260所限定的开口宽度w2(例如，约20nm)比图2B中两个相邻的光致抗蚀剂层250所限定的相应开口宽度w1(例如，约40nm)小。
随后，将硬掩模层265沉积在第一绝缘层240的被光致抗蚀剂图案260暴露的部分之上。
参见图2D，去除光致抗蚀剂图案260，然后使用硬掩模层265作为刻蚀掩模来刻蚀第一绝缘层240。硬掩模层265的刻蚀速率比第一绝缘层240的刻蚀速率低。结果，形成绝缘图案270。在一个实施例中，在大体竖直的方向上执行各向异性刻蚀工艺，诸如等离子体刻蚀(PE)、反应离子刻蚀(RIE)、高密度等离子体刻蚀(HDPE)等，以形成绝缘图案270。随后，去除硬掩模层265的剩余部分。
参见图2E，在形成绝缘图案270之后，沿着包括衬底2-140和绝缘图案270的所得结构的表面保形地沉积导电膜(未示出)。此后，使用高各向异性刻蚀方法(例如，PE、RIE、HDPE等)在大体竖直的方向回蚀导电膜，直到沉积的导电膜仅保留在绝缘图案270的侧壁上。结果，导电图案280被形成为具有与侧壁间隔件相似的截面，如图2E所示。
具体来说，导电图案280具有与绝缘图案270接触的第一侧面。在一个实施例中，第一侧面沿着与绝缘图案270接触的表面相对于衬底2-140大体竖直。如果绝缘图案270的顶表面比绝缘图案270的底表面稍小，则与绝缘图案270接触的导电图案280的第一侧面可以设置成与衬底2-140成微小角度。
导电图案280在第二侧面具有弯曲部分。弯曲部分包括多个子部分，每个子部分对应于弯曲部分的一点处的近似为弯曲部分的圆弧形。曲率被定义为每个子部分(即，弯曲部分的一点处的圆弧形)的半径的倒数。因而，弯曲部分具有多个曲率。导电图案280的第二侧面的这些曲率源自保形沉积的导电膜的各向异性刻蚀。在一个实施例中，第二侧面包括与一个有限曲率相对应的弯曲上部和与零曲率(即，无限半径)相对应的竖直下部。在其他的实施例中，由于导电膜的不均匀性和不完美的各向异性刻蚀，第二侧面可以具有包括带不同曲率的多个子部分的弯曲部分。第二侧面的多个曲率可以从第二侧面的顶部到第二侧面的底部改变。在一个实施例中，第二侧面具有曲率从第二侧面的顶部至底部减小的子部分。
导电图案280的这种配置，即在截面图中一个侧面的侧壁具有弯曲部分而另一个侧面的侧壁是竖直的，与在半导体器件中侧壁间隔件经常具有的形状是类似的。因而，如以下更详细所述，根据一个实施例的用于形成导电图案的方法可以类似于形成具有这种形状的侧壁间隔件的方法。因此，为了便于描述，本文可以如侧壁间隔件那样来描述根据一个实施例的导电图案和用于形成导电图案的方法。另外，如在本公开中所使用的，术语“侧壁间隔件形状”和类似的术语表示如下的配置：在截面图中，结构具有带至少一个弯曲部分的一个侧壁和相对于衬底大体竖直的相对侧壁。然而，本领域技术人员将理解的是，这种参考仅为了便于描述，并非旨在限制。
参见图2F，第二绝缘材料填充导电图案280之间的空间，然后所得的结构被平坦化以形成平坦化的绝缘层290。在平坦化工艺例如化学机械平坦化期间，导电图案280和绝缘图案270的上部也被去除预定深度。结果，形成与导电图案280的剩余部分相对应的导电层2-110。例如，导电层2-110的高度h4在40nm到100nm的范围。导电层2-110包括与绝缘图案270的剩余部分接触的第一侧面和与平坦化的绝缘层290接触的第二侧面。第二侧面的顶部的曲率由平坦化工艺来确定。其上将形成可变电阻层120(见图1A)的导电层2-110的顶表面的面积也通过平坦化工艺来确定。例如，导电层2-110的顶部的宽度w3在10nm至20nm的范围。如参照图1A所述的，导电层2-110用作存储器单元的电极。
图3A至3E是说明根据一个实施例的制造图1B的半导体器件的方法的截面图。截面图沿着图1A的线A-A’截取。
参见图3A，在衬底3-140之上形成第一导电层3-110。
参见图3B，通过执行与参照图2A至2D描述的用于制造图2D中的绝缘图案270的工艺大体相同的工艺来形成存储层3-120A。利用分辨率提升技术，诸如浸入式光刻、PR回流/RELACS和高各向异性刻蚀来形成存储层3-120A。存储层3-120A可以具有比通过执行现有光刻方法所获得的最小特征尺寸更小的宽度。
随后，沿着包括第一导电层3-110的暴露部分和存储层3-120A的所得结构的表面保形地沉积隧道阻挡层3-120B。可以使用能够形成具有良好台阶覆盖性的膜的各种沉积方法来形成隧道阻挡层3-120B。在一个实施例中，使用原子层沉积(ALD)方法来形成隧道阻挡层3-120B。
参见图3C，在隧道阻挡层3-120B之上形成第一绝缘材料层330。在一个实施例中，第一绝缘材料层330包括氧化物层。通过使用各向异性沉积方法，诸如物理气相沉积(PVD)方法，以小范围的入射角在竖直方向上沉积用于形成第一绝缘材料层330的材料。例如，利用准直溅射沉积、离子溅射沉积等来沉积用于形成第一绝缘材料层330的材料。结果，在存储层3-120A的侧壁的预定上部之上不形成第一绝缘层330。
参见图3D，通过执行与用于形成图2E中的导电图案280大体相同的工艺来形成第二导电图案340。结果，第二导电图案340被形成为具有与侧壁间隔件类似的截面。
参见图3E，沉积第二绝缘材料层以填充第二导电图案340之间的空间，然后第二绝缘材料层被平坦化以形成第二绝缘层350。在平坦化工艺期间，第二导电图案340也被平坦化以形成第二导电层3-130。第二导电层3-130具有与以上参照图2F所述形成的第一导电层2-110相似的几何特征。
在一个实施例中，第一绝缘层330和第二绝缘层350利用相同的材料形成。因而，在一个实施例中，第一绝缘层330和第二绝缘层350包括氧化物层。
图4A至4E是说明根据实施例的制造图1C的半导体器件的方法的截面图。截面图沿着图1A的线A-A’截取。
参见图4A，在衬底4-140之上形成第一导电层4-110。
参见图4B，在第一导电层4-110之上形成存储材料层410。随后，在存储材料层410之上形成选择器材料层420。在一个实施例中，利用PVD、CVD或ALD来沉积选择器材料层420。
参见图4C，通过执行与用于制造图2D中的绝缘图案270所使用的工艺大体相同的工艺来将存储材料层410和隧道阻挡材料层420图案化。结果，存储层4-120A’和选择器层4-120B’被形成为具有比执行现有光刻方法所获得的最小特征尺寸更小的宽度。
参见图4D，在选择器层4-120B’和第一导电层4-110之上形成第一绝缘材料层430，使得这些层形成竖直叠层。在一个实施例中，形成第一绝缘材料层430使得不将其提供在选择器层4-120B’的侧壁的预定上部上。在一个实施例中，第一绝缘材料层430包括氧化物层。可以通过执行用来形成图3C中所示的第一绝缘材料层330的沉积工艺，诸如准直溅射沉积、离子溅射沉积等，来形成第一绝缘材料层430。第一绝缘材料层430的厚度比存储层4-120A’的厚度大，且比存储层4-120A’和选择器层4-120B’的总厚度小。
随后，通过执行与用来形成图2E中所示的导电图案280的工艺大体相同的工艺，来形成第二导电图案440。结果，第二导电图案440也具有与侧壁间隔件相似的截面。
参见图4E，第二绝缘材料填充第二导电图案440之间的空间，然后被图案化以形成第二绝缘材料层450。在平坦化工艺期间，第二导电图案440也被平坦化以形成第二导电层4-130。第二导电层4-130具有与图3E所示的第二导电层3-130相似的几何特征。在一个实施例中，第一绝缘材料层430和第二绝缘材料层450使用相同的材料来形成。
图5A是说明根据另一个实施例的半导体器件的立体图。半导体器件包括沿着第一方向(例如，线A-A’)延伸的第一导电层510和沿着第二方向(例如，线B-B’)延伸且形成在第一导电层510之上的可变电阻层520。半导体器件还包括沿着第二方向延伸且形成在可变电阻层520之上的第二导电层530。在一个实施例中，第一方向与第二方向大体垂直。
在一个实施例中，第一导电层510和第二导电层530被配置成用作电极。在半导体器件的存储器单元阵列中，第一导电层50可以与位线相对应，第二导电层530可以与字线相对应，反之亦然。
可变电阻层520用作可变电阻元件，所述可变电阻元件具有响应于施加至第一导电层510和第二导电层530的输入信号(例如，电压或电流)而改变的电阻状态。
可变电阻层520可以包括单个层或多个层。在一个实施例中，可变电阻层520是至少两个不同层的叠层结构，所述叠层结构组合地显示可变电阻特性。
参见图5B，叠层结构包括存储层520A和选择器层520B。在一个实施例中，选择器层520B包括隧道阻挡层。
为了形成选择器层520B中的细丝，选择器层520B中的细丝形成区可以具有厚度t3，所述厚度t3足够小以允许电场穿过，且足够大以防止经由选择器层520B发生电短路。在一个实施例中，厚度t3为1nm至5nm的范围。
在一个实施例中，选择器层520B被配置成用作选择器来防止潜行电流流经未选中的存储器单元。在另一个实施例中，选择器(未示出)形成在选择器层520B之上。
存储层520A的高度h3可以比选择器层520B中的细丝形成区的厚度t3更大。在一个实施例中，高度t3为10nm至50nm的范围。
如图5A的视图C所示，第二导电层530的截面类似于具有平坦化顶部的侧壁间隔件。第二导电图案530的截面具有类似于图1B和1C所示的第二导电层130的几何特征。
图6A至6F是说明用于制造图5B的半导体器件的方法的截面图。
参见图6A，通过执行与用于形成图2F中的导电层2-110大体相同的工艺，在衬底6-540之上形成第一导电层6-510。随后，通过执行光刻分辨率提升技术，诸如浸入式光刻、PR回流/RELACS或高各向异性刻蚀，在第一导电层6-510之上形成绝缘层6-550。绝缘层6-550被形成为与第一导电层6-510垂直相交叉。
参见图6B，通过执行诸如PVD方法的各向异性沉积方法，以小范围的入射角在大体竖直方向上将存储材料层640沉积在第一导电层6-510的暴露部分和绝缘层6-550之上。例如，使用用于形成图3C中的第一绝缘层330的准直溅射沉积、离子溅射沉积等来沉积存储材料层640。
此后，在存储材料层640之上形成选择器材料层650。通过执行诸如PVD的各向异性沉积方法，以小范围的入射角在大体竖直的方向上沉积选择器材料层650。
在另一个实施例中，在存储材料层640和绝缘层6-550之上保形地形成选择器材料层650。可以使用能够形成具有良好台阶覆盖性的膜的各种沉积方法(例如，CVD和ALD)来形成选择器材料层650。
参见图6C，通过执行与用于形成图2E的导电图案280的工艺基本相同的工艺，在绝缘层6-550的暴露侧壁上和存储材料层640和选择器材料层650的侧壁上形成导电图案660。导电图案660具有与侧壁间隔件相似的截面。
参见图6D，使用导电图案660作为刻蚀掩模，沿着大体竖直的方向回蚀选择器材料层650和存储材料层640，使得在导电图案660之下保留选择器材料层650和存储材料层640。在回蚀工艺期间，可以使用为高各向异性的刻蚀技术(例如，PE、RIE或HDPE)。结果，在导电图案660之下形成选择器层6-520B和存储层6-520A。
参见图6E，沉积绝缘材料以覆盖包括选择器层6-520B和存储层6-520A的所得结构，以便填充导电图案660之间的空间，然后将沉积的绝缘材料平坦化预定深度，以形成平坦化的绝缘层6-560。在平坦化工艺期间，导电图案660也被平坦化以形成第二导电层6-530。第二导电层6-530具有与图3E中的第二导电层3-130相似的几何特征。
图7A说明根据一个实施例的半导体器件，所述半导体器件具有多个可变电阻层的多层结构。在一个实施例中，半导体器件包括沿着第一方向(例如，线A-A’)延伸且形成在第二导电层7-530之上的第二可变电阻层740。第二导电层7-530、第一可变电阻层7-520和第一导电层7-510分别与图5A中的第二导电层530、可变电阻层520和第一导电层510相对应。半导体器件还包括沿着第一方向延伸且形成在第二可变电阻层740之上的第三导电层750。可以采用以上所述的方式反复地层叠额外的导电层(未示出)和可变电阻层(未示出)。
在图7A的叠层结构中，第一导电层至第三导电层7-510、7-530和750以及第一可变电阻层7-520和第二可变电阻层740形成两个竖直层叠的存储器单元，例如第一存储器单元和第二存储器单元。第一存储器单元通过第一导电层7-510、第一可变电阻层7-520和第二导电层7-530来实现。第二存储器单元通过第二导电层7-530、第二可变电阻层740和第三导电层750来实现。将参照图7B和7C中所示的实施例来描述存储器单元的详细结构。
图7B和7C是每个都说明根据一个实施例的具有多层结构的半导体器件的截面图。在这些实施例中，第一可变电阻层和第二可变电阻层中的每个包括存储层和选择器层。
参见图7B，半导体器件包括第一叠层结构ST1和第二叠层结构ST2。第一叠层结构ST1包括第一存储层7-520A、第一选择器层7-520B和第二导电层7-530。第二叠层结构ST2包括第二存储层740A、第二选择器层740B和第三导电层750。在本实施例中，第一叠层结构ST1包括以与层叠在第二叠层结构ST2中的那些层相同的顺序而层叠的层。在第一叠层结构ST1和第二叠层结构ST2中，选择器层(例如，7-520B和740B)分别形成在存储层(例如，7-520A和740A)之上。
第一导电层、第二导电层和第三导电层7-510、7-530和750被配置成用作存储器单元的电极。例如，当包括第一可变电阻层7-520的竖直层叠的存储器单元被选中时，第二导电层7-530可以用作位线，而第一导电层7-510可以用作字线。另一方面，当包括第二可变电阻层740的另一个存储器单元被选中时，第二导电层7-530可以用作字线，而第三导电层750可以用作位线。如此，每个导电层可以根据相邻的存储器单元中的哪个被选中而用作位线或字线。
参见图7C，在一个实施例中，半导体器件包括第一叠层结构ST1和第二叠层结构ST2。在本实施例中，第一叠层结构ST1的层以与第二叠层结构ST2的层不同的顺序层叠。具体来说，当第一选择器层7-520B形成在第一叠层结构ST1中的第一存储层7-520A之上时，第二存储层740A形成在第二叠层结构ST2中的第二选择器层740B之上。因而，第一可变电阻层7-520和第二可变电阻层740相对于第二导电层7-530具有对称结构。结果，在一个实施例中，第二导电层7-530用作共用的位线，而第一导电层7-510和第三导电层750用作字线。在本实施例中，由于利用共用的位线来减少单元阵列区中的多层结构的层数，所以可简化半导体器件的制造工艺。此外，由于位线和字线的激活和/或去激活的控制变得更简单，所以可减少核心区中的译码器的数目。至少因为这些原因可降低制造成本。
图8A至8C是说明根据一个实施例的制造图7C的具有对称结构的半导体器件的方法的截面图。截面沿着图7A的线B-B’截取。本领域技术人员将理解的是，用于制造具有图7B所示的结构的半导体器件的方法使用与用于制造图7C所示结构的半导体器件的工艺相似的工艺。因而，将省略用于形成图7B所示的结构的方法的详细描述。
参见图8A，在参照图6A至6E所述而形成的第一叠层结构ST1之上形成绝缘层830。使用光刻分辨率提升技术，诸如浸入式光刻、PR回流/RELACS以及高各向异性刻蚀来形成绝缘层830。
此后，在第一叠层结构ST1的暴露部分和绝缘层830之上形成选择器材料层870。在本实施例中，通过使用各向异性沉积方法(例如PVD)，以小范围的入射角在大体竖直的方向上沉积选择器材料层870。
在另一个实施例中，在第一叠层结构ST1的暴露部分和绝缘层830之上保形地形成选择器材料层870。可以使用能够形成具有良好台阶覆盖性的膜的各种沉积方法(诸如CVD和ALD)来形成选择器材料层870。
参见图8B，通过使用诸如PVD的各向异性沉积方法，以小范围的入射角在大体竖直的方向上将存储材料层880沉积在选择器材料870之上。例如，利用用于形成图6B所示的存储材料层640的准直溅射沉积、离子溅射沉积等来沉积存储材料层880。
参见图8C，在包括存储材料层880和选择器材料层870的所得结构上执行参照图6C至6E描述的制造工艺。结果，形成包括第二选择器层8-740B、第二存储层8-740A和第三导电层8-750的第二叠层结构ST2。在本实施例中，第一叠层结构ST1中的第一可变电阻层8-520包括形成在第一存储层8-520A之上的第一选择器层8-520B，而第二叠层结构ST2中的第二可变电阻层8-740包括形成在第二选择器层8-740B之上的第二存储层8-740A。因而，第一可变电阻层8-520和第二可变电阻层8-740被形成为相对于第一叠层结构ST1中的第二导电层8-530具有对称结构。
图9是包括根据一个实施例的半导体器件的微处理器的配置图。
参见图9，微处理器900可以执行用于控制和调整以下一系列处理的任务：即从各种外部设备接收数据的处理、处理数据、以及将处理结果输出至外部设备。微处理器900可以包括：存储单元910、运算单元920和控制单元930。微处理器900可以是各种类型的处理单元，诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
存储单元910是作为处理器寄存器或寄存器而在微处理器900中储存数据的部分。存储单元910可以包括数据寄存器、地址寄存器和浮点寄存器。另外，存储单元910可以包括各种寄存器。存储单元910可以执行以下功能：暂时储存要通过运算单元920来执行运算的数据、执行运算的结果数据、以及储存有执行运算的数据的地址。
存储单元910可以包括上述半导体器件中的一个。包括本文中所述的半导体器件的存储单元910可以包括：沿着第一方向延伸的第一线；沿着与第一方向相交叉的第二方向延伸的第二线；以及限定在第一线和第二线之间且每个包括第一物质层和第二物质层的第一可变电阻元件，其中第一物质层沿着第一方向延伸，第二物质层沿着第二方向延伸。通过此，存储单元910的制造工艺可以变得简单，可缩小存储单元910，可改善且存储单元910的可靠性。因此，简化了微处理器900的制造工艺，可缩小微处理器900，且可改善微处理器900的可靠性。
运算单元920是在微处理器900中执行运算的部分。运算单元920根据从控制单元930传送来的信号来执行算术运算或逻辑运算。运算单元920可以包括至少一个算术逻辑单元(ALU)。
控制单元930接收来自存储单元910、运算单元920和微处理器900的外部设备的信号，根据命令的输入和输出执行提取、译码和控制，以及执行由程序所表示的处理。
根据本实施例的微处理器900可以额外地包括高速缓冲存储单元940，其可以暂时储存要从外部设备输入的数据或要输出至外部设备的数据。在这种情况下，高速缓冲存储单元940可以通过总线接口950与存储单元910、运算单元920和控制单元930交换数据。
图10是包括根据一个实施例的半导体器件的处理器的配置图。
参见图10，处理器1000可以通过包括除了控制和调节以下的一系列处理之外的各种功能来改善性能和实现多功能性，所述一系列处理是从各种外部设备接收数据、处理数据、以及将处理结果输出至外部设备。处理器1000可以包括：核心单元1010、高速缓冲存储单元1020和总线接口1030。核心单元1010是针对从外部设备输入的数据执行算术逻辑运算的部分，并且可以包括：存储单元1011、运算单元1012和控制单元1013。处理器1000可以是各种片上芯片(SoC)，如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
存储单元1011是作为处理器寄存器或寄存器而在处理器1100中储存数据的部件。存储单元1011可以包括数据寄存器、地址寄存器、浮点寄存器。此外，存储单元1011可以包括各种寄存器。存储单元1011可以执行以下功能：(i)暂时储存要通过运算单元1012来执行运算的数据，(ii)暂时储存通过执行运算而获得的结果数据，和(iii)暂时储存储存有用于执行运算的数据的地址。运算单元1012是在处理器1000中执行运算的部件。运算单元1012响应于来自控制单元1013的信号而执行算术运算或逻辑运算。运算单元1012还可以包括至少一个算术逻辑单元(ALU)。控制单元1013接收来自存储单元1011、运算单元1012和处理器1000的外部设备的信号，根据命令的输入和输出执行提取、译码和控制，以及执行由程序所表示的处理。
高速缓冲存储单元1020是暂时存储数据以补偿以高速操作的核心单元1010和以低速操作的外部设备之间的数据处理速度的差异的部分。高速缓冲存储单元1020可以包括主储存部1021、二级储存部1022和三级储存部1023。通常，高速缓冲存储单元1020包括主储存部1021和二级储存部1022，并且在需要高存储容量时可以包括三级储存部1023。适当时，高速缓冲存储单元1020可以包括增加数目的储存部。也就是说，可以根据芯片设计来改变高速缓冲存储单元1020中包括的储存部的数目。主储存部1021、二级储存部1022和三级储存部1023存储和辨别数据的速度可以大体相同或不同。在各个储存部1021、1022和1023的速度不同的情况下，主储存部1021的速度可以被设定成最快。高速缓冲存储单元1020的主储存部1021、二级储存部1022和三级储存部1023中的至少一个储存部可以包括上述半导体器件中的一个。包括根据一个实施例的半导体器件的高速缓冲存储单元1020可以包括：沿着第一方向延伸的第一线；沿着与第一方向交叉的第二方向延伸的第二线；以及限定在第一线和第二线之间且每个包括第一物质层和第二物质层的第一电阻可变元件，其中，第一物质层沿着第一方向延伸，第二物质层沿着第二方向延伸。通过此，高速缓冲存储单元1020的制造工艺可以变得简单，可以缩小高速缓冲存储单元1020，且可以改善高速缓冲存储单元1020的可靠性。结果，处理器1000的制造工艺可以变得简单，可缩小处理器1000，且可改善处理器1000的可靠性。
尽管在图10中示出主储存部1021、二级储存部1022和三级储存部1023都被配置在高速缓冲存储单元1020内部，但是本发明不限于此。例如，应当注意的是，高速缓冲存储单元1020中的主储存部1021、二级储存部1022和三级储存部1023也可以被配置在核心单元1010的外部，并且可以补偿核心单元1010和外部设备之间在数据处理速度上的差异。再例如，高速缓冲存储单元1020中的主储存部1021可以被设置在核心单元1010的内部，而二级储存部1022和三级储存部1023可以被设置在核心单元1010的外部以增强补偿数据处理速度上的差异的功能。
总线接口1030是连接核心单元1010和高速缓冲存储单元1020以用于有效传输数据的部分。
如图10中所示，根据一个实施例的处理器1000可以包括多个核心单元1010，并且多个核心单元1010可以共用同一高速缓冲存储单元1020。多个核心单元1010和高速缓冲存储单元1020可以通过总线接口1030连接。可以采用与核心单元1010的上述配置大体相同的方式来配置多个核心单元1010。在处理器1000包括多个核心单元1010的情况下，高速缓冲存储单元1020中的主储存部1021可以被配置在每个核心单元1010中，而二级储存部1022和三级储存部1023可以采用经由总线接口1030共用的方式被配置在多个核心单元1010的外部。
在一个实施例中，主储存部1021的处理速度可以比二级储存部1022和三级储存部1023的处理速度快。
处理器1000还可以包括存储数据的嵌入式存储单元1040、能够以有线或无线的方式将数据传送至外部设备和从外部设备接收数据的通信模块单元1050、驱动外部存储设备的存储器控制单元1060、以及媒体处理单元1070，所述媒体处理单元1070处理在处理器1000中处理过的数据或从外部输入设备输入的数据，并将处理的数据输出至外部接口设备等。另外，处理器1000可以包括多个模块。在这种情况下，增加的多个模块可以经由总线接口1030与核心单元1010、高速缓冲存储单元1020以及其他单元交换数据。
嵌入式存储单元1040不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括：动态随机存取存储器(DRAM)、移动DRAM、静态随机存取存储器(SRAM)等。非易失性存储器可以包括：只读存储器(ROM)、或非(NOR)快闪存储器、与非(NAND)快闪存储器、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁阻随机存取存储器(MRAM)等。
通信模块单元1050可以包括能够与有线网络连接的模块以及能够与无线网络连接的模块二者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、以及电力线通信(PLC)等。无线网络模块可以包括：红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等。
存储器控制单元1060用以管理在处理器1000与根据不同通信标准而操作的外部存储设备之间传送的数据。存储器控制单元1060可以包括各种存储器控制器，例如，用于控制IDE(集成设备电子)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立磁盘冗余阵列)、SSD(固态磁盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑快闪(CF)卡等的控制器。
媒体处理单元1070处理在处理器1000中处理过的数据或者从外部输入设备输入的数据，以及将处理的数据输出至外部接口设备以采用图像、声音和其他形式传送，且可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清晰音频(HD音频)、高清晰多媒体接口(HDMI)控制器等。
图11是根据一个实施例的系统的配置图。
参见图11，系统1100，作为用于处理数据的装置，可以执行输入、处理、输出、通信、存储等功能以执行一系列对数据的操作。系统1100可以包括处理器1110、主存储器件1120、辅助存储器件1130、接口设备1140等。本实施例的系统1100可以包括使用处理器来操作的各种电子系统之一，所述电子系统诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、语音记录器、远程信息处理、视听(AV)系统、智能电视等。
处理器1110控制输入命令的译码并针对存储在系统1100中的数据进行诸如运算、比较等的处理，且可以包括：微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。
主存储器件1120是这样一种存储器，其可以在程序执行时从辅助存储器件1130中调用和执行程序或数据，以及即使在电源被切断时也可以保存所存储的内容。主存储器件1120可以包括上述半导体器件中的一个。包括如本文所述的半导体器件的主存储器件1120可以包括：沿着第一方向延伸的第一线；沿着与第一方向交叉的第二方向延伸的第二线；以及第一电阻可变元件，被限定在第一线和第二线之间且每个包括第一物质层和第二物质层，其中，第一物质层沿着第一方向延伸，第二物质层沿着第二方向延伸。通过此，主存储器件1120的制造工艺可以变得简单，可缩小主存储器件1120，且可改善主存储器件1120的可靠性。也因此，系统1100的制造工艺可以变得简单，可缩小系统1120，且可改善系统1100的可靠性。此外，主存储器件1120还可以包括在电源被切断时所有内容都被擦除的易失性存储器，例如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。与此不同，主存储器件1120可以不包括根据实施例的半导体器件，而是可包括在电源被切断时所有内容都被擦除的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
辅助存储器件1130是用于储存程序代码或数据的存储器件。虽然辅助存储器件1130的速度比主存储器件1120慢，但是辅助存储器件1130可以储存更大量的数据。辅助存储器件1130可以包括根据实施例的上述半导体器件中的一个。包括根据前述实施例的半导体器件的辅助存储器件1130可以包括：沿着第一方向延伸的第一线；沿着与第一方向交叉的第二方向延伸的第二线；以及第一电阻可变元件，被插人在第一线和第二线之间且每个包括第一物质层和第二物质层，其中，第一物质层沿着第一方向延伸，第二物质层沿着第二方向延伸。通过此，辅助存储器件1130的制造工艺可以变得简单，可以缩小辅助存储器件1130，且可以改善辅助存储器件1130的可靠性。因此，系统1100的制造工艺可以变得简单，可以缩小系统1100，且可改善系统1100的可靠性。
此外，辅助存储器件1130还可以包括数据储存系统(见图12的附图标记1200)，诸如利用磁性的磁带、磁盘，利用光学的激光盘，利用磁性和光学二者的磁光盘，固态盘(SSD)，USB存储器(通用串行总线存储器)，安全数字(SD)卡，迷你安全数字(mSD)卡，微型安全数字(micro SD)卡，安全数字大容量(SDHC)卡，记忆棒卡，智能媒体(SM)卡，多媒体卡(MMC)，嵌入式MMC(eMMC)，紧凑快闪(CF)卡等。与此不同，辅助存储器件1130可以不包括根据实施例的半导体器件，而可以包括数据储存系统(见图12的附图标记1200)，诸如利用磁性的磁带、磁盘，利用光学的激光盘，利用磁性和光学二者的磁光盘，固态盘(SSD)，USB存储器(通用串行总线存储器)，安全数字(SD)卡，迷你安全数字(mSD)卡，微型安全数字(micro SD)卡，安全数字高容量(SDHC)卡，记忆棒卡，智能媒体(SM)卡，多媒体卡(MMC)，嵌入式MMC(eMMC)，紧凑快闪(CF)卡等。
接口设备1140可以用以执行本实施例的系统1100和外部设备之间的命令和数据的交换。接口设备1140可以是小型键盘(keypad)、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)、通信设备。通信设备可以包括能够与有线网络连接的模块和能够与无线网络连接的模块二者。有线网络模块可以包括：局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等。无线网络模块可以包括：红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等。
图12是根据一个实施例的数据储存系统的配置图。
参见图12，数据储存系统1200可以包括作为用于储存数据的部件的具有非易失性特性的储存设备1210、控制储存设备1210的控制器1220、以及用于与外部设备连接的接口1230。数据储存系统1200可以是盘类型，诸如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字多功能光盘(DVD)、固态盘(SSD)等；以及可以是卡类型，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑快闪(CF)卡等。
控制器1220可以控制储存设备1210和接口1230之间的数据交换。为此，控制器1220可以包括处理器1221，其用于对经由接口1230从数据储存系统1200的外部输入的命令执行操作和处理。
接口1230用以执行数据储存系统1200和外部设备之间的命令和数据的交换。在数据储存系统1200是卡类型的情况下，接口1230可以是与USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑快闪(CF)卡等兼容的接口。在数据储存系统1200是盘类型的情况下，接口1230可以与IDE(集成设备电子)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等兼容。
根据本实施例的数据储存系统1200还可以包括暂时储存设备1240，用于根据与外部设备、控制器和系统接口的差异性以及高性能而在接口1230和储存设备1210之间有效地传送数据。储存设备1210和用于暂时储存数据的暂时储存设备1240可以包括根据实施例的上述半导体器件中的一个。包括根据前述实施例的半导体器件的储存设备1210或暂时储存设备1240可以包括：沿着第一方向延伸的第一线；沿着与第一方向交叉的第二方向延伸的第二线；以及第一电阻可变元件，被插入在第一线和第二线之间且每个包括第一物质层和第二物质层，其中，第一物质层沿着第一方向延伸，第二物质层沿着第二方向延伸。通过此，储存设备1210或暂时储存设备1240的制造工艺可以变得简单，可缩小储存设备1210或暂时储存设备1240，且可改善储存设备1210或暂时储存设备1240的可靠性。因此，数据储存系统1200的制造工艺可变得简单，可缩小数据储存系统1200，且可改善数据储存系统1200的可靠性。
图13是根据一个实施例的存储系统的配置图。
参见图13，存储系统1300可以包括作为用于存储数据的部件的具有非易失性特性的存储器1310、控制存储器1310的存储器控制器1320、用于与外部设备连接的接口1330。存储系统1300可以是卡类型，诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑快闪(CF)卡等。
用于存储数据的存储器1310可以包括根据实施例的上述半导体器件中的一个。包括根据前述实施例的半导体器件的存储器1310可以包括：沿着第一方向延伸的第一线；沿着与第一方向交叉的第二方向延伸的第二线；以及第一电阻可变元件，被插入在第一线和第二线之间且每个包括第一物质层和第二物质层，其中，第一物质层沿着第一方向延伸，第二物质层沿着第二方向延伸。通过此，存储器1310的制造工艺可以变得简单，可缩小存储器1310，且可改善存储器1310的可靠性。因此，存储系统1300的制造工艺可以变得简单，可缩小存储系统1300，且可改善存储系统1300的可靠性。此外，根据本实施例的存储器1310还可以包括具有非易失性特性的ROM(只读存储器)、或非(NOR)快闪存储器、与非(NAND)快闪存储器、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1320可以控制存储器1310和接口1330之间的数据交换。为此，存储器控制器1320可以包括处理器1321，其用于对经由接口1330从存储系统1300外部输入的命令执行操作和处理。
接口1330用以执行存储系统1300和外部设备之间的命令和数据的交换。接口1330可以与USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑快闪(CF)卡等兼容。
根据本实施例的存储系统1300还可以包括用于根据与外部设备的接口的多样化和高性能而在接口1330和存储器1310之间高效地传输数据的缓冲存储器1340、存储器控制器和存储系统。用于暂时储存数据的缓冲存储器1340可以包括根据实施例的上述半导体器件中的一个。
包括根据前述实施例的半导体器件的缓冲存储器1340可以包括：沿着第一方向延伸的第一线；沿着与第一方向交叉的第二方向延伸的第二线；以及第一电阻可变元件，被插入在第一线和第二线之间且每个包括第一物质层和第二物质层，其中，第一物质层沿着第一方向延伸，第二物质层沿着第二方向延伸。通过此，缓冲存储器1340的制造工艺可以变得简单，可缩小缓冲存储器1340，且可改善缓冲存储器1340的可靠性。因此，存储系统1300的制造工艺变得简单，可缩小存储系统1300，且可改善存储系统1300的可靠性。
此外，根据本实施例的缓冲存储器1340还可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
在另一个实施例中，缓冲存储器1340可以不包括根据实施例的半导体器件，而是可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
尽管已经结合作为实例提出的特定实施例描述了本公开的方面，但可以对这些实例进行替换、改型和变化。因此，本文所列的实施例旨在说明，并非进行限制。在不脱离所附权利要求的范围的情况下可以进行变化。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：
第一导电层，沿着第一方向延伸；
第二导电层，沿着第二方向延伸且被设置在第一导电层之上，所述第一方向和所述第二方向彼此大体垂直；以及
可变电阻层，被设置在所述第一导电层之上，所述可变电阻层沿着所述第二方向延伸；
其中，所述可变电阻层的上部被设置在包括所述第二导电层的两个相邻的第二导电层的下部之间。
技术方案2.如技术方案1所述的半导体器件，其中，所述第一导电层和所述第二导电层是通过执行形成侧壁间隔件的工艺来形成的，使得所述第一导电层和所述第二导电层中的每个的截面具有去除了顶部的侧壁间隔件形状。
技术方案3.如技术方案1所述的半导体器件，其中，所述第二导电层包括接触所述可变电阻层的第一侧壁和具有弯曲部分的第二侧壁，所述弯曲部分包括具有不同曲率的多个子部分。
技术方案4.如技术方案1所述的半导体器件，其中，所述可变电阻层包括形成在所述第一导电层之上的存储层和隧道阻挡层。
技术方案5.如技术方案1所述的半导体器件，其中，所述可变电阻层包括形成在所述第一导电层之上的存储层和选择器层。
技术方案6.如技术方案4所述的半导体器件，其中，所述隧道阻挡层被保形地设置在所述存储层之上和所述第一导电层的暴露部分之上。
技术方案7.如技术方案5所述的半导体器件，其中，所述选择器层被设置在所述存储层的顶表面之上。
技术方案8.如技术方案4所述的半导体器件，其中，所述隧道阻挡层包括满足化学计量比的金属氧化物层，所述存储层包括贫氧金属氧化物层。
技术方案9.如技术方案1所述的半导体器件，其中，设置在所述第一导电层之上的可变电阻层与第一可变电阻层相对应，且所述半导体器件还包括：
第三导电层，沿着所述第一方向延伸且被设置在所述第二导电层之上；以及
第二可变电阻层，被设置在所述第二导电层之上且被设置在包括所述第三导电层的两个相邻的第三导电层的下部之间，所述第二可变电阻层沿着所述第一方向延伸。
技术方案10.如技术方案9所述的半导体器件，其中，当包括所述第一可变电阻层的第一竖直层叠存储器单元被选中时，所述第二导电层用作位线而所述第一导电层用作字线，以及当包括所述第二可变电阻层的第二竖直层叠存储器单元被选中时，所述第二导电层用作字线而所述第三导电层用作位线。
技术方案11.如技术方案1所述的半导体器件，其中，两个存储器单元包括所述第一导电层、所述可变电阻层、以及所述两个相邻的第二导电层。
技术方案12.一种半导体器件，包括：
第一导电层，沿着第一方向延伸；
第二导电层，沿着第二方向延伸且被设置在所述第一导电层之上，所述第一方向和所述第二方向彼此大体垂直；
绝缘层，被设置在包括所述第二导电层的两个相邻的第二导电层之间；以及
可变电阻层，沿着所述第二方向延伸且被设置在所述第一导电层和所述第二导电层之间。
技术方案13.如技术方案12所述的半导体器件，其中，所述第二导电层是通过在所述绝缘层的侧壁上执行形成侧壁间隔件的工艺来形成的。
技术方案14.如技术方案12所述的半导体器件，其中，所述第二导电层包括接触所述绝缘层的第一侧壁和具有弯曲部分的第二侧壁，所述弯曲部分包括具有不同曲率的多个子部分。
技术方案15.如技术方案12所述的半导体器件，其中，所述可变电阻层包括存储层和选择器层。
技术方案16.如技术方案15所述的半导体器件，其中，所述选择器层包括满足化学计量比的金属氧化物层，所述存储层包括贫氧金属氧化物层。
技术方案17.如技术方案12所述的半导体器件，其中，设置在所述第一导电层之上的所述可变电阻层与第一可变电阻层相对应，且所述半导体器件还包括：
第二可变电阻层，沿着所述第一方向延伸且被设置在所述第二导电层之上；以及
第三导电层，沿着所述第一方向延伸且被设置在所述第二可变电阻层之上。
技术方案18.如技术方案17所述的半导体器件，其中，所述第一可变电阻层包括第一存储层和第一选择器层，所述第二可变电阻层包括第二存储层和第二选择器层。
技术方案19.如技术方案18所述的半导体器件，其中，所述第一选择器层被设置在所述第一存储层之上，所述第二选择器层被设置在所述第二存储层之上。
技术方案20.如技术方案18所述的半导体器件，其中，所述第一选择器层被设置在所述第一存储层之上，所述第二存储层被设置在所述第二选择器层之上。
技术方案21.如技术方案20所述的半导体器件，其中，所述第二导电层被配置成用作被两个竖直层叠的存储器单元共用的位线，所述两个竖直层叠的存储器单元分别包括第一可变电阻层和第二可变电阻层作为电阻元件，所述第一导电层和所述第三导电层被配置成用作字线。
技术方案22.一种制造半导体器件的方法，所述方法包括以下步骤：
在衬底之上形成第一导电层，所述第一导电层沿着第一方向延伸；
在所述第一导电层之上形成可变电阻层，所述可变电阻层沿着第二方向延伸，所述第一方向和所述第二方向彼此大体垂直；以及
在所述第一导电层之上形成沿着所述第二方向延伸的两个相邻的第二导电层，使得所述可变电阻层的上部被设置在所述两个相邻的第二导电层的下部之间，
其中，形成所述两个相邻的第二导电层的步骤包括以下步骤：
在所述可变电阻层的上部的两个侧壁上形成侧壁间隔件，使得所述侧壁间隔件的上部被设置在比所述可变电阻层的顶表面更高的水平位置处；以及
通过将所述侧壁间隔件的顶部去除预定深度来形成所述两个相邻的第二导电层。
技术方案23.如技术方案22所述的方法，其中，形成所述第一导电层的步骤包括以下步骤：
形成沿着所述第一方向延伸的绝缘图案；
将导电材料层保形地沉积在所述绝缘图案之上和所述衬底的暴露部分之上；
各向异性地刻蚀所述导电材料层以形成被设置在所述绝缘图案的侧壁上的导电图案；
沉积绝缘材料层以覆盖包括所述导电图案的所得结构；以及
通过将所述所得结构平坦化直到将所述导电图案的顶部去除预定深度，来形成所述第一导电层。
技术方案24.如技术方案22所述的方法，其中，所述可变电阻层包括存储层和选择器层。
技术方案25.如技术方案24所述的方法，其中，形成所述可变电阻层的步骤包括以下步骤：
在所述第一导电层之上形成沿着所述第二方向延伸的所述存储层；以及
将所述选择器层保形地沉积在所述存储层之上和所述第一导电层的暴露部分之上，所述选择器层包括隧道阻挡层。
技术方案26.如技术方案24所述的方法，其中，形成所述可变电阻层的步骤包括以下步骤：
将存储材料层沉积在所述第一导电层之上；
将选择器材料层沉积在所述存储材料层之上；以及
将所述存储材料层和所述选择器材料层图案化，以形成所述存储层和所述选择器层。
技术方案27.如技术方案23所述的方法，其中，所述绝缘图案和所述绝缘材料层中的每个包括氧化物膜。
技术方案28.如技术方案26所述的方法，其中，形成所述两个相邻的第二导电层的步骤包括以下步骤：
沿着大体竖直的方向将第一绝缘材料层各向异性地沉积在所述选择器层之上和所述第一导电层的暴露部分之上，所述第一绝缘材料层的厚度比所述存储层的厚度大，且比所述存储层和所述选择器层的厚度小；
将导电材料层保形地沉积在所述第一绝缘材料层之上和所述选择器层的暴露部分之上；
各向异性地刻蚀所述导电材料层以形成导电图案，所述导电图案设置在所述选择器层的暴露部分上和形成在所述选择器层之上的第一绝缘材料层的侧壁上；
沉积第二绝缘材料层以覆盖包括所述导电图案的所得结构；以及
将所述第二绝缘材料层平坦化直到将所述导电图案的顶部去除预定部分，使得形成所述两个相邻的第二导电层。
技术方案29.一种制造半导体器件的方法，所述方法包括以下步骤：
在衬底之上形成第一导电层，所述第一导电层沿着第一方向延伸；
在所述第一导电层之上形成可变电阻层，所述可变电阻层沿着第二方向延伸，所述第一方向和所述第二方向彼此大体垂直；以及
在沿着所述第二方向延伸的所述可变电阻层之上形成第二导电层，
其中，形成所述第二导电层的步骤包括以下步骤：
在所述可变电阻层之上形成侧壁间隔件；以及
将所述侧壁间隔件的顶部去除预定深度。
技术方案30.如技术方案29所述的方法，其中，形成所述可变电阻层的步骤包括以下步骤：
在所述第一导电层之上形成绝缘层；
沿着大体竖直的方向将存储材料层各向异性地沉积在所述绝缘层之上和所述第一导电层的暴露部分之上；以及
将选择器材料层各向异性地沉积在所述存储材料层之上，
其中，所述绝缘层的厚度比所述存储材料层和所述选择器材料层的厚度大。
技术方案31.如技术方案30所述的方法，其中，形成所述第二导电层的步骤包括以下步骤：
通过沿着所述选择器材料层、所述存储材料层和所述绝缘层的暴露表面保形地沉积导电材料层来形成所述侧壁间隔件，并且各向异性地刻蚀所述导电材料层以形成导电图案，所述导电图案设置在形成于所述绝缘层之上的所述选择器材料层和所述存储材料层的侧壁上以及所述绝缘层的暴露部分上，所述侧壁间隔件为具有侧壁间隔件形状的导电图案；
使用所述导电图案作为刻蚀掩模来刻蚀所述存储材料层和所述选择器材料层，使得形成在所述导电图案之下的所述选择器材料层和所述存储材料层保留下来，以形成存储层和选择器层；
沉积绝缘材料层以覆盖所述导电图案和所述绝缘层；以及
通过将所述绝缘材料层和所述导电图案平坦化来将所述侧壁间隔件的顶部去除预定深度，以形成所述第二导电层。
技术方案32.如技术方案29所述的方法，其中，设置在所述第一导电层和所述第二导电层之间的所述可变电阻层与第一可变电阻层相对应，且所述方法还包括以下步骤：
在所述第二导电层之上形成第二可变电阻层，所述第二可变电阻层沿着所述第一方向延伸；以及
在所述第二可变电阻层之上形成第三导电层，所述第三导电层沿着所述第一方向延伸；
其中，形成所述第三导电层的步骤包括以下步骤：
在所述第二可变电阻层之上形成侧壁间隔件；以及
将所述侧壁间隔件的顶部去除预定深度。
技术方案33.如技术方案32所述的方法，其中，形成所述第二可变电阻层的步骤包括以下步骤：
在所述第二导电层之上形成绝缘层，所述绝缘层沿着所述第一方向延伸；
沿着大体竖直的方向将存储材料层各向异性地沉积在所述绝缘层之上和所述第二导电层的暴露部分之上；以及
将选择器材料层各向异性地沉积在所述存储材料层之上；
其中，所述绝缘层的厚度比所述存储材料层和所述选择器材料层的厚度大。
技术方案34.如技术方案32所述的方法，其中，形成所述第二可变电阻层的步骤包括以下步骤：
在所述第二导电层之上形成绝缘层，所述绝缘层沿着所述第一方向延伸；
沿着大体竖直的方向将选择器材料层各向异性地沉积在所述绝缘层之上和所述第二导电层的暴露部分之上；以及
将存储材料层各向异性地沉积在所述选择器材料层之上，
其中，所述绝缘层的厚度比所述存储材料层和所述选择器材料层的厚度大。
技术方案35.如技术方案34所述的方法，其中，形成所述第三导电层的步骤包括以下步骤：
沿着所述选择器材料层、所述存储材料层和所述绝缘层的暴露表面来保形地沉积导电材料层；
各向异性地刻蚀所述导电材料层以形成导电图案，所述导电图案设置在形成于所述绝缘层之上的所述选择器材料层和所述存储材料层的侧壁上以及所述绝缘层的暴露部分上；
使用所述导电图案作为刻蚀掩模来刻蚀所述存储材料层和所述选择器材料层，使得形成在所述导电图案之下的所述选择器材料层和所述存储材料层保留下来，以形成存储层和选择器层；
沉积绝缘材料层以覆盖所述导电图案和所述绝缘层；以及
将所述绝缘材料层和所述导电图案平坦化预定深度来形成所述第三导电层。

Claims (10)

1.一种半导体器件，包括：
第一导电层，沿着第一方向延伸；
第二导电层，沿着第二方向延伸且被设置在第一导电层之上，所述第一方向和所述第二方向彼此大体垂直；以及
可变电阻层，被设置在所述第一导电层之上，所述可变电阻层沿着所述第二方向延伸；
其中，所述可变电阻层的上部被设置在包括所述第二导电层的两个相邻的第二导电层的下部之间。
2.如权利要求1所述的半导体器件，其中，所述第一导电层和所述第二导电层是通过执行形成侧壁间隔件的工艺来形成的，使得所述第一导电层和所述第二导电层中的每个的截面具有去除了顶部的侧壁间隔件形状。
3.如权利要求1所述的半导体器件，其中，所述第二导电层包括接触所述可变电阻层的第一侧壁和具有弯曲部分的第二侧壁，所述弯曲部分包括具有不同曲率的多个子部分。
4.如权利要求1所述的半导体器件，其中，所述可变电阻层包括形成在所述第一导电层之上的存储层和隧道阻挡层。
5.如权利要求1所述的半导体器件，其中，所述可变电阻层包括形成在所述第一导电层之上的存储层和选择器层。
6.如权利要求4所述的半导体器件，其中，所述隧道阻挡层被保形地设置在所述存储层之上和所述第一导电层的暴露部分之上。
7.如权利要求5所述的半导体器件，其中，所述选择器层被设置在所述存储层的顶表面之上。
8.一种半导体器件，包括：
第一导电层，沿着第一方向延伸；
第二导电层，沿着第二方向延伸且被设置在所述第一导电层之上，所述第一方向和所述第二方向彼此大体垂直；
绝缘层，被设置在包括所述第二导电层的两个相邻的第二导电层之间；以及
可变电阻层，沿着所述第二方向延伸且被设置在所述第一导电层和所述第二导电层之间。
9.一种制造半导体器件的方法，所述方法包括以下步骤：
在衬底之上形成第一导电层，所述第一导电层沿着第一方向延伸；
在所述第一导电层之上形成可变电阻层，所述可变电阻层沿着第二方向延伸，所述第一方向和所述第二方向彼此大体垂直；以及
在所述第一导电层之上形成沿着所述第二方向延伸的两个相邻的第二导电层，使得所述可变电阻层的上部被设置在所述两个相邻的第二导电层的下部之间，
其中，形成所述两个相邻的第二导电层的步骤包括以下步骤：
在所述可变电阻层的上部的两个侧壁上形成侧壁间隔件，使得所述侧壁间隔件的上部被设置在比所述可变电阻层的顶表面更高的水平位置处；以及
通过将所述侧壁间隔件的顶部去除预定深度来形成所述两个相邻的第二导电层。
10.一种制造半导体器件的方法，所述方法包括以下步骤：
在衬底之上形成第一导电层，所述第一导电层沿着第一方向延伸；
在所述第一导电层之上形成可变电阻层，所述可变电阻层沿着第二方向延伸，所述第一方向和所述第二方向彼此大体垂直；以及
在沿着所述第二方向延伸的所述可变电阻层之上形成第二导电层，
其中，形成所述第二导电层的步骤包括以下步骤：
在所述可变电阻层之上形成侧壁间隔件；以及
将所述侧壁间隔件的顶部去除预定深度。
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