CN105264663A - 导电氧化物随机存取存储器(coram)单元及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 19
- 239000000463 material Substances 0.000 claims abstract description 21
- 229910052751 metal Inorganic materials 0.000 claims description 47
- 239000002184 metal Substances 0.000 claims description 47
- 230000004888 barrier function Effects 0.000 claims description 14
- 230000008878 coupling Effects 0.000 claims description 9
- 238000010168 coupling process Methods 0.000 claims description 9
- 238000005859 coupling reaction Methods 0.000 claims description 9
- 239000006104 solid solution Substances 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 claims 2
- 238000000034 method Methods 0.000 abstract description 24
- 238000004891 communication Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 12
- 230000008569 process Effects 0.000 description 11
- 238000003860 storage Methods 0.000 description 10
- 230000008859 change Effects 0.000 description 7
- 230000001965 increasing effect Effects 0.000 description 6
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000004377 microelectronic Methods 0.000 description 3
- 229910000510 noble metal Inorganic materials 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910000765 intermetallic Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 229910000314 transition metal oxide Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 201000006549 dyspepsia Diseases 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
- H10N70/8416—Electrodes adapted for supplying ionic species
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Abstract
描述了导电氧化物随机存取存储器(CORAM)单元以及制造CORAM单元的方法。例如，用于存储元件的材料层叠置体包括第一导电电极。绝缘层设置在第一导电氧化物上，并具有其中带有侧壁的开口部，所述开口部暴露了第一导电电极的部分。导电氧化物层设置在开口部中、第一导电电极上并且沿着开口部的侧壁。第二电极设置在开口部中、导电氧化物层上。
Description
技术领域
本发明的实施例属于存储设备领域，更具体而言，属于导电氧化物随机存取存储器(CORAM)单元以及制造CORAM单元的方法的领域。
背景技术
在过去的几十年里，对集成电路中的特征的缩放已经成为日益增长的半导体产业背后的驱动力。缩放至越来越小的特征实现了半导体芯片的有限区域(realestate)上增大密度的功能单元。例如，缩小的晶体管尺寸允许在芯片上含有增加数量的存储设备，导致了具有增大容量的产品的制造。然而，对日益增大的容量的推动并不是没有问题的。对每个设备的性能进行优化的必要性变得日益显著。
嵌入式SRAM和嵌入式DRAM在非易失性以及软错误率方面有问题，而嵌入式FLASH存储器在制造期间需要额外的掩膜层或者处理步骤、需要用于编程的高电压、并且在耐久性和可靠性方面有问题。基于电阻变化的非易失性存储器(被称为RRAM/ReRAM)通常在大于1V的电压下工作，通常需要高电压(>1V)形成步骤来形成细丝。对于低电压非易失性嵌入式应用，可以期望低于1V并且与CMOS逻辑处理兼容的工作电压。
因此，在非易失性存储设备的制造以及操作领域中依然需要显著的改进。
附图说明
图1例示了根据本发明的实施例的金属-导电氧化物-金属(MCOM)存储元件。
图2例示了根据本发明的实施例的表示图1中的存储元件的状态(“0”和“1”)变化的操作示意图。
图3例示了根据本发明的实施例的具有MCOM元件的器件的操作。
图4是根据本发明的实施例的对于导电氧化物随机存取存储器(CORAM)元件的电流(mA)根据电压(V)变化与对于传统ReRAM的电流(mA)根据电压(V)变化相比较的曲线图。
图5包括根据本发明的实施例的展示了写“0”和写“1”的电压脉冲的图示，以及最终的器件电阻(Ohm)(对应于存储状态“1”和“0”)根据周期数量变化的相对应的图示。
图6A-图6E例示了根据本发明的实施例的表示制造CORAM元件的方法中的各个操作的横截面视图。
图7例示了根据本发明的实施例的用于在集成电路中放置CORAM元件的几种选择的示意图。
图8例示了根据本发明的实施例的包括金属-导电氧化物-金属(MCOM)存储元件的存储位单元的示意图。
图9例示了根据本发明的实施例的电子系统的框图。
图10例示了根据本发明的一个实施方式的计算设备。
具体实施方式
描述了导电氧化物随机存取存储器(CORAM)单元以及制造CORAM单元的方法。在以下描述中，为了提供对本发明的实施例的透彻理解，阐述了诸如具体的导电氧化物材料域之类的许多具体细节。对本领域技术人员来说将显而易见的是，没有这些具体细节也可以实施本发明的实施例。在其它实例中，没有详细描述诸如集成电路设计版图之类的公知特征，以免不必要地使本发明的实施例难以理解。此外，应当理解，附图中示出的各个实施例是例示性的表示，而不是必须要按比例绘制。
本文中所描述的一个或多个实施例针对具有导电氧化物和电极叠置体的低电压嵌入式存储器。这种嵌入式存储器设计可具有用于逻辑半导体产品和/或片上系统(SoC)半导体产品的应用。
为了提供上下文信息，基于电阻变化的非易失性存储器(被称为RRAM/ReRAM)在V>1V下进行初始化并工作。然而，对于低电压非易失性嵌入式应用，为了与CMOS逻辑处理的兼容性可能需要低于1V的工作电压。在实施例中，例如实施金属-导电氧化物-金属(MCOM)结构来制造基于电阻变化的存储器的架构而不是基于金属-电介质(绝缘的)氧化物-金属(MIM)的结构。后一类型通常用于现有技术的RRAM设备。例如，传统的RRAM设备可以基于金属-HfOx-金属结构。
为了例示本文中所描述的概念，图1例示了根据本发明的实施例的金属-导电氧化物-金属(MCOM)存储元件。参考图1，存储元件100包括第一电极102、导电氧化物层104以及第二电极106。存储元件100可以经由节点108包括在存储器架构中。例如，这样的器件可以置于位线与选择器元件(例如1T(MOS晶体管)或者连接到字线的2终端薄膜选择器)之间。在具体实施例中，如由存储元件100右边的图1中的参考方案所指示的，导电氧化物层104是具有大约在2纳米-15纳米范围内的厚度的导电氧化物，第一电极102由贵金属组成，并且第二电极106是具有大于约4.2eV的高功函数(WF)的相同或不同的电极。
图2例示了根据本发明的实施例的表示图1中的存储元件的状态变化的操作示意图。参考图2，存储元件100可以在导电性较差的状态(1)下开始，其中，导电氧化物层104处于导电性较差的状态104A。可以施加诸如持续时间的正偏压(2)之类的电脉冲来提供导电性较好的状态(3)下的存储元件100，其中，导电氧化物层104处于导电性较好的状态104B。可以施加诸如持续时间的负偏压(4)之类的电脉冲来再次提供具有导电性较差的状态(1)的存储元件100。因此，电脉冲可用于改变存储元件100的电阻。此外，该转换是可逆转换，其中，存储器薄膜是导电的并且通过相反极性的低电压脉冲来调制电阻率。实际的可逆变化可以快于100纳秒。
图3是非晶氧化物中的电阻变化的示意图，其中，(a)例示了在其低电阻状态(LRS)下通过导电氧化物的电流/电荷引起了非晶氧化物的配置状态的变化。这种变化阻止了电流传导并阻止了器件的电阻增加至高电阻状态(b)，在高电阻状态下，氧化物不像在(a)中一样传导电流。当向器件施加相反极性的电压时，穿过高电阻状态(c)下的导电氧化物的电场恢复导电氧化物的最初的配置状态(d)。
因此，在实施例中，存储元件包括夹在两个电极之间的导电氧化物层。在一个这样的实施例中，存储元件包括夹在两个导电电极之间的导电氧化物薄膜，该两个导电电极例如具有大于约4.2eV的高功函数。在某些实施例中，处于低场(当对器件进行读取时)的导电氧化物层的电阻率可以低至通常对于金属化合物(例如，TiAlN)的导电膜所得到的电阻率。例如，在具体实施例中，当在低场下进行测量时，这种层的电阻率大约在0.1Ohmcm-10kOhmcm的范围内。取决于存储元件的尺寸，膜的电阻率被调整，以便在与较快的读取兼容的范围内获得最终的电阻值。在某些实施例中，通过Mott转变(电荷诱导的金属绝缘体转变)或者更通常来说通过由施加电场和/或电流所造成的非晶氧化物的结构配置中的变化来诱导电阻变化。
在一个方面中，本文中所描述的存储元件在低于大约1V的电压下工作。例如，图4是根据本发明的实施例的对于导电氧化物随机存取存储器(CORAM)元件的电流(mA)根据电压(V)变化与对于传统ReRAM的电流(mA)根据电压(V)变化相比较的曲线图。参考曲线图400，对于刚制造好的器件，CORAM元件的上部曲线示出了直到大约1V为止的较好的导电性，在1V这点处，该元件切换到电阻性状态。这与展示了用于现有技术的ReRAM元件的形成步骤的较低曲线形成了对比。在前面的CORAM情况下，在一个实施例中，为了避免太高的电阻状态，在低于1V的电压处执行切换。存储元件开始在低电阻状态下工作并且在1V的电压处显示N形NDR。
图5包括根据本发明的实施例的展示了写“0”和写“1”的电压脉冲的图示500，以及电阻(Ohm)根据周期数量变化的相对应的图示502。参考图示500和图示502，利用1V的脉冲来执行写0和写1，并且因此，通过交替的+/-1V的脉冲来改变单元的电阻。
根据本发明的实施例并且适用于整个说明书，CORAM元件包括具有大约在2纳米-15纳米的范围内的厚度的导电氧化物存储器层。在另一个实施例中，导电氧化物存储器层由诸如过渡金属氧化物或二元氧化物的固溶体之类的材料构成，在二元氧化物中，金属的其中一种可以形成不同化合价的氧化物。固溶体中的氧化物的其中一种氧化物可以被认为是基体而其中的另一种为掺杂物。在另一个实施例中，固溶体中的金属的化合价可以相差1。根据本发明的实施例，低电阻率的氧化物可以是缺氧型亚化学计量的氧化物。根据本发明的实施例，CORAM元件的存储器层是非晶形的，例如非晶氧化物。在一个这样的实施例中，非晶氧化物由过渡金属氧化物或二元氧化物的固溶体构成，在二元氧化物中，金属的其中一种可以形成不同化合价的氧化物或者在化合价上与另一种金属相差1的氧化物。在实施例中，电极材料无需不同。
如上面所示例的，在实施例中，在包括导电氧化物层的存储元件中的一个电极是基于贵金属的电极。在实施例中，适当的贵金属的示例包括但不限于Pd或Pt。更通常来说，在实施例中，电极是V、Cr、W、Pd、Ir或Pt中的一个，其可以优选于Hf、Mn、Zr或Ta。
在其它实施例中，电极中的一个或两个电极都由第二种、不同的导电氧化物材料(即，不同于可切换的导电氧化物层)来制造。在实施例中，用于电极层的适当的导电氧化物的示例包括但不限于：ITO(In2O3-xSnO2-x)。在其它实施例中，电极由与可切换的层类似的导电氧化物材料来制造。应当理解的是，在任意一种情况下，对于将导电氧化物材料用于电极层的实施例，在编程期间的这种电极的电阻的变化可以对总的电阻变化作出贡献。
在一个方面中，在类似于镶嵌的制造方案中制造CORAM元件。作为示例，图6A-图6E例示了根据本发明的实施例的表示制造CORAM元件的方法中的各个操作的横截面视图。
参考图6A，提供了在其上具有图案化的隔离层604的CORAM元件的底部电极602。隔离层具有开口部606，开口部606具有在其中形成的倾斜的侧壁607。在一个实施例中，该侧壁从底部电极602的表面的法线倾斜差不多大约50度。还针对图6A中示出的叠置体提供了平面透视图。此外，在实施例中，底部电极602被示出为设置在金属线或过孔620上方。金属线或过孔620可以是诸如后段制程(BEOL)的M2线或M3线或者过孔之类的铜的特征。在一个这样的实施例中，底部电极602形成于位线上方，或者替代地形成于字线上方。
参考图6B，在图6A中的结构上形成CORAM存储器层608(例如，导电的金属氧化物层)。在一个这样的实施例中，CORAM存储器层608是非晶形的，并且形成为与开口部606的呈锥形的或倾斜的侧壁607共形。在实施例中，使用大斜率避免了CORAM存储器层608在开口部606内的形成水舌(cusping)。因此，可以通过沉积(depose)具有形貌(topography)的非晶氧化物膜来在接触区域中制造CORAM器件。如图6C-图6E中所例示的，得到的器件包括凹形的并且未使用侧壁蚀刻来制造的存储器层。
参考图6C，通过在CORAM存储器层608上进行沉积来形成顶部电极610的材料。然后，例如通过化学机械平坦化或抛光(CMP)工艺来使顶部电极610的材料以及CORAM存储器层608平坦化。如图6D所描绘的，平坦化使CORAM存储器层608和顶部电极610限定至经图案化的隔离层604中的开口部。参考图6E，在实施例中，在上部电极610上方形成诸如字线或者替代地位线之类的上部导电线630。在一个这样的实施例中，得到的金属线或过孔620、底部电极602、CORAM存储器层608、顶部电极610以及导电线630用于形成交叉点存储器阵列中的交叉点。
再参考图6A，在实施例中，隔离层604由氧化物隔离层或氮化物隔离层构成。在一个这样的实施例中，通过对下面的底部电极602的材料有选择性的蚀刻工艺来形成开口部606。在具体的这样的实施例中，使用基于用于对底部电极602有选择性的CxFy或CxHyFz/Ar/O2化学品的蚀刻工艺来形成开口部606。应当注意的是，尽管对于对金属的选择性，O2可以是期望的，但是O2可能导致当前的抗蚀剂层被腐蚀，因此可以在无氧的情况下或者使用非常少的O2来执行蚀刻。如上面所描述的，与以上所描述的对隔离层604的蚀刻对比，对CORAM存储器层和顶部电极材料进行抛光(例如，通过使用化学机械平坦化(CMP)工艺)而不对其进行蚀刻。
总体上，再次参考图6A-图6E，CORAM元件的顶部电极和底部电极的制造涉及通过厚(例如，约50纳米)的隔离电介质来在所形成的层之间进行隔离。因此，以上所描述的工艺可以对于抗短路是鲁棒性的。此外，在实施例中，通过包括电容器流程的工艺流程来制造包括有导电氧化物层的存储元件，对于电容器流程，原位沉积CORAM和顶部电极以消除与污染有关的影响。可以在DC1V的电压下或低于DC1V的电压下执行对所得到的CORAM元件的存储操作。在一个实施例中，所制造的器件不需要应用最初的高电压DC扫描(例如，如被称为用于传统器件的首次激发(firstfire))。
在另一个方面中，可以在集成电路中通常被称为集成电路的后端层或者后段制程(BEOL)层的区域中包括CORAM元件。作为示例，图7例示了根据本发明的实施例的用于在集成电路中放置CORAM元件的几种选择的示意图。
参考图7，提供了位于第二金属逻辑层(M2)或更高的金属逻辑层(M2)上方的CORAM单元的五个示例(A)-(E)。在每种情况下，示意性地描绘了集成电路的存储器区700和逻辑单元区702。每个存储器区700和逻辑区702分别与对应的晶体管(或者晶体管组)704或晶体管706相关联。金属化层的叠置体(示出为不具有包围的电介质层)包括通常是交替的金属线708和过孔710。因此，所描述的所有布置包括设置在叠置体中第二金属线(M2)上方的CORAM元件。CORAM元件通常包括夹在底部电极与顶部电极之间的导电氧化物存储器层，并且可以形成于隔离层的开口部中(上面描述了其示例)。相对于独立的存储器，所描述的布置可以使得逻辑单元和存储器两者能够集成在相同管芯上。
再次参考图7，在第一个示例(A)中，在旨在用于存储设备的唯一的过孔750的顶部上制造CORAM元件。在第二个示例(B)中，首先制造CORAM元件，并且上部的唯一的过孔760从上方与CORAM接触。在第三个示例(C)中，CORAM元件具有增大厚度的顶部电极，以使得CORAM元件占据金属线之间的整个过孔深度。在第四个示例(D)中，CORAM元件具有增大厚度的顶部电极，以使得CORAM元件占据整个金属线高度。在第五个示例(E)中，CORAM元件具有增大厚度的顶部电极，以使得CORAM元件占据整个互连级(过孔加上金属线)。
本文中所描述的一个或多个实施例相对于现有技术的电阻性器件的区别的其中之一是存储元件叠置体中的全部层都由导电薄膜构成。因此，用于得到的电阻性存储元件的器件结构与现有技术的器件不同，在现有技术的器件中，膜的至少其中之一是绝缘膜和/或电介质膜。对于处于如此所制造的状态下的现有技术的器件中的这种薄膜，其电阻率比金属化合物的电阻率高许多个数量级，并且直到形成该器件为止在低场下实质上是不可测量的。然而，在本文中所描述的实施例中，由于存储元件中的所有层都是导体，因此该布置实现了以下特点中的一个或多个：(1)低电压操作，例如低于1伏特的操作；(2)消除了对现有技术的RRAM所需要的一次高电压(通常被称为形成电压)的需求；以及(3)低电阻(例如，由于全部部件都是导体)，其可以在具有MCOM结构的存储设备的操作中提供快速读取。
再次参考以上与图1-图7相关联的描述，包括导电金属氧化物层的导电层的叠置体可以用于制造为存储位单元。例如，图8例示了根据本发明的实施例的包括金属-导电氧化物-金属(MCOM)存储元件810的存储位单元800的示意图。
参考图8，CORAM存储元件810可以包括第一导电电极812，并且，导电金属氧化物层814邻近第一导电电极812。第二导电电极816邻近导电金属氧化物层814。第二导电电极816可以电连接到位线832。第一导电电极812可以与晶体管834耦合。晶体管834可以以本领域的技术人员将理解的方式来与字线836和源极线838耦合。如将由本领域的技术人员理解的，为了对存储位单元800进行操作，存储位单元800还可以包括另外的读电路和写电路(未示出)、读出放大器(未示出)、位线参考源(未示出)等。应当理解的是，多个存储位单元800可以可操作地彼此连接来形成存储阵列(未示出)，其中，存储阵列可以被并入到非易失性存储设备中。应当理解的是，晶体管834可以连接到第二导电电极816或者第一导电电极812，尽管仅示出了后者。
图9例示了根据本发明的实施例的电子系统900的框图。电子系统900例如可以对应于便携式系统、计算机系统、过程控制系统或者利用处理器和相关联的存储器的任何其它系统。电子系统900可以包括微处理器902(具有处理器904和控制单元906)、存储设备908、以及输入/输出设备910(应当理解的是，在各个实施例中，电子系统900可以具有多个处理器、控制单元、存储设备单元和/或输入/输出设备)。在一个实施例中，电子系统900具有指令集，该指令集定义了即将由处理器904在数据上执行的操作以及处理器904、存储设备908、以及输入/输出设备910之间的其它事务。控制单元906借助循环通过使得从存储设备908获取指令并执行指令的一组操作来协调处理器904、存储设备908以及输出/输出设备910的操作。存储设备908可以包括具有如本说明书所描述的导电氧化物和电极的叠置体的存储元件。在实施例中，如图9中所描绘的，存储设备908嵌入在微处理器902中。
图10例示了根据本发明的一种实施方式的计算设备1000。计算设备1000承载板1002。板1002可以包括多个部件，包括但不限于处理器1004以及至少一个通信芯片1006。处理器1004物理耦合并且电耦合到板1002。在某些实施方式中，该至少一个通信芯片1006也物理耦合并且电耦合到板1002。在另外的实施方式中，通信芯片1006是处理器1004的部分。
取决于其应用，计算设备1000可以包括其它部件，这些部件可以物理耦合并且电耦合到板1002，也可以不存在这样的耦合。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号处理器、密码协处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速计、陀螺仪、扬声器、照相机以及大容量存储设备(例如，硬盘驱动器、压缩盘(CD)、数字通用光盘(DVD)等)。
通信芯片1006实现了无线通信，以便将数据传送到计算设备1000并且从计算设备1000传送数据。术语“无线”及其派生词可以用于描述可以借助使用通过非固态介质的经调制的电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非意味着相关联的设备不包含任何导线，尽管在某些实施例中它们可能不含有。通信芯片1006可以实施多个无线标准或协议中的任何标准或协议，这些无线标准或无线协议包括但不限于Wi-Fi(IEEE802.11系列)、WiMAX(IEEE802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及其衍生物，以及被命名为3G、4G、5G及之后的任何其它无线协议。计算设备1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于诸如Wi-Fi和蓝牙之类的较短距离的无线通信，并且第二通信芯片1006可以专用于较长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其它。
计算设备1000的处理器1004包括封装在处理器1004内的集成电路管芯。在本发明的某些实施方式中，处理器的集成电路管芯包括具有根据本发明的实施方式的导电氧化物和电极的叠置体的一个或多个设备的低电压嵌入式存储器，或者与该存储器电耦合。术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以便将该电子数据转换为可以储存在寄存器和/或存储器中的其它电子数据的任意设备或者设备的一部分。
通信芯片1006还包括封装在通信芯片1006内的集成电路管芯。根据本发明的另一种实施方式，通信芯片的集成电路管芯包括具有根据本发明的实施方式的导电氧化物和电极的叠置体的一个或多个设备的低电压嵌入式存储器，或者与该存储器电耦合。
在另外的实施方式中，在计算设备1000内所承载的另一个部件可以包含集成电路管芯，该集成电路管芯包括具有根据本发明的实施方式的导电氧化物和电极的叠置体的一个或多个设备的低电压嵌入式存储器，或者与该存储器电耦合。
在各个实施方式中，计算设备1000可以是膝上型电脑、上网本、笔记本电脑、超级本、智能手机、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或者数字视频录像机。在另外的实施方式中，计算设备1000可以是对数据进行处理的任何其它电子设备。
因此，已公开了用于低电压嵌入式存储器的结构以及使用低电压嵌入式存储器的方法。该存储器基于导电氧化物和电极的叠置体。这样的存储器的应用可以包括但不限于后端存储器、嵌入式存储器、电阻性存储器、RRAM。在一个或多个实施例中，存储器的结构性架构基于无结的布置，在该无结的布置中，在存储器叠置体的功能性元件中不使用不导电的层。
因此，本发明的一个或多个实施例总体上涉及微电子存储器的制造。微电子存储器可以是非易失性的，其中，即使当未供电时，该存储器也可以保留所储存的信息。本发明的一个或多个实施例涉及具有用于非易失性微电子存储设备的导电氧化物和电极的叠置体的存储元件的制造。这样的元件可以由于其非易失性或者作为嵌入式动态随机存取存储器(eDRAM)的代替物来用于嵌入式非易失性存储器中。例如，这样的元件可以以给定的技术节点内的有竞争力的单元尺寸来用于(或者取代)1T-1X存储器(X＝电容器或电阻器)。
因此，本发明的实施例包括导电氧化物随机存取存储器(CORAM)单元以及制造CORAM单元的方法。
在实施例中，用于存储元件的材料层叠置体包括第一导电电极。绝缘层设置在第一导电氧化物上，并具有其中带有侧壁的开口部，所述开口部暴露了第一导电电极的部分。导电氧化物层设置在开口部中、第一导电电极上并且沿着开口部的侧壁。第二电极设置在开口部中、导电氧化物层上。
在一个实施例中，开口部的侧壁每个都以从绝缘层的顶部表面至第一导电电极的顶部表面减小开口部的尺寸的角度呈锥形。
在一个实施例中，该角度大约为50度。
在一个实施例中，绝缘层是氮化硅层或氧化硅层。
在一个实施例中，导电氧化物层具有大约在2纳米-15纳米的范围内的厚度，并且是缺氧型亚化学计量的氧化物。
在一个实施例中，导电氧化物层是氧空位掺杂的低电阻氧化物层，所述氧空位掺杂的低电阻氧化物层具有大约在1纳米-10纳米的范围内的厚度。
在一个实施例中，导电氧化物层是非晶形的。
在一个实施例中，当在约0.1V的低场下进行测量时，导电氧化物层的电阻率大约在100mOhmcm-10kOhmcm的范围内。
在一个实施例中，导电氧化物层的导电性不需要初始化操作或形成操作。
在实施例中，非易失性存储设备包括第一导电电极。绝缘层设置在第一导电氧化物上，并具有其中带有侧壁的开口部，所述开口部暴露了第一导电电极的部分。导电氧化物层设置在开口部中、第一导电电极上并且沿着开口部的侧壁。第二导电电极设置在开口部中、导电氧化物层上。晶体管电连接到第一电极或第二电极、源极线、以及字线。位线与第一电极或第二电极中的另一个电极电耦合。
在一个实施例中，第一导电电极设置在字线上方，并且位线设置在第二导电电极上方。
在一个实施例中，第一导电电极设置在位线上方，并且字线设置在第二导电电极上方。
在一个实施例中，开口部的侧壁每个都以从绝缘层的顶部表面至第一导电电极的顶部表面减小开口部的尺寸的角度呈锥形。
在一个实施例中，该角度大约为50度。
在一个实施例中，绝缘层是氮化硅层或氧化硅层。
在一个实施例中，导电氧化物层具有大约在2纳米-15纳米的范围内的厚度，并且是缺氧型亚化学计量的氧化物。
在一个实施例中，导电氧化物层是非晶形的。
在一个实施例中，当在约0.1V的低场下进行测量时，导电氧化物层的电阻率大约在100mOhmcm-10kOhmcm的范围内。
在实施例中，集成电路包括设置在具有存储器区和逻辑单元区的衬底上方的多个晶体管。多个交替的过孔和导电金属线设置在多个晶体管上方并且与所述多个晶体管耦合。导电氧化物随机存取存储器(CORAM)单元设置在纵向第二金属线上方、多个交替的过孔和导电金属线中。
在一个实施例中，CORAM单元设置在局部过孔上，并且导电金属线设置在CORAM单元上。局部过孔和导电金属线包括在多个交替的过孔和导电金属线中。
在一个实施例中，CORAM单元设置在导电金属线上，并且局部过孔设置在CORAM单元上。局部过孔和导电金属线包括在多个交替的过孔和导电金属线中。
在一个实施例中，CORAM单元占据了导电金属线之间的整个过孔的深度。
在一个实施例中，CORAM单元占据了整个导电金属线的高度。
在一个实施例中，CORAM单元占据了整个导电金属线的高度加上整个过孔的深度。
在一个实施例中，CORAM单元包括在横向或纵向的交叉点阵列中。
Claims (25)
1.一种用于存储元件的材料层叠置体，所述材料层叠置体包括：
第一导电电极；
绝缘层，所述绝缘层设置在所述第一导电氧化物上并具有其中带有侧壁的开口部，所述开口部暴露出所述第一导电电极的部分；
导电氧化物层，所述导电氧化物层设置在所述开口部中，并且位于所述第一导电电极上且沿着所述开口部的所述侧壁；以及
第二导电电极，所述第二导电电极设置在所述开口部中，并且位于所述导电氧化物层上。
2.根据权利要求1所述的材料层叠置体，其中，所述开口部的所述侧壁每个都以从所述绝缘层的顶部表面至所述第一导电电极的顶部表面减小所述开口部的尺寸的角度呈锥形。
3.根据权利要求2所述的材料层叠置体，其中，所述角度大约为50度。
4.根据权利要求1所述的材料层叠置体，其中，所述绝缘层是氮化硅层或氧化硅层。
5.根据权利要求1所述的材料层叠置体，其中，所述导电氧化物层的厚度大约在2纳米-15纳米的范围内，并且是缺氧型亚化学计量的氧化物。
6.根据权利要求1所述的材料层叠置体，其中，所述导电氧化物层是非晶形的。
7.根据权利要求1所述的材料层叠置体，其中，所述导电氧化物层的电阻率在约0.1V的低场下进行测量时，大约在100mOhmcm-10kOhmcm的范围内。
8.根据权利要求1所述的材料层叠置体，其中，所述导电氧化物层的导电性不需要初始化操作或形成操作。
9.一种非易失性存储设备，包括：
第一导电电极；
绝缘层，所述绝缘层设置在所述第一导电氧化物上并具有其中带有侧壁的开口部，所述开口部暴露出所述第一导电电极的部分；
导电氧化物层，所述导电氧化物层设置在所述开口部中，并且位于所述第一导电电极上且沿着所述开口部的所述侧壁；
第二导电电极，所述第二导电电极设置在所述开口部中，并且位于所述导电氧化物层上；
晶体管，所述晶体管电连接到所述第一电极或所述第二电极、源极线、以及字线；以及
位线，所述位线与所述第一电极或所述第二电极中的另一个电极电耦合。
10.根据权利要求9所述的非易失性存储设备，其中，所述第一导电电极设置在所述字线上方，并且其中，所述位线设置在所述第二导电电极上方。
11.根据权利要求9所述的非易失性存储设备，其中，所述第一导电电极设置在所述位线上方，并且其中，所述字线设置在所述第二导电电极上方。
12.根据权利要求9所述的非易失性存储设备，其中，所述开口部的所述侧壁每个都以从所述绝缘层的顶部表面至所述第一导电电极的顶部表面减小所述开口部的尺寸的角度呈锥形。
13.根据权利要求12所述的非易失性存储设备，其中，所述角度大约为50度。
14.根据权利要求9所述的非易失性存储设备，其中，所述绝缘层是氮化硅层或氧化硅层。
15.根据权利要求9所述的非易失性存储设备，其中，所述导电氧化物层是非晶形的。
16.根据权利要求15所述的非易失性存储设备，其中，所述导电氧化物层的厚度大约在2纳米-15纳米范围内。
17.根据权利要求9所述的非易失性存储设备，其中，所述导电氧化物层包括选自由以下材料组成的组的材料：非晶形ITO(In2O3-xSnO2-x)、In2O3-x、氧化钇和氧化锆(Y2O3-xZrO2-x)的非晶形固溶体、以及La1-xSrxGa1-yMgyO3-X-0.5(x+y)。
18.根据权利要求9所述的非易失性存储设备，其中，所述导电氧化物层的电阻率在约0.1V的低场下进行测量时，大约在100mOhmcm-10kOhmcm的范围内。
19.一种集成电路，包括：
多个晶体管，所述多个晶体管设置在具有存储器区和逻辑单元区的衬底上方；
多个交替的过孔和导电金属线，所述多个交替的过孔和导电金属线设置在所述多个晶体管上方并且与所述多个晶体管耦合；以及
导电氧化物随机存取存储器(CORAM)单元，所述导电氧化物随机存取存储器(CORAM)单元设置在纵向第二金属线上方，并且位于所述多个交替的过孔和导电金属线中。
20.根据权利要求19所述的集成电路，其中，所述CORAM单元设置在局部过孔上，并且导电金属线设置在所述CORAM单元上，所述局部过孔和所述导电金属线包括在所述多个交替的过孔和导电金属线中。
21.根据权利要求19所述的集成电路，其中，所述CORAM单元设置在导电金属线上，并且局部过孔设置在所述CORAM单元上，所述局部过孔和所述导电金属线包括在所述多个交替的过孔和导电金属线中。
22.根据权利要求19所述的集成电路，其中，所述CORAM单元占据了导电金属线之间的整个过孔的深度。
23.根据权利要求19所述的集成电路，其中，所述CORAM单元占据了整个导电金属线的高度。
24.根据权利要求19所述的集成电路，其中，所述CORAM单元占据了整个导电金属线的高度加上整个过孔的深度。
25.根据权利要求19所述的集成电路，其中，所述CORAM单元包括在横向交叉点阵列中或纵向交叉点阵列中。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/925,951 | 2013-06-25 | ||
| US13/925,951 US9548449B2 (en) | 2013-06-25 | 2013-06-25 | Conductive oxide random access memory (CORAM) cell and method of fabricating same |
| PCT/US2014/043156 WO2014209745A1 (en) | 2013-06-25 | 2014-06-19 | Conductive oxide random access memory (coram) cell and method of fabricating same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN105264663A true CN105264663A (zh) | 2016-01-20 |
Family
ID=52110138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201480030227.9A Pending CN105264663A (zh) | 2013-06-25 | 2014-06-19 | 导电氧化物随机存取存储器(coram)单元及其制造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US9548449B2 (zh) |
| KR (1) | KR20160026844A (zh) |
| CN (1) | CN105264663A (zh) |
| DE (1) | DE112014002236T5 (zh) |
| GB (1) | GB2531660A (zh) |
| TW (1) | TWI525798B (zh) |
| WO (1) | WO2014209745A1 (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014148872A1 (ko) * | 2013-03-21 | 2014-09-25 | 한양대학교 산학협력단 | 양방향 스위칭 특성을 갖는 2-단자 스위칭 소자 및 이를 포함하는 저항성 메모리 소자 크로스-포인트 어레이, 및 이들의 제조방법 |
| US9754665B2 (en) * | 2016-01-29 | 2017-09-05 | Sandisk Technologies Llc | Vacancy-modulated conductive oxide resistive RAM device including an interfacial oxygen source layer |
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-
2013
- 2013-06-25 US US13/925,951 patent/US9548449B2/en not_active Expired - Fee Related
-
2014
- 2014-06-18 TW TW103121021A patent/TWI525798B/zh active
- 2014-06-19 GB GB1520307.8A patent/GB2531660A/en not_active Withdrawn
- 2014-06-19 CN CN201480030227.9A patent/CN105264663A/zh active Pending
- 2014-06-19 DE DE112014002236.5T patent/DE112014002236T5/de active Pending
- 2014-06-19 WO PCT/US2014/043156 patent/WO2014209745A1/en active Application Filing
- 2014-06-19 KR KR1020157030280A patent/KR20160026844A/ko not_active Application Discontinuation
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| Publication number | Publication date |
|---|---|
| US20140374689A1 (en) | 2014-12-25 |
| GB2531660A (en) | 2016-04-27 |
| TWI525798B (zh) | 2016-03-11 |
| DE112014002236T5 (de) | 2016-01-21 |
| TW201515196A (zh) | 2015-04-16 |
| US9548449B2 (en) | 2017-01-17 |
| WO2014209745A1 (en) | 2014-12-31 |
| GB201520307D0 (en) | 2015-12-30 |
| KR20160026844A (ko) | 2016-03-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20160120 |
|
| RJ01 | Rejection of invention patent application after publication |