CN101118922A - 以上电极作为保护层的CuxO电阻存储器及其制造方法 - Google Patents

Abstract

本发明属微电子技术领域，具体提供了一种以自对准形成的上电极作为保护层的Cu_xO电阻存储器及制造方法。所述的存储器包括：下电极为铜互连工艺中形成于沟槽中的铜引线，在铜引线上方形成的第一介质层和在第一介质层中形成的孔洞，位于孔洞底部的铜氧化形成的Cu_xO存储介质，以自对准方式形成于所述的Cu_xO存储介质之上和所述的介质层孔洞之中的金属上电极。在制作所述的电阻存储器时，以自对准形成的金属上电极层作为Cu_xO存储介质的保护层，无需为制作上电极图形增加掩膜和光刻步骤，可避免制作过程中的工艺步骤导致存储器件电阻波动和不均匀，提高可靠性。

Description

以上电极作为保护层的CuxO电阻存储器及其制造方法

技术领域

本发明属于微电子技术领域，具体提供一种以自对准形成的上电极作为保护层的Cu_xO电阻存储器及其制造方法。

背景技术

存储器在半导体市场中占有重要的地位，由于便携式电子设备的不断普及，不挥发存储器在整个存储器市场中的份额也越来越大。最近不挥发电阻存储器件(Resistive SwitchingMemory)因为其高密度、低成本、可突破技术代发展限制的特点引起高度关注。电阻存储器利用存储介质的电阻在电信号作用下、在高阻和低阻间可逆转换的特性来存储信号，存储介质可以有很多种，包括二元或多元金属氧化物，甚至有机物，其中，Cu_xO(1＜x≤2)由于易于不含有对常规CMOS工艺会造成污染的元素、低功耗等特性而受到高度关注。

目前针对电阻存储应用，Cu_xO的制备方法有两类，一类采用热氧化方法^[1]，另一种采用等离子氧化工艺^[2]。

当芯片特征尺寸小于130nm以后，互连延迟的比例在逻辑延迟中越来越大。为减小互连延迟带来的影响，采用了电阻率更低的Cu材料代替了原来的Al，同时普遍采用大马士革的工艺的方法形成铜互连引线。

目前报道的基于Cu_xO的电阻存储器件主要有两种，一种如图1所示，Cu_xO存储介质形成于铜栓塞顶端的结构^[1][3]，另一种如图2所示，Cu_xO存储介质形成于通孔下方、沟槽内部的结构^[2][4]。第一种结构如图1所示，衬底上的器件通过W栓塞81与下层铜引线50相连，50上方是位于通孔60中的铜栓塞，铜栓塞起到连接上层铜引线80和下层铜引线50的作用，Cu_xO存储介质70位于通孔60的顶部和上层铜引线80的下方，上层铜引线80形成Cu_xO存储介质70的上电极，通孔60的铜栓塞形成Cu_xO存储介质70的下电极；其中10为层间介质层，20为用于抑制电迁移提高可靠性的盖帽层介质(cap layer)，30为刻蚀终止层；这种存储器结构很难与传统的双大马士革铜互连工艺集成，而必须采用单大马士革铜互连工艺制备；也就是不能先将通孔和沟槽全部形成后，一次性填入铜形成铜引线和铜栓塞，而必须先形成通孔，填入铜形成栓塞，再形成沟槽，填入铜形成引线。第二种结构如图2所示，形成于衬底90上的钨栓塞，连接下层铜引线50和衬底90，Cu_xO存储介质70形成于下层铜引线50之上，铜栓塞61形成于通孔60之中，连接上层铜引线80和下层引铜线50，钨栓塞90、下层铜引线50、铜栓塞61和上层铜引线80周围为扩散阻挡层91，铜栓塞61和扩散阻挡层91形成Cu_xO存储介质70的上电极，下层铜引线50形成Cu_xO存储介质70的下电极，其中10为层间介质层，20为用于抑制电迁移提高可靠性的盖帽层介质(cap layer)，30为刻蚀终止层；这种结构能与传统的双大马士革铜互连工艺集成，直接以铜栓塞作为上电极，但这种结构形成过程中，刻蚀盖帽层、反溅清洗、湿法清洗等工艺步骤会直接作用在氧化形成的存储介质表面，从而引发性能波动。在参考文献4中，采用覆盖于CuxO存储介质表面的CuO作为存储器工艺制作过程中的保护层，但是由于CuO是具有较高电阻的介质层，因此当后续工艺步骤使CuO的厚度发生变化时，会导致电阻波动，在同一批次的不同电阻存储器件之间和不同批次制造的电阻存储器件之间都有可能产生电阻不均匀的状况(分别称为片间不均匀性和批间不均匀性)，引发可靠性问题。此外，对于上述两种结构的上电极材料必须是铜互连工艺中的铜引线或扩散阻挡层材料，都具有不能灵活选择Cu_xO电阻存储器上电极的特点，而Cu_xO电阻存储器的性能受上电极的材料影响^[3]。

发明内容

本发明的目的在于提供一种集成于大马士革铜互连工艺的、以自对准形成的上电极为保护层的Cu_xO电阻存储器及其制造方法。

本发明在制作所述的电阻存储器时，以自对准形成的金属上电极层作为Cu_xO存储介质的保护层，无需为制作上电极图形增加掩膜和光刻步骤，既可有效地防止制作过程中的工艺步骤伤害存储介质，也可避免存储器件电阻有片间不均匀性和批间不均匀性的问题，提高存储性能的可靠性。

本发明所公开的Cu_xO电阻存储器，包括：下电极，为铜互连工艺中形成于沟槽中的铜引线，在所述铜引线上方形成的第一介质层和在第一介质层中形成的孔洞，位于所述孔洞底部的铜氧化形成的Cu_xO存储介质，以及以自对准方式形成于所述的Cu_xO存储介质之上和所述的介质层孔洞之中的金属上电极。

所述Cu_xO电阻存储器中，所述上电极通过金属塞与互连线进一步连接，金属塞的尺寸小于上电极的尺寸。

所述Cu_xO电阻存储器中，还可以包括，形成于Cu_xO存储介质之上和介质层孔洞壁上的连续的第二介质层。

本发明公开的又一个方面，所述Cu_xO电阻存储器的制造方法，以存储器件的上电极作为工艺集成过程中存储介质的保护层，具体步骤包括：

用常规的大马士革铜互连工艺在沟槽中制作铜引线；

在铜引线上形成第一介质层；

在第一介质层中需要形成存储器的位置制作出孔洞，而不需要制作存储器的位置由介质层保护；

以第一介质层为掩模将位于所述孔洞底部的铜氧化形成Cu_xO存储介质，Cu_xO存储介质的形成方法是等离子氧化方法或热氧化方法，1＜x≤2；

采用自对准方式在所述孔洞中填充上电极金属材料；

采用化学机械抛光方法磨除多余的上电极材料，形成上电极位于所述的第一介质层孔洞中的结构，在接下来的工艺集成过程中，上电极可以做为存储介质的保护层；

接下来进一步采用常规的大马士革铜互连工艺进行后续步骤，包括在样品表面制作介质层，然后在介质层中开出沟槽和通孔，开出通孔的位置在存储器的上电极上方以及需要与引出连接线的器件上方，接下来沉积阻挡层、籽晶层、电化学方法镀铜、退火、化学机械抛光、沉积盖帽，完成引线制作。

所述Cu_xO电阻存储器的制造方法，还包括：

自对准方式在孔洞中填充上电极金属材料之前，同样采用自对准方式在孔洞表面沉积覆盖一层第二介质层。

所述Cu_xO电阻存储器的制造方法，可以重复实现于铜互连的不同层之间。

在本发明过程中，上电极材料是以自对准方式形成于存储介质上方的孔洞中，因此无需为制作上电极图形而采取曝光步骤或增加掩膜版，工艺简单，同时在后续的工艺过程中，以金属上电极作为存储介质的保护层，使得工艺步骤不会直接作用于存储介质上，此外即使金属电极遭遇后续工艺步骤的攻击发生厚度等的变化，作为良导体，其电阻也不会有大的变化，不会导致整个存储器件的电阻产生片间不均匀或批间不均匀的情况，从而避免引发存储性能可靠性下降的问题。

本发明所述的制作方法，可用于不同的互连层上制造存储器，形成三维结构。

附图说明

图1Cu_xO存储介质形成于铜栓塞顶端的电阻存储器结构图。

图2Cu_xO存储介质形成于成于通孔下方、沟槽内部的电阻存储器结构图。

图3为Cu_xO电阻存储器结构图。

图4为双大马士革工艺CMP形成第一层铜引线后、沉积盖帽层之前的横截面图。

图5为沉积盖帽层后横截面图。

图6为光刻后横截面图。

图7为需要形成Cu_xO存储介质铜引线上的盖帽层部分刻蚀完毕后横截面图。

图8为去光刻胶后横截面图。

图9为需要形成Cu_xO存储介质铜引线上的盖帽层完全刻蚀完毕后横截面图。

图10为氧化形成Cu_xO存储介质后横截面图。

图11a为沉积Cu_xO存储介质的上电极金属层之后横截面图。

图11b为又一实例Cu_xO存储介质上沉积一层介质层和上电极金属层之后截面图。

图12a为CMP形成Cu_xO存储介质的上电极之后横截面图。

图12b为又一实例中CMP之后横截面图。

图13为沉积层间介质层和刻蚀终止层之后横截面图。

图14为刻蚀形成沟槽和通孔之后铜引线盖帽层打开前横截面图。

图15为刻蚀不需要形成Cu_xO存储介质的铜引线上的盖帽层之后横截面图。

图16为沉积扩散阻挡层后横截面图。

图17为沉积籽晶层、电镀铜、退火后横截面图。

图18为CMP形成第二层铜引线后横截面图。

图中标号：10层间介质层，20盖帽层，30刻蚀终止层，50下层铜引线，60通孔，61铜栓塞，70Cu_xO存储介质，80第二层铜引线，90衬底，91扩散阻挡层，质，102第二层层间绝缘介质，103第三层层间绝缘介质，104PMD层，201第一层刻蚀终止层，202第二层刻蚀终止层，205第三层刻蚀终止层，203第一层铜引线上的盖帽层，203a第一次刻蚀后的盖帽层，203b第二次刻蚀后的盖帽层，203c第三次刻蚀后的盖帽层，301第二层铜引线上盖帽层，302a盖帽层上的孔洞，302盖帽层上的孔洞，401第一层铜引线周围扩散阻挡层，402铜栓及第二层铜引线周围扩散阻挡层，501不需要形成Cu_xO存储介质的第一层铜引线，502需要形成Cu_xO存储介质的第一层铜引线，600为铜栓塞，601第二层铜引线，700Cu_xO存储介质层，800a上电极金属，800CMP后的上电极层，801a介质层，801CMP后的介质层，901通孔，902形成第二层铜引线的沟槽，903钨栓塞，904光刻胶。

具体实施方式

在下文中结全图示在参考实施例中更完全地描述本发明，本发明提供优选实施例，但不应该被认为仅限于在此阐述的实施例。在图中，为了清楚放大了层和区域的厚度。

在此参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示的区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如干法刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例图示中，均以矩形表示，图中的表示是示意性的，但这不应该被认为限制本发明的范围。

图3a为根据本发明Cu_xO电阻存储器的一实施例的剖面图的一部分。

参考图3a，所示为集成于双大马士革铜互连工艺中形成的Cu_xO电阻存储器结构示意图，PMD层104形成MOS器件之上，它可以是掺磷的氧化硅PSG等介质材料，在PMD层104中形成钨栓塞903，钨栓塞903连接第一层铜引线和MOS管源极或者漏极。

PMD层104上形成第一层刻蚀终止层201，可以为Si₃N₄、SiON、SiCN；刻蚀终止层上104上形成第一层层间介质层101，它可以为SiO₂或掺F或C的SiO₂等低k介质材料。

501和502为形成于第一层介质层104沟槽中的铜引线，501为其上表层不需要图形氧化形成Cu_xO存储介质的铜引线，502为其上表层需要图形氧化形成Cu_xO存储介质的铜引线，需要形成Cu_xO存储介质的铜引线502形成Cu_xO存储器的金属下电极；铜引线和第一层层间介质层101之间为防止铜扩散的扩散阻挡层401，可以是TaN、Ta/TaN复合层或是Ti/TiN复合层，或是其它起到同样作用的导电材料，如TiSiN、WNx、WNxCy、TiZr/TiZrN等。

第一层铜引线502上部为Cu_xO存储介质层700，是通过图形氧化铜引线502形成，其中1＜x≤2。

第一层铜引线501、502上为盖帽层203c，Cu_xO存储介质层700上为形成于盖帽层203c的孔洞302以及形成于孔洞302之中的上电极800，盖帽层203c可以为Si₃N₄、SiON等介质材料，起铜的扩散阻挡作用和防止铜的电迁移等作用，同时在这里起形成孔洞302自对准形成上电极800的作用；Cu_xO电阻存储器上电极800和Cu_xO存储介质700的尺寸及其图案相同，并且其尺寸小于第一层铜引线502的宽度(也即形成第一层铜线沟槽的宽度)。

上电极800之上为不需要氧化形成Cu_xO存储介质的铜引线501之上为通孔901，通孔901中形成铜栓塞600，铜栓塞600之上为形成于沟槽之中的第二层铜引线601在501之上的铜栓塞主要起连接第一层铜引线和第二层铜引线601的作用，在800之上的铜栓塞主要起连接电阻存储器和第二层铜引线601的作用，形成于上电极800之上的通孔901的尺寸小于孔洞302的尺寸。

102、103分别为第二层间绝缘介质层和第三层层间绝缘层，可以为SiO₂或掺F或C的SiO₂等低k介质材料；102和103之间为刻蚀终止层，为刻蚀形成通孔901和沟槽所用，可以为Si₃N₄、SiON、SiCN。

包围铜栓塞600和铜引线601的为扩撒阻挡层402，主要起防止铜扩散到层间绝缘层102、103中，同时也起导体的作用，可以是TaN、Ta/TaN复合层或是Ti/TiN复合层，或是其它起到同样作用的导电材料，如TiSiN、WNx、WNxCy、TiZr/TiZrN等。

第二层铜引线601之上为盖帽层301，可以是氮化硅介质或是掺杂的氮化硅介质，例如掺O或是掺C。或是其它对Cu的扩散有明显阻挡作用，对铜的电迁移有明显抑制作用的绝缘介质材料，例如CoWP。

图3b为根据本发明Cu_xO电阻存储器的又一实施例的剖面图的一部分。

参考图3b，与图3a的唯一区别在于在上电极800和存储介质层700之间增加一层介质层801，介质层801和上电极800同时自对准形成与孔洞302之中，介质层801包围住上电极层800。介质层801作为存储器的一部分，在存储器RESET操作过程中，由于介质层800电阻率大大高于存储介质层700低阻态的电阻率，介质层801能产生热量对存储介质层700加热，降低存储器复位操作(RESET)电流。

图4至图18是根据本发明的实施方式的剖面图，图4至图18示Cu_xO电阻存储器与双大马士革工艺集并形成于第一层铜引线与第二层铜引线之间的工艺方法，Cu_xO形成于第一次铜引线之上、铜栓塞之下。但本发明并不限于本实施例。

图4展示了经过常规的双大马士革铜互连工艺，进行到第一层铜引线制作结束后的剖面图。104为PMD层，是指第一层铜引线与MOS器件之间的介质层，它可以是掺磷的氧化硅PSG等介质材料；903为钨栓，它连接第一层铜引线与MOS器件；PMD层104以下图示为前端工艺形成的CMOS逻辑器件。501为第一层铜引线的一部分，其上方不生长存储介质，502为第一层铜引线的另一部分，其上方将形成存储介质；101为层间绝缘介质层，它可以为SiO₂或掺F或C的SiO₂等低k介质材料；201为刻蚀终止层，可以为Si₃N₄、SiON、SiCN；401为扩散阻挡层，可以是TaN、Ta/TaN复合层或是Ti/TiN复合层，或是其它起到同样作用的导电材料，如TiSiN、WNx、WNxCy、TiZr/TiZrN等。

图5为盖帽层制作完毕、光刻之前的剖面图，203为盖帽层(liner)，可以为S_i3N₄，主要起扩散阻挡作用和防止铜的电迁移等作用。图4为光刻后剖面图，对需要形成Cu_xO存储介质的铜引线502上的盖帽层301采用光刻胶曝光的办法，不需要形成Cu_xO存储介质的铜线501上的盖帽层301采用光刻胶保护，904为曝光后留下的光刻胶。

图7为需要形成Cu_xO存储介质铜线502上的盖帽层部分刻蚀完毕示意图，盖帽层经刻蚀后变为203a，302a为刻蚀盖帽层203形成的凹孔。

图8为去掉光刻胶904以后的示意图。

图9为进一步刻蚀蚀盖帽层完毕后剖面示意图，203b为刻蚀完毕后盖帽层，302为通孔，主要用来自对准形成上电极800。

图10为通过等离子氧化或热氧化等方法形成Cu_xO存储介质后剖面示意图，700为Cu_xO存储介质层，位于铜引线502上部、孔洞302之下。

图11a沉积Cu_xO层的上电极完毕剖面示意图，800a为Cu_xO层的上电极材料，可以为Ta、TaN、Al、Ti、TiN、W等单层金属材料，也可以为Ta/TaN、Ti/TiN、Cu/Ta/TaN等复合层材料。

图11b为Cu_xO存储介质上沉积一层介质层和上电极金属层之后截面图，801a为介质层，它可以为是氧化铝(Al₂O₃)、氧化钽(Ta₂O₅)、氧化铜(CuO)、氮化铜(Cu₃N)、氮氧化铜(CuON)等材料，800a为Cu_xO层的上电极材料，可以为Ta、TaN、Al、Ti、TiN、W等单层金属材料，也可以为Ta/TaN、Ti/TiN等复合层材料。由于Cu_xO电阻存储器的复位操作过程与电流流过产生的焦耳热有关，是一种热擦除的机制，当产生的焦耳热高时，会对复位操作过程有利；同时由于介质层800电阻率大大高于存储介质层700低阻态的电阻率，介质层801能产生热量对存储介质层700加热，从而起到降低存储器复位操作(RESET)电流的作用。

图12a为化学机械抛光上电极完毕后剖面示意图，800a为经过CMP后图案自对准形成的上电极800，它可以避免其后的层间介质层沉积、刻蚀盖帽层203b、预溅射等工艺过程直接作用于Cu_xO存储介质层700，从而起到保护层的作用。

图12b为化学机械抛光多余的上电极金属及介质层完毕后剖面示意图，800a、801a分别经过CMP后图案自对准形成上电极800和介质层801。

图13为沉积层间绝缘层和刻蚀终止层完毕后剖面示意图，102、103为层间绝缘介质层，它可以为SiO₂或掺F或C的SiO₂等低k介质材料；202、205为刻蚀终止层，可以为Si₃N₄、SiON、SiCN，主要起刻蚀掩模和防止铜扩散等作用。

图14为通孔和沟槽刻蚀完毕后剖面示意图，901为通孔(Via)，902为沟槽(Trench)。

图15为以上电极800为掩模刻蚀不需要形成Cu_xO存储介质的铜引线501上方的盖帽层完毕后剖面示意图。

图16为沉积扩散阻挡层后示剖面，402为扩散阻挡层，对Cu向介质层的扩散有阻挡作用，可以是TaN、Ta/TaN复合层或是Ti/TiN复合层，或是其它起到同样作用的导电材料，如TiSiN、WNx、WNxCy、TiZr/TiZrN等。

图17为沉积籽晶层、电镀生长铜及退火后示剖面意图，601为第二铜铜引线，600为连接第一层铜引线501和第二层铜引线601的铜栓塞。

图18为化学机械抛光、沉积第二层铜线盖帽层后示意图，601为已经形成的第二层铜引线。

301为盖帽层(liner)，可以为Si₃N₄等介质材料，主要起铜的扩散阻挡作用和防止铜的电迁移等作用。

接下来，将以图4到图18所示横截面剖面图解释本实施方式的具体工艺集成步骤。

参考图4，经过常规的双大马士革铜互连工艺，进行到第一层铜引线CMP制作结后，以此为该实施例的工艺集成步骤的起始步骤。

本发明的进一步实施，参考图5，PECVD沉积一层Si₃N₄盖帽层，盖帽层203厚度范围为20～2000nm，具体厚度由上电极800所需要的厚度以及后面工艺步骤中盖帽层203b层保证化学机械抛光能成功进行的厚度条件决定。在此定义盖帽层203的厚度为d1，

本发明的进一步实施，参考图6，通过掩膜版1#光刻形成光刻胶图案904，此掩膜版的图案1#决定了盖帽层开孔图案以及铜引线决定了需要形成Cu_xO存储介质层的区域。

本发明的进一步实施，参考图7，通过RIE干法刻蚀Si₃N₄盖帽层203，转移光刻胶904的图案，盖帽层由203变为203a，盖帽层上形成凹孔302a，凹孔302a的尺寸小于形成第一层铜引线的沟槽的宽度。根据RIE干法刻蚀条件刻蚀Si₃N₄盖帽层的速率，选择刻蚀时间，凹孔302a的深度在此定义为d2。

本发明的进一步实施，参考图8，通过常规干法灰化工艺去除光刻胶904，然后以湿法清洗去除RIE刻蚀剩余的氟化物残余物。

本发明的进一步实施，参考图9，继续RIE刻蚀盖帽层203a直至第一层铜引线打开，盖帽层由203a边成203b，盖帽层中的通孔302形成。通孔302的深度也即盖帽层203b的厚度，在此定义为d3。常规工艺中，为了使所有需要形成Cu_xO区域的铜引线暴露，采用稍微过刻蚀的工艺条件。例如，如果d1＝120nm，d2＝80nm，在此步骤中根据RIE干法刻蚀条件刻蚀Si₃N₄盖帽层的速率，选择刻蚀厚度为55nm的刻蚀条件(过刻蚀15nm Si₃N₄)，那么d3＝120-55＝65nm。

本发明的进一步实施，参考图10，对沟槽铜引线502已经图案暴露部分进行等离子氧化，此时盖帽层203b起掩模作用。通过控制等离子氧化的时间、功率等条件，来确定形成的Cu_xO的性能及其厚度。

本发明的进一步实施，参考图11a，CVD沉积TaN层金属800a作为上电极。

在另一实施例中，参考图11b，沉积一薄层的介质层801a，再CVD沉积TaN层金属800a作为上电极。介质层801a的厚度范围为1～10nm，可以通过CVD形成，也可以通过原子层淀积(ALD)形成。

本发明的进一步实施，参考图12a，CMP上电极金属层TaN800a，以盖帽层203b为CMP终止层，上电极形状由800a变为800，自对准形成Cu_xO层700的上电极层。

在另一实施例中，参考图12b，CMP上电极金属层TaN800a以及介质层801a以盖帽层203b为CMP终止层，自对准形成介质层801以及上电极800。

本发明的进一步实施，参考图13，CVD沉积层FSG间绝缘层102、103，以及Si₃N₄刻蚀终止层202、205。

本发明的进一步实施，参考图14，先通过用掩膜版2#，光刻刻蚀Si₃N₄层205，去胶，然后以Si₃N₄层205为掩膜刻蚀FSG间绝缘层103形成沟槽902；在通过用掩膜版3#，光刻刻蚀Si₃N₄层202，去胶，然后以Si₃N₄层202为掩膜刻蚀FSG间绝缘层102形成通孔(Via)901。

本发明的进一步实施，参考图15，RIE刻蚀不需要形成Cu_xO存储介质的铜线501上方盖帽层203b，使铜引线501裸露，盖帽层由203b变为203c；上电极TaN层800a在此过程中作掩膜保护Cu_xO存储介质层700免受RIE刻蚀条件伤害；刻蚀完毕后进行湿法清洗去除残余的氟化物。

本发明的进一步实施，参考图16，通过Ar₂气等离子处理铜引线501表层的自然氧化铜，以增强与扩散层的粘附能力，然后CVD沉积Ta/TaN扩散阻挡层402。

本发明的进一步实施，参考图17，生长籽晶层Cu，再电镀生长Cu，然后退火。

本发明的进一步实施，参考图16，CMP去除多余的铜引线层，形成铜栓塞600及第二层铜引线601。然后再在表层CVD覆盖一层Si₃N₄盖帽层301。

至此，第二层铜布线及Cu_xO存储单元已经形成，其后铜互连工艺步骤不在发明内容之内。

如上所述Cu_xO电阻存储器制备与铜互连工艺集成的方法

可以在第二层铜布线结束之后或其他层铜布线结束后重复，基本步骤方法保持不变，因此可形成多层堆叠的集成双大马士革工艺中的Cu_xO电阻存储器。

参考文献

[1]An Chen，Sameer Haddad，Yi-Ching(Jean)Wu，Tzu-Ning Fang，Zhida Lan，StevenAvanzino，Suzette Pangrle，Matthew Buynoski，Manuj Rathor，Wei(Daisy)Cai，Nick Tripsas，Colin Bill，Michael VanBuskirk，Masao Taguchi，″Non-Volatile Resistive Switching forAdvanced Memory Applications″，IEDM Tech.Dig.p.746(2005).

[2]林殷茵等″基于CuxO的电阻转换存储器及其制备技术″，专利申请号：200610147669.9

[3]Tzu-Ning Fang，Swaroop Kaza，Sameer Haddad，An Chen，Yi-Ching(Jean)Wu，ZhidaLan，Steven Avanzino，Dongxiang Liao，Chakku Gopalan，Seungmoo Choi，Sara Mahdavi，Matthew Buynoski，Yvonne Lin，Christie Marrian，Colin Bill，Michael VanBuskirk and MasaoTaguchi，″Erase Mechanism for Copper Oxide Resistive Switching Memory Cells with NickelElectrode″，IEDM Session 30.6(2006).

[4]林殷茵等″一种CuxO电阻存储器制备与铜互连工艺集成的方法″，专利申请号：2007100435602.2

Claims (5)

1.一种与铜互连工艺集成的Cu_xO电阻存储器，其特征在于包括

下电极，为铜互连工艺中形成于沟槽中的铜引线；

在所术铜引线上方形成的第一介质层和在第一介质层中形成的孔洞；

位于所述孔洞底部的铜氧化形成的Cu_xO存储介质，1＜x≤2，以及

以自对准方式形成于所述的Cu_xO存储介质之上和所述的介质层孔洞之中的金属上电极。

2.根据权利要求1所述的电阻存储器，其特征在于还包括，沉积在Cu_xO存储介质之上和第一介质层孔洞壁上的第二介质层。

3.根据权利要求1所述的电阻存储器，其特征在于所述上电极通过金属塞与互连线进一步连接，金属塞的尺寸小于上电极的尺寸。

4.一种制作如权利要求1所述的Cu_xO电阻存储器的方法，其特征在于以存储器件的上电极作为工艺集成过程中存储介质的保护层，具体步骤为：

采用常规的大马士革铜互连工艺，在沟槽中制作铜引线；

在所述铜引线上方形成第一介质层；

在所述第一介质层中需要形成存储器的位置制作出孔洞，而不需要制作存储器的位置由介质层保护；

以第一介质层为掩模将位于所述孔洞底部的铜氧化形成Cu_xO存储介质；

采用自对准方式在孔洞中填充上电极金属材料；

采用化学机械抛光方法磨除多余的上电极材料，形成上电极位于所述的第一介质层孔洞中的结构，在接下来的工艺集成过程中，上电极做为存储介质的保护层；

进一步采用常规的大马士革铜互连工艺进行后续工艺步骤，包括在样品表面制作介质层，然后在介质层中开出沟槽和通孔，开出通孔的位置在存储器的上电极上方以及需要与引出连接线的器件上方，接下来沉积阻挡层、籽晶层、电化学方法镀铜、退火、化学机械抛光、沉积盖帽，完成引线制作。

5.根据权利要求4所述的Cu_xO电阻存储器的制作方法，其特征在于还包括：

自对准方式在所述孔洞中填充上电极金属材料之前，同样采用自对准方式在所述孔洞中填充一层第二介质层。

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