TWI795718B - 記憶體元件及其形成方法 - Google Patents

記憶體元件及其形成方法 Download PDF

Info

Publication number
TWI795718B
TWI795718B TW110102214A TW110102214A TWI795718B TW I795718 B TWI795718 B TW I795718B TW 110102214 A TW110102214 A TW 110102214A TW 110102214 A TW110102214 A TW 110102214A TW I795718 B TWI795718 B TW I795718B
Authority
TW
Taiwan
Prior art keywords
layer
phase change
etch
change material
opening
Prior art date
Application number
TW110102214A
Other languages
English (en)
Other versions
TW202141822A (zh
Inventor
李東穎
林毓超
余紹銘
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202141822A publication Critical patent/TW202141822A/zh
Application granted granted Critical
Publication of TWI795718B publication Critical patent/TWI795718B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H10N70/8265—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices on sidewalls of dielectric structures, e.g. mesa-shaped or cup-shaped devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Multi-Process Working Machines And Systems (AREA)
  • Electrotherapy Devices (AREA)
  • Vehicle Body Suspensions (AREA)

Abstract

一種方法包括在基板之上形成介電層，介電層具有頂表面；在介電層中蝕刻開口；在開口內形成底部電極，底部電極包括阻障層；在開口內及底部電極上形成相變化材料(PCM)層，其中PCM層之頂表面與介電層之頂表面齊平或在其下方；以及在PCM層上形成頂部電極。

Description

記憶體元件及其形成方法
本揭示內容是關於一種記憶體元件以及形成記憶體元件的方法。
半導體記憶體用於電子應用的積體電路中，作為實例，電子應用包括無線電、電話、手機及個人計算裝置。相變化隨機存取記憶體(phase-change random access memory,PCRAM)為半導體記憶體的一種類型，其涉及將數值儲存在諸如硫屬化合物材料之相變化材料中。相變化材料可在非晶相位(在此相位中其具有低電阻率)與結晶相位(在此相位中其具有高電阻率)之間切換，以指示位元碼。PCRAM單元通常在兩個電極之間包括相變化材料(phase change material,PCM)元件。
本揭示內容提供一種形成記憶體元件的方法，包含以下操作。在基板之上形成介電層，介電層具有頂表面。在介電層中蝕刻開口。在開口內形成底部電極，底部電極 包括阻障層。在開口內及底部電極上形成相變化材料層，其中相變化材料層之頂表面與介電層之頂表面齊平或在其下方。在相變化材料層上形成頂部電極。
本揭示內容提供一種形成記憶體元件的方法，包含以下操作。在第一導電特徵之上沉積層間金屬層。在間金屬層中形成開口，開口暴露第一導電特徵。在開口中形成第二導電特徵。執行第一回蝕製程以在開口中凹陷第二導電特徵。在開口中及第二導電特徵之上沉積相變化材料。執行第二回蝕製程以移除相變化材料之複數個上部部分。在相變化材料上沉積導電材料。
本揭示內容提供一種記憶體元件，包含金屬化層、金屬間介電層以及相變化隨機存取記憶體單元。金屬化層在半導體基板之上。金屬間介電層在金屬化層之上。相變化隨機存取記憶體單元，包括在金屬間介電層中之底部電極，底部電極電連接至金屬化層；在底部電極上及金屬間介電層內之相變化材料層，其中相變化材料層被金屬間介電層環繞，且其中金屬間介電層之頂表面沒有相變化材料層；以及在相變化材料層以及金屬間介電層之頂表面上的頂部電極。
10:晶圓
12:元件區域
20:半導體基板
22:存取電晶體
24:源極/汲極區域
25:閘極介電質
26:閘電極
30:源極/汲極接觸插塞
31:層間介電(ILD)層
32:閘極接觸插塞
33:金屬間介電(IMD)層
34:金屬接線
34(WL):字線
36:介電層
40:金屬化層
42:IMD層
44:開口
45:放大部分
46:阻障層
48:導電材料
50:底部電極
51:凹陷區域
53:相變化材料(PCM)
54:相變化材料(PCM)層
55:頂部電極材料
56:頂部電極
60:PCRAM單元
62:IMD層
64:金屬化層
64(BL):位元線
70:PCRAM陣列
100:電極回蝕製程
101:蝕刻前處理
110:蝕刻製程
111:製程氣體浸泡
120:蝕刻循環
121:主要蝕刻步驟
122:過蝕刻步驟
131:蝕刻後處理
當結合隨附諸圖閱讀時，得以自以下詳細描述最佳地理解本揭示案之態樣。應注意，根據行業上之標準實務，各種特徵未按比例繪製。事實上，為了論述清楚，可任意 地增大或減小各種特徵之尺寸。
第1圖至第5圖是根據一些實施例繪示的相變化隨機存取記憶體(phase-change random access memory,PCRAM)單元的形成當中之中間階段的橫截面圖。
第6圖至第8圖是根據一些實施例繪示的PCRAM單元的形成當中之中間階段的橫截面圖。
第9圖是根據一些實施例繪示的用於電極回蝕製程之製程流程。
第10A圖至第10D圖是根據一些實施例繪示的PCRAM單元之底部電極的橫截面圖。
第11圖至第14圖是根據一些實施例繪示的PCRAM單元的形成當中之中間階段的橫截面圖。
第15圖及第16圖是根據一些實施例繪示的PCRAM單元的形成當中之中間階段的橫截面圖。
第17圖是根據一些實施例示意性地繪示的PCRAM陣列之透視圖。
以下揭示內容提供用於實施本揭示之不同特徵的許多不同實施例或實例。以下描述部件及佈置之特定實例以簡化本揭示案。當然，這些僅為實例，且並不意欲為限制性的。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包括其中額外特徵可在第 一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭示案可在各種實例中重複元件符號及/或字母。此重複是出於簡化及清楚目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。
另外，為了描述簡單，可在本文中使用諸如「在…下面」、「下方」、「下部」、「上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所繪示之一個元件或特徵與另一(另外)元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。裝置可以其他方式定向(旋轉90度或以其他定向)，且可同樣相應地解釋本文中所使用之空間相對描述詞。
根據本揭示案之一些實施例，形成相變化隨機存取記憶體(phase-change random access memory,PCRAM)結構包括多個PCRAM單元，此些PCRAM單元可佈置成陣列。PCRAM單元包括底部電極、在底部電極上之相變化材料(PCM)層，及在PCM層上之頂部電極。在一些實施例中，藉由在介電層中蝕刻開口並接著在此開口中沉積阻障層材料及導電材料來形成底部電極。執行回蝕製程，以使開口內之阻障層材料及導電材料凹陷，剩餘的阻障層材料及導電材料形成底部電極。回蝕製程可為(例如)原子層蝕刻(atomic layer etching,ALE)製程或其類似者，且回蝕製程可自在凹陷的底部電極上方之開口 之複數個側壁移除大部分或全部阻障層材料。自開口之複數個側壁移除阻障層材料可減少PCRAM單元之熱洩漏及電洩漏。PCM沉積在底部電極上，且執行另一回蝕製程以移除過量的PCM材料，剩餘PCM形成PCM層。回蝕製程可使PCM凹陷低於介電層之頂表面。接著在PCM層上形成頂部電極。藉由形成被介電層環繞之PCM層，PCRAM層可具有改良的熱絕緣，且因此可在操作期間更高效地加熱PCRAM層，此可提高PCRAM單元之效率及效能。
第1圖至第8圖及第11圖至第16圖為繪示其中形成有PCRAM單元60之晶圓10(參見第14圖及第15圖)的元件區域12之橫截面圖。第5圖至第8圖及第11圖至第14圖顯示結構之放大部分45。第9圖繪示電極回蝕製程100之製程流程，且第10A圖至10D圖顯示使用電極回蝕製程100形成底部電極50之實例。第17圖繪示包括多個PCRAM單元60之PCRAM陣列70的示意圖。
第1圖根據一些實施例繪示晶圓10之元件區域12的橫截面圖。元件區域12為晶圓10之不同區域，其在後續步驟中單體化(singulate)以形成各自包括PCRAM結構(諸如，PCRAM單元60(參見第14圖至第15圖)或包括多個PCRAM單元60之PCRAM陣列70(參見第17圖))之複數個元件區域12。晶圓10包括半導體基板20，半導體基板20可例如為矽(摻雜的或無摻雜的)，或絕緣體上半導體(SOI)基板之主動層。半 導體基板20可包括其他半導體材料，諸如，鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。亦可使用其他基板，諸如，多層或漸變的基板(gradient substrate)。半導體基板20具有主動表面(active surface)(例如，第1圖中面朝上之表面)，有時稱為前側；以及非主動表面(例如，第1圖中面朝下之表面)，有時稱為背側。
在半導體基板20之主動表面處形成元件。此些元件可包括主動元件及/或被動元件。舉例而言，元件可包括電晶體、二極體、電容器、電阻器或其類似者，且可根據適用之製造製程進行處理。作為實例，第1圖繪示形成在半導體基板20之前表面上的存取電晶體22，此些存取電晶體22用以存取(或「選擇」)元件區域12之PCRAM單元60(參見第16圖)。根據一些實施例，存取電晶體22包括閘極介電質25、閘電極26、源極/汲極區域24、源極/汲極接觸插塞30，及閘極接觸插塞32。在一些實施例中，源極/汲極區域24可延伸至半導體基板20中。
如第1圖中所示，一或更多個層間介電(inter-layer dielectric,ILD)層31形成在半導體基板20上，且導電特徵(諸如，接觸插塞30/32)形成在ILD層31中以電連接至存取電晶體22。接觸插塞30/32可由(例如)鎢、鈷、鎳、銅、銀、金、鋁、其類似者或 其組合形成。ILD層31可由任何適當的介電材料形成，例如，氧化物，諸如，氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)、無摻雜矽酸鹽玻璃(USG)，或其類似者；氮化物，諸如，氮化矽，或其類似者；低介電常數介電材料；或其類似者，或其組合。(若干)ILD層可藉由任何適當的沉積製程而形成，諸如，旋塗、物理氣相沉積(PVD)、化學氣相沉積(CVD)、其類似者，或其組合。接觸插塞30/32或(若干)ILD層31中之其他導電特徵可經由任何適當製程形成，諸如，沉積、鑲嵌(例如，單鑲嵌、雙鑲嵌，等)、其類似者，或其組合。在一些實施例中，(若干)ILD層31包括一或更多個金屬間介電(inter-metal dielectric,IMD)層。
仍參考第1圖，根據一些實施例，金屬間介電(IMD)層33及金屬接線34形成在(若干)ILD層31之上。IMD層33可由任何適當的介電材料形成，例如，氧化物，諸如，氧化矽、PSG、BSG、BPSG、USG或其類似者；氮化物，諸如，氮化矽或其類似者；或其類似者，或其組合。IMD層33可藉由任何適當沉積製程形成，諸如，旋塗、PVD、CVD、其類似者，或其組合。IMD層33可為由具有低於約3.0的介電常數值之低介電常數介電材料形成的層。
金屬接線34形成在IMD層33中且電耦接至存取電晶體22(例如，經由接觸插塞30/32)。在一些實施 例中，金屬接線34中之一些或全部可用作字線(WL)，此些字線(WL)連接至PCRAM陣列70中之PCRAM單元60的行，以下關於第17圖更詳細地描述。根據一些實施例，金屬接線34包括擴散阻障層及在擴展阻障層之上的導電材料。作為用於形成金屬接線34之實例製程，可使用(例如)適當的蝕刻製程在IMD層33中形成開口(諸圖中未圖示)。此些開口暴露了下伏的導電特徵，諸如，接觸插塞30/32。擴散阻障層可由氮化鉭、鉭、氮化鈦、鈦、鈷-鎢、其類似者或其組合形成，且可藉由沉積製程(諸如，原子層沉積(ALD)或其類似者)形成在開口中。導電材料可包括銅、鋁、鎢、銀、其類似者或其組合，且可使用電化學電鍍製程、CVD、ALD、PVD、其類似者或其組合形成在開口中的擴散阻障層之上。在實施例中，導電材料為銅，且擴散阻障層為防止銅擴散至IMD層33中之薄阻障層。在擴散阻障層及導電材料形成之後，可藉由(例如)平坦化製程(諸如，化學機械研磨(CMP)製程)移除過量的擴散阻障層及導電材料。剩餘的擴散阻障層及導電材料形成IMD層33中之金屬接線34。可使用除此之外的其他技術來形成金屬接線34。
第2圖根據一些實施例繪示在金屬接線34之上且電連接至金屬接線34之介電層36及金屬化層40的形成。金屬化層40提供額外互連(例如，在金屬接線34、存取電晶體22或其類似者之間)。介電層36在一些實施例中可被視為IMD層，且可由類似於以上關於IMD層33所 描述的彼些介電材料之(若干)介電材料形成。金屬化層40(例如，金屬化圖案)可包括形成於介電層36中之金屬接線及介層孔。可使用鑲嵌製程(諸如，單鑲嵌製程、雙鑲嵌製程或其類似者)形成金屬化層40。舉例而言，可藉由蝕刻至介電層36中以形成開口，以導電材料填充開口，以及接著執行平坦化製程(諸如，CMP製程或拋光製程)以移除過量導電材料而形成金屬化層40。在一些實施例中，金屬化層40可以類似於金屬接線34之方式形成，或可使用另一適當技術形成。應瞭解，儘管在第2圖中繪示出一個金屬化層40(包括金屬接線及下伏介層孔)，但在其他實施例中，可能存在形成在介電層36之上的額外介電層中之額外金屬化層。或者，隨後形成之PCRAM單元60(第14圖)可直接形成在金屬接線34上，而不形成金屬化層40。在一些實施例中，金屬接線34及/或接觸插塞30/32亦被視為金屬化層的部分。在一些實施例中，金屬化層40之金屬接線區域形成為具有在約100nm至約300nm之範圍中的寬度W1。
第3圖至第15圖為根據一些實施例之製造元件區域12(參見第15圖)的PCRAM單元60之中間階段的各種視圖。第3圖及第4圖顯示第1圖及第2圖中所示之相同橫截面，且第5圖至第8圖及第10A圖至第10D圖以及第11圖至第14圖繪示了第4圖所示之結構的放大部分45。
轉向第3圖，根據一些實施例，IMD層42形成 在介電層36及(若干)金屬化層40之上。在一些實施例中，在形成IMD層42之前，在介電層36及(若干)金屬化層40上形成蝕刻終止層(諸圖中未圖示)。蝕刻終止層可由介電材料之一或更多個層形成，諸如，氮化鋁、氧化鋁、氧化矽、氮化矽、氧氮化矽、碳化矽、其類似者，或其組合。蝕刻終止層可藉由CVD、PVD、ALD、旋塗介電製程、其類似者或其組合形成。在一些實施例中，IMD層42由正矽酸乙酯(TEOS)氧化物(例如，使用CVD製程以TEOS作為前驅物沉積之氧化矽)而形成。在一些實施例中，可使用PSG、BSG、BPSG、USG、氟矽酸鹽玻璃(FSG)、氧化矽、碳化矽、氧氮化矽、氧碳化矽、SiOCH、可流動氧化物、多孔氧化物、其類似者或其組合形成IMD層42。IMD層42亦可由具有(例如)低於約3.0的介電常數值之低介電常數介電材料形成。在一些實施例中，IMD層42形成為具有在約60nm至約1000nm之範圍中的厚度T1。其他厚度是有可能的。
在第4圖及第5圖中，根據一些實施例，在IMD層42中圖案化開口44。第5圖顯示第4圖中所示之橫截面圖的放大部分45。開口44暴露了最頂部之金屬化層40，使得隨後形成在開口44中之PCRAM單元60(參見第14圖)的底部電極50與(若干)金屬化層40進行電連接。在其中未形成(若干)金屬化層40之一些實施例中，IMD層42形成在金屬接線34之上，且開口44暴露金屬接線34。可使用可接受的光微影及蝕刻技術形成開口44。 舉例而言，諸如硬遮罩層或光阻層(例如，單層光阻劑、三層光阻劑，或其類似者)之遮罩層(未繪出)可形成在IMD層42之上並經圖案化。可接著使用已圖案化的遮罩層作為蝕刻遮罩來蝕刻IMD層42，從而形成開口44。可使用各向異性蝕刻製程(諸如，適當的乾式蝕刻製程)來蝕刻IMD層42。可執行一或更多個蝕刻製程，且開口44可延伸穿過金屬化層40之上的蝕刻終止層(若存在)。在形成開口44之後，可接著使用(例如)灰化製程(etching process)、蝕刻製程或另一適當製程移除遮罩層之剩餘部分。
開口44可具有複數個錐形側壁(諸如，在第4圖至第5圖中圖示)，或開口44可具有實質上垂直之複數個側壁。在一些實施例中，開口44形成為具有在約40nm至約80nm之範圍中的寬度W2。其他寬度是有可能的。在一些實施例中，開口44之上部區域可具有比開口44之下部區域的寬度大之寬度，諸如，在第4圖至第5圖中圖示。在其他實施例中，開口44具有實質上恆定之寬度(例如，寬度W2)。在一些實施例中，開口44之寬度W2可小於下伏的金屬化層40之寬度W1或約與之相同。在一些實施例中，開口44可具有在約1：8至約1：15之範圍中的寬度：高度深寬比(例如，比率W2：T1)。
第6圖至第10D圖根據一些實施例繪示PCRAM單元60之底部電極50的形成。在第6圖中，根據一些實施例，阻障層46及導電材料48沉積在IMD層42上及 開口44內。阻障層46可保形地沉積在IMD層42上、開口44之複數個側壁上，以及金屬化層40上。在一些實施例中，阻障層46由一或更多種導電材料形成，諸如，鈦、氮化鈦、鉭、氮化鉭、鈷、其類似者，或其組合。可使用一或更多個適當的沉積製程(諸如，PVD、CVD、ALD或其類似者)形成阻障層46。在一些實施例中，阻障層46為使用ALD製程或另一適當的製程沉積之氮化鉭的層。在一些實施例中，開口44內之阻障層46可形成為具有在約20nm至約80nm之範圍中的厚度。其他厚度是有可能的。
在沉積了阻障層46之後，在阻障層46之上沉積導電材料48，從而填充開口44。在一些實施例中，導電材料48由一或更多種導電材料形成，諸如，鈦、氮化鈦、鉭、鋁、鎢、鉑、鎳、鉻、釕或其類似者。可使用CVD、PVD、ALD、電化學電鍍、無電電鍍或其類似者來沉積導電材料48。在一些實施例中，導電材料48為使用PVD沉積之氮化鈦。
在第7圖中，根據一些實施例，執行平坦化製程以自IMD層42移除過量的阻障層46及導電材料48。舉例而言，平坦化製程可包括CMP製程或機械拋光製程。平坦化可使IMD層42、阻障層46及導電材料48之頂表面齊平。
在第8圖中，根據一些實施例，對阻障層46及導電材料48執行電極回蝕製程，以形成底部電極50。電極 回蝕製程蝕刻阻障層46及導電材料48，以使開口44內之阻障層46及導電材料48凹陷。在一些實施例中，電極回蝕製程可選擇性地蝕刻阻障層46及導電材料48之在IMD層42的材料之上的材料。以此方式，可自開口44之複數個側壁移除阻障層46，而不會明顯地蝕刻開口44之複數個側壁。以下關於第9圖更詳細地描述實例電極回蝕製程100。在第8圖中將開口44內對應於被移除的阻障層46及導電材料48之區域指示為凹陷區域51。在執行電極回蝕製程之後，在開口44內之剩餘的阻障層46及導電材料48形成PCRAM單元60(參見第14圖)之底部電極50。舉例而言，電極回蝕製程可使阻障層46及導電材料48自IMD層42之頂表面凹陷進深度D1，此形成了深度D1之凹陷區域51。在執行電極繪示製程之後，剩餘的阻障層46及導電材料48在下伏的金屬化層40上方形成具有厚度T2之底部電極50。
在一些實施例中，底部電極50之厚度T2可在約10nm至約30nm之範圍中。其他厚度是有可能的。在一些實施例中，底部電極50之厚度T2可在IMD層42之厚度T1的約25%與約50%之間，儘管其他比例是有可能的。在一些實施例中，厚度T2與凹陷區域51之深度D1的比率(例如，厚度T2：深度D1)可在約1：1與約1：3之間，儘管其他比率是有可能的。在一些實施例中，藉由底部電極50之厚度T2來確定隨後形成之相變化材料(PCM)層54(參見第12圖)的厚度T3。以此方式，藉 由控制電極回蝕製程之深度D1，可控制底部電極50及PCM層54之相對或絕對大小，且因此可控制PCRAM單元60之操作特性。舉例而言，可藉由控制厚度T2來控制底部電極50在PCRAM單元60的操作期間之加熱特性。另外，第8圖將底部電極50顯示為具有平直的頂表面，但在其他實施例中，底部電極50可具有凸表面、凹表面、不規則表面或其組合，以下關於第10A圖至第10D圖更詳細地描述。
藉由使用如本文中所描述之電極回蝕製程來形成底部電極50，隨後形成之PCM層54(參見第12圖)可被限制在IMD層42內，此可提高熱轉移效率，且因此提高PCRAM單元60之效能及功耗。另外，當阻障層46凹陷時，電極回蝕製程自開口44之複數個側壁移除了至少部分的阻障層46。以此方式，可移除開口44內並非底部電極50的部分之過量阻障層46。舉例而言，電極回蝕製程可部分地或全部地移除凹陷區域51內之阻障層46，此可能暴露開口44之在凹陷區域51內的複數個側壁。藉由移除開口44內之過量阻障層46，可減少由於存在過量阻障層46而引起之電及/或熱洩漏，此可提高PCRAM單元60之電效能及熱轉移效率。
第9圖根據一些實施例繪示用於電極回蝕製程100之製程流程。可使用電極回蝕製程100以(例如)蝕刻阻障層46及導電材料48，以便形成底部電極50，如第8圖中所示。電極回蝕製程100包括蝕刻前處理101、蝕 刻製程110，及蝕刻後處理131。在一些實施例中，蝕刻製程110為原子層蝕刻(ALE)製程或其類似者。在一些實施例中，電極回蝕製程100選擇性地蝕刻在IMD層42之上的阻障層46及導電材料48。電極回蝕製程110為實例電極回蝕製程，且可使用其他製程參數、製程氣體或蝕刻技術。
在執行蝕刻製程110之前，可執行蝕刻前處理101以自表面(例如，第7圖中所示之結構的表面)移除金屬氧化物。舉例而言，蝕刻前處理101可自阻障層46或導電材料48之已暴露表面移除氧化鈦或氧化鉭。使用蝕刻前處理101移除金屬氧化物可允許在蝕刻製程110期間更均勻的蝕刻。可在蝕刻前處理101之後執行淨化(purge)，以移除製程氣體、反應產物，或其類似者。
在一些實施例中，蝕刻前處理101包括電漿製程，諸如，電漿蝕刻。電漿製程可包括使一或更多種製程氣體流至製程腔室中，並接著將一或更多種製程氣體點燃(ignite)成電漿。舉例而言，蝕刻前處理101可包括使用一或更多種製程氣體(諸如，CH4、Cl2、Ar、其類似者、其他氣體或其組合)之電漿製程。舉例而言，在一些實施例中，可使用CH4、Cl2與Ar之混合物，其具有在約3sccm與約10sccm之間的CH4、在約30sccm與約100sccm之間的Cl2，及/或在約50sccm與約100sccm之間的Ar。其他混合物是有可能的。可使用在約150W至約400W之範圍中的電漿源功率，使用在約30W 至約60W之範圍中的偏壓功率(bias power)來執行電漿製程。在一些實施例中，不施加偏壓功率。可使用在約3毫托至約10毫托之範圍中的壓力以及在約100sccm至約250sccm之範圍中的製程氣體流動速率來執行蝕刻前處理101。其他製程氣體或製程參數是有可能的。
在一些實施例中，蝕刻製程110包括製程氣體浸泡111，其後為一或更多個蝕刻循環120。舉例而言，在製程氣體浸泡111期間，結構可暴露於製程氣體，諸如，Cl2或其他氣體。在一些實施例中，製程氣體可以在約100sccm至約300sccm之範圍中的流動速率流動，儘管其他流動速率是有可能的。在一些實施例中，在製程氣體浸泡111期間，製程氣體未被點燃成電漿。可在蝕刻製程110之後執行淨化，以移除製程氣體、反應產物，或其類似者。
在製程氣體浸泡111之後，執行一或更多個蝕刻循環120。在一些實施例中，每一蝕刻循環120包括主要蝕刻步驟121及過蝕刻步驟122。主要蝕刻步驟121及過蝕刻步驟122可各自包括使一或更多種製程氣體流至製程腔室中，並接著將一或更多種製程氣體點燃成電漿。主要蝕刻步驟121可包括使用一或更多種製程氣體(諸如，Cl2、BCl3、Ar、He、其類似者、其他氣體或其組合)之電漿蝕刻。舉例而言，在一些實施例中，可使用Cl2、BCl3、Ar與He之混合物，其具有在約30%與約70%之間的Cl2、在約20%與約60%之間的BCl3、在約20%與約50%之間的Ar，及/或在約20%與約50%之間的He。 其他混合物是有可能的。主要蝕刻步驟121可使用在約250W至約400W之範圍中的電漿源功率來執行，且可使用在約0W至約30W之範圍中的偏壓功率來執行。在一些實施例中，可以在約20%與約80%之間的開-關工作循環(on-off duty cycle)或以在約100Hz至約1000Hz之範圍中的頻率使用偏壓功率。可使用在約3毫托至約10毫托之範圍中的壓力以及在約300sccm至約1000sccm之範圍中的製程氣體流動速率來執行主要蝕刻步驟121。在一些實施例中，可執行主要蝕刻步驟121歷時在約100秒至約500秒之範圍中的持續時間。其他製程氣體或製程參數是有可能的。
過蝕刻步驟122可包括使用一或更多種製程氣體(諸如，Cl2、BCl3、Ar、He、其類似者、其他氣體或其組合)之電漿蝕刻。舉例而言，在一些實施例中，可使用Cl2、BCl3、Ar與He之混合物，其具有在約30%與約70%之間的Cl2、在約20%與約60%之間的BCl3、在約20%與約50%之間的Ar，及/或在約20%與約50%之間的He。其他混合物是有可能的。在一些實施例中，在過蝕刻步驟122中所使用之製程氣體的混合物與在主要蝕刻步驟121中所使用之製程氣體的混合物相同。過蝕刻步驟122可使用在約150W至約250W之範圍中的電漿源功率來執行，且可使用在約0W至約20W之範圍中的偏壓功率來執行。在一些實施例中，可以在約20%與約50%之間的開-關工作循環或以在約100Hz至約1000 Hz之範圍中的頻率使用偏壓功率。在一些實施例中，過蝕刻步驟122類似於主要蝕刻步驟121，不同之處在於，用於過蝕刻步驟122之偏壓功率小於用於主要蝕刻步驟121之偏壓功率。舉例而言，過蝕刻步驟122之偏壓功率可在主要蝕刻步驟121中所使用之偏壓功率的約10%與約30%之間，儘管其他百分比是有可能的。可使用在約5毫托至約15毫托之範圍中的壓力以及在約300sccm至約1000sccm之範圍中的製程氣體流動速率來執行過蝕刻步驟122。在一些實施例中，可執行過蝕刻步驟122歷時在約100秒至約300秒之範圍中的持續時間。其他製程氣體或製程參數是有可能的。
類似於ALE製程，本文中所描述之電極回蝕製程100可允許對蝕刻高程度的控制。在一些實施例中，每一蝕刻循環120蝕刻自約1nm至約1.5nm之範圍中的距離，儘管其他蝕刻速率是有可能的。在一些實施例中，蝕刻循環120移除掉阻障層46及/或導電材料48之約一個單層。可將蝕刻循環120重複任何次數，直至移除了期望量的材料為止。在一些實施例中，蝕刻製程110包括將蝕刻循環120執行約10次與約30次之間，儘管在其他實施例中可將蝕刻循環120執行不同次數。以此方式，電極回蝕製程100可允許對底部電極50之厚度T2的改良控制，以及對PCM層54(參見第12圖)之厚度T3的改良控制。
轉向第10A圖至第10D圖，根據一些實施例，將底部電極50顯示為具有配有不同形狀之頂表面。在一些實 施例中，在蝕刻循環120期間控制製程氣體可控制阻障層46及導電材料48之相對蝕刻速率，以控制底部電極50之頂表面的形狀。在阻障層46為氮化鉭且導電材料48為氮化鈦之一些實施例中，在蝕刻循環120期間控制Cl2之流動速率控制了阻障層46之蝕刻速率，且在蝕刻循環120期間控制BCl3之流動速率控制了導電材料48之蝕刻速率。
參考第10A圖，圖示實例底部電極50，類似於第8圖中所示之底部電極50，對於此實例底部電極50而言，阻障層46及導電材料48之頂表面約齊平。在一些實施例中，可藉由控制蝕刻製程110使底部電極50形成為具有大致齊平之阻障層46及導電材料48表面，使得阻障層46之蝕刻速率與導電材料48之蝕刻速率約相同。在一些情形下，可藉由在蝕刻製程110期間控制對應製程氣體之流動速率來控制蝕刻速率。作為實例，在一些實施例中，為約1：6之Cl2流動速率與BCl3流動速率的比率可以類似速率蝕刻阻障層46及導電材料48。舉例而言，Cl2可以約30sccm之速率流動，且BCl3可以約180sccm之速率流動。此為說明性實例，且可使用其他比率或流動速率。在一些情形下，形成具有大致齊平之頂表面的阻障層46及導電材料48可允許藉由阻障層46進行改良的擴散阻擋。
參考第10B圖，根據一些實施例，圖示實例底部電極50，對於此實例底部電極50而言，導電材料48之頂表面為凹入的。在一些實施例中，可藉由在蝕刻製程110 期間以比阻障層46大的速率蝕刻導電材料48而使導電材料48形成為具有凹入表面。舉例而言，在一些情形下，對於Cl2流動速率與BCl3流動速率之比率而言，在約1：1與約1：2之間的比率可以比阻障層46大的速率蝕刻導電材料48。此為說明性實例，且可使用其他比率或流動速率。在一些情形下，形成具有配有凹入頂表面(例如，在阻障層46之頂表面下方延伸)之導電材料48的底部電極50可允許藉由阻障層46進行改良的擴散阻擋。
根據一些實施例，第10C圖顯示實例底部電極50，對於此實例底部電極50而言，導電材料48之頂表面凸起且突出至阻障層46之頂表面上方。根據一些實施例，第10D圖顯示實例底部電極50，對於此實例底部電極50而言，阻障層46之頂表面凹入且在導電材料48之頂表面下方延伸。在一些實施例中，可藉由在蝕刻製程110期間以比導電材料48大的速率蝕刻阻障層46而形成凸起的導電材料48及/或凹入的阻障層46。舉例而言，在一些情形下，對於Cl2流動速率與BCl3流動速率之比率而言，在約1：1與約2：1之間的比率可以比導電材料48大的速率蝕刻阻障層46。此為說明性實例，且可使用其他比率或流動速率。
返回第9圖，在蝕刻製程110完成之後，可執行蝕刻後處理131。在一些實施例中，蝕刻後處理131使用諸如N2H2或其類似者之製程氣體。在一些實施例中，蝕刻後處理131可包括電漿製程。可使用在約200W至約 400W之範圍之的電漿源功率來執行電漿製程。可使用在約20毫托至約80毫托之範圍中的壓力、在約60℃至約120℃之範圍中的製程溫度或在約200sccm至約1000sccm之範圍中的製程氣體流動速率來執行蝕刻後處理131。其他製程氣體或製程參數是有可能的。可在蝕刻後處理131之後執行淨化，以移除製程氣體、反應產物，或其類似者。
第9圖中所示之電極回蝕製程100為實例電極回蝕製程，且在其他實施例中可不同。可省略或重複所描述之一些步驟及製程，或可包括不同於所述之其他步驟或製程。舉例而言，在其他實施例中，蝕刻循環120可僅包括一個步驟(例如，僅主要蝕刻步驟121)，或可包括三個以上步驟，其中任一者可類似於或不同於關於電極回蝕製程100所描述之步驟。電極回蝕製程100之其他變化是有可能的。
轉向第11圖，根據一些實施例，相變化材料(PCM)53形成在開口44內且覆蓋底部電極50。如第11圖中所示，PCM 53可經沉積以填充凹陷區域51，且亦可覆蓋IMD層42之表面。在其他實施例中，PCM 53可經沉積以部分地填充凹陷區域51。在一些實施例中，PCM 53為硫屬化物材料，諸如，GeSbTe(GST)或GeSbTeX，其中X為諸如Ag、Sn、In、Si、N或其類似者之材料。其他材料是有可能的。PCM 53可使用適當沉積製程形成，諸如，PVD、CVD、電漿增強CVD(PECVD)、ALD或 其類似者。
在第12圖中，根據一些實施例，執行PCM回蝕製程，以蝕刻PCM 53並形成PCM層54。PCM回蝕製程自IMD層42之頂表面移除PCM 53，且剩餘PCM 53形成PCRAM單元60(參見第14圖)之PCM層54。PCM回蝕製程可形成具有與IMD層42之頂表面約齊平的頂表面之PCM層54，或PCM層54之頂表面可自IMD層42之頂表面凹陷，如第12圖中所示。在一些實施例中，PCM層54之頂表面可自IMD層42之頂表面凹陷至在自約40nm至約60nm之範圍中的深度D2。其他距離是有可能的。使PCM層54自IMD層42之頂表面凹陷允許PCM層54更受限於IMD層42，此可提高熱轉移效率並改良PCRAM單元60之操作。因此，更大的深度D2可導致對PCM層54之限制增加。在一些實施例中，可在執行PCM回蝕製程之前執行平坦化製程，諸如，CMP製程。PCM層54可形成為具有平直的頂表面、凹入的頂表面、凸起的頂表面、不規則頂表面，或其類似者。
在一些實施例中，PCM回蝕製程包括電漿製程，諸如，電漿蝕刻。電漿製程可包括使一或更多種製程氣體流至製程腔室中，並接著將一或更多種製程氣體點燃成電漿。舉例而言，PCM回蝕製程可包括使用一或更多種製程氣體(諸如，HBr、Ar、He、其類似者、其他氣體或其組合)之電漿製程。舉例而言，在一些實施例中，可使用HBr、Ar與He之混合物，其具有在約20%與約40%之間的 HBr、在約30%與約50%之間的Ar及/或在約10%與約200%之間的He。其他混合物是有可能的。可使用在約100W至約400W之範圍中的電漿源功率或使用在約100W至約200W之範圍中的偏壓功率來執行電漿製程。在一些實施例中，不施加偏壓功率。可使用在約3毫托至約10毫托之範圍中的壓力、在約40℃至約70℃之範圍中的製程溫度或在約100sccm至約300sccm之範圍中的製程氣體流動速率來執行PCM回蝕製程。其他製程氣體或製程參數是有可能的。
在一些情形下，如本文中所述在開口44內形成PCM層54可允許PCM層54之改良的側壁品質。舉例而言，在一些情形下，使用蝕刻製程(例如，作為光微影圖案化的一部分)形成PCM層可導致在蝕刻製程期間對PCM層的損壞。藉由形成PCM層54而不蝕刻PCM層54之複數個側壁，可避免對PCM層54之複數個側壁的損壞。因此，如本文中所述形成之PCM層54可具有改良的側壁品質，此可減少PCM層54內之缺陷，減少PCRAM單元60之電洩漏或熱洩漏，並提高PCRAM單元60在操作期間之功率效率。
如第12圖中所示，PCM回蝕製程自IMD層42之頂部表面移除PCM 53，且形成具有實質上均勻厚度之PCM層54。在一些實施例中，PCM層54可具有在自約10nm至約30nm之範圍中的厚度T3，儘管其他厚度是有可能的。在一些實施例中，厚度T3可在IMD層42之 厚度T1的約30%與約70%之間，或厚度T3可在凹陷區域51之深度D1的約30%與約100%之間。在一些實施例中，底部電極50之厚度T2與PCM層54之厚度T3的比率在約1：1與約1：3之間。其他距離、百分比或比率是有可能的。以此方式，可控制底部電極50及PCM層54之絕對厚度或相對厚度，以實現某些特性，諸如，大小、電阻、功耗、熱效率，或其類似者。
在第13圖中，根據一些實施例，頂部沉積材料55沉積在IMD層42之上且覆蓋PCM層54。如第13圖中所示，頂部電極材料55可在IMD層42之頂表面下方延伸以接觸PCM層54。在一些實施例中，頂部電極材料55包括阻障層及在阻障層之上的導電材料，在諸圖中未將其單獨繪示出。阻障層可類似於關於第6圖所描述之阻障層46，且可以類似方式形成。舉例而言，頂部電極材料55之阻障層可包括保形地沉積在IMD層42上及PCM層54上之氮化鉭，儘管其他材料是有可能的。在沉積了頂部電極材料55之阻障層之後，在阻障層之上沉積導電材料。導電材料層可類似於關於第6圖所描述之導電材料48，且可以類似方式形成。舉例而言，頂部電極材料55之導電材料可包括沉積在阻障層上之氮化鈦，儘管其他材料是有可能的。在一些實施例中，在沉積之後，在頂部電極材料上執行平坦化製程(例如，CMP或拋光製程)。在一些實施例中，可在IMD層42之頂表面上形成具有厚度T4之頂部電極材料55，此厚度T4在自約20nm至約50nm之 範圍中，儘管其他厚度是有可能的。
轉向第14圖，根據一些實施例，圖案化頂部電極材料55，以形成PCRAM單元60之頂部電極56。可使用可接受的光微影及蝕刻技術來圖案化頂部電極材料55。舉例而言，諸如硬遮罩層或光阻層(例如，單層光阻劑、三層光阻劑，或其類似者)之遮罩層(未繪出)可形成在頂部電極材料55之上並經圖案化。可接著使用已圖案化的遮罩層作為蝕刻遮罩來蝕刻頂部電極材料55，其中頂部電極材料55之剩餘部分形成頂部電極56。可使用各向異性蝕刻製程(諸如，適當的乾式蝕刻製程)來蝕刻頂部電極材料55。在形成頂部電極56之後，可接著使用(例如)灰化製程、蝕刻製程或另一適當製程移除遮罩層之剩餘部分。以此方式，可形成包括底部電極50、PCM層54及頂部電極56之PCRAM單元60。在一些實施例中，PCM層54之側被IMD層42環繞，且PCM層54之底部及頂部分別被底部電極50及頂部電極56覆蓋。
如第14圖中所示，頂部電極56可在IMD層42之頂表面之上延伸，且在IMD層42之頂表面上方具有厚度T4。在一些實施例中，頂部電極56之部分可在IMD層42之頂表面下方延伸，以接觸PCM層54。因此，頂部電極56在PCM層54之上的部分可具有比厚度T4大的厚度。在一些實施例中，頂部電極56可具有在自約10nm至約30nm之範圍中的寬度W3。頂部電極之寬度W3可大於、約等於或小於下伏金屬化層40之寬度W1。
轉向第15圖，根據一些實施例圖示晶圓10之元件區域12的橫截面圖。第15圖中所示之橫截面圖類似於第1圖至第4圖中所示之橫截面圖，不同之處在於，PCRAM單元60已如關於第5圖至第14圖所述地形成。如第15圖中所示，PCRAM單元60連接至(若干)金屬化層40，且亦可連接至存取電晶體22或形成於半導體基板20中之其他元件。
在第16圖中，根據一些實施例，IMD層62形成在IMD層42及頂部電極56之上，且金屬化層64形成在IMD層62中。在一些實施例中，金屬化層64中之一些或全部可用作位元線(BL)，此些位元線(BL)連接至PCRAM陣列70中之PCRAM單元60的列，以下關於第17圖更詳細地描述。在一些實施例中，在形成IMD層62之前，在IMD層42及頂部電極56之上沉積蝕刻終止層(諸圖中未繪示)。IMD層62可由類似於先前關於IMD層42、介電層36或IMD層33所描述的彼些之介電材料形成，且可以類似方式形成。金屬化層64可包括形成在IMD層62中之金屬接線及介層孔(via)。可使用鑲嵌製程(諸如，單鑲嵌製程、雙鑲嵌製程或其類似者)形成金屬化層64。舉例而言，可藉由蝕刻至IMD層62中以形成介層孔開口(用於介層孔)及溝槽(用於金屬接線)，以導電材料填充介層孔開口及溝槽，以及接著執行平坦化製程(諸如，CMP製程或拋光製程)以移除過量導電材料而形成金屬化層64。在一些實施例中，金屬化層64可以 類似於金屬接線34或金屬化層40之方式形成，或可使用另一適當技術形成。應瞭解，儘管在第16圖中繪示出一個金屬化層64(包括金屬接線及下伏介層孔)，但可能存在形成在IMD層62之上的額外IMD層中之額外金屬化層。在後續製程中，形成上覆於金屬化層64及IMD層62之特徵，以完成晶圓10及元件區域12的形成。可接著執行單體化製程以使晶圓10之元件區域12分成單獨的元件區域12。
根據一些實施例，第17圖示意性地繪示PCRAM陣列70之透視圖，此PCRAM陣列70包括佈置為陣列之PCRAM單元60。在所示實施例中，字線(WL)電連接至PCRAM陣列70中之PCRAM單元60之相應行的底部電極50。PCRAM陣列70之每一行具有相關聯之字線，且行中之PCRAM單元60連接至用於彼行之字線。字線可為(例如)連接至存取電晶體22之金屬接線34。位元線(BL)連接至PCRAM陣列70中之PCRAM單元60之相應列的頂部電極56。PCRAM陣列70之每一列具有相關聯之位元線，且列中之PCRAM單元60連接至用於彼列之位元線。位元線可為(例如)金屬化層64之金屬接線及介層孔。一些特徵未在第17圖中圖示，諸如，存取電晶體22、金屬化層40及其類似者。可藉由字線與位元線之適當組合來選擇PCRAM陣列70之每一PCRAM單元60。舉例而言，可藉由存取連接至特定PCRAM單元60之單個字線且亦存取連接至彼PCRAM單元60之單個位元線 而選擇彼PCRAM單元60(例如，用於讀取或寫入操作)。位元線、字線或PCRAM單元之其他配置是有可能的。
每一PCRAM單元60之PCM層54的電阻為可程式化的，且可在高電阻狀態與低電阻狀態之間改變，此可對應於二進位程式碼之兩個狀態。可藉由控制當電流通過PCRAM單元60時由底部電極50及/或頂部電極56對PCM層54的加熱而使PCRAM單元60在高電阻狀態與低電阻狀態之間改變(例如，PCM層54之相位可改變)。以此方式，可藉由使用PCRAM單元60之對應存取電晶體22來程式化其PCM層54之電阻而將數值寫入至PCRAM單元60，且可藉由用PCRAM單元60之對應存取電晶體22量測其PCM層54之電阻而自PCRAM單元60而讀取數值。本文中所描述之PCRAM單元60包括完全侷限的PCM層54，此PCM層54具有實質上沒有阻障層46之複數個側壁，此可提高加熱之控制及效率，或減少在PCRAM單元60之程式化期間的功耗。
實施例可實現優勢。使用本文中之技術可形成相變化RAM(PCRAM)單元，對其而言，相變化材料(PCM)層之複數個側壁被完全侷限在介電層中。舉例而言，可形成不在介電層的頂表面之上延伸之PCM層。此可導致改善的熱限制(heat confinement)及改善的熱轉移效率，此可允許使用較小電壓及/或電流來程式化PCRAM單元。舉例而言，藉由形成受介電層侷限之PCM層，在程式化期間PCM層之加熱可較佳地定位在PCM層之中心。因此， PCM層之相變化可自其中心擴展，此可減小於底部電極及/或頂部電極而引起之邊界效應(boundary effect)，此些邊界效應會降低效率。另外，本文中所描述之技術允許在PCM層的形成之前移除電極阻障層材料。在PCM層上或其附近存在阻障層材料可導致熱洩漏或電洩漏，且因此移除阻障層材料可減少PCRAM單元內之熱洩漏或電洩漏。因此，本文中所描述之技術允許PCRAM陣列之提高的能量效率。另外，本文中所描述之技術在不蝕刻PCM層之複數個側壁的情況下形成PCRAM單元，此可減少或消除由於蝕刻引起之對PCM層的損壞或由於蝕刻而在PCM層中形成之缺陷。
在一些實施例中，一種方法包括在基板之上形成介電層，介電層具有頂表面；在介電層中蝕刻開口；在開口內形成底部電極，底部電極包括阻障層；在開口內及底部電極上形成相變化材料(PCM)層，其中PCM層之頂表面與介電層之頂表面齊平或在其下方；以及在PCM層上形成頂部電極。在實施例中，PCM層之複數個側壁沒有阻障層。在實施例中，形成底部電極包括在開口中沉積阻障層；在阻障層上沉積導電材料；以及蝕刻阻障層及導電材料，其中此蝕刻暴露開口之複數個側壁。在實施例中，在蝕刻阻障層及導電材料之後，導電材料之頂表面為凸起的。在實施例中，在蝕刻阻障層及導電材料之後，阻障層之頂表面與導電材料之頂表面齊平。在實施例中，形成PCM層包括在底部電極及介電層之上沉積相變化材料；以及蝕刻相變 化材料以自介電層之頂表面移除相變化材料。在實施例中，底部電極具有介電層之厚度的25%與50%之間的厚度。在實施例中，PCM層具有介電層之厚度的30%與70%之間的厚度。
在一些實施例中，一種方法包括在第一導電特徵之上沉積層間金屬(IMD)層；在IMD層中形成開口，此開口暴露第一導電特徵；在開口中形成第二導電特徵；執行第一回蝕製程以在第二導電特徵中凹陷開口；在開口中及第二導電特徵之上沉積相變化材料(PCM)；執行第二回蝕製程以移除PCM之複數個上部部分；以及在PCM上沉積導電材料。在實施例中，形成第二導電特徵包括沉積氮化鉭層，以及在氮化鉭層上沉積氮化鈦層。在實施例中，第一回蝕製程為原子層蝕刻(ALE)製程。在實施例中，第一回蝕製程包括使第一製程氣體流至製程腔室中以及執行複數個蝕刻循環，其中每一蝕刻循環包括使第二製程氣體流至製程腔室中；在使用第一偏壓的同時將第二製程氣體點燃成電漿；以及在使用小於第一偏壓之第二偏壓的同時將第二製程氣體點燃成電漿。在實施例中，第二製程氣體包括Cl2、BCl3、Ar及/或He。在實施例中，第一回蝕製程包括在執行複數個蝕刻循環之前，使第三製程氣體流至製程腔室中；以及將第三製程氣體點燃成電漿。在實施例中，第二回蝕製程包括使第四製程氣體流至製程腔室中，以及將第四製程氣體點燃成電漿。
在一些實施例中，一種元件包括金屬化層，在半導 體基板之上；金屬間介電(IMD)層，在金屬化層之上；以及相變化隨機存取記憶體(PCRAM)單元，其包括在IMD層中之底部電極，此底部電極電連接至金屬化層；在底部電極上及IMD層內之相變化材料(PCM)層，其中此PCM層被IMD層環繞，且其中IMD層之頂表面沒有PCM層；以及在PCM層以及IMD層之頂表面上的頂部電極。在實施例中，頂部電極在IMD層之頂表面下方延伸以接觸PCM層。在實施例中，PCM層之複數個側壁實體地接觸IMD層。在實施例中，PCM層包括GeSbTe(GST)。在實施例中，PCM層具有均勻厚度。
前文概述了若干實施例之特徵，使得熟習此項技術者可較佳地理解本揭示案之態樣。熟習此項技術者應瞭解，他們可容易地使用本揭示案作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其它製程及結構的基礎。熟習此項技術者亦應認識到，此些等效構造不脫離本揭示案之精神及範疇，且他們可在不脫離本揭示案之精神及範疇的情況下在本文作出各種改變、代替及替換。
10:晶圓
12:元件區域
20:半導體基板
22:存取電晶體
24:源極/汲極區域
25:閘極介電質
26:閘電極
30:源極/汲極接觸插塞
31:層間介電(ILD)層
32:閘極接觸插塞
33:金屬間介電(IMD)層
34:金屬接線
36:介電層
40:金屬化層
42:IMD層
50:底部電極
54:相變化材料(PCM)層
56:頂部電極
60:PCRAM單元
62:IMD層
64:金屬化層

Claims (10)

  1. 一種形成一記憶體元件的方法，包括：在一基板之上形成一介電層，該介電層具有一頂表面；在該介電層中蝕刻一開口；在該開口內形成一底部電極，該底部電極包括一阻障層；在該開口內及該底部電極上形成一相變化材料層，其中該相變化材料層之一頂表面與該介電層之該頂表面齊平或在其下方；以及在該相變化材料層上形成一頂部電極。
  2. 如請求項1所述之方法，其中該相變化材料層之複數個側壁沒有該阻障層。
  3. 如請求項1所述之方法，其中形成該底部電極包括：在該開口中沉積該阻障層；在該阻障層上沉積一導電材料；以及蝕刻該阻障層及該導電材料，其中該蝕刻暴露該開口之複數個側壁。
  4. 如請求項1所述之方法，其中該相變化材料層具有該介電層之該厚度的30%與70%之間的一厚度。
  5. 一種形成一記憶體元件的方法，包括：在一第一導電特徵之上沉積一層間金屬層；在該間金屬層中形成一開口，該開口暴露該第一導電特徵；在該開口中形成一第二導電特徵；執行一第一回蝕製程以在該開口中凹陷該第二導電特徵；在該開口中及該第二導電特徵之上沉積一相變化材料；執行一第二回蝕製程以移除該相變化材料之複數個上部部分；以及在該相變化材料上沉積一導電材料。
  6. 如請求項5所述之方法，其中形成該第二導電特徵包括沉積一氮化鉭層，以及在該氮化鉭層上沉積一氮化鈦層。
  7. 如請求項5所述之方法，其中該第一回蝕製程包括：使第一製程氣體流至一製程腔室中；以及執行複數個蝕刻循環，其中每一蝕刻循環包括：使第二製程氣體流至該製程腔室中；在使用一第一偏壓的同時將該等第二製程氣體點燃成一電漿；以及在使用小於該第一偏壓之一第二偏壓的同時將該等第 二製程氣體點燃成一電漿。
  8. 如請求項7所述之方法，其中該等第二製程氣體包括Cl2、BCl3、Ar及He。
  9. 一種記憶體元件，包括：一金屬化層，在一半導體基板之上；一金屬間介電層，在該金屬化層之上；以及一相變化隨機存取記憶體單元，包括：在該金屬間介電層中之一底部電極，該底部電極電連接至該金屬化層；在該底部電極上及該金屬間介電層內之一相變化材料層，其中該相變化材料層被該金屬間介電層環繞，且其中該金屬間介電層之該頂表面沒有該相變化材料層；以及在該相變化材料層以及該金屬間介電層之該頂表面上的一頂部電極，其中該頂部電極在該金屬間介電層之該頂表面下方延伸以接觸該相變化材料層，該金屬間介電層的一側壁接觸該底部電極的一側壁、該相變化材料層的一側壁以及該頂部電極的一部分的一側壁。
  10. 如請求項9所述之元件，其中該相變化材料層之複數個側壁實體地接觸該金屬間介電層。
TW110102214A 2020-04-28 2021-01-20 記憶體元件及其形成方法 TWI795718B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063016337P 2020-04-28 2020-04-28
US63/016,337 2020-04-28
US16/992,210 2020-08-13
US16/992,210 US11411180B2 (en) 2020-04-28 2020-08-13 Phase-change memory device and method

Publications (2)

Publication Number Publication Date
TW202141822A TW202141822A (zh) 2021-11-01
TWI795718B true TWI795718B (zh) 2023-03-11

Family

ID=78222815

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110102214A TWI795718B (zh) 2020-04-28 2021-01-20 記憶體元件及其形成方法

Country Status (4)

Country Link
US (3) US11411180B2 (zh)
KR (1) KR102470489B1 (zh)
DE (1) DE102020122109A1 (zh)
TW (1) TWI795718B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11244722B2 (en) * 2019-09-20 2022-02-08 Arizona Board Of Regents On Behalf Of Arizona State University Programmable interposers for electrically connecting integrated circuits
US11935843B2 (en) 2019-12-09 2024-03-19 Arizona Board Of Regents On Behalf Of Arizona State University Physical unclonable functions with silicon-rich dielectric devices
US11411181B2 (en) * 2020-03-30 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Phase-change memory device and method
US20230238277A1 (en) * 2022-01-26 2023-07-27 Nanya Technology Corporation Semiconductor device and method for fabricating thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190363136A1 (en) * 2017-10-24 2019-11-28 Taiwan Semiconductor Manufacturing Company Ltd. Phase change memory structure and manufacturing method for the same
US20200005863A1 (en) * 2018-06-27 2020-01-02 Sandisk Technologies Llc Phase change memory device with reduced read disturb and method of making the same

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7129133B1 (en) 2004-09-13 2006-10-31 Spansion Llc Method and structure of memory element plug with conductive Ta removed from sidewall at region of memory element film
DE102004059428A1 (de) 2004-12-09 2006-06-22 Infineon Technologies Ag Herstellungsverfahren für eine mikroelektronische Elektrodenstruktur, insbesondere für ein PCM-Speicherelement, und entsprechende mikroelektronische Elektrodenstruktur
US8188551B2 (en) * 2005-09-30 2012-05-29 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
TWI284389B (en) 2005-12-28 2007-07-21 Ind Tech Res Inst Phase change memory (PCM) device and fabricating method thereof
TWI284899B (en) 2005-12-29 2007-08-01 Ind Tech Res Inst Semiconductor memory device, phase change memory device and method of manufacturing the same
KR20080011791A (ko) 2006-07-31 2008-02-11 삼성전자주식회사 상변화 메모리 장치 및 그 형성방법
US7476587B2 (en) 2006-12-06 2009-01-13 Macronix International Co., Ltd. Method for making a self-converged memory material element for memory cell
US8008643B2 (en) 2007-02-21 2011-08-30 Macronix International Co., Ltd. Phase change memory cell with heater and method for fabricating the same
US7718533B2 (en) 2007-05-08 2010-05-18 Micron Technology, Inc. Inverted variable resistance memory cell and method of making the same
KR101445333B1 (ko) * 2008-08-29 2014-10-01 삼성전자주식회사 가변저항 메모리 장치의 형성방법
TWI418027B (zh) 2008-11-28 2013-12-01 Powerchip Technology Corp 相變化記憶裝置及其製造方法
KR20100110631A (ko) 2009-04-03 2010-10-13 주식회사 하이닉스반도체 상변화 기억 소자의 제조방법
US8026503B2 (en) 2009-06-23 2011-09-27 Nanya Technology Corp. Phase-change memory and method of making same
JP5468087B2 (ja) 2009-11-30 2014-04-09 パナソニック株式会社 不揮発性記憶素子及び不揮発性記憶装置
CN102339948A (zh) 2010-07-16 2012-02-01 复旦大学 高一致性的电阻型存储器及其制备方法
CN102376881B (zh) 2010-08-19 2013-12-11 中芯国际集成电路制造(上海)有限公司 用于制作相变随机存取存储器存储单元的方法
CN102412367B (zh) 2010-09-19 2013-08-14 中芯国际集成电路制造(上海)有限公司 相变存储器底部电极的制作方法
JP5788274B2 (ja) 2011-09-14 2015-09-30 ルネサスエレクトロニクス株式会社 抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の製造方法
US8941089B2 (en) 2012-02-22 2015-01-27 Adesto Technologies Corporation Resistive switching devices and methods of formation thereof
CN102664236B (zh) 2012-05-16 2014-09-10 中国科学院上海微系统与信息技术研究所 低功耗相变存储器用环形电极结构及制备方法
CN103682089A (zh) 2012-09-11 2014-03-26 中国科学院上海微系统与信息技术研究所 高速、高密度、低功耗的相变存储器单元及制备方法
KR101994449B1 (ko) * 2012-11-08 2019-06-28 삼성전자주식회사 상변화 메모리 소자 및 그 제조방법
CN104425709B (zh) 2013-08-20 2017-07-14 中芯国际集成电路制造(上海)有限公司 相变存储器的形成方法
CN104518084B (zh) * 2013-09-29 2017-11-03 中芯国际集成电路制造(上海)有限公司 相变存储器及其形成方法
CN105244437A (zh) 2014-07-08 2016-01-13 中芯国际集成电路制造(上海)有限公司 相变存储器及其形成方法
TWI739879B (zh) 2016-08-10 2021-09-21 日商東京威力科創股份有限公司 用於半導體裝置的延伸區域
CN107978675A (zh) 2016-10-25 2018-05-01 中芯国际集成电路制造(上海)有限公司 相变随机存储器存储单元及其制作方法、电子装置
US9859336B1 (en) 2017-01-09 2018-01-02 Macronix International Co., Ltd. Semiconductor device including a memory cell structure
US10522468B2 (en) 2017-07-31 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
US10276485B2 (en) 2017-08-02 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a homogeneous bottom electrode via (BEVA) top surface for memory
US10566519B2 (en) 2017-08-18 2020-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a flat bottom electrode via (BEVA) top surface for memory
CN109755384A (zh) 2017-11-03 2019-05-14 中芯国际集成电路制造(上海)有限公司 相变存储器及其制备方法
US10714334B2 (en) 2017-11-28 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation and structure
US11152569B2 (en) 2017-11-30 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. PCRAM structure with selector device
US10734579B2 (en) 2018-01-03 2020-08-04 International Business Machines Corporation Protuberant contacts for resistive switching devices
CN110534642B (zh) 2018-05-25 2023-03-24 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10522740B2 (en) 2018-05-29 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode to metal layer interface including spacer
CN110581218A (zh) 2019-08-09 2019-12-17 上海集成电路研发中心有限公司 一种相变存储单元及其制备方法
US11302865B2 (en) * 2019-12-26 2022-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Phase-change memory with two-portioned phase-change layer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190363136A1 (en) * 2017-10-24 2019-11-28 Taiwan Semiconductor Manufacturing Company Ltd. Phase change memory structure and manufacturing method for the same
US20200005863A1 (en) * 2018-06-27 2020-01-02 Sandisk Technologies Llc Phase change memory device with reduced read disturb and method of making the same

Also Published As

Publication number Publication date
US20240164223A1 (en) 2024-05-16
US11411180B2 (en) 2022-08-09
US20210336138A1 (en) 2021-10-28
KR20210133847A (ko) 2021-11-08
TW202141822A (zh) 2021-11-01
US20220352464A1 (en) 2022-11-03
US11925127B2 (en) 2024-03-05
DE102020122109A1 (de) 2021-10-28
KR102470489B1 (ko) 2022-11-23

Similar Documents

Publication Publication Date Title
TWI795718B (zh) 記憶體元件及其形成方法
US7223693B2 (en) Methods for fabricating memory devices using sacrificial layers and memory devices fabricated by same
US7196346B2 (en) Semiconductor memory device and method for fabricating the same
US7265050B2 (en) Methods for fabricating memory devices using sacrificial layers
US7291556B2 (en) Method for forming small features in microelectronic devices using sacrificial layers
JP2010536176A (ja) 緊密なピッチのコンタクトを含む半導体構造体、ならびにその形成方法
TWI550778B (zh) 半導體結構
US20210066590A1 (en) Novel method to effectively suppress heat dissipation in pcram devices
CN113517393B (zh) 相变存储器件及其形成方法
US11805712B2 (en) Phase change memory device having tapered portion of the bottom memory layer
CN103633041B (zh) 半导体器件和制造该半导体器件的方法
KR102649182B1 (ko) 메모리 디바이스 및 이를 제조하는 방법
TW202205663A (zh) 半導體裝置和製造半導體裝置的方法
TW201841324A (zh) 內連線結構及其形成方法
TW202131411A (zh) 記憶體及其形成方法
TW202125713A (zh) 相變記憶體
TW202221860A (zh) 半導體裝置的製造方法
US20070284743A1 (en) Fabricating Memory Devices Using Sacrificial Layers and Memory Devices Fabricated by Same
CN111540828A (zh) 相变存储器的形成方法
TWI757895B (zh) 柱狀記憶胞及其製造方法、積體電路記憶體裝置
KR20050045723A (ko) 반도체소자의 금속배선 형성방법
KR20000073737A (ko) 반도체 소자의 금속 배선층 형성 방법