KR20210133847A - 상변화 메모리 디바이스 및 방법 - Google Patents

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Abstract

방법은 기판 위에 유전체 층을 형성하는 단계 - 유전체 층은 상부 표면을 가짐 -; 유전체 층에 개구를 에칭하는 단계; 개구 내에 하부 전극을 형성하는 단계 - 하부 전극은 장벽 층을 포함함 -; 개구 내에 그리고 하부 전극 상에 상변화 재료(PCM) 층을 형성하는 단계 - PCM 층의 상부 표면은 유전체 층의 상부 표면과 같은 높이이거나 그 아래에 있음 -; 및 PCM 층 상에 상부 전극을 형성하는 단계를 포함한다.

Description

상변화 메모리 디바이스 및 방법{PHASE-CHANGE MEMORY DEVICE AND METHOD}
우선권 주장 및 상호 참조
본 출원은 2020년 4월 28일자로 출원된 미국 가출원 제63/016,337호의 이익을 주장하며, 이에 따라 이 가출원은 본 명세서에 참고로 통합된다.
반도체 메모리들은 예를 들어 라디오, 텔레비전, 셀폰 및 개인용 컴퓨팅 디바이스를 포함하는 전자 응용들을 위한 집적 회로들에서 사용된다. 반도체 메모리의 한가지 유형은 칼코게나이드 재료들과 같은 상변화 재료들에 값들을 저장하는 것을 수반하는 상변화 랜덤 액세스 메모리(PCRAM, phase-change random access memory)이다. 상변화 재료들은 비트 코드들을 표시하기 위해 비결정 위상(낮은 비저항을 가짐)과 결정 위상(높은 비저항을 가짐) 사이에서 스위칭될 수 있다. PCRAM 셀은 통상적으로 2개의 전극 사이에 상변화 재료(PCM) 요소를 포함한다.
본 개시의 양태들은 첨부 도면들과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라 다양한 피처들이 축척으로 그려지지 않는다는 점에 유의한다. 사실상, 다양한 피처들의 치수들은 설명을 명확하게 하기 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 도 5는 일부 실시예들에 따른, 상변화 랜덤 액세스 메모리(PCRAM) 셀들의 형성에서의 중간 단계들의 단면도들을 도시한다.
도 6 내지 도 8은 일부 실시예들에 따른, PCRAM 셀의 형성에서의 중간 단계들의 단면도들을 도시한다.
도 9는 일부 실시예들에 따른, 전극 에치백 프로세스를 위한 프로세스 흐름을 도시한다.
도 10a 내지 도 10d는 일부 실시예들에 따른, PCRAM 셀의 하부 전극들의 단면도들을 도시한다.
도 11 내지 도 14는 일부 실시예들에 따른, PCRAM 셀의 형성에서의 중간 단계들의 단면도들을 도시한다.
도 15 및 16은 일부 실시예들에 따른, PCRAM 셀들의 형성에서의 중간 단계들의 단면도들을 도시한다.
도 17은 일부 실시예들에 따른 PCRAM 어레이의 사시도를 개략적으로 도시한다.
이하의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간소화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 이것들은, 물론, 단지 예들이고 제한하도록 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 상에 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1 피처와 제2 피처 사이에 추가 특징들이 형성될 수 있는 실시예들도 포함할 수 있으며, 따라서 제1 피처 및 제2 피처는 직접 접촉하지 않을 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간소화 및 명료화를 위한 것이고, 그 자체는 설명된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은 본 명세서에서 도면들에 도시된 바와 같은 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 설명하기 위한 설명의 편의를 위해 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 더하여 사용 또는 동작 시의 디바이스의 상이한 배향들을 포괄하는 것으로 의도된다. 장치는 다른 방식으로 배향(90도 회전 또는 다른 배향들)될 수 있고, 본 명세서에서 사용되는 공간적으로 상대적인 설명들은 마찬가지로 그에 따라 해석될 수 있다.
본 개시의 일부 실시예들에 따르면, 어레이로 배열될 수 있는 다수의 PCRAM 셀들을 포함하는 상변화 랜덤 액세스 메모리(PCRAM) 구조체가 형성된다. PCRAM 셀들은 하부 전극, 하부 전극 상의 상변화 재료(PCM) 층, 및 PCM 층 상의 상부 전극을 포함한다. 일부 실시예들에서, 하부 전극은 유전체 층 내에 개구를 에칭한 다음 개구 내에 장벽 층 재료 및 도전성 재료를 퇴적함으로써 형성된다. 개구 내의 장벽 층 재료 및 도전성 재료를 리세싱(recess)하기 위해 에치백 프로세스가 수행되고, 나머지 장벽 층 재료 및 도전성 재료는 하부 전극을 형성한다. 에치백 프로세스는 예를 들어 원자 층 에칭(ALE) 프로세스 등일 수 있고, 에치백 프로세스는 리세싱된 하부 전극 위의 개구의 측벽들로부터 장벽 층 재료의 대부분 또는 전부를 제거할 수 있다. 개구의 측벽들로부터 장벽 층 재료를 제거하는 것은 PCRAM 셀의 열 및 전기 누설을 감소시킬 수 있다. PCM은 하부 전극 상에 퇴적되고, 다른 에치백 프로세스는 과도한 PCM 재료를 제거하기 위해 수행되고, 나머지 PCM은 PCM 층을 형성한다. 에치백 프로세스는 PCM을 유전체 층의 상부 표면 아래로 리세싱할 수 있다. 다음으로, 상부 전극은 PCM 층 상에 형성된다. 유전체 층에 의해 둘러싸인 PCM 층을 형성함으로써, PCRAM 층은 개선된 열 절연을 가질 수 있고, 따라서 PCRAM 층은 동작 동안 더 효율적으로 가열될 수 있고, 이는 PCRAM 셀의 효율 및 성능을 개선할 수 있다.
도 1-8 및 11-16은 PCRAM 셀들(60)(도 14 및 도 15 참조)이 형성되는 웨이퍼(10)의 디바이스 영역(12)을 도시하는 단면도들이다. 도 5-8 및 11-14는 구조체의 확대된 부분(45)을 도시한다. 도 9는 전극 에치백 프로세스(100)를 위한 프로세스 흐름을 도시하고, 도 10a 내지 도 10d는 전극 에치백 프로세스(100)를 사용하여 형성된 예시적인 하부 전극들(50)을 도시한다. 도 17은 다수의 PCRAM 셀들(60)을 포함하는 PCRAM 어레이(70)의 개략도를 도시한다.
도 1은 일부 실시예들에 따른 웨이퍼(10)의 디바이스 영역(12)의 단면도를 도시한다. 디바이스 영역들(12)은 PCRAM 셀들(60)(도 14 내지 도 15 참조), 또는 다수의 PCRAM 셀들(60)을 포함하는 PCRAM 어레이(70)(도 17 참조)와 같은 PCRAM 구조체들을 각각 포함하는 복수의 디바이스 다이들(12)을 형성하기 위해 후속 단계들에서 단편화되는 웨이퍼(10)의 상이한 영역들이다. 웨이퍼(10)는, 예를 들어, 도핑되거나 도핑되지 않은 실리콘, 또는 SOI(semiconductor-on-insulator) 기판의 활성층일 수 있는 반도체 기판(20)을 포함한다. 반도체 기판(20)은 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 혼정 반도체; 또는 이들의 조합들과 같은 다른 반도체 재료들을 포함할 수 있다. 다층 또는 경사 기판들과 같은 다른 기판들도 사용될 수 있다. 반도체 기판(20)은 때때로 전면이라고 하는 활성 표면(예를 들어, 도 1에서 위로 향하는 표면) 및 때때로 배면이라고 하는 비활성 표면(예를 들어, 도 1에서 아래로 향하는 표면)을 갖는다.
반도체 기판(20)의 활성 표면에 디바이스들이 형성된다. 디바이스들은 능동 디바이스들 및/또는 수동 디바이스들을 포함할 수 있다. 예를 들어, 디바이스들은 트랜지스터들, 다이오드들, 커패시터들, 저항기들 등을 포함할 수 있고, 적용가능한 제조 프로세스들에 따라 처리될 수 있다. 일례로서, 도 1은 디바이스 다이(12)의 PCRAM 셀들(60)에 액세스(또는 "선택")하는 데 사용되는, 반도체 기판(20)의 전면 상에 형성된 액세스 트랜지스터들(22)을 도시한다. 일부 실시예들에 따르면, 액세스 트랜지스터들(22)은 게이트 유전체들(25), 게이트 전극들(26), 소스/드레인 영역들(24), 소스/드레인 콘택 플러그들(30), 및 게이트 콘택 플러그들(32)을 포함한다. 일부 실시예들에서, 소스/드레인 영역들(24)은 반도체 기판(20) 내로 연장될 수 있다.
도 1에 도시된 바와 같이, 하나 이상의 층간 유전체(ILD) 층들(31)이 반도체 기판(20) 상에 형성되고, 콘택 플러그들(30/32)과 같은 전기 도전성 피처들이 ILD 층들(31) 내에 형성되어 액세스 트랜지스터들(22)에 전기적으로 접속한다. 콘택 플러그들(30/32)은, 예를 들어, 텅스텐, 코발트, 니켈, 구리, 은, 금, 알루미늄 등 또는 이들의 조합들로 형성될 수 있다. ILD 층들(31)은 임의의 적절한 유전체 재료, 예를 들어, 실리콘 산화물, PSG(phosphosilicate glass), BSG(borosi1icate glass), BPSG(boron-doped phosphosi1icate glass), USG(undoped silicate glass) 등과 같은 산화물; 실리콘 질화물 등과 같은 질화물; 로우-k 유전체 재료; 또는 이와 유사한 것들; 또는 이들의 조합들로 형성될 수 있다. ILD 층(들)은 스핀 코팅, 물리 기상 퇴적(PVD), 화학 기상 퇴적(CVD) 등 또는 이들의 조합과 같은 임의의 적절한 퇴적 프로세스에 의해 형성될 수 있다. ILD 층(들)(31) 내의 콘택 플러그들(30/32) 또는 다른 전기 도전성 피처들은 퇴적, 다마신(예를 들어, 단일 다마신(single damascene), 이중 다마신 등) 등 또는 이들의 조합들과 같은 임의의 적절한 프로세스를 통해 형성될 수 있다. 일부 실시예들에서, ILD 층(들)(31)은 하나 이상의 금속간 유전체(IMD) 층들을 포함한다.
도 1을 계속 참조하면, 일부 실시예들에 따르면, 금속간 유전체(IMD) 층(33) 및 금속 라인들(34)이 ILD 층(들)(31) 위에 형성된다. IMD 층(33)은 임의의 적절한 유전체 재료, 예를 들어, 실리콘 산화물, PSG, BSG, BPSG, USG 등과 같은 산화물; 실리콘 질화물 등과 같은 질화물; 또는 이와 유사한 것들, 또는 이들의 조합들로 형성될 수 있다. IMD 층(33)은 스핀 코팅, PVD, CVD 등 또는 이들의 조합과 같은 임의의 적절한 퇴적 프로세스에 의해 형성될 수 있다. IMD 층(33)은 약 3.0보다 낮은 k 값을 갖는 로우-k 유전체 재료로 형성된 층일 수 있다.
금속 라인들(34)이 IMD 층(33)에 형성되고, (예를 들어, 콘택 플러그들(30/32)을 통해) 액세스 트랜지스터들(22)에 전기적으로 결합된다. 일부 실시예들에서, 금속 라인들(34)의 일부 또는 전부는 도 17에 대해 더 상세히 후술되는 PCRAM 어레이(70) 내의 PCRAM 셀들(60)의 열들에 접속되는 워드 라인들(WL)로서 사용될 수 있다. 일부 실시예들에 따르면, 금속 라인들(34)은 확산 장벽 층들 및 확산 장벽 층들 위의 도전성 재료를 포함한다. 금속 라인들(34)을 형성하기 위한 예시적인 프로세스로서, 개구들(도면들에 도시되지 않음)이 예를 들어 적절한 에칭 프로세스를 사용하여 IMD 층(33)에 형성될 수 있다. 개구들은 콘택 플러그들(30/32)과 같은 하부 도전성 피처들을 노출시킨다. 확산 장벽 층들은 탄탈 질화물, 탄탈, 티타늄 질화물, 티타늄, 코발트-텅스텐 등 또는 이들의 조합들로 형성될 수 있고, 원자 층 퇴적(ALD) 등과 같은 퇴적 프로세스에 의해 개구들 내에 형성될 수 있다. 도전성 재료는 구리, 알루미늄, 텅스텐, 은 등 또는 이들의 조합들을 포함할 수 있고, 전기 화학 도금 프로세스, CVD, ALD, PVD 등 또는 이들의 조합을 사용하여 개구들 내의 확산 장벽 층들 위에 형성될 수 있다. 일 실시예에서, 도전성 재료는 구리이고, 확산 장벽 층들은 구리가 IMD 층(33) 내로 확산하는 것을 방지하는 얇은 장벽 층들이다. 확산 장벽 층들 및 도전성 재료의 형성 후에, 과도한 확산 장벽 층들 및 도전성 재료는 예를 들어 화학 기계 연마(CMP) 프로세스와 같은 평탄화 프로세스에 의해 제거될 수 있다. 나머지 확산 장벽 층 및 도전성 재료는 IMD 층(33)에 금속 라인들(34)을 형성한다. 이와 다른 기술들도 금속 라인들(34)을 형성하는 데 사용될 수 있다.
도 2는 일부 실시예들에 따른, 금속 라인들(34) 위에 있고 금속 라인들(34)에 전기적으로 접속되는 유전체 층들(36) 및 금속화 층(metallization layer)들(40)의 형성을 도시한다. 금속화 층들(40)은 (예를 들어, 금속 라인들(34), 액세스 트랜지스터들(22) 등의 사이에서) 추가적인 상호접속을 제공한다. 유전체 층들(36)은 일부 실시예들에서 IMD 층들로 간주될 수 있고, IMD 층(33)에 대해 전술한 것들과 유사한 유전체 재료(들)로 형성될 수 있다. 금속화 층(40)(예를 들어, 금속화 패턴들)은 유전체 층들(36)에 형성된 금속 라인들 및 비아들을 포함할 수 있다. 금속화 층(40)은 단일 다마신 프로세스, 이중 다마신 프로세스 등과 같은 다마신 프로세스를 사용하여 형성될 수 있다. 예를 들어, 금속화 층(40)은 유전체층(36) 내로 에칭하여 개구들을 형성하고, 개구들을 도전성 재료로 채우고, 이어서 CMP 프로세스 또는 연마 프로세스와 같은 평탄화 프로세스를 수행하여 과도한 도전성 재료를 제거함으로써 형성될 수 있다. 금속화 층(40)은 일부 실시예들에서 금속 라인들(34)과 유사한 방식으로 형성될 수 있거나, 다른 적절한 기술을 사용하여 형성될 수 있다. 도 2에는 하나의 금속화 층(40)(금속 라인들 및 하부 비아들을 포함함)이 도시되어 있지만, 다른 실시예들에서는 유전체 층들(36) 위에 추가적인 유전체 층들에 추가적인 금속화 층들이 형성될 수 있다는 것이 이해된다. 대안적으로, 후속하여 형성되는 PCRAM 셀들(60)(도 14)은 금속화 층들(40)을 형성하지 않고 금속 라인들(34) 상에 직접 형성될 수 있다. 일부 실시예들에서, 금속 라인들(34) 및/또는 콘택 플러그들(30/32)은 또한 금속화 층들의 일부로 간주된다. 일부 실시예들에서, 금속화 층(40)의 금속 라인 영역들은 약 100 nm 내지 약 300 nm 범위의 폭 W1을 갖도록 형성된다.
도 3 내지 15는 일부 실시예들에 따른, 디바이스 다이(12)(도 15 참조)의 PCRAM 셀들(60)의 제조에서의 중간 단계들의 다양한 도면들이다. 도 3 및 도 4는 도 1 및 도 2에 도시된 동일한 단면을 도시하고, 도 5-8 및 도 10a-d 및 11-15는 도 4에 도시된 구조체의 확대된 부분(45)을 도시한다.
도 3을 참조하면, 일부 실시예들에 따라, 유전체 층들(36) 및 금속화 층(들)(40) 위에 IMD 층(42)이 형성된다. 일부 실시예들에서, 에칭 정지 층(도면들에 도시되지 않음)이 IMD 층(42)의 형성 전에 유전체 층들(36) 및 금속화 층(들)(40) 상에 형성된다. 에칭 정지 층은 알루미늄 질화물, 알루미늄 산화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물 등 또는 이들의 조합과 같은 유전체 재료들의 하나 이상의 층으로 형성될 수 있다. 에칭 정지 층은 CVD, PVD, ALD, 스핀-온-유전체 프로세스 등 또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예들에서, IMD 층(42)은 TEOS(tetraethyl orthosilicate) 산화물(예를 들어, 프리커서로서 TE0S를 사용하는 예를 들어 CVD 프로세스를 사용하여 퇴적된 실리콘 산화물)로 형성된다. 일부 실시예들에서, IMD 층(42)은 PSG, BSG, BPSG, USG, FSG(fluorosilicate glass), 실리콘 산화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 산탄화물, SiOCH, 유동성 산화물, 다공성 산화물 등 또는 이들의 조합들을 사용하여 형성될 수 있다. IMD 층(42)은 또한 예를 들어 약 3.0보다 낮은 k 값을 갖는 로우-k 유전체 재료로 형성될 수 있다. 일부 실시예들에서, IMD 층(42)은 약 60 nm 내지 약 1000 nm 범위의 두께 T1을 갖도록 형성된다. 다른 두께들도 가능하다.
도 4 및 5에서, 일부 실시예들에 따르면, IMD 층(42) 내에 개구들(44)이 패터닝된다. 도 5는 도 4에 도시된 단면도의 확대된 부분(45)을 도시한다. 개구들(44)은 개구들(44)(도 14 참조) 내에 후속하여 형성되는 PCRAM 셀들(60)의 하부 전극들(50)이 금속화 층(들)(40)에 전기적으로 접속하도록 최상위 금속화 층(40)을 노출시킨다. 금속화 층(들)(40)이 형성되지 않는 일부 실시예들에서, IMD 층(42)은 금속 라인들(34) 위에 형성되고, 개구들(44)은 금속 라인들(34)을 노출시킨다. 개구들(44)은 수용 가능한 포토리소그래피 및 에칭 기술들을 사용하여 형성될 수 있다. 예를 들어, 하드 마스크 층과 같은 마스크 층(도시되지 않음) 또는 포토레지스트 층(예를 들어, 단일 층 포토레지스트, 3층 포토레지스트 등)이 IMD 층(42) 위에 형성되고 패터닝될 수 있다. 다음으로, IMD 층(42)은 패터닝된 마스크 층을 에칭 마스크로서 사용하여 에칭되어 개구들(44)을 형성할 수 있다. IMD 층(42)은 적절한 건식 에칭 프로세스와 같은 이방성 에칭 프로세스를 사용하여 에칭될 수 있다. 하나 이상의 에칭 프로세스들이 수행될 수 있고, 개구들(44)은 금속화 층(40) 위에 에칭 정지 층(존재하는 경우)을 통해 연장될 수 있다. 이어서, 개구들(44)을 형성한 후에, 마스크 층의 잔여 부분들은 애싱 프로세스, 에칭 프로세스 또는 다른 적절한 프로세스를 사용하여 제거될 수 있다.
개구들(44)은 도 4-5에 도시된 바와 같이 테이퍼형 측벽들을 가질 수 있거나, 개구들(44)은 실질적으로 수직인 측벽들을 가질 수 있다. 일부 실시예들에서, 개구들(44)은 약 40 nm 내지 약 80 nm 범위의 폭 W2를 갖도록 형성된다. 다른 폭들도 가능하다. 일부 실시예들에서, 개구들(44)의 상부 영역은 도 4-5에 도시된 바와 같이 개구들(44)의 하부 영역의 폭보다 더 큰 폭을 가질 수 있다. 다른 실시예들에서, 개구들(44)은 실질적으로 일정한 폭(예를 들어, 폭 W2)을 갖는다. 일부 실시예들에서, 개구들(44)의 폭 W2는 하부 금속화 층(40)의 폭 W1보다 작거나 대략 동일할 수 있다. 일부 실시예들에서, 개구들(44)은 약 1:8 내지 약 1:15의 범위의 폭:높이 종횡비(예를 들어, 비율 W2:T1)를 가질 수 있다.
도 6 내지 도 10d는 일부 실시예들에 따른, PCRAM 셀(60)의 하부 전극(50)의 형성을 도시한다. 도 6에서, 일부 실시예들에 따르면, 장벽 층(46) 및 도전성 재료(48)가 IMD 층(42) 위에 그리고 개구(44) 내에 퇴적된다. 장벽 층(46)은 IMD 층(42) 상에, 개구들(44)의 측벽들 상에 그리고 금속화 층(40) 상에 등각으로(conformally) 퇴적될 수 있다. 일부 실시예들에서, 장벽 층(46)은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 코발트 등 또는 이들의 조합과 같은 하나 이상의 도전성 재료로 형성된다. 장벽 층(46)은 PVD, CVD, ALD 등과 같은 하나 이상의 적절한 퇴적 프로세스를 사용하여 형성될 수 있다. 일부 실시예들에서, 장벽 층(46)은 ALD 프로세스 또는 다른 적합한 프로세스를 사용하여 퇴적된 탄탈 질화물의 층이다. 일부 실시예들에서, 개구들(44) 내의 장벽 층(46)은 약 20 nm 내지 약 80 nm 범위의 두께를 갖도록 형성될 수 있다. 다른 두께들도 가능하다.
장벽 층(46)을 퇴적한 후에, 도전성 재료(48)가 장벽 층(46) 위에 퇴적되어, 개구들(44)을 채운다. 일부 실시예들에서, 도전성 재료(48)는 티타늄, 티타늄 질화물, 탄탈, 알루미늄, 텅스텐, 백금, 니켈, 크롬, 루테늄 등과 같은 하나 이상의 도전성 재료로 형성된다. 도전성 재료(48)는 CVD, PVD, ALD, 전기 화학 도금, 무전해 도금 등을 사용하여 퇴적될 수 있다. 일부 실시예들에서, 도전성 재료(48)는 PVD를 사용하여 퇴적된 티타늄 질화물이다.
도 7에서, 일부 실시예들에 따르면, IMD 층(42)으로부터 과도한 장벽 층(46) 및 도전성 재료(48)를 제거하기 위해 평탄화 프로세스가 수행된다. 평탄화 프로세스는 예를 들어 CMP 프로세스 또는 기계적 연마 프로세스를 포함할 수 있다. 평탄화는 IMD 층(42), 장벽 층(46), 및 도전성 재료(48)의 상부 표면들을 같은 높이로 할 수 있다.
도 8에서, 일부 실시예들에 따르면, 하부 전극들(50)을 형성하기 위해 장벽 층(46) 및 도전성 재료(48)에 대해 전극 에치백 프로세스가 수행된다. 전극 에치백 프로세스는 장벽 층(46) 및 도전성 재료(48)를 에칭하여 개구들(44) 내의 장벽 층(46) 및 도전성 재료(48)를 리세싱한다. 일부 실시예들에서, 전극 에치백 프로세스는 IMD 층(42)의 재료 위에 장벽 층(46)의 재료 및 도전성 재료(48)의 재료를 선택적으로 에칭할 수 있다. 이러한 방식으로, 개구들(44)의 측벽들을 상당히 에칭하지 않고서 개구들(44)의 측벽들로부터 장벽 층(46)이 제거될 수 있다. 예시적인 전극 에치백 프로세스(100)는 이하에서 도 9와 관련하여 더 상세히 설명된다. 제거된 장벽 층(46) 및 도전성 재료(48)에 대응하는 개구들(44) 내의 영역은 리세싱된 영역(51)으로서 도 8에 표시된다. 전극 에치백 프로세스를 수행한 후에, 개구들(44) 내의 나머지 장벽 층(46) 및 도전성 재료(48)는 PCRAM 셀들(60)의 하부 전극들(50)을 형성한다(도 14 참조). 예를 들어, 전극 에치백 프로세스는 장벽 층(46) 및 도전성 재료(48)를 IMD 층(42)의 상부 표면으로부터 깊이 D1로 리세싱할 수 있으며, 이는 깊이 D1의 리세싱된 영역들(51)을 형성한다. 전극 에치백 프로세스를 수행한 후에, 나머지 장벽 층(46) 및 도전성 재료(48)는 하부 금속화 층(40) 위에 두께 T2를 갖는 하부 전극들(50)을 형성한다.
일부 실시예들에서, 하부 전극들(50)의 두께 T2는 약 10 nm 내지 약 30 nm의 범위일 수 있다. 다른 두께들도 가능하다. 일부 실시예들에서, 하부 전극들(50)의 두께 T2는 IMD 층(42)의 두께 T1의 약 25% 내지 약 50%일 수 있지만, 다른 비율들도 가능하다. 일부 실시예들에서, 리세싱된 영역(51)의 깊이 D1에 대한 두께 T2의 비율(예를 들어, 두께 T2:깊이 D1)은 약 1:1 내지 약 1:3일 수 있지만, 다른 비율들도 가능하다. 일부 실시예들에서, 후속 형성되는 상변화 재료(PCM) 층들(54)(도 12 참조)의 두께 T3은 하부 전극들(50)의 두께 T2에 의해 결정된다. 이러한 방식으로, 전극 에치백 프로세스의 깊이 D1을 제어함으로써, 하부 전극들(50) 및 PCM 층들(54)의 상대적 또는 절대적 크기들이 제어될 수 있고, 따라서 PCRAM 셀들(60)의 동작 특성들이 제어될 수 있다. 예를 들어, PCRAM 셀들(60)의 동작 동안 하부 전극들(50)의 가열 특성들은 두께 T2를 제어함으로써 제어될 수 있다. 또한, 도 8은 하부 전극(50)을 평평한 상부 표면을 갖는 것으로 도시하지만, 다른 실시예들에서, 하부 전극들(50)은 도 10a 내지 도 10d와 관련하여 더 상세히 후술하겠지만 볼록한 표면, 오목한 표면, 불규칙한 표면, 또는 이들의 조합을 가질 수 있다.
본 명세서에 설명된 바와 같은 전극 에치백 프로세스를 사용하여 하부 전극들(50)을 형성함으로써, 후속하여 형성되는 PCM 층들(54)(도 12 참조)은 IMD 층(42) 내에 한정될 수 있으며, 이는 열 전달 효율을 개선할 수 있고, 따라서 PCRAM 셀들(60)의 성능 및 전력 소비를 개선할 수 있다. 또한, 전극 에치백 프로세스는 장벽 층(46)이 리세싱됨에 따라 개구들(44)의 측벽들로부터 장벽 층(46)의 적어도 일부를 제거한다. 이러한 방식으로, 하부 전극(50)의 일부가 아닌 개구들(44) 내의 과도한 장벽 층(46)이 제거될 수 있다. 예를 들어, 전극 에치백 프로세스는 리세싱된 영역(51) 내의 장벽 층(46)을 부분적으로 또는 완전히 제거할 수 있으며, 이는 리세싱된 영역(51) 내의 개구들(44)의 측벽들을 노출시킬 수 있다. 개구들(44) 내에서 과도한 장벽 층(46)을 제거함으로써, 과도한 장벽 층(46)의 존재로 인한 전기 및/또는 열 누설이 감소될 수 있고, 이는 PCRAM 셀들(60)의 전기적 성능 및 열 전달 효율 모두를 개선할 수 있다.
도 9는 일부 실시예들에 따른 전극 에치백 프로세스(100)를 위한 프로세스 흐름을 도시한다. 전극 에치백 프로세스(100)는, 예를 들어, 도 8에 도시된 바와 같이 하부 전극들(50)을 형성하기 위해 장벽 층(46) 및 도전성 재료(48)를 에칭하는 데 사용될 수 있다. 전극 에치백 프로세스(100)는 에칭 전처리(101), 에칭 프로세스(110) 및 에칭 후처리(131)를 포함한다. 일부 실시예들에서, 에칭 프로세스(110)는 원자층 에칭(ALE) 프로세스 등이다. 일부 실시예들에서, 전극 에치백 프로세스(100)는 IMD 층(42) 위의 장벽 층(46) 및 도전성 재료(48)를 선택적으로 에칭한다. 전극 에치백 프로세스(100)는 예시적인 전극 에치백 프로세스이고, 다른 프로세스 파라미터들, 프로세스 가스들, 또는 에칭 기술들이 사용될 수 있다.
에칭 프로세스(110)를 수행하기 전에, 에칭 전처리(101)는 표면들(예를 들어, 도 7에 도시된 구조체의 표면들)로부터 금속 산화물들을 제거하기 위해 수행될 수 있다. 예를 들어, 에칭 전처리(101)는 장벽 층(46) 또는 도전성 재료(48)의 노출된 표면들로부터 티타늄 산화물 또는 탄탈 산화물을 제거할 수 있다. 에칭 전처리(101)를 사용하여 금속 산화물들을 제거하는 것은 에칭 프로세스(100) 동안 더 균일한 에칭을 가능하게 할 수 있다. 프로세스 가스들, 반응 생성물들 등을 제거하기 위해 에칭 전처리(101) 후에 퍼지(purge)가 수행될 수 있다.
일부 실시예들에서, 에칭 전처리(101)는 플라즈마 에칭과 같은 플라즈마 프로세스를 포함한다. 플라즈마 프로세스는 하나 이상의 프로세스 가스를 프로세스 챔버 내로 유동시킨 후에 하나 이상의 프로세스 가스를 플라즈마 내로 점화시키는 단계를 포함할 수 있다. 예를 들어, 에칭 전처리(101)는 CH4, Cl2, Ar 등, 다른 가스들, 또는 이들의 조합들과 같은 하나 이상의 프로세스 가스를 사용하는 플라즈마 프로세스를 포함할 수 있다. 예를 들어, 일부 실시예들에서, 약 3 sccm 내지 약 10 sccm CH4, 약 30 sccm 내지 약 100 sccm Cl2, 및/또는 약 50 sccm 내지 약 100 sccm Ar을 갖는 CH4, Cl2 및 Ar의 혼합물이 사용될 수 있다. 다른 혼합물들도 가능하다. 플라즈마 프로세스는 약 30 W 내지 약 60 W 범위의 바이어스 전력을 사용하여, 약 150 W 내지 약 400 W 범위의 플라즈마 소스 전력을 사용하여 수행될 수 있다. 일부 실시예들에서는, 바이어스 전력이 인가되지 않는다. 에칭 전처리(101)는 약 100 sccm 내지 약 250 sccm 범위의 프로세스 가스 유량으로 약 3 mTorr 내지 약 10 mTorr 범위의 압력을 사용하여 수행될 수 있다. 다른 프로세스 가스들 또는 프로세스 파라미터들도 가능하다.
일부 실시예들에서, 에칭 프로세스(110)는 프로세스 가스 침지(soak)(111)에 이어지는 하나 이상의 에칭 사이클(120)을 포함한다. 예를 들어, 프로세스 가스 침지(111) 동안, 구조체는 Cl2 또는 다른 가스들과 같은 프로세스 가스에 노출될 수 있다. 일부 실시예들에서, 프로세스 가스는 약 100 sccm 내지 약 300 sccm의 범위의 유량으로 유동될 수 있지만, 다른 유량들도 가능하다. 일부 실시예들에서, 프로세스 가스 침지(111) 동안, 프로세스 가스는 플라즈마 내로 점화되지 않는다. 프로세스 가스들, 반응 생성물들 등을 제거하기 위해 에칭 프로세스(110) 후에 퍼지가 수행될 수 있다.
프로세스 가스 침지(111) 후에, 하나 이상의 에칭 사이클(120)이 수행된다. 일부 실시예들에서, 각각의 에칭 사이클(120)은 주에칭 단계(121) 및 오버에칭 단계(122)를 포함한다. 주에칭 단계(121) 및 오버에칭 단계(122)는 각각 하나 이상의 프로세스 가스를 프로세스 챔버 내로 유동시킨 후에 하나 이상의 프로세스 가스를 플라즈마 내로 점화시키는 단계를 포함할 수 있다. 주에칭 단계(121)는 Cl2, BCl3, Ar, He 등, 다른 가스들, 또는 이들의 조합들과 같은 하나 이상의 프로세스 가스들을 사용하는 플라즈마 에치를 포함할 수 있다. 예를 들어, 일부 실시예들에서, 약 30% 내지 약 70%의 Cl2, 약 20% 내지 약 60%의 BCl3, 약 20% 내지 약 50%의 Ar, 및/또는 약 20% 내지 약 50%의 He를 갖는 Cl2, BCl3, Ar 및 He의 혼합물이 사용될 수 있다. 다른 혼합물들도 가능하다. 주에칭 단계(121)는 약 250 W 내지 약 400 W 범위의 플라즈마 소스 전력을 사용하여 수행될 수 있고, 약 0 W 내지 약 30 W 범위의 바이어스 전력을 사용하여 수행될 수 있다. 일부 실시예들에서, 바이어스 전력은 약 20% 내지 약 80%의 온-오프 듀티 사이클로 또는 약 100 Hz 내지 약 1000 Hz의 범위의 주파수에서 사용될 수 있다. 주에칭 단계(121)는 약 300 sccm 내지 약 1000 sccm 범위의 프로세스 가스 유량으로 약 3 mTorr 내지 약 10 mTorr 범위의 압력을 사용하여 수행될 수 있다. 일부 실시예들에서, 주에칭 단계(121)는 약 100 초 내지 약 500 초 범위의 지속 시간 동안 수행될 수 있다. 다른 프로세스 가스들 또는 프로세스 파라미터들도 가능하다.
오버에칭 단계(122)는 Cl2, BCl3, Ar, He 등, 다른 가스들, 또는 이들의 조합들과 같은 하나 이상의 프로세스 가스들을 사용하는 플라즈마 에칭을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 약 30% 내지 약 70%의 Cl2, 약 20% 내지 약 60%의 BCl3, 약 20% 내지 약 50%의 Ar, 및/또는 약 20% 내지 약 50%의 He를 갖는 Cl2, BCl3, Ar 및 He의 혼합물이 사용될 수 있다. 다른 혼합물들도 가능하다. 일부 실시예들에서, 오버에칭 단계(122)에서 사용되는 프로세스 가스들의 혼합물은 주에칭 단계(121)에서 사용되는 프로세스 가스들의 혼합물과 동일하다. 오버에칭 단계(122)는 약 150 W 내지 약 250 W 범위의 플라즈마 소스 전력을 사용하여 수행될 수 있고, 약 0 W 내지 약 20 W 범위의 바이어스 전력을 사용하여 수행될 수 있다. 일부 실시예들에서, 바이어스 전력은 약 20% 내지 약 50%의 온-오프 듀티 사이클로 또는 약 100 Hz 내지 약 1000 Hz의 범위의 주파수에서 사용될 수 있다. 일부 실시예들에서, 오버에칭 단계(122)는 오버에칭 단계(122)에 사용되는 바이어스 전력이 주에칭 단계(121)에 사용되는 바이어스 전력보다 낮다는 점을 제외하고는 주에칭 단계(121)와 유사하다. 예를 들어, 오버에칭 단계(122)의 바이어스 전력은 주에칭 단계(121)에서 사용되는 바이어스 전력의 약 10% 내지 약 30%일 수 있지만, 다른 백분율들도 가능하다. 오버에칭 단계(122)는 약 300 sccm 내지 약 1000 sccm의 범위의 프로세스 가스 유량으로 약 5 mTorr 내지 약 15 mTorr 범위의 압력을 사용하여 수행될 수 있다. 일부 실시예들에서, 오버에칭 단계(122)는 약 100 초 내지 약 300 초 범위의 지속 시간 동안 수행될 수 있다. 다른 프로세스 가스들 또는 프로세스 파라미터들도 가능하다.
본 명세서에서 설명하는 전극 에치백 프로세스(100)는 ALE 프로세스와 유사하게 에칭의 고도의 제어를 가능하게 할 수 있다. 일부 실시예들에서, 각각의 에칭 사이클(120)은 약 1 nm 내지 약 1.5 nm 범위의 거리를 에칭하지만, 다른 에칭 레이트들도 가능하다. 일부 실시예들에서, 에칭 사이클(120)은 장벽 층(46) 및/또는 도전성 재료(48)의 대략 하나의 단일층을 제거한다. 에칭 사이클(120)은 원하는 양의 재료가 제거될 때까지 임의의 횟수만큼 반복될 수 있다. 일부 실시예들에서, 에칭 프로세스(110)는 에칭 사이클(120)을 약 10회 내지 약 30회 수행하는 것을 포함하지만, 에칭 사이클(120)은 다른 실시예들에서 상이한 횟수만큼 수행될 수 있다. 이러한 방식으로, 전극 에치백 프로세스(100)는 하부 전극들(50)의 두께 T2의 개선된 제어 및 PCM 층들(54)의 두께 T3의 개선된 제어를 가능하게 할 수 있다(도 12 참조).
도 10a 내지 도 10d를 참조하면, 일부 실시예들에 따른, 상이한 형상들을 갖는 상부 표면들을 갖는 하부 전극들(50)이 도시되어 있다. 일부 실시예들에서, 에칭 사이클(120) 동안 프로세스 가스들을 제어하는 것은 하부 전극들(50)의 상부 표면들의 형상을 제어하기 위해 장벽 층(46) 및 도전성 재료(48)의 상대적 에칭 레이트들을 제어할 수 있다. 장벽 층(46)이 탄탈 질화물이고 도전성 재료(48)가 티타늄 질화물인 일부 실시예들에서, 에칭 사이클(120) 동안 Cl2의 유량을 제어하는 것은 장벽 층(46)의 에칭 레이트를 제어하고, 에칭 사이클(120) 동안 BCl3의 유량을 제어하는 것은 도전성 재료(48)의 에칭 레이트를 제어한다.
도 10a를 참조하면, 도 8에 도시된 하부 전극(50)과 마찬가지로 장벽 층(46) 및 도전성 재료(48)의 상부 표면들이 대략 같은 높이인 예시적인 하부 전극(50)이 도시되어 있다. 일부 실시예들에서, 장벽 층(46)의 에칭 레이트가 도전성 재료(48)의 에칭 레이트와 대략 동일하도록 에칭 프로세스(110)를 제어함으로써 대략 같은 높이의 장벽 층(46) 및 도전성 재료(48) 표면들을 갖는 하부 전극들(50)이 형성될 수 있다. 일부 경우들에서, 에칭 레이트는 에칭 프로세스(110) 동안 대응하는 프로세스 가스의 유량을 제어함으로써 제어될 수 있다. 예로서, 일부 실시예에서, 약 1:6의 BCl3 유량에 대한 Cl2 유량의 비율은 유사한 레이트들로 장벽 층(46) 및 도전성 재료(48)를 에칭할 수 있다. 예를 들어, Cl2는 약 30 sccm의 유량으로 유동될 수 있고, BCl3은 약 180 sccm의 유량으로 유동될 수 있다. 이것은 예시적인 예이고, 다른 비율들 또는 유량들이 사용될 수 있다. 일부 경우들에서, 대략 같은 높이의 상부 표면들을 갖는 장벽 층(46) 및 도전성 재료(48)를 형성하는 것은 장벽 층(46)에 의한 개선된 확산 차단을 가능하게 할 수 있다.
도 10b를 참조하면, 일부 실시예들에 따른, 도전성 재료(48)의 상부 표면이 오목한 예시적인 하부 전극(50)이 도시되어 있다. 일부 실시예들에서, 도전성 재료(48)는 에칭 프로세스(110) 동안 장벽 층(46)보다 더 큰 레이트로 도전성 재료(48)를 에칭함으로써 오목 표면을 갖도록 형성될 수 있다. 예를 들어, 일부 경우들에서, BCl3 유량에 대한 Cl2 유량의 비율에 대한 약 1:1 내지 약 1:2의 비율은 장벽 층(46)보다 더 큰 레이트로 도전성 재료(48)를 에칭할 수 있다. 이것은 예시적인 예이고, 다른 비율들 또는 유량들이 사용될 수 있다. 일부 경우들에서, (예를 들어, 장벽 재료(46)의 상부 표면 아래로 연장되는) 오목한 상부 표면을 갖는 도전성 재료(48)를 갖는 하부 전극들(50)을 형성하는 것은 장벽 층(46)에 의한 개선된 확산 차단을 가능하게 할 수 있다.
도 10c는 일부 실시예들에 따른, 도전성 재료(48)의 상부 표면이 볼록하고 장벽 층(46)의 상부 표면 위로 돌출하는 예시적인 하부 전극(50)을 도시한다. 도 10d는 일부 실시예들에 따른, 장벽 층(46)의 상부 표면이 오목하고 도전성 재료(48)의 상부 표면 아래로 연장되는 예시적인 하부 전극(50)을 도시한다. 일부 실시예들에서, 볼록한 도전성 재료(48) 및/또는 오목한 장벽 층(46)은 에칭 프로세스(110) 동안 도전성 재료(48)보다 더 큰 레이트로 장벽 층(46)을 에칭함으로써 형성될 수 있다. 예를 들어, 일부 경우들에서, BCl3 유량에 대한 Cl2 유량의 비율에 대한 약 1:1 내지 약 2:1의 비율은 도전성 재료(48)보다 더 큰 레이트로 장벽 층(46)을 에칭할 수 있다. 이것은 예시적인 예이고, 다른 비율들 또는 유량들이 사용될 수 있다.
도 9를 다시 참조하면, 에칭 프로세스(110)가 완료된 후, 에칭 후처리(131)가 수행될 수 있다. 일부 실시예들에서, 에칭 후처리(131)는 N2H2 등과 같은 프로세스 가스를 사용한다. 일부 실시예들에서, 에칭 후처리(131)는 플라즈마 프로세스를 포함할 수 있다. 플라즈마 프로세스는 약 200 W 내지 약 400 W 범위의 플라즈마 소스 전력을 사용하여 수행될 수 있다. 에칭 후처리(131)는 약 20 mTorr 내지 약 80 mTorr 범위의 압력, 약 60℃ 내지 약 120℃ 범위의 프로세스 온도, 또는 약 200 sccm 내지 약 1000 sccm 범위의 프로세스 가스 유량을 사용하여 수행될 수 있다. 다른 프로세스 가스들 또는 프로세스 파라미터들도 가능하다. 프로세스 가스들, 반응 생성물들 등을 제거하기 위해 에칭 후처리(131) 후에 퍼지가 수행될 수 있다.
도 9에 도시된 전극 에치백 프로세스(100)는 예시적인 전극 에치백 프로세스이고, 다른 실시예들에서는 상이할 수 있다. 설명된 일부 단계들 및 프로세스들은 생략 또는 반복될 수 있거나, 설명된 것들과 다른 단계들 또는 프로세스들이 포함될 수 있다. 예를 들어, 다른 실시예들에서, 에칭 사이클(120)은 단 하나의 단계만(예를 들어, 주에칭 단계(121)만)을 포함할 수 있거나 3개보다 더 많은 단계들을 포함할 수 있으며, 이들 중 임의의 단계는 전극 에치백 프로세스(100)에 대해 설명된 단계들과 유사하거나 상이할 수 있다. 전극 에치백 프로세스(100)의 다른 변형들도 가능하다.
도 11을 참조하면, 일부 실시예들에 따르면, 상변화 재료(PCM)(53)가 개구들(44) 내에 형성되고 하부 전극들(50)을 커버한다. 도 11에 도시된 바와 같이, PCM(53)은 리세싱된 영역들(51)을 채우도록 퇴적될 수 있고, IMD 층(42)의 표면들도 커버할 수 있다. 다른 실시예들에서, PCM(53)은 리세싱된 영역들(51)을 부분적으로 채우도록 퇴적될 수 있다. 일부 실시예들에서, PCM(53)은 GeSbTe(GST) 또는 GeSbTeX와 같은 칼코게나이드 재료이고, 여기서 X는 Ag, Sn, In, Si, N 등과 같은 재료이다. 다른 재료들도 가능하다. PCM(53)은 PVD, CVD, 플라즈마 강화 CVD(PECVD), ALD 등과 같은 적절한 퇴적 프로세스를 사용하여 형성될 수 있다.
도 12에서, 일부 실시예들에 따르면, PCM 에치백 프로세스가 수행되어 PCM(53)을 에칭하고, PCM 층들(54)을 형성한다. PCM 에치백 프로세스는 IMD 층(42)의 상부 표면으로부터 PCM(53)을 제거하고, 나머지 PCM(53)은 PCRAM 셀들(60)(도 14 참조)의 PCM 층들(54)을 형성한다. PCM 에치백 프로세스는 도 12에 도시된 바와 같이 IMD 층(42)의 상부 표면과 대략 같은 높이의 상부 표면들을 갖는 PCM 층들(54)을 형성할 수 있거나, PCM 층들(54)의 상부 표면들은 IMD 층(42)의 상부 표면으로부터 리세싱될 수 있다. 일부 실시예들에서, PCM 층(54)의 상부 표면은 IMD 층(42)의 상부 표면으로부터 약 40 nm 내지 약 60 nm 범위의 깊이 D2로 리세싱될 수 있다. 다른 거리들도 가능하다. PCM 층들(54)을 IMD 층(42)의 상부 표면으로부터 리세싱하는 것은 PCM 층들(54)이 IMD 층(42)에 의해 더 한정될 수 있게 하며, 이는 열 전달 효율을 개선하고 PCRAM 셀들(60)의 동작을 개선할 수 있다. 따라서, 더 큰 깊이 D2는 PCM 층들(54)의 한정을 증가시킬 수 있다. 일부 실시예들에서, CMP 프로세스와 같은 평탄화 프로세스가 PCM 에치백 프로세스의 수행 전에 수행될 수 있다. PCM 층들(54)은 평탄한 상부 표면, 오목한 상부 표면, 볼록한 상부 표면, 불규칙한 상부 표면 등을 갖도록 형성될 수 있다.
일부 실시예들에서, PCM 에치백 프로세스는 플라즈마 에칭과 같은 플라즈마 프로세스를 포함한다. 플라즈마 프로세스는 하나 이상의 프로세스 가스를 프로세스 챔버 내로 유동시킨 후에 하나 이상의 프로세스 가스를 플라즈마 내로 점화시키는 단계를 포함할 수 있다. 예를 들어, PCM 에치백 프로세스는 HBr, Ar, He 등, 다른 가스들, 또는 이들의 조합들과 하나 이상의 프로세스 가스들을 사용하는 플라즈마 프로세스를 포함할 수 있다. 예를 들어, 일부 실시예에서, 약 20% 내지 약 40% HBr, 약 30% 내지 약 50% Ar, 및/또는 약 10% 내지 약 20% He를 갖는 HBr, Ar 및 He의 혼합물이 사용될 수 있다. 다른 혼합물들도 가능하다. 플라즈마 프로세스는 약 100 W 내지 약 400 W 범위의 플라즈마 소스 전력을 사용하여 또는 약 100 W 내지 약 200 W 범위의 바이어스 전력을 사용하여 수행될 수 있다. 일부 실시예들에서는, 바이어스 전력이 인가되지 않는다. PCM 에치백 프로세스는 약 3 mTorr 내지 약 10 mTorr 범위의 압력, 약 40℃ 내지 약 70℃ 범위의 프로세스 온도, 또는 약 100 sccm 내지 약 300 sccm 범위의 프로세스 가스 유량을 사용하여 수행될 수 있다. 다른 프로세스 가스들 또는 프로세스 파라미터들도 가능하다.
일부 경우들에서, 본 명세서에서 설명하는 바와 같이 개구들(44) 내에 PCM 층들(54)을 형성하는 것은 PCM 층들(54)의 개선된 측벽 품질을 가능하게 할 수 있다. 예를 들어, 일부 경우들에서, 에칭 프로세스를 (포토리소그래피 패터닝의 일부로서) 사용하여 PCM 층을 형성하는 것은 에칭 프로세스 동안 PCM 층에 대한 손상을 유발할 수 있다. PCM 층들(54)의 측벽들을 에칭하지 않고 PCM 층들(54)을 형성함으로써, PCM 층들(54)의 측벽들에 대한 에칭 손상이 회피될 수 있다. 따라서, 본 명세서에서 설명하는 바와 같이 형성된 PCM 층들(54)은 개선된 측벽 품질을 가질 수 있고, 이는 PCM 층들(54) 내의 결함들을 감소시킬 수 있고, PCRAM 셀들(60)의 전기 또는 열 누설을 감소시킬 수 있고, 동작 동안 PCRAM 셀들(60)의 전력 효율을 개선할 수 있다.
도 12에 도시된 바와 같이, PCM 에치백 프로세스는 IMD 층(42)의 상부 표면으로부터 PCM(53)을 제거하고, 실질적으로 균일한 두께를 갖는 PCM 층(54)을 형성한다. 일부 실시예들에서, PCM 층들(54)은 약 10 nm 내지 약 30 nm 범위의 두께 T3을 가질 수 있지만, 다른 두께들도 가능하다. 일부 실시예들에서, 두께 T3은 IMD 층(42)의 두께 T1의 약 30% 내지 약 70%일 수 있거나, 두께 T3은 리세싱된 영역(51)의 깊이 D1의 약 30% 내지 약 100%일 수 있다. 일부 실시예들에서, PCM 층들(54)의 두께 T3에 대한 하부 전극(50)의 두께 T2의 비율은 약 1:1 내지 약 1:3이다. 다른 거리들, 백분율들 또는 비율들도 가능하다. 이러한 방식으로, 하부 전극(50) 및 PCM 층(54)의 절대 두께들 또는 상대 두께들은 크기, 저항, 전력 소비, 열 효율 등과 같은 특정 특성들을 달성하도록 제어될 수 있다.
도 13에서, 일부 실시예들에 따르면, IMD 층(42) 위에 상부 전극 재료(55)가 퇴적되고 PCM 층들(54)을 커버한다. 상부 전극 재료(55)는, 도 13에 도시된 바와 같이, IMD 층(42)의 상부 표면 아래로 연장되어 PCM 층들(54)과 접촉할 수 있다. 일부 실시예들에서, 상부 전극 재료(55)는 장벽 층 및 장벽 층 위의 도전성 재료를 포함하며, 이들은 도면들에 개별적으로 도시되지 않는다. 장벽 층은 도 6과 관련하여 설명된 장벽 층(46)과 유사할 수 있고, 유사한 방식으로 형성될 수 있다. 예를 들어, 상부 전극 재료(55)의 장벽 층은 IMD 층(42) 상에 그리고 PCM 층들(54) 상에 등각으로 퇴적된 탄탈 질화물을 포함할 수 있지만, 다른 재료들도 가능하다. 상부 전극 재료(55)의 장벽 층을 퇴적한 후에, 장벽 층 위에 도전성 재료가 퇴적된다. 도전성 재료 층은 도 6과 관련하여 설명된 도전성 재료(48)와 유사할 수 있고, 유사한 방식으로 형성될 수 있다. 예를 들어, 상부 전극 재료(55)의 도전성 재료는 장벽 층 상에 퇴적된 티타늄 질화물을 포함할 수 있지만, 다른 재료들도 가능하다. 일부 실시예들에서, 평탄화 프로세스(예를 들어, CMP 또는 연마 프로세스)는 퇴적 후에 상부 전극 재료 상에서 수행된다. 일부 실시예들에서, 상부 전극 재료(55)는 약 20 nm 내지 약 50 nm 범위의 IMD 층(42)의 상부 표면 상에 두께 T4를 갖도록 형성될 수 있지만, 다른 두께들도 가능하다.
도 14를 참조하면, 일부 실시예들에 따라, PCRAM 셀들(60)의 상부 전극들(56)을 형성하기 위해 상부 전극 재료(55)가 패터닝된다. 상부 전극 재료(55)는 수용 가능한 포토리소그래피 및 에칭 기술들을 사용하여 패터닝될 수 있다. 예를 들어, 하드 마스크 층과 같은 마스크 층(도시되지 않음) 또는 포토레지스트 층(예를 들어, 단일 층 포토레지스트, 3층 포토레지스트 등)이 상부 전극 재료(55) 위에 형성되고 패터닝될 수 있다. 다음으로, 상부 전극 재료(55)는 패터닝된 마스크 층을 에칭 마스크로서 사용하여 에칭될 수 있고, 상부 전극 재료(55)의 나머지 부분들은 상부 전극들(56)을 형성한다. 상부 전극 재료(55)는 적절한 건식 에칭 프로세스와 같은 이방성 에칭 프로세스를 사용하여 에칭될 수 있다. 이어서, 상부 전극들(56)을 형성한 후에, 애싱 프로세스, 에칭 프로세스, 또는 다른 적절한 프로세스를 사용하여, 마스크 층의 나머지 부분들이 제거될 수 있다. 이러한 방식으로, 하부 전극(50), PCM 층(54), 및 상부 전극(56)을 포함하는 PCRAM 셀(60)이 형성될 수 있다. 일부 실시예들에서, PCM 층(54)의 측면들은 IMD 층(42)에 의해 둘러싸이고, PCM 층(54)의 하부 및 상부는 각각 하부 전극(50) 및 상부 전극(56)에 의해 커버된다.
도 14에 도시된 바와 같이, 상부 전극들(56)은 IMD 층(42)의 상부 표면 위로 연장될 수 있고, IMD 층(42)의 상부 표면 위에 두께 T4를 가질 수 있다. 일부 실시예들에서, 상부 전극들(56)의 부분들은 IMD 층(42)의 상부 표면 아래로 연장되어 PCM 층(54)과 접촉할 수 있다. 따라서, PCM 층(54) 위의 상부 전극들(56)의 부분들은 두께 T4보다 큰 두께를 가질 수 있다. 일부 실시예들에서, 상부 전극들(56)은 약 10 nm 내지 약 30 nm의 범위에 있는 폭 W3을 가질 수 있다. 상부 전극들의 폭 W3은 하부 금속화 층(40)의 폭 W1보다 크거나, 대략 동일하거나, 작을 수 있다.
도 15를 참조하면, 일부 실시예들에 따른, 웨이퍼(10)의 디바이스 영역(12)의 단면도가 도시되어 있다. 도 15에 도시된 단면도는 PCRAM 셀들(60)이 도 5 내지 도 14에 대해 설명된 바와 같이 형성되었다는 것을 제외하고는 도 1 내지 도 4에 도시된 것과 유사하다. 도 15에 도시된 바와 같이, PCRAM 셀들(60)은 금속화 층(들)(40)에 접속되고, 또한 반도체 기판(20)에 형성된 액세스 트랜지스터들(22) 또는 다른 디바이스들에 접속될 수 있다.
도 16에서, 일부 실시예들에 따르면, IMD 층(62)이 IMD 층(42) 및 상부 전극들(56) 위에 형성되고, 금속화 층(64)이 IMD 층(62)에 형성된다. 일부 실시예들에서, 금속화 층(64)의 일부 또는 전부는 도 17에 대해 더 상세히 후술되는 PCRAM 어레이(70) 내의 PCRAM 셀들(60)의 행들에 접속되는 비트 라인들(BL)로서 사용될 수 있다. 일부 실시예들에서, IMD 층(62)을 형성하기 전에 IMD 층(42) 및 상부 전극들(56) 위에 에칭 정지 층(도면에 도시되지 않음)이 퇴적된다. IMD 층(62)은 IMD 층(42), 유전체 층들(36) 또는 IMD 층(33)에 대해 이전에 설명된 것들과 유사한 유전체 재료로 형성될 수 있고, 유사한 방식으로 형성될 수 있다. 금속화 층(64)은 IMD 층(62)에 형성된 금속 라인들 및 비아들을 포함할 수 있다. 금속화 층(64)은 단일 다마신 프로세스, 이중 다마신 프로세스 등과 같은 다마신 프로세스를 사용하여 형성될 수 있다. 예를 들어, 금속화 층(64)은, IMD 층(62) 내로 에칭하여 (비아들을 위한) 비아 개구들 및 (금속 라인들을 위한) 트렌치들을 형성하고, 비아 개구들 및 트렌치들을 도전성 재료로 채우고, 이어서 CMP 프로세스 또는 연마 프로세스와 같은 평탄화 프로세스를 수행하여 과도한 도전성 재료를 제거함으로써 형성될 수 있다. 금속화 층(64)은 일부 실시예들에서 금속 라인들(34) 또는 금속화 층(40)과 유사한 방식으로 형성될 수 있거나, 다른 적절한 기술을 사용하여 형성될 수 있다. 하나의 금속화 층(64)(금속 라인들 및 하부 비아들을 포함함)이 도 16에 도시되지만, IMD 층(62) 위의 추가적인 IMD 층들에 추가 금속화 층들이 형성될 수 있다는 것이 이해된다. 후속 프로세스들에서, 금속화 층(64) 및 IMD층(62) 상부의 피처들이 형성되어 웨이퍼(10) 및 디바이스 다이들(12)의 형성을 종료한다. 다음으로, 단편화 프로세스가 수행되어 웨이퍼(10)의 디바이스 영역들(12)을 개별 디바이스 다이들(12)로 분리할 수 있다.
도 17은 일부 실시예들에 따른, 어레이로서 배열된 PCRAM 셀들(60)을 포함하는 PCRAM 어레이(70)의 사시도를 개략적으로 도시한다. 도시된 실시예에서, 워드 라인들(WL)은 PCRAM 어레이(70) 내의 PCRAM 셀들(60)의 각각의 열의 하부 전극들(50)에 전기적으로 접속된다. PCRAM 어레이(70)의 각각의 열은 연관된 워드 라인을 가지며, 열 내의 PCRAM 셀들(60)은 그 열에 대한 워드 라인에 접속된다. 워드 라인들은, 예를 들어, 액세스 트랜지스터들(22)에 접속되는 금속 라인들(34)일 수 있다. 비트 라인들(BL)은 PCRAM 어레이(70) 내의 PCRAM 셀들(60)의 각각의 행의 상부 전극들(56)에 접속된다. PCRAM 어레이(70)의 각각의 행은 연관된 비트 라인을 가지며, 행 내의 PCRAM 셀들(60)은 그 행에 대한 비트 라인에 접속된다. 비트 라인들은 예를 들어 금속화 층(64)의 금속 라인들 및 비아들일 수 있다. 액세스 트랜지스터들(22), 금속화 층(40) 등과 같은 일부 피처들은 도 17에 도시되지 않는다. PCRAM 어레이(70)의 각각의 PCRAM 셀(60)은 워드 라인과 비트 라인의 적절한 조합에 의해 선택될 수 있다. 예를 들어, 특정 PCRAM 셀(60)은 그 PCRAM 셀(60)에 접속된 단일 워드 라인에 액세스하고, 또한 그 PCRAM 셀(60)에 접속된 단일 비트 라인에 액세스함으로써 (예를 들어, 판독 또는 기록 동작들을 위해) 선택될 수 있다. 비트 라인들, 워드 라인들, 또는 PCRAM 셀들의 다른 구성들도 가능하다.
각각의 PCRAM 셀(60)의 PCM 층(54)의 저항은 프로그래밍 가능하고, 이진 코드의 2개의 상태에 대응할 수 있는 고저항 상태와 저저항 상태 사이에서 변경될 수 있다. PCRAM 셀(60)은 전류가 PCRAM 셀(60)을 통과함에 따라 하부 전극(50) 및/또는 상부 전극(56)에 의한 PCM 층(54)의 가열을 제어함으로써 고저항 상태와 저저항 상태 사이에서 변경될 수 있다(예를 들어, PCM 층(54)의 위상이 변경될 수 있다). 이러한 방식으로, PCRAM 셀(60)에는 그의 대응하는 액세스 트랜지스터(22)를 사용하여 그의 PCM 층(54)의 저항을 프로그래밍함으로써 값이 기록될 수 있고, 그의 대응하는 액세스 트랜지스터(22)로 그의 PCM 층(54)의 저항을 측정함으로써 PCRAM 셀(60)로부터 값이 판독될 수 있다. 본 명세서에 설명된 PCRAM 셀들(60)은 실질적으로 장벽 층(46)을 갖지 않는 측벽들을 갖는 완전히 한정된 PCM 층(54)을 포함하며, 이는 가열의 제어 및 효율을 개선하거나, PCRAM 셀(60)의 프로그래밍 동안에 전력 소비를 감소시킬 수 있다.
실시예들은 이점들을 달성할 수 있다. 본 명세서에서의 기술들을 사용하면 상변화 재료(PCM) 층의 측벽들이 유전체 층에 완전히 한정되는 상변화 RAM(PCRAM) 셀들을 형성할 수 있다. 예를 들어, 유전체 층의 상부 표면 위로 연장되지 않는 PCM 층이 형성될 수 있다. 이것은 개선된 열 한정 및 개선된 열 전달 효율을 유발할 수 있으며, 이는 PCRAM 셀들이 더 작은 전압 및/ 또는 전류를 사용하여 프로그래밍되는 것을 가능하게 할 수 있다. 예를 들어, 유전체 층에 의해 한정된 PCM 층을 형성함으로써, 프로그래밍 동안의 PCM 층의 가열은 PCM 층의 중심으로 더 양호하게 국지화될 수 있다. 따라서, PCM 층의 상변화는 그 중심으로부터 확산될 수 있으며, 이는 효율을 감소시킬 수 있는 하부 전극 및/또는 상부 전극으로 인한 경계 효과를 감소시킬 수 있다. 또한, 본 명세서에 설명된 기술들은 PCM 층의 형성 전에 전극 장벽 층 재료의 제거를 가능하게 한다. PCM 층 상의 또는 그 근처의 장벽 층 재료의 존재는 열 또는 전기 누설을 유발할 수 있고, 따라서 장벽 층 재료를 제거하는 것은 PCRAM 셀 내의 열 또는 전기 누설을 감소시킬 수 있다. 따라서, 본 명세서에 설명된 기술들은 PCRAM 어레이의 개선된 에너지 효율을 가능하게 한다. 또한, 본 명세서에 설명된 기술들은 PCM 층의 측벽들을 에칭하지 않고 PCRAM 셀들을 형성하며, 이는 에칭으로 인한 PCM 층의 손상 또는 에칭으로 인해 PCM 층에 형성되는 결함들을 줄이거나 제거할 수 있다.
일부 실시예들에서, 방법은 기판 위에 유전체 층을 형성하는 단계 - 유전체 층은 상부 표면을 가짐 -; 유전체 층 내에 개구를 에칭하는 단계; 개구 내에 하부 전극을 형성하는 단계 - 하부 전극은 장벽 층을 포함함 -; 개구 내에 그리고 하부 전극 상에 상변화 재료(PCM) 층을 형성하는 단계 - PCM 층의 상부 표면은 유전체 층의 상부 표면과 같은 높이이거나 그 아래에 있음 -; 및 PCM 층 상에 상부 전극을 형성하는 단계를 포함한다. 일 실시예에서, PCM 층의 측벽들은 장벽 층을 갖지 않는다. 일 실시예에서, 하부 전극을 형성하는 단계는 개구에 장벽 층을 퇴적하는 단계; 장벽 층 상에 도전성 재료를 퇴적하는 단계; 및 장벽 층 및 도전성 재료를 에칭하는 단계를 포함하고, 에칭은 개구의 측벽들을 노출시킨다. 일 실시예에서, 장벽 층 및 도전성 재료를 에칭한 후에, 도전성 재료의 상부 표면은 볼록하다. 일 실시예에서, 장벽 층 및 도전성 재료를 에칭한 후에, 장벽 층의 상부 표면은 도전성 재료의 상부 표면과 같은 높이이다. 일 실시예에서, PCM 층을 형성하는 단계는 하부 전극 및 유전체 층 위에 상변화 재료를 퇴적하는 단계; 및 상변화 재료를 에칭하여 유전체 층의 상부 표면으로부터 상변화 재료를 제거하는 단계를 포함한다. 일 실시예에서, 하부 전극은 유전체 층의 두께의 25% 내지 50%의 두께를 갖는다. 일 실시예에서, PCM 층은 유전체 층의 두께의 30% 내지 70%의 두께를 갖는다.
일부 실시예들에서, 방법은 제1 도전성 피처 위에 층간 금속(IMD) 층을 퇴적하는 단계; 제1 도전성 피처를 노출시키는 개구를 IMD 층에 형성하는 단계; 개구 내에 제2 도전성 피처를 형성하는 단계; 제1 에치백 프로세스를 수행하여 개구 내의 제2 도전성 피처를 리세싱하는 단계; 개구 내에 그리고 제2 도전성 피처 위에 상변화 재료(PCM)를 퇴적하는 단계; 및 제2 에치백 프로세스를 수행하여 PCM의 상부 부분들을 제거하는 단계; 및 PCM 상에 도전성 재료를 퇴적하는 단계를 포함한다. 일 실시예에서, 제2 도전성 피처를 형성하는 단계는 탄탈 질화물의 층을 퇴적하는 단계 및 탄탈 질화물의 층 상에 티타늄 질화물의 층을 퇴적하는 단계를 포함한다. 일 실시예에서, 제1 에치백 프로세스는 원자층 에칭(ALE) 프로세스이다. 일 실시예에서, 제1 에치백 프로세스는 제1 프로세스 가스들을 프로세스 챔버 내로 유동시키고 복수의 에칭 사이클을 수행하는 단계를 포함하고, 각각의 에칭 사이클은 제2 프로세스 가스들을 프로세스 챔버 내로 유동시키는 단계; 제1 전압 바이어스를 사용하면서 제2 프로세스 가스들을 플라즈마 내로 점화시키는 단계; 및 제1 전압 바이어스보다 낮은 제2 전압 바이어스를 사용하면서 제2 프로세스 가스들을 플라즈마 내로 점화시키는 단계를 포함한다. 일 실시예에서, 제2 프로세스 가스들은 Cl2, BCl3, Ar 및/또는 He를 포함한다. 일 실시예에서, 제1 에치백 프로세스는 복수의 에칭 사이클을 수행하기 전에 제3 프로세스 가스들을 프로세스 챔버 내로 유동시키는 단계; 및 제3 프로세스 가스들을 플라즈마 내로 점화시키는 단계를 포함한다. 일 실시예에서, 제2 에치백 프로세스는 제4 프로세스 가스들을 프로세스 챔버 내로 유동시키고 제4 프로세스 가스들을 플라즈마 내로 점화시키는 단계를 포함한다.
일부 실시예들에서, 디바이스는 반도체 기판 위의 금속화 층; 금속화 층 위의 금속간 유전체(IMD) 층； 및 상변화 랜덤 액세스 메모리(PCRAM) 셀을 포함하며, PCRAM 셀은 IMD 층 내의 하부 전극 - 하부 전극은 금속화 층에 전기적으로 접속됨-; 하부 전극 상의 그리고 IMD 층 내의 상변화 재료(PCM) 층 - PCM 층은 IMD 층에 의해 둘러싸이고, IMD 층의 상부 표면은 PCM 층을 갖지 않음 -; 및 PCM 층 및 IMD 층의 상부 표면 상의 상부 전극을 포함한다. 일 실시예에서, 상부 전극은 IMD 층의 상부 표면 아래로 연장되어 PCM 층과 접촉한다. 일 실시예에서, PCM 층의 측벽들은 IMD 층과 물리적으로 접촉한다. 일 실시예에서, PCM 층은 GeSbTe(GST)를 포함한다. 일 실시예에서, PCM 층은 균일한 두께를 갖는다.
전술한 내용은 이 분야의 통상의 기술자들이 본 개시의 양태들을 더 잘 이해할 수 있도록 여러 실시예의 특징들을 개략적으로 설명한다. 이 분야의 통상의 기술자들은 그들이 본 명세서에 소개된 실시예들의 동일한 목적들을 실행하고/하거나 동일한 이점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 알아야 한다. 이 분야의 통상의 기술자들은 또한 그러한 등가의 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않으며, 그들이 본 개시의 사상 및 범위로부터 벗어나지 않고 그 안에서 다양한 변경들, 치환들 및 개조들을 행할 수 있다는 것을 깨달아야 한다.
<부기>
1. 방법으로서,
기판 위에 유전체 층을 형성하는 단계 - 상기 유전체 층은 상부 표면을 가짐 -;
상기 유전체 층에 개구를 에칭하는 단계;
상기 개구 내에 하부 전극을 형성하는 단계 - 상기 하부 전극은 장벽 층을 포함함 -;
상기 개구 내에 그리고 상기 하부 전극 상에 상변화 재료(PCM, phase-change material) 층을 형성하는 단계 - 상기 PCM 층의 상부 표면은 상기 유전체 층의 상부 표면과 같은 높이이거나 그 아래에 있음 -; 및
상기 PCM 층 상에 상부 전극을 형성하는 단계
를 포함하는 방법.
2. 제1항에 있어서, 상기 PCM 층의 측벽들은 상기 장벽 층을 갖지 않는, 방법.
3. 제1항에 있어서, 상기 하부 전극을 형성하는 단계는:
상기 개구 내에 상기 장벽 층을 퇴적하는 단계;
상기 장벽 층 상에 도전성 재료를 퇴적하는 단계; 및
상기 장벽 층 및 상기 도전성 재료를 에칭하는 단계
를 포함하고, 상기 에칭은 상기 개구의 측벽들을 노출시키는, 방법.
4. 제3항에 있어서, 상기 장벽 층 및 상기 도전성 재료를 에칭한 후에, 상기 도전성 재료의 상부 표면은 볼록한, 방법.
5. 제3항에 있어서, 상기 장벽 층 및 상기 도전성 재료를 에칭한 후에, 상기 장벽 층의 상부 표면은 상기 도전성 재료의 상부 표면과 같은 높이인, 방법.
6. 제1항에 있어서, 상기 PCM 층을 형성하는 단계는:
상기 하부 전극 및 상기 유전체 층 위에 상변화 재료를 퇴적하는 단계; 및
상기 상변화 재료를 에칭하여 상기 유전체 층의 상단 표면으로부터 상기 상변화 재료를 제거하는 단계
를 포함하는, 방법.
7. 제1항에 있어서, 상기 하부 전극은 상기 유전체 층의 두께의 25% 내지 50%의 두께를 갖는, 방법.
8. 제1항에 있어서, 상기 PCM 층은 상기 유전체 층의 두께의 30% 내지 70%의 두께를 갖는, 방법.
9. 방법으로서,
제1 도전성 피처(feature) 위에 층간 금속(IMD) 층을 퇴적하는 단계;
상기 제1 도전성 피처를 노출시키는 개구를 상기 IMD 층에 형성하는 단계;
상기 개구 내에 제2 도전성 피처를 형성하는 단계;
제1 에치백 프로세스를 수행하여 상기 개구 내의 상기 제2 도전성 피처를 리세싱하는 단계;
상기 개구 내에 그리고 상기 제2 도전성 피처 위에 상변화 재료(PCM)를 퇴적하는 단계;
제2 에치백 프로세스를 수행하여 상기 PCM의 상부 부분들을 제거하는 단계; 및
상기 PCM 상에 도전성 재료를 퇴적하는 단계
를 포함하는 방법.
10. 제9항에 있어서, 상기 제2 도전성 피처를 형성하는 단계는 탄탈 질화물 층을 퇴적하고, 상기 탄탈 질화물 층 상에 티타늄 질화물 층을 퇴적하는 단계를 포함하는, 방법.
11. 제9항에 있어서, 상기 제1 에치백 프로세스는 원자 층 에칭(ALE) 프로세스인, 방법.
12. 제9항에 있어서, 상기 제1 에치백 프로세스는:
제1 프로세스 가스들을 프로세스 챔버 내로 유동시키는 단계; 및
복수의 에칭 사이클을 수행하는 단계
를 포함하고, 각각의 에칭 사이클은:
제2 프로세스 가스들을 상기 프로세스 챔버 내로 유동시키는 단계;
제1 전압 바이어스를 사용하면서 상기 제2 프로세스 가스들을 플라즈마 내로 점화시키는 단계; 및
상기 제1 전압 바이어스보다 낮은 제2 전압 바이어스를 사용하면서 상기 제2 프로세스 가스들을 플라즈마 내로 점화시키는 단계
를 포함하는, 방법.
13. 제12항에 있어서, 상기 제2 프로세스 가스들은 Cl2, BCl3, Ar 및 He를 포함하는, 방법.
14. 제12항에 있어서, 상기 제1 에치백 프로세스는;
상기 복수의 에칭 사이클을 수행하기 전에, 제3 프로세스 가스들을 상기 프로세스 챔버 내로 유동시키는 단계; 및
상기 제3 프로세스 가스들을 플라즈마 내로 점화시키는 단계
를 더 포함하는, 방법.
15. 제9항에 있어서, 상기 제2 에치백 프로세스는;
제4 프로세스 가스들을 프로세스 챔버 내로 유동시키는 단계; 및
상기 제4 프로세스 가스들을 플라즈마 내로 점화시키는 단계
를 포함하는, 방법.
16. 디바이스로서,
반도체 기판 위의 금속화 층;
상기 금속화 층 위의 금속간 유전체(IMD) 층; 및
상변화 랜덤 액세스 메모리(PCRAM) 셀
을 포함하고, 상기 PCRAM 셀은:
상기 IMD 층 내의 하부 전극 - 상기 하부 전극은 상기 금속화 층에 전기적으로 접속됨 -;
상기 하부 전극 상의 그리고 상기 IMD 층 내의 상변화 재료(PCM) 층 - 상기 PCM 층은 상기 IMD 층에 의해 둘러싸이고, 상기 IMD 층의 상부 표면은 상기 PCM 층을 갖지 않음 -; 및
상기 PCM 층 및 상기 IMD 층의 상부 표면 상의 상부 전극
을 포함하는, 디바이스.
17. 제16항에 있어서, 상기 상부 전극은 상기 IMD 층의 상부 표면 아래로 연장되어 상기 PCM 층과 접촉하는, 디바이스.
18. 제16항에 있어서, 상기 PCM 층의 측벽들은 상기 IMD 층과 물리적으로 접촉하는, 디바이스.
19. 제16항에 있어서, 상기 PCM 층은 GeSbTe(GST)를 포함하는, 디바이스.
20. 제16항에 있어서, 상기 PCM 층은 균일한 두께를 갖는, 디바이스.

Claims (10)

  1. 방법으로서,
    기판 위에 유전체 층을 형성하는 단계 - 상기 유전체 층은 상부 표면을 가짐 -;
    상기 유전체 층에 개구를 에칭하는 단계;
    상기 개구 내에 하부 전극을 형성하는 단계 - 상기 하부 전극은 장벽 층을 포함함 -;
    상기 개구 내에 그리고 상기 하부 전극 상에 상변화 재료(PCM, phase-change material) 층을 형성하는 단계 - 상기 PCM 층의 상부 표면은 상기 유전체 층의 상부 표면과 같은 높이이거나 그 아래에 있음 -; 및
    상기 PCM 층 상에 상부 전극을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 PCM 층의 측벽들은 상기 장벽 층을 갖지 않는, 방법.
  3. 제1항에 있어서, 상기 하부 전극을 형성하는 단계는:
    상기 개구 내에 상기 장벽 층을 퇴적하는 단계;
    상기 장벽 층 상에 도전성 재료를 퇴적하는 단계; 및
    상기 장벽 층 및 상기 도전성 재료를 에칭하는 단계
    를 포함하고, 상기 에칭은 상기 개구의 측벽들을 노출시키는, 방법.
  4. 제1항에 있어서, 상기 PCM 층을 형성하는 단계는:
    상기 하부 전극 및 상기 유전체 층 위에 상변화 재료를 퇴적하는 단계; 및
    상기 상변화 재료를 에칭하여 상기 유전체 층의 상단 표면으로부터 상기 상변화 재료를 제거하는 단계
    를 포함하는, 방법.
  5. 방법으로서,
    제1 도전성 피처(feature) 위에 층간 금속(IMD) 층을 퇴적하는 단계;
    상기 제1 도전성 피처를 노출시키는 개구를 상기 IMD 층에 형성하는 단계;
    상기 개구 내에 제2 도전성 피처를 형성하는 단계;
    제1 에치백 프로세스를 수행하여 상기 개구 내의 상기 제2 도전성 피처를 리세싱하는 단계;
    상기 개구 내에 그리고 상기 제2 도전성 피처 위에 상변화 재료(PCM)를 퇴적하는 단계;
    제2 에치백 프로세스를 수행하여 상기 PCM의 상부 부분들을 제거하는 단계; 및
    상기 PCM 상에 도전성 재료를 퇴적하는 단계
    를 포함하는 방법.
  6. 디바이스로서,
    반도체 기판 위의 금속화 층;
    상기 금속화 층 위의 금속간 유전체(IMD) 층; 및
    상변화 랜덤 액세스 메모리(PCRAM) 셀
    을 포함하고, 상기 PCRAM 셀은:
    상기 IMD 층 내의 하부 전극 - 상기 하부 전극은 상기 금속화 층에 전기적으로 접속됨 -;
    상기 하부 전극 상의 그리고 상기 IMD 층 내의 상변화 재료(PCM) 층 - 상기 PCM 층은 상기 IMD 층에 의해 둘러싸이고, 상기 IMD 층의 상부 표면은 상기 PCM 층을 갖지 않음 -; 및
    상기 PCM 층 및 상기 IMD 층의 상부 표면 상의 상부 전극
    을 포함하는, 디바이스.
  7. 제6항에 있어서, 상기 상부 전극은 상기 IMD 층의 상부 표면 아래로 연장되어 상기 PCM 층과 접촉하는, 디바이스.
  8. 제6항에 있어서, 상기 PCM 층의 측벽들은 상기 IMD 층과 물리적으로 접촉하는, 디바이스.
  9. 제6항에 있어서, 상기 PCM 층은 GeSbTe(GST)를 포함하는, 디바이스.
  10. 제6항에 있어서, 상기 PCM 층은 균일한 두께를 갖는, 디바이스.
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