KR20080011791A - 상변화 메모리 장치 및 그 형성방법 - Google Patents
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Abstract
상변화 메모리 장치 및 그 형성방법이 제공된다. 상기 상변화 메모리 장치는 도전 영역과 소자 분리 영역을 갖는 반도체 기판, 상기 도전 영역을 노출하는 개구부를 갖는 식각저지막, 상기 식각저지막의 상부면 또는 하부면과 접하는 제 1 실리콘 산화막, 상기 식각저지막 상의 제 2 실리콘 산화막, 상기 제 2 실리콘 산화막 상의 실리콘 질화막, 상기 반도체 기판의 도전 영역과 접하고 상기 개구부에 제공된 다이오드, 상기 다이오드와 연결된 하부전극을 포함한다.
상변화 메모리 장치, 식각저지막, 실리콘 질화막, 실리콘 산화막
Description
도 1 및 2는 종래기술에 따른 상변화 메모리 장치를 설명하기 위한 단면도이다.
도 3a 및 3b는 본 발명의 일 실시예에 따른 상변화 메모리 장치를 설명하기 위한 단면도이다.
도 4a 및 4b는 본 발명의 다른 실시예에 따른 상변화 메모리 장치를 설명하기 위한 단면도이다.
도 5a 내지 5d는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 형성방법을 설명하기 위한 단면도이다.
도 6a 및 6b는 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 형성방법을 설명하기 위한 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
102: 소자 분리 영역 105: 도전 영역
110: 제 1 실리콘 산화막 120: 식각저지막
130: 제 2 실리콘 산화막 135: 다이오드
136: 금속 실리사이드막 140: 실리콘 질화막
142: 스페이서 144: 베리어막
146: 하부전극 152: 상변화막
154: 상부전극 156: 비트라인
본 발명은 반도체 장치 및 그 형성방법에 관한 것으로, 더욱 상세하게는 상변화 메모리 장치 및 그 형성방법에 관한 것이다.
최근에는 빠른 읽기/쓰기 동작과 비휘발성을 갖으며, 리프레쉬(refresh) 동작이 불필요하고, 동작 전압이 낮은 메모리 장치로서 상변화 랜덤 액세스 메모리(Phase-change Random Access Memory:PRAM)가 연구되고 있다. 상변화 메모리 장치는 소오스 라인, 비트라인, 상변화막 패턴 그리고 트랜지스터를 포함한다. 상기 트랜지스터는 상기 상변화막 패턴의 결정 상태를 바꾸는 전류를 제어한다. 상기 상변화 메모리 장치의 단위 셀은 한 개의 트랜지스터와 트랜지스터의 일 측에 배치된 한 개의 상변화막 패턴을 필요하기 때문에, 그 집적도의 한계가 있다. 이러한 집적도의 한계를 극복하기 위하여, 상기 트랜지스터 대신 다이오드를 사용하는 상변화 메모리 장치가 개발되고 있다.
도 1은 종래기술에 따른 상변화 메모리 장치를 설명하기 위한 단면도이고, 도 2는 종래기술에 따른 상변화 메모리 장치가 제조된 웨이퍼의 가장자리를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(10)에 소자 분리 영역(12)과 도전 영역(15)이 제공된다. 상기 도전 영역(15)은 상변화 메모리 셀 들을 연결하는 배선으로 사용된다. 상기 도전 영역(15)을 노출하는 개구부(opening)를 갖는 식각저지막(20)이 상기 반도체 기판(10)에 제공된다. 상기 식각저지막(20)은 실리콘 질화막을 포함한다. 상기 식각저지막(20) 상에 절연막(30)과 실리콘 질화막(40)이 차례로 적층된다. 상기 도전 영역(15)과 접하는 다이오드(35)가 제공된다. 상기 다이오드(35)는 n- 불순물 층(32)과 p+ 불순물 층(34)으로 이루어질 수 있다. 상기 다이오드(35) 상에 금속 실리사이드막(36)이 제공될 수 있다. 상기 금속 실리사이드막(36) 상에 상기 다이오드(35)와 연결되는 하부전극(46)이 제공된다. 상기 하부전극(46)은 상변화 메모리 장치에서 가열 장치(heater)의 역할을 한다. 상기 하부전극(46)에서 발생하는 열전도를 감소시키기 위하여, 상기 하부전극(46)은 열전도율이 낮은 상기 실리콘 질화막(40)의 개구부에 제공된다. 상기 하부전극(46)의 전기적 저항을 증가시키기 위하여 스페이서(42)가 제공되며, 상기 스페이서(42)와 상기 하부전극(46) 사이에 베리어막(44)가 개재된다. 상기 하부전극(46) 상에 상기 하부전극(46)과 접하는 상변화막(52)이 제공된다. 상기 상변화막(52) 상에 상부전극(54)과 비트라인(56)이 적층된다.
도 2를 참조하면, 도 1에서 설명한 상기 식각저지막(20)과 상기 실리콘 질화막(40)이 상기 반도체 기판의 가장자리(edge) 부분에서 겹치게 된다. 상기 반도체 기판과 상기 식각저지막(20) 및 상기 실리콘 질화막(40)의 열팽창 계수 차이에 의하여 응력(stress)이 발생된다. 상기 응력(stress)에 의하여 식각저지막(20), 실리 콘 질화막(40)이 부서지는 결함(defect) 또는 이에 기인하는 파티클이 발생될 수 있다. 특히, 상기 응력(stress)에 의한 결함은 반도체 기판의 가장자리에서 가장 심하며, 상기 식각저지막(20)과 실리콘 질화막(40)이 겹침으로써 더욱 심화된다. 상기 응력에 의한 결함에 의하여 상변화 메모리 장치의 수율(yield)이 감소될 수 있다.
본 발명의 목적은 수율이 향상된 상변화 메모리 장치 및 그 형성방법을 제공하는 것이다.
본 발명의 실시예는 상변화 메모리 장치 및 그 형성방법을 제공한다.
상기 상변화 메모리 장치는 도전 영역과 소자 분리 영역을 갖는 반도체 기판, 상기 도전 영역을 노출하는 개구부를 갖는 식각저지막, 상기 식각저지막의 상부면 또는 하부면과 접하는 제 1 실리콘 산화막, 상기 식각저지막 상의 제 2 실리콘 산화막, 상기 제 2 실리콘 산화막 상의 실리콘 질화막, 상기 반도체 기판의 도전 영역과 접하고, 상기 개구부에 제공된 다이오드 및 상기 다이오드 상에서, 상기 다이오드와 연결된 하부전극을 포함하되, 상기 개구부는 제 1 실리콘 산화막, 제 2 실리콘 산화막 그리고 실리콘 질화막을 연속하여 관통한다.
상기 제 1 실리콘 산화막은 중온 산화막일 수 있다. 상기 하부전극은 상기 실리콘 질화막의 개구부에 제공된다. 상기 식각저지막은 실리콘 질화막을 포함한다.
상기 식각저지막, 상기 제 1 실리콘 산화막, 상기 제 2 실리콘 산화막 그리고 상기 실리콘 질화막은 상기 소자 분리 영역 상에 위치할 수 있다.
상기 상변화 메모리 장치의 형성방법은 도전 영역을 갖는 반도체 기판을 덮는 제 1 실리콘 산화막 및 식각저지막을 형성하는 것, 상기 제 1 실리콘 산화막 및 상기 식각저지막 상에 제 2 실리콘 산화막을 형성하는 것, 상기 제 2 실리콘 산화막을 덮는 실리콘 질화막을 형성하는 것, 상기 반도체 기판의 도전 영역을 노출시키는 개구부를 형성하는 것, 상기 개구부 내에 상기 도전 영역과 접하는 다이오드를 형성하는 것 그리고 상기 다이오드와 연결되며, 상기 실리콘 질화막으로 둘러싸이는 하부 전극을 형성하는 것을 포함한다.
상기 제 1 실리콘 산화막 및 상기 식각저지막을 형성하는 것은 상기 반도체 기판을 덮는 상기 제 1 실리콘 산화막을 형성하는 것 그리고 상기 제 1 실리콘 산화막을 덮는 식각저지막을 형성하는 것을 포함할 수 있다.
상기 제 1 실리콘 산화막 및 상기 식각저지막을 형성하는 것은 상기 반도체 기판 상에 상기 식각저지막을 형성하는 것, 상기 반도체 기판 가장자리의 식각저지막을 제거하는 것 그리고 상기 식각저지막을 덮는 상기 제 1 실리콘 산화막을 형성하는 것을 포함할 수 있다.
상기 형성방법은 상기 제 1 실리콘 산화막을 760℃에서 형성하는 것을 포함할 수 있다.
상기 다이오드를 형성하는 것은 선택적 에피택셜 성장과 이온 주입 공정을 수행하는 것을 포함할 수 있다.
이하, 본 발명의 실시예에 따른 상변화 메모리 장치 및 그 형성방법을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3a 및 3b는 본 발명의 일 실시예에 따른 상변화 메모리 장치를 설명하기 위한 단면도이다.
도 3a를 참조하면, 반도체 기판(100)에 소자 분리 영역(102)에 의하여 활성 영역이 정의된다. 상기 활성 영역의 상부에는 도전 영역(105)이 제공된다. 상기 도전 영역(105)은 상변화 메모리 셀 들을 연결하는 배선으로 사용될 수 있다. 상기 도전 영역(105)은 상기 반도체 기판(100)과 다른 도전형의 고농도 불순물을 포함할 수 있다. 예컨대, 상기 도전 영역(105)은 n+ 불순물 영역일 수 있다. 상기 반도체 기판(100) 상에 상기 도전 영역(105)을 노출하는 개구부(opening)를 갖는 제 1 실리콘 산화막(110)이 제공된다. 상기 제 1 실리콘 산화막(110)이 850℃ 이상의 고온에서 형성되는 열산화막일 경우, 상기 도전 영역(105)의 불순물이 확산되므로 상기 제 1 실리콘 산화막(110)은 중온 산화막(Middle Temperature Oxide:MTO)인 것이 적절하다. 상기 제 1 실리콘 산화막(110) 상에 식각저지막(120)이 제공된다. 상기 식각저지막(120)은 약 200Å 두께를 갖는 실리콘 질화막일 수 있다. 상기 제 1 실리콘 산화막(110)은 상기 반도체 기판(100)과 상기 식각저지막(120)의 열팽창 계수 차이에 따른 응력(stress)을 감소시킨다.
상기 식각저지막(120) 상에 제 2 실리콘 산화막(130)이 제공된다. 상기 제 2 실리콘 산화막(130)은 약 2800Å의 두께를 가질 수 있다. 상기 실리콘 산화막(130) 상에 실리콘 질화막(140)이 제공된다. 상기 실리콘 질화막(140)은 약 1200Å의 두께를 가질 수 있다. 상기 제 1 실리콘 산화막(110)이 갖는 개구부(opening)는 상기 식각저지막(120), 상기 제 2 실리콘 산화막(130) 그리고 상기 실리콘 질화막(140)을 연속적으로 관통한다. 상기 개구부에 상기 도전 영역(105)과 접하는 다이오드(135)가 제공된다. 상기 다이오드(135)는 차례로 적층된 n- 불순물 층(132)과 p+ 불순물 층(134)으로 이루어질 수 있다. 상기 다이오드(135)과 접하는 금속 실리사이드막(136)이 제공된다. 상기 금속 실리사이드막(136)은 코발트 실리사이드막 또는 텅스텐 실리사이드막일 수 있다.
상기 다이오드(135)와 전기적으로 연결되는 하부전극(146)이 제공된다. 상기 하부전극(146)은 티타늄 알루미늄 나이트라이드(TiAlN)를 포함할 수 있다. 상기 하부전극(146)은 상변화 메모리 장치의 가열장치(heater)로서 기능한다. 상기 하부전극(146)에서 발생되는 열의 전도(conduction)를 감소시키기 위해, 열전도율이 실리콘 산화막보다 낮은 상기 실리콘 질화막(140)의 개구부에 상기 하부전극(146)이 제 공된다. 상기 하부전극(146)의 전기적 저항을 증가시키기 위하여, 상기 실리콘 질화막(140)의 개구부 측면에 스페이서(142)가 제공된다. 상기 스페이서(142)와 상기 하부전극(146) 사이에 베리어막(144)이 개재된다. 상기 베리어막(146)은 티타늄(Ti)막을 포함할 수 있다.
상기 하부전극(146)과 접하는 상변화막(152)이 제공된다. 상기 상변화막(152)은 그 결정 상태에 따라 다른 저항 특성을 나타내며, 이러한 저항 특성은 상변화 메모리 셀에 저장된 정보를 판별하는데 이용된다. 상기 상변화막(152)은 Ge2Sb2Te5(GST)막을 포함할 수 있다. 상기 상변화막(152) 상에 상부전극(154)과 비트라인(156)이 차례로 적층된다.
도 3b를 참조하면, 도 3a에서 설명된 상기 식각저지막(120)과 상기 실리콘 질화막(140)이 상기 반도체 기판(100)의 가장자리(edge)에서 겹친다. 상기 제 1 실리콘 산화막(110)은 상기 반도체 기판(100)과 상기 식각저지막(120) 및 상기 실리콘 질화막(140)에 의하여 발생되는 응력(stress)을 감소시킬 수 있다.
도 4a 및 4b는 본 발명의 다른 실시예에 따른 상변화 메모리 장치를 설명하기 위한 단면도이다.
도 4a를 참조하면, 반도체 기판(100)에 소자 분리 영역(102)에 의하여 활성 영역이 정의된다. 상기 활성 영역의 상부에 도전 영역(105)이 제공된다. 상기 반도체 기판(100) 상에 상기 도전 영역(105)을 노출하는 개구부를 갖는 식각저지막(120a)이 제공된다. 도 3a 및 3b와 달리, 식각저지막(120a) 상에 제 1 실리콘 산화막(110)이 제공된다. 상기 제 1 실리콘 산화막(110) 상에 제 2 실리콘 산화막(130)과 실리콘 질화막(140)이 차례로 적층된다. 상기 노출된 도전 영역(105)과 접하는 다이오드(135)가 제공된다. 상기 다이오드(135)는 차례로 적층된 n- 불순물 층(132)과 p+ 불순물 층(134)으로 이루어질 수 있다. 상기 다이오드(135) 상에 금속 실리사이드막(136)이 제공된다. 상기 금속 실리사이드막(135) 상에 하부전극(146)이 제공된다. 상기 하부전극(146)과 상기 금속 실리사이드막(135) 사이에 베리어막(144)가 개재될 수 있다. 상기 하부전극(146)은 상변화 메모리 장치의 가열장치로서 기능하므로, 열전도율이 낮은 실리콘 질화막(140)의 개구부에 제공된다. 상기 실리콘 질화막(140)의 개구부의 측벽에 상기 하부전극(146)의 저항을 높이기 위하여 스페이서(142)가 제공될 수 있다. 상기 하부전극(146)과 접하는 상변화막(152)이 제공된다. 상기 상변화막(152) 상에 상부전극(154)과 비트라인(156)이 차례로 적층된다.
도 4b를 참조하면, 상기 반도체 기판(100) 가장자리의 식각저지막(120a)은 응력(stress)의 감소를 위하여 제거된 상태이다. 상기 제 1 실리콘 산화막(110)에 의하여 상기 실리콘 질화막(140)이 반도체 기판(100)의 가장자리 부분에 접촉되지 않는다. 상기 식각저지막(120a)의 가장자리를 제거하는 것과 상기 제 1 실리콘 산화막(110)이 제공되는 것에 의하여, 식각저지막(120a)과 실리콘 질화막(140)이 부서지는 결함 또는 이에 기인하는 파티클이 발생되지 않는다.
도 5a 내지 5d는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 형성방법을 설명하기 위한 단면도이다.
도 5a를 참조하면, 반도체 기판(100)에 도전 영역(105)이 형성된다. 상기 도전 영역(105)은 고농도의 비소(As) 또는 인(P) 이온 주입에 의한 n+ 불순물 영역으로 형성될 수 있다. 상기 반도체 기판(100)의 전면과 후면 상에 제 1 실리콘 산화막(110)이 형성된다. 상기 제 1 실리콘 산화막(110)은 약 760℃의 온도에서 형성되는 중온 산화막(Middle Temperature Oxide:MTO)일 수 있다. 상기 제 1 실리콘 산화막(110) 상에 식각저지막(120)이 형성된다. 상기 식각저지막(120)은 화학 기상 증착(chemical vapor deposition) 방법으로 형성된 약 200Å 두께를 갖는 실리콘 질화막일 수 있다.
상기 식각저지막(120) 상에 제 2 실리콘 산화막(130)이 형성된다. 상기 제 2 실리콘 산화막(130)은 소스 가스와 불활성 가스를 이용하여 증착과 식각을 반복적으로 수행하는 고밀도 플라즈마 화학 기상 증착(High Density Plasma-Chemical Vapor Deposition:HDP-CVD) 방법으로 형성될 수 있다. 상기 제 2 실리콘 산화막(130)은 약 2800Å 두께로 형성될 수 있다. 상기 반도체 기판(100) 가장자리에 상기 제 2 실리콘 산화막(130)이 형성되지 않는 것은 고밀도 플라즈마 화학 기상 증착 장치의 반도체 기판을 둘러싸는 환형 지지대 때문일 수 있다. 상기 제 2 실리콘 산화막(130) 상에 1200Å 두께를 갖는 실리콘 질화막(140)이 형성된다. 상기 실리콘 질화막(140)은 화학 기상 증착(chemical vapor deposition) 방법으로 형성될 수 있다. 상기 실리콘 질화막(140) 및 상기 식각저지막(120)과 상기 반도체 기판(100)에 의하여 발생하는 응력(stress)은 상기 제 1 실리콘 산화막(110)에 의하여 감소시킬 수 있다.
도 5b를 참조하면, 상기 실리콘 질화막(140) 상에 제 3 실리콘 산화막(160)이 형성된다. 상기 제 3 실리콘 산화막(160)은 고밀도 플라즈마 화학 기상 증착(High Density Plasma-Chemical Vapor Deposition:HDP-CVD) 방법으로 형성될 수 있다. 상기 제 3 실리콘 산화막(160)은 약 2500Å 두께로 형성될 수 있다. 상기 반도체 기판(100)의 도전 영역(105)을 노출시키는 개구부(opening:165)가 형성된다. 상기 개구부(165)는 상변화 메모리 구조체가 배치될 영역을 정의한다. 상기 개구부(165)는 이방성 식각 공정으로 형성될 수 있다.
도 5c를 참조하면, 상기 도전 영역(105)에 접하는 다이오드(135)가 상기 개구부(165)에 형성된다. 상기 다이오드(135)는 상기 도전 영역(105)을 씨앗층(seed layer)로 사용하는 선택적 에피택셜 성장(Selective Epitaxial Growth:SEG) 공정으로 형성될 수 있다. 상기 선택적 에피택셜 성장(Selective Epitaxial Growth:SEG) 공정은 국부적으로 산화막 또는 질화막으로 덮여있는 실리콘 기판에서 노출된 실리콘 표면 부분에만 에피택셜 박막을 성장시키고, 산화막 또는 질화막 표면에는 박막이 성장하지 않도록 하는 기술이다. 상기 다이오드(135)는 선택적 에피택셜 성장층에 이온 주입 공정을 진행하여 형성된 n- 불순물 층(132)과 p+ 불순물 층(134)을 포함할 수 있다.
상기 다이오드(135) 상에 금속 실리사이드막(136)이 형성된다. 상기 금속 실리사이드막(136)은 내열성 금속막을 증착한 후, 상기 선택적 에피택셜 성장층과 반응시키고 반응하지 않은 내열성 금속막을 제거하여 형성될 수 있다. 상기 금속 실리사이드막(136)과 상기 제 3 실리콘 산화막(160)을 덮는 절연막이 증착된 후, 상 기 절연막에 이방성 식각 공정을 진행하여 상기 개구부(165)의 측벽에 스페이서(142a)가 형성된다. 상기 스페이서(142a)는 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다. 상기 스페이서(142a)는 후속 공정에서 형성되는 하부전극의 저항을 증가시키기 위하여 형성될 수 있다.
상기 스페이서(142a)와 상기 금속 실리사이드막(136)을 덮는 베리어막(144)이 형성된다. 상기 베리어막(144)은 증착(deposition) 및 질화(nitridation) 공정을 반복적으로 수행하여 형성된 티타늄막일 수 있다. 상기 베이어막(144) 상에 하부전극막(146a)이 형성된다. 상기 하부전극막(146a)은 티타늄 알루미늄 나이트라이드(TiAlN)로 형성될 수 있다. 상기 TiAlN은 염화 티타늄(TiCl4)과 테트라-메틸-알루미늄(Tetra-Methyl-Aluminuim:TMA) 그리고 암모니아 가스를 이용하여 형성될 수 있다.
도 5d를 참조하면, 상기 하부전극막(146a)에 평탄화 공정을 진행하여 상기 실리콘 질화막(140)이 노출되어, 하부전극(146)이 형성된다. 상기 하부전극(146)은 상변화 메모리 장치의 가열 장치(heater)로 기능하며, 상기 스페이서(142)에 의하여 높은 저항을 가질 수 있다. 또한, 상기 하부전극(146)은 열전도율이 낮은 실리콘 질화막(140)의 개구부에 형성될 수 있다. 상기 하부전극(146)과 접촉하는 상변화막(152)이 형성된다. 상기 상변화막(152)은 Ge2Sb2Te5막(GST막)으로 형성될 수 있다. 상기 상변화막(152) 상에 상부전극(154)이 형성된다. 상기 상부전극(154)은 티타늄 질화막으로 형성될 수 있다. 상기 상부전극(154) 상에 비트라인(156)이 형성 된다.
도 6a 및 6b는 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 형성방법을 설명하기 위한 단면도이다.
도 6a를 참조하면, 도전 영역(105)을 갖는 반도체 기판(100)의 전면과 후면에 식각저지막(120a)이 형성된다. 도 5a 내지 5d와 달리, 상기 반도체 기판(100) 가장자리의 응력(stress)을 감소시키기 위하여 상기 반도체 기판(100) 가장자리(edge)의 식각저지막(120a)이 제거된다. 상기 제거 공정은 상기 반도체 기판(100) 가장자리에 대응하는 링(ring) 형상의 양극판과 음극판 사이로 반응가스를 공급하여 플라즈마에 의한 식각 공정을 진행하는 것을 포함할 수 있다. 한편, 상기 반도체 기판(100)의 중앙부분에 불활성 가스를 공급하여 상기 플라즈마의 중앙부분으로의 침입이 방지될 수 있다.
도 6b를 참조하면, 상기 식각저지막(120a)을 덮는 제 1 실리콘 산화막(110)이 형성된다. 상기 제 1 실리콘 산화막(110) 상에 제 2 실리콘 산화막(130)이 고밀도 플라즈마 화학 기상 증착 방법으로 형성된다. 상기 제 2 실리콘 산화막(130)과 상기 제 1 실리콘 산화막(110)을 덮는 실리콘 질화막(140)이 형성된다. 상기 실리콘 질화막(140) 상에 제 3 실리콘 산화막(160)이 형성된다. 상기 도전 영역(105)을 노출시키는 개구부(opening:165)가 형성된다. 상기 반도체 기판 가장자리의 식각저지막(120a)이 제거되고 상기 제 1 실리콘 산화막(110)이 형성되어, 상기 반도체 기판(100) 가장자리에서 발생하는 응력(stress)을 감소시킬 수 있다.
본 발명의 실시예에 따르면, 제 1 실리콘 산화막에 의하여 반도체 가장자리에서 발생하는 응력(stress)이 감소될 수 있다.
또한, 반도체 가장자리의 식각저지막을 제거하여 응력(stress)이 감소될 수 있다.
이에 따라, 식각저지막과 실리콘 질화막이 부서지는 결함 또는 이에 기인하는 파티클이 발생되지 않아 상변화 메모리 장치의 수율(yield)이 향상될 수 있다.
Claims (10)
- 도전 영역과 소자 분리 영역을 갖는 반도체 기판;상기 도전 영역을 노출하는 개구부를 갖는 식각저지막;상기 식각저지막의 상부면 또는 하부면과 접하는 제 1 실리콘 산화막;상기 식각저지막 상의 제 2 실리콘 산화막;상기 제 2 실리콘 산화막 상의 실리콘 질화막;상기 반도체 기판의 도전 영역과 접하고, 상기 개구부에 제공된 다이오드; 및상기 다이오드 상에서, 상기 다이오드와 연결된 하부전극을 포함하되, 상기 개구부는 제 1 실리콘 산화막, 제 2 실리콘 산화막 그리고 실리콘 질화막을 연속하여 관통하는 상변화 메모리 장치.
- 청구항 1에 있어서,상기 제 1 실리콘 산화막은 중온 산화막인 것을 특징으로 하는 상변화 메모리 장치.
- 청구항 1에 있어서,상기 하부전극은 상기 실리콘 질화막의 개구부에 제공되는 상변화 메모리 장치.
- 청구항 1에 있어서,상기 식각저지막은 실리콘 질화막인 것을 특징으로 하는 상변화 메모리 장치.
- 청구항 1에 있어서,상기 식각저지막, 상기 제 1 실리콘 산화막, 상기 제 2 실리콘 산화막 그리고 상기 실리콘 질화막은 상기 소자 분리 영역 상에 위치하는 상변화 메모리 장치.
- 도전 영역을 갖는 반도체 기판을 덮는 제 1 실리콘 산화막 및 식각저지막을 형성하는 것;상기 제 1 실리콘 산화막 및 상기 식각저지막 상에 제 2 실리콘 산화막을 형성하는 것;상기 제 2 실리콘 산화막을 덮는 실리콘 질화막을 형성하는 것;상기 반도체 기판의 도전 영역을 노출시키는 개구부를 형성하는 것;상기 개구부 내에 상기 도전 영역과 접하는 다이오드를 형성하는 것; 그리고상기 다이오드와 연결되며, 상기 실리콘 질화막으로 둘러싸이는 하부 전극을 형성하는 것을 포함하는 상변화 메모리 장치의 형성방법.
- 청구항 6에 있어서,상기 제 1 실리콘 산화막 및 상기 식각저지막을 형성하는 것은:상기 반도체 기판을 덮는 상기 제 1 실리콘 산화막을 형성하는 것; 그리고상기 제 1 실리콘 산화막을 덮는 식각저지막을 형성하는 것을 포함하는 상변화 메모리 장치의 형성방법.
- 청구항 6에 있어서,상기 제 1 실리콘 산화막 및 상기 식각저지막을 형성하는 것은:상기 반도체 기판 상에 상기 식각저지막을 형성하는 것;상기 반도체 기판 가장자리의 식각저지막을 제거하는 것; 그리고상기 식각저지막을 덮는 상기 제 1 실리콘 산화막을 형성하는 것을 포함하는 상변화 메모리 장치의 형성방법.
- 청구항 6에 있어서,상기 제 1 실리콘 산화막을 760℃에서 형성하는 것을 포함하는 상변화 메모리 장치의 형성방법.
- 청구항 6에 있어서,상기 다이오드를 형성하는 것은 선택적 에피택셜 성장과 이온 주입 공정을 수행하는 것을 포함하는 상변화 메모리 장치의 형성방법.
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