JP3923014B2 - トレンチを備えたメモリーセルおよびその製造方法 - Google Patents

トレンチを備えたメモリーセルおよびその製造方法 Download PDF

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Description

発明の詳細な説明
本発明は、基板に形成されたトレンチを有するメモリーセルに関するものである。このトレンチ（Graben）は、トレンチキャパシタと、トレンチ内の該トレンチキャパシタの上方に垂直選択トランジスタとの配置に適している。
メモリー装置（例えばＤＲＡＭ（ダイナミックランダムアクセスメモリー））には、例えば、セルアレイおよびアドレス指定周辺部（Ansteuerungsperipherie）が含まれており、このセルアレイには、メモリーセルが１つずつ配置されている。
ＤＲＡＭチップは、行と列とに配置され、かつ、ワード線とビット線とによってアドレス指定される、マトリクス状のメモリーセルを含んでいる。メモリーセルからのデータの読み出し、または、メモリーセルへのデータの書き込みは、適切なワード線およびビット線を活性化することによって実行される。
通常、ＤＲＡＭメモリーセルはトランジスタを含んでおり、該トランジスタは、キャパシタに接続されている。このトランジスタは、拡散領域を２つ含み、この２つの拡散領域は、ゲートによって制御されるチャネルにより互いに分離されている。電流の流れの方向に応じて、一方の拡散領域はドレイン領域と称され、他方の拡散領域はソース領域と称される。
拡散領域のうちの一方はビット線に接続され、もう一方の拡散領域はキャパシタに接続され、ゲートはワード線に接続されている。また、トランジスタは、ゲートへの適切な電圧の印加によって、チャネルを介した拡散領域間の電流の流れがＯＮおよびＯＦＦ状態に切り換えられるように、制御されている。
メモリー装置の小型化に伴って、集積密度は上昇し続けている。この集積密度の上昇は、１メモリーセルのあたりに利用可能な領域のさらなる減少を招く。この利用可能な領域を効果的に活用するために、選択トランジスタを、トレンチ内にて、トレンチキャパシタの上方に、垂直トランジスタとして形成することがある。トレンチキャパシタおよび垂直トランジスタを備えた包括的な（gattungsbildende）メモリーセルが、文献ＵＳ ５，７４４，３８６に開示されている。また、トレンチキャパシタやトランジスタに関する他の説明が、特許ＵＳ ５，２０８，６５７に記載されている。しかしながら、従来技術に開示されている変形例には、垂直トランジスタのゲートをワード線に接続し、垂直トランジスタのドレイン接触部をビット線に接続するという問題がある。小型化が進むにつれ、位置決め精度に関して、これら２つの接続に対してなされる要求は、さらに高まっている。従来技術に開示されている変形例には、トレンチキャパシタの、内部キャパシタ電極を形成する、高ドープされた導電性トレンチ充填部から、垂直トランジスタの領域および垂直トランジスタのチャネル領域に向かって、ドーピング剤が拡散してしまい、その結果、トランジスタが使用できなくなってしまうというさらなる問題点もある。
本発明の目的は、トレンチと、ドーピング剤の拡散を回避するエピタキシャル成長層（epitaktisch aufgewachsenen Schicht）とを備えた改良されたメモリーセルを提供することにある。さらに、本発明の目的は、改良されたメモリーセルの製造方法を提示することにある。
本発明では、
基板と、
下部領域、中間領域、上部領域、および内壁を備え、基板に配置され、該下部領域は中間領域の下に、中間領域は上部領域の下に配置されている、トレンチと、
トレンチの内壁の中間領域に配置されている絶縁カラー（Isolationskragen）と、
トレンチの下部領域に配置されている誘電層と、
トレンチの下部領域および中間領域に配置されている導電性トレンチ充填部と、
トレンチの内壁のトレンチの上部領域、および、導電性トレンチ充填部の上に配置された、エピタキシャル成長層と、導電性トレンチ充填部とエピタキシャル成長層との間に配置されたバリア層とを備えたメモリーセルによって、上記目的を達成する。
導電性トレンチ充填部とエピタキシャル成長層との間に配置されたバリア層の利点は、このバリア層が、導電性トレンチ充填部に存在するドーピング剤または金属およびその他の物質に対する拡散障壁として機能することにある。このバリア層は、トレンチキャパシタに蓄積されている電荷ではなく、物質のための障壁となるように、形成されていることが有利である。
本発明に係る配置の有利な改良点は、エピタキシャル成長層の上方のトレンチの上部領域に配置される内部開口部を有する第２誘電層が設けられていることにある。この第２誘電層の利点は、該第２誘電層によって、ワード線から、垂直トランジスタのゲート電極へのゲート端子を自己整合的に形成できるという点にある。また、この第２誘電層は、ワード線に接続する際に、ゲート電極のエッチングを行いやすくする（Freiaetzung）ためのマスクとして用いられる。これにより、極めてわずかな位置合わせ誤差（Justagetoleranzen）が厳守され、小型化プロセスをさらに促進できるという利点がもたらされる。
他の利点は、既存の領域を有効に活用するために、接触部よりも幅広く、ワード線よりも幅広く、トレンチを形成できる点にある。なぜなら、エッチングプロセスによって、第２誘電層内の内部開口部のエッチングを自動的に行いやすくなるからである。したがって、安全性の限界（Sicherheitsvorhalte）を一層低減し、また、よりスペースを縮小してワード線を配置できる。
さらに、上記した目的は、以下の工程を有するメモリーセルの製造方法によって達成する。すなわち、上記メモリーセルの製造方法は、
下部領域、中間領域、上部領域および内壁を備えたトレンチを、基板に形成する工程と、
次に、トレンチの内壁の中間領域に絶縁カラーを形成する工程と、
少なくともトレンチの下部領域に、誘電層を形成する工程と、
トレンチの下部領域に位置する誘電層、および、トレンチの中間領域に位置する絶縁カラーの少なくとも一部に、導電性トレンチ充填部を形成する工程と、
導電性トレンチ充填部の上にバリア層を形成する工程と、
トレンチの上部領域にて、トレンチの内壁および導電性トレンチ充填部上に、１つの層をエピタキシャル成長させる工程とを含む。
本発明に係る方法の有利な改良点は、内部開口部を備えた第２誘電層を、トレンチの上部領域に位置するエピタキシャル成長層の上方に形成することにある。この内部開口部を備えた第２誘電層の利点は、該第２誘電層を用いて、ワード線から垂直トランジスタのゲート電極へ、ゲート端子を自己整合的に形成できるという点にある。
他の有効な方法の工程では、層のエピタキシャル成長の間に、バリア層は、側面、すなわちトレンチの内壁から成長する。その際、エピタキシャル成長層がバリア層の上でスライドできるので、該エピタキシャル成長層における機械的応力（Mechanische Spannungen）は低減される。
本発明の他の有効な形態では、このエピタキシャル成長層に圧締め（Schliessfuge）を有し、該圧締めは、９００℃〜１２００℃の温度での熱工程によってアニーリングされて形成される。あるいは、上記アニーリング工程は、圧力１０-5〜１０-10５００℃）の超高真空（Ultra hoch Vakuum）（ＵＨＶ）状態で実施してもよい。この熱アニーリング工程は、リフロー工程とも称され、一方では、エピタキシャル成長層の機械的応力の低減し、他方では圧締めのアニーリングを行う。
本発明に係る方法の他の有効な例は、第２トレンチをエピタキシャル成長層内に形成し、第２トレンチの側壁に誘電層を形成する点にある。この構成では、誘電層はゲート酸化物である。このゲート酸化物をエピタキシャル成長層の上に形成し、トランジスタのチャネルをゲート電極から絶縁することが、有効である。
方法の１変形例では、第２トレンチをバリア層まで形成する。
方法の他の変形例では、バリア層上の第２トレンチ内に、トレンチ底面絶縁部を形成する。
さらに、絶縁トレンチがメモリーセルと隣接メモリーセルとを取り囲み、メモリーセルと隣接メモリーセルとの間に、ドープされた活性領域が形成されるように、絶縁トレンチが配置されていることが有効である。この構成によって、隣接する２つのメモリーセルを、後にビット線接触部が形成される活性領域に接続する。
さらに、垂直トランジスタのチャネル領域が、ＳＯＩトランジスタ（Silicon On Insulator）を用いた場合と同様に、絶縁されていないことが有効である。バルク端子（Bulk-Anschluss）によって、垂直トランジスタの制御動作が改良され、該垂直トランジスタを適切なゲート電圧によって再び遮断状態にできる。さらに、絶縁トレンチが、メモリーセルと隣接メモリーセルとを残りのメモリーセルから絶縁することによって、漏れ電流が低減される。
本発明の他の有効な設計では、エピタキシャル成長層は、導電性トレンチ充填部に接続された他のドープ領域と、活性領域に接続された上部ドープ領域とを備えている。これらのドープ領域は、垂直トランジスタのソース領域とドレイン領域とを形成する。
本発明の他の有効な実施形態では、ビット線は活性領域の上に延び、該活性領域に接触している。この場合、このビット線には、絶縁トレンチの上に延びている部分と、活性領域に接触して該活性領域上に延びている部分とがある。この配置のゆえに、ビット線の線容量（Leitungskapazitaet）は少ない。このことは、メモリーセルからの読み出しの際には特に有効である。なぜなら、メモリーセルに蓄積された電荷が、ビット線の電荷に置き換えられ、センスアンプに信号を発生させるためには、読み出しに際して、ビット線容量とメモリーセル容量との比はできるだけ小さい方がよいためである。さらに、ビット線は、抵抗の低い物質によって形成されるので、メモリーセルは高速で駆動する（schnell）。
本発明の他の有効な実施形態では、ビット線は誘電封止部で封止されている。この誘電封止部は、ゲート端子用にコンタクトホールをエッチングしている間、自己整合されたエッチングマスクとして用いられるので、メモリーセルの位置合わせ誤差が改善される。
本発明の他の有効な改良点は、ゲート電極が第３誘電層上に配置されるとともに、少なくとも第２誘電層の内部開口部まで達している点にある。さらに、ゲート端子が、ゲート電極上に配置されるとともに、第２誘電層の内部開口部およびガラス層（ここでは、ドープされた硼素‐リン‐ケイ酸塩ガラスであってもよい）を経て、ガラス層上に配置されてもよいワード線まで延びている点にある。この構成によって、ゲート電極は、第２誘電層の内部開口部を経てワード線に、確実に接続される。さらに、ゲート端子を自己整合的に形成できることが有効である。
本発明の他の有効な改良点は、ワード線がビット線の上方に延びている点にある。この構成により、ビット線とワード線との間の結合容量を低減できる。これにより、メモリーセルからの読み出しの際にワード線からビット線へのクロストークが確実に低減される。さらに、ビット線の全容量が低減されるので、メモリーセルの速度が上昇し、読み出しの信頼性が向上する。
本発明の他の有効な改良点は、回路周辺部が、ゲート電極を有するトランジスタを備え、このゲート電極を、１つのプロセス工程にてビット線とともに形成するという点にある。メモリーセルアレイ用のアドレス指定論理を含んだ回路周辺部における製造工程と、メモリーセルアレイ内の層および構造のための製造工程とを組み合わせることによって、メモリーの製造コストを低減できる。したがって、１つの工程で、回路周辺部のトランジスタのゲート電極を、メモリーセルアレイのビット線とともに製造することが、非常に効果的である。
また、他の有効なメモリーセルでは、上記トレンチの横に、他のトレンチがほぼ六角形の形状に配置されている。この配置の利点は、使用可能な表面を最適に利用できる点にある。なぜなら、トレンチを六角形に配置することによって、２次元配置にて最大の実装密度となるからである。それゆえ、各トレンチは、最近接のトレンチから等しい距離となるように配置される。
本発明の他の有効な形態を、各従属請求項に示す。
次に、本発明を、実施形態および図面に基づいて詳述する。図１は、トレンチキャパシタを示す図である。図２、３，４，５および６は、図１から続く、メモリーセルの製造工程を示す図である。図２ａ、３ａ、４ａ、５ａおよび６ａは、図１から続く、メモリーセルの製造工程を示す図である。図３ｂおよび４ｂは、図２から続く、メモリーセルの製造工程を示す図である。図３ｃ、３ｄ、３ｅ、３ｆおよび３ｇは、図２から続く、メモリーセルの製造工程を示す図である。図７、８および９は、それぞれ、図６から続く、メモリーセルの製造工程を示す図である。図１０および１１は、図７から続くメモリーセルの製造工程の第２変形例を示す図である。図１２および図１３は、図７から続くメモリーセルの製造工程を伴う他の変形例である。図１４〜図２０は、それぞれ、図９、１１、または、１３に続く、トレンチキャパシタの製造工程を示す図である。図２１は、トレンチの配置を示す平面図である。図２２は、活性領域の配置を示す平面図である。図２３は、ビット線の配置を示す平面図である。図２４は、メモリーセルの配置を示す平面図である。図２５は、ビット線の他の配置を示す平面図である。図２６は、メモリーセルの配置を示す平面図である。図２７は、ワード線の配置を示す平面図である。これらの図面の同一の参照符号は、同じまたは機能的に同じ構成要素である。
図１に、基板２にトレンチ３が形成されているメモリーセル１を示す。本実施例では、基板２は、硼素、リン、または、砒素がドープされたシリコンからなる。トレンチ３には、下部領域４、中間領域５、および、上部領域６が備えられている。さらに、トレンチ３は内壁７を備えている。トレンチ３の中間領域５と上部領域６とには、内壁７に、絶縁カラー８が配置されている。この絶縁カラー８は、通常、酸化ケイ素からなる。さらに、基板２上には、トレンチ３をエッチングするためにエッチングマスクとして機能する硬質マスク５０が位置している。この硬質マスク５０は、例えば、窒化ケイ素で形成されている。トレンチ３の内壁７は、トレンチ３の下部領域４にて、誘電層９によって形成されている。さらに、この誘電層９は、任意で、絶縁カラー８の上または下にある中間領域５および上部領域６、つまりトレンチの内壁７上に位置していてもよい。また、トレンチ３は、導電性トレンチ充填部１０で充填されている。この導電性トレンチ充填部１０は、例えば、ドープされたシリコン、金属ケイ化物、金属窒化物、または、チタン、タンタル、タングステン、コバルト、ニッケル、および、モリブデンの各元素を含んでいてもよい金属、からなる。導電性トレンチ充填部１０は、内部キャパシタ電極として機能し、外部の基板２は、外部キャパシタ電極として機能する。また、キャパシタ誘電体は、誘電層９によって形成される。
図１のメモリーセルを形成するための製造方法には、基板２上への硬質マスク５０の蒸着が含まれる。この硬質マスク５０は、通常、窒化ケイ素で形成されている。この硬質マスク５０を製造するために、例えば、ＬＰＣＶＤ（低圧化学蒸着）法を用いる。次に、硬質マスク５０を、フォトリソグラフィーおよびエッチングによってパターン化され、トレンチ３をエッチングするためのエッチングマスクとして用いられる。トレンチ３のエッチング後に、トレンチ３を、誘電層９で覆う。この誘電層９は、通常、酸化ケイ素、窒化ケイ素、または、熱法およびＣＶＤ法によって形成される酸窒化物からなる。製造方法の次の工程では、絶縁カラー８は、トレンチ３の中間領域５および上部領域６に形成される。
通常、基板２は、単結晶シリコンによって形成されている。絶縁カラー８は、例えばＣＶＤプロセスによって形成される酸化ケイ素によって形成されている。本実施例では、導電性トレンチ充填部１０は、高ドープされたポリシリコンからなり、同様に、ＣＶＤプロセスによってトレンチに充填される。
図２に示されるように、導電性トレンチ充填部１０および絶縁カラー８を陥没させることによって、該導電性トレンチ充填部１０および絶縁カラー８がトレンチ３の上部領域６から除かれている。実施例に示したように、任意ではあるが、誘電層９は、初め、トレンチ３の上部領域６に残っている。なぜなら、導電性トレンチ充填部１０および絶縁カラー８を陥没した形状にする陥没プロセスは、窒化物を含んだ誘電層９に対して選択的に行われるからである。この陥没プロセスを、エッチバック法を用いて実施する。
図３に示されるように、次の工程では、任意に設けられた誘電層９を、トレンチ３の上部領域６から取り除く。製造方法のこの工程によって、基板２が、トレンチ３の上部領域６の内壁７に露出する。
図４に示されるように、導電性トレンチ充填部１０および絶縁カラー８をトレンチ３の上部領域６および中間領域５から部分的に取り除く過程の他の陥没プロセスを、任意に、全てまたは部分的に実施する。導電性トレンチ充填部１０および絶縁カラー８を、誘電層９に対して選択的に取り除くので、導電層９が、もしあれば、同様に、上部領域６および中間領域５のトレンチの内壁７に残しておく。続いて、バリア層６０を、導電性トレンチ充填部１０の上に形成する。このバリア層６０により、導電性トレンチ充填部１０から、後に成長するエピタキシャル層１１への転位が生じないという利点が得られる。転位が生じると、メモリーセルの選択トランジスタが遮断されず、かなりの量の漏れ電流が選択トランジスタを介して流れて、短時間でメモリーキャパシタを放電してしまう。このバリア層６０は、例えば窒化物または酸化物を含んだ物質によって形成される。この方法の変形例では、導電性トレンチ充填部１０の上に、熱窒化物、熱酸化物、または、熱酸窒化物を形成する。本変形例では、この配置を、例えば、プロセス室において、６００〜１０００℃の温度範囲で約３０分間、窒素雰囲気またはアンモニア含有雰囲気にさらして、熱窒化物を形成する。この工程にて、熱によって成長した厚さ０．５〜２ｎｍの窒化ケイ素が、バリア層６０となる。さらに、このバリア層６０は、ドーピング剤や、金属、導電性トレンチ充填部１０に含まれている不純物の拡散障壁として機能するという利点を備えている。
バリア層６０用の他の物質として、ケイ化チタン、ケイ化コバルト、ケイ化タングステン等のケイ化物と、タングステン、窒化タングステン、窒化チタン等の金属および金属化合物とが適している。これらの物質を用いて、同様に、選択的エピタキシャルプロセスを行ってもよい。この場合、窒化タングステンまたは窒化チタンの上に、選択的なエピタキシャル成長が行われるのではなく、側面、すなわちトレンチ３のトレンチ内壁７から成長する。
ケイ化物層からのバリア層６０の形成は、ＣＶＤ（化学的蒸着）法またはＰＶＤ（物理的蒸着＝スパッタ）法によって、例えばチタンまたはタングステンからなる厚さ１０〜４０ｎｍの金属層を形成することによって行われる。続いて、ケイ化工程は、窒素含有雰囲気中にて、約７００℃の温度で１０〜６０秒間行われる。この工程にて、蒸着された金属層は、その下に配置されたシリコンと反応してケイ化物を形成する。化合することなく残った金属は、例えば酸化ケイ素または窒化ケイ素からなる層の上に残る。続いて、この金属は、Ｈ２Ｏ／ＮＨ４ＯＨ／Ｈ２Ｏ２を５／１／１の比で、約６５℃（Ｈｏｔ Ｈｕａｎｇ Ａ）で用いた洗浄工程で、取り除かれる。その後、窒素含有雰囲気中、温度約８５０℃でのさらなる熱工程を、任意に実施して、ケイ化物層の導電率を改善してもよい。続く洗浄工程は、粒子および不純物を除去するために、Ｈｕａｎｇ Ａ Ｂ（ＳＣ１／ＳＣ２）を用いて行える。
上記バリア層は、例えばドーピングによって形成してもよい。導電性トレンチ充填部１０が例えば多結晶シリコンからなる場合、ドーピング剤として、窒素、タングステン、または、炭素を導電性トレンチ充填部に導入し、バリア層６０を形成する。また、ドーピングは、例えば、プラズマドーピングまたはイオン注入によって、１ｋｅＶよりも小さい加速度エネルギーで行ってもよい。この手法は、非常に平坦なドーピング領域を形成するために、超低エネルギー（ＵＬＥ）イオン注入を行うことに相当する。
図５に示すように、エピタキシャル工程では、エピタキシャル成長層１１が、トレンチ３の上部領域５および中間領域６に成長する。この場合、エピタキシャル成長シリコンは、すでに存在するシリコン上に成長する。導電性トレンチ充填部１０がバリア層６０によって覆われているので、エピタキシャル成長シリコンは、トレンチ３の内壁７から横方向に円を描くように成長する。その際、エピタキシャル成長シリコン層の異なる成長前面（Wachstumssfronten）が互いに出会う所では、圧締め６１が形成される。また、成長プロセスの前には、水素既焼成（Wasserstoff-Prebake）を、約９００℃、約２０トールで行ってもよい。この場合、シリコン層の表面を洗浄して、例えば、酸化ケイ素を除去する。このエピタキシャル層は、例えば、前駆体ガスＳｉＨ２Ｃｌ２／ＨＣｌ／Ｈ２を、流量１８０ｓｃｃｍ／１２０ｓｃｃｍ／１０ｓｌｍ、圧力１５トールで用いて、９００℃にて、成長させることができる。
また、エッジの周りの機械的応力を低減するために、エピタキシャル層が成長する際に、リフロー工程を利用する。リフロープロセスは、例えば、温度９００℃〜１１００℃（好ましくは１０５０℃）およびＨ２ガスの流れを１５ｓｌｍとして、１０〜６０秒間、水素雰囲気下のプロセス室で実施する。
エピタキシャル層は、任意で、ＵＨＶ状態で、前駆体としてシランまたはＳｉ２Ｈ６を用いて、約５００℃で成長させてもよい。このとき、１０-3〜１０-7トールの圧力が適しており、１０-5トールの圧力であることが好ましい。これに応じて、アニーリング工程（リフロー）を、ＵＨＶ状態にて約１０-9トールで行える。また、温度バジェット（Temperaturbudget）をより少なくするためには、約５００℃の低温を用いることが有効である。これによって、トレンチキャパシタにて、誘電率の高いキャパシタ誘電体を使用できる。このリフローによって、エピタキシャル成長層の単結晶構造を維持しながら、エピタキシャル成長層を供給（Verfliessen）できる。
シリコン層をエピタキシャル成長させて、エピタキシャル成長シリコン層のアニーリング（リフロー）を行うためのプロセス工程は、所望する回数を任意に繰り返して行える。これにより、所望の厚さのエピタキシャル成長シリコン層を、厚締めなしに製造できる。
エピタキシャル成長層１１によってトレンチ３の上部領域６を充填するために、トレンチの直径の半分の厚さのエピタキシャル層が必要である。したがって、トレンチ３の断面に応じた、１０〜１００ｎｍの厚さの選択的成長シリコンエピタキシャル層が必要である。上述した成長プロセスによって、厚締め６１が形成されずに、単結晶シリコンブロックが導電性トレンチ充填部１０上に設けられる。このブロックは、切れ目なく、転位のない状態で（versetzungsfrei）、トレンチ３の内壁７を介して基板２に接続している。その後、このシリコンブロックに、垂直トランジスタを製造する。
図６に、導電性トレンチ充填部１０上のバリア層６０を示す。このバリア層６０上には、エピタキシャル成長した単結晶シリコンブロック１１が配置されている。
また、図２ａに、導電性トレンチ充填部１０だけを陥没させ、絶縁カラー８をそのままとした、方法の変形例を示す。
また、図３ａに、絶縁トレンチを部分的に薄くしたものを示す。絶縁カラーの厚さが約４０ナノメートルである場合、そのうちの約３０ｎｍを、例えばウェット化学エッチング（nasschemischen Aetzung）によって除去する。図４ａを参照すれば、例えば図４に関連付けて説明したように、導電性トレンチ充填部１０を再び陥没した状態にして、バリア層６０が形成される。また、絶縁カラー８を均一にエッチングし、トレンチ３の内壁７が部分的に露出する。絶縁カラー８は、薄くなった状態で、バリア層６０の上に部分的に残る。
続いて、図５ａを参照すれば、図５に関連付けて記載したように、エピタキシャル成長層１１が形成される。
次に、図６ａを参照すれば、図６に関する記載に従って行われる陥没プロセスが実施される。
また、図２ａから続く方法の他の変形例を、図３ｂに示す。絶縁カラー８は、初めにトレンチ３内に完全に残っており、導電性トレンチ充填部１０はより深く陥没している。その後、バリア層６０の全面を蒸着し、レジスト充填部６４をトレンチ内に充填し、陥没させる。
図４ｂを参照すれば、バリア層は、硬質マスク５０の表面から取り除かれ、トレンチ３内の、バリア層６０がレジスト充填部６４によってエッチングから保護されている所に残る。次に、絶縁カラー８をトレンチ３の側壁７から取り除く。この場合、バリア層の断面を、Ｕ型またはグラス型に形成する。続いて、図５に従って、それに続く方法の工程を実施する。
図３ｃに示す方法の他の変形例では、絶縁トレンチの形成後にのみ、誘電層を形成する。続いて、トレンチ３の上部領域６に陥没する導電性トレンチ充填部で、トレンチ３が充填される。
続いて、図３ｄによれば、誘電層９は、上部領域６にて選択的に、例えばウェット化学エッチングによって、絶縁カラー８から取り除かれる。
図３ｅによれば、導電性トレンチ充填部１０を再び陥没させ、次にバリア層６０が形成される。
図３ｆによれば、上部領域６から絶縁カラー８が取り除かれ、トレンチ３の内壁７が露出される。
図３ｇに、誘電層９を絶縁カラーから除去した図を示す。この除去は、例えばウェット化学エッチングによって行われる。
図３ｆから続く、方法の他の変形例を、図３ｈに示す。トレンチ３内にレジスト充填部６４で満たし、エッチバックする。続いて、レジスト充填部６４によって保護されていない誘電層９の部分を取り除き、続いて、レジスト充填部６４を取り除く。
次に、関連する説明に加えて、図４〜２０に係る各方法の工程が実行される。
図７を参照すれば、第２誘電層１２が蒸着される。この第２誘電層１２は、例えばＣＶＤプロセスによって形成された窒化ケイ素層である。第２誘電層１２は、例えば均一に蒸着されている。
図８では、異方性窒化ケイ素のエッチングを行うことによって、第２誘電層１２が、硬質マスク５０によって除去され、側端板（Randsteg）（スペーサー）として少なくともトレンチ３の上部領域６に残される。また、第２誘電層１２は、内部開口部１３を備えている。次に、第２誘電層１２をエッチングマスクとして使用する間、シリコンエッチングを実施する。シリコンエッチングを行うことによって、エピタキシャル成長層１１に第２トレンチ６３をエッチングする。そして、注入を行うことによって、下部ドープ領域１８および上部ドープ領域１９が導入される。続いて、第３誘電層１４をエピタキシャル成長層１１上に、かつ、第２トレンチ６３内に形成する。このことは、例えば、熱酸化によって実施できる。第３誘電層１４は、後に、ゲート酸化物として機能する。
さらに、図９に、下部ドープ領域１８および上部ドープ領域１９を示す。下部ドープ領域１８および上部ドープ領域１９の注入を行った後、熱工程を行うことによって、下部ドープ領域１８および上部ドープ領域１９を活性化できる。次に、ゲート電極２３を基板表面に形成する。このゲート電極２３は、通常、高ドープされた多結晶シリコンである。続くＣＭＰプロセス（化学的機械研磨）では、ゲート電極２３を基板の表面から取り除き、少なくとも第３電極層１４上のトレンチ３に残す。
図１０に、図７から続くプロセス変形例を示す。初めに、異方性窒化ケイ素のエッチングを行うことによって、第２誘電層１２を硬質マスク５０から取り除き、トレンチ３の上部領域６に少なくとも側端板として残す。この第２誘電層は、内部開口部１３を有している。ここでは、図８とは逆に、続く、エピタキシャル成長層１１のエッチングは、形成された第２トレンチ６３がバリア層６０まで延びるように行われる。続いて、下部ドープ領域１８および上部ドープ領域１９を形成するための注入を同様に行う。さらに、第３誘電層１４をゲート酸化物として形成する。次に、ゲート電極２３を上述した方法工程によって形成する。
図１２に、図１０から続くプロセスの他の変形例を示す。この場合、トレンチ底面絶縁部６２を、さらに第２トレンチ６３に形成する。このトレンチ底面絶縁部６２を形成することにより、続いて導入されるゲート電極２３が導電性トレンチ充填部１０から絶縁されるという利点がある。トレンチ底面絶縁部６２を形成するために、例えば、均一な酸化層を蒸着することによって、第２トレンチ６３に酸化ケイ素を充填する。続いて、ＣＭＰプロセスによって、酸化ケイ素層を硬質マスク５０の表面から取り除き、陥没プロセスによって、酸化ケイ素を第２トレンチ６３に陥没させる。これにより、トレンチ底面絶縁部６２が形成される。
図１３を参照すれば、ゲート電極２３は、上述の方法に従って製造される。
図１４を参照すれば、マスク５３が基板上に蒸着されて、パターン化されることにより、下方構造の部分が露出される。ここで、マスク５３は、形成される活性領域１７を覆い、後に絶縁トレンチ１５が形成される表面領域が露出するように、配置される。特に、マスク５３の開口部は、第２誘電層１２が少なくとも部分的に露出するように、選択されることが有効である。これにより、第２誘電層１２の側面間隔板（Abstandssteges）の幅を、位置合わせ誤差として利用できるという利点が得られる。活性領域を形成するための他の位置合わせ誤差を、内部開口部１３をあらかじめ平坦化される物質で充填することによって達成される。マスク５３とともに薄い被覆層を開口した後、続いて、窒化物のエッチングを、平坦化される物質に対して選択的に行う。平坦化される物質としては、例えば反射防止層（ＡＲＣ）が適している。これにより、トレンチ３の断面全体を、位置合わせ誤差として利用できる。
図１５を参照すれば、絶縁トレンチを形成するための第１エッチング工程が行われている。
図１６を参照すれば、絶縁トレンチを形成するための第２エッチング工程が行われている。このエッチング工程は、第２誘電層１２（この場合、窒化ケイ素で形成されている）の物質に対して選択的に実施される。この方法によって、互いに隣接するトレンチ間で、自己整合的に絶縁トレンチ１５を確実に形成できる。
図１７を参照すれば、続くプロセスでは、マスク５３が基板表面から取り除かれ、また平坦化される物質が任意に開口部１３から取り除かれている。また、開口された絶縁トレンチが熱酸化され、続いて、酸化物（例えばＨＤＰ酸化物（高密度プラズマ酸化物））が蒸着される。この酸化物は、絶縁トレンチ１５を形成し、第２誘電層１２の内部開口部１３に酸化物充填部５４を形成する。次に、ＣＭＰプロセスによって基板表面を平坦化し、硬質マスク５０を基板表面から除去する。
図１８を参照すれば、第２誘電層１２が陥没している。この工程では、硬質マスク５０および第２誘電層１２が、高温のリン酸によって選択的にエッチングされる窒化ケイ素を含んでいるので、硬質マスクの除去を同様に行うことができる。次いで、続いて行われる活性領域１７の注入の際に、スクリーン酸化物（Streuoxid）として機能する犠牲酸化層（Opferoxideschicht）を、熱処理によって成長させる。気相ドーピング、プラズマドーピング（ＰＬＡＤ）またはプラズマイオン浸漬注入（Plasma-Ionen-Immersions-Implantation）（ＰＩＩＩ）によるドーピングが同様に可能である。ドーピングを行った後、この犠牲酸化物を除去し、熱酸化物を成長させて、フッ化水素酸で除去することにより、活性領域１７の表面を任意に洗浄できる。
図１９を参照すれば、ビット線２０が基板表面に形成されており、ビット線２０が、絶縁トレンチ１５上に部分的に、かつ、活性領域１７上に部分的に延びている。ビット線２０は、活性領域１７および上部ドープ領域１９に接続されている。続いて、ビット線２０の周りに誘電封止部２１を形成することによって、ビット線２０を絶縁する。さらに、通常、高ドープされたケイ酸塩ガラスからなるガラス層２２を、基板２上に形成する。ガラス層２２の形成前に、任意に、基板に対する拡散障壁として機能する窒化物を含んだＣＶＤ層を蒸着してもよい。このガラス層２２は、高ドープされたケイ酸塩ガラスが温度約４００〜５００℃で液状になる（fliessfaehig）ので、平坦化に用いられる。
図２０を参照すれば、フォトリソグラフィー工程によって、ワード線をエッチングするためのマスクと、ゲート端子用のコンタクトホールとがパターン化されている。続くエッチングプロセスは、マスクによって覆われていない領域にて、ドープされたケイ酸塩ガラスをエッチングする。このエッチングプロセスは、窒化ケイ素に対して選択的に行われる。これにより、ゲート端子２８は、ビット線２１間に自己整合的に形成され、第２誘電層１２の内部開口部は自動的に露出される。この工程の間、ゲート電極２３は露出されている。また、ゲート電極２３は、導電物質２８を用いて、ワード線２４に接続される。
図２１に、メモリートレンチの六角形配置（hexagonale Anordnung）およびトレンチ３を示す。リソグラフィー露光の像エラー（Abbildungsfehler）が低減されるので、この六角形配置は特に有効である。
図２２には、活性領域を形成するためのマスクが示されており、活性領域１７に印が付けられている（markiert）。
図２３に、ビット線の第１の方向（Verlauf）を示す。このビット線２０は、残りのビット線に対して並行に延びている。
図２４に、部材の状態をよりよく示すために、種々の重ね合わせで、図２１、２２、および、２３の組み合わせを示す。ここでは、活性領域１７によって２つのトレンチを接続し、ビット線２０は、活性領域１７上に部分的に、また、絶縁トレンチ１５上に部分的に延びている。
図２５に、ビット線の配置の他の実施例を示す。ビット線２０は、ジグザグパターンにて配置されている。
図２６に、図２１、２２、および、２５の組み合わせを示す。トレンチ３は、活性領域１７とともに隣接するトレンチに接続されており、絶縁トレンチ１５によって取り囲まれている。さらに、ビット線２０の方向は、同様に、活性領域１７上および絶縁トレンチ１５上に部分的に延びている。さらに、図２４に、活性領域１７を長手方向に切断する切断線Ａを示す。
図２７にワード線の方向を示す。
本発明の利点は、垂直トランジスタ上のトレンチ３に、内部開口部１３を用いた（mit）窒化ケイ素カバーを製造する点にある。その位置をより明確にするために、図２４および２６は、それぞれ、例えば複数のトレンチの内部開口部１３を示す。ビット線は、誘電封止部２１によって封止されているので、例えば、ビット線間および内部開口部１３を介して、ゲート端子２８を形成する際に、ゲート電極２３との接触部を自己整合的に形成できる。さらに、本発明によれば、トレンチ３は、ワード線とビット線との交差点の下に配置されるのではなく、該交差点に対してわずかにずれていることが、有効である。
本発明に係る方法の特別な利点は、自己整合的なゲート端子製造工程によって実現できる高い重ね合わせ誤差を含んでいる点にある。これによって、ワード線をゲート電極に接続できる。
本発明の他の利点は、内部開口部１３が上方から自己整合的に開口され、ゲート端子２８と自己整合的に接触する点にある。これによって、最小構造幅よりも大きな直径を有するトレンチを実施できるので、トレンチの容量が増加する。
本発明による方法の他の利点は、ゲート酸化物がトレンチ３から成長するのではなく、第２トレンチ６３内のエピタキシャル成長層１１上に形成されるという点にある。本発明に係る方法の他の利点は、上部ドープ領域１９を活性領域１７に接続する点にある。さらに、ビット線２０は活性領域１７上に延びており、該活性領域１７に接続される。
本発明に係る方法の他の利点は、ビット線が絶縁封止部によって取り囲まれている点にある。ここで、窒化ケイ素からなる誘電封止部２１を形成することが、特に有効である。なぜなら、この窒化ケイ素を、続く酸化パターン化の際に、エッチングマスクとして使用できるからである。
本発明に係る方法の他の利点は、ワード線２４をビット線２０上に形成する点にある。これにより、ワード線とビット線との間の結合容量を低く保ち、同様に、ビット線の全容量を小さくなる。その結果、メモリーセルの信頼性のある読み出しを可能にする。
さらに、メモリートレンチ３を六角形の配置で設けることが有効である。これによって、基板表面を最適に利用し、トレンチキャパシタの容量を高めることができる。
任意に、トレンチキャパシタの逆電極として埋設板（vergrabene Platte(Burried Plate)）を設けることができる。さらに、例えばトレンチキャパシタの形成の際に、ドープ物質で満たされたトレンチ３から基板にドーピング剤を拡散する。さらに、隣接するトレンチキャパシタの埋設板に接続する埋設穴（vergrabene Wanne）（埋設層(Burried Layer)）を配置できる。
トレンチキャパシタを示す図である。 図１から続く、メモリーセルの製造工程を示す図である。 図１から続く、メモリーセルの製造工程を示す図である。 図１から続く、メモリーセルの製造工程を示す図である。 図１から続く、メモリーセルの製造工程を示す図である。 図２から続く、メモリーセルの製造工程を示す図である。 図２から続く、メモリーセルの製造工程を示す図である。 図２から続く、メモリーセルの製造工程を示す図である。 図２から続く、メモリーセルの製造工程を示す図である。 図２から続く、メモリーセルの製造工程を示す図である。 図２から続く、メモリーセルの製造工程を示す図である。 図３ｆから続く、方法の他の変形例を示す図である。 図１から続く、メモリーセルの製造工程を示す図である。 図１から続く、メモリーセルの製造工程を示す図である。 図２から続く、メモリーセルの製造工程を示す図である。 図１から続く、メモリーセルの製造工程を示す図である。 図１から続く、メモリーセルの製造工程を示す図である。 図１から続く、メモリーセルの製造工程を示す図である。 図１から続く、メモリーセルの製造工程を示す図である。 図６から続く、メモリーセルの製造工程を示す図である。 図６から続く、メモリーセルの製造工程を示す図である。 図６から続く、メモリーセルの製造工程を示す図である。 図７から続く、メモリーセルの製造工程の第２変形例を示す図である。 図７から続く、メモリーセルの製造工程の第２変形例を示す図である。 図７から続く、メモリーセルの製造工程を伴う他の変形例である。 図７から続く、メモリーセルの製造工程を伴う他の変形例である。 図９、１１、または、１３に続く、トレンチキャパシタの製造工程を示す図である。 図９、１１、または、１３に続く、トレンチキャパシタの製造工程を示す図である。 図９、１１、または、１３に続く、トレンチキャパシタの製造工程を示す図である。 図９、１１、または、１３に続く、トレンチキャパシタの製造工程を示す図である。 図９、１１、または、１３に続く、トレンチキャパシタの製造工程を示す図である。 図９、１１、または、１３に続く、トレンチキャパシタの製造工程を示す図である。 図９、１１、または、１３に続く、トレンチキャパシタの製造工程を示す図である。 トレンチの配置を示す平面図である。 活性領域の配置を示す平面図である。 ビット線の配置を示す平面図である。 メモリーセルの配置を示す平面図である。 ビット線の他の配置を示す平面図である。 メモリーセルの配置を示す平面図である。 ワード線の配置を示す平面図である。
符号の説明
１ メモリーセル
２ 基板
３ トレンチ
４ 下部領域
５ 中間領域
６ 上部領域
７ 内壁
８ 絶縁カラー
９ 誘電層
１０ 導電性トレンチ充填部
１１ エピタキシャル成長層
１２ 第２誘電層
１３ 内部開口部
１４ 第３誘電層
１５ 絶縁トレンチ
１６ 隣接メモリーセル
１７ 活性領域
１８ 下部ドープ領域
１９ 上部ドープ領域
２０ ビット線
２１ 誘電封止部
２２ ガラス層
２３ ゲート電極
２４ ワード線
２５ 回路周辺部
２６ トランジスタ
２８ ゲート端子
２９ 他のトレンチ
５０ 硬質マスク
５３ マスク
５４ 酸化物充填部
６０ バリア層
６１ 圧締め
６２ トレンチ底面絶縁部
６３ 第２トレンチ
６４ レジスト充填部
Ａ 切断線
Ｂ 他の切断線

Claims (19)

  1. 基板（２）と、
    下部領域（４）、中間領域（５）、上部領域（６）、および内壁（７）を備え、基板（２）に配置されているトレンチ（３）と、
    上記トレンチ（３）の内壁（７）の中間領域（５）に配置されている絶縁カラー（８）と、
    上記トレンチ（３）の下部領域（４）に配置されている誘電層（９）と、
    上記トレンチ（３）の下部領域（４）および中間領域（５）に配置されている導電性トレンチ充填部（１０）と、
    上記トレンチ（３）の内壁（７）におけるトレンチ（３）の上部領域（６）に配置されている、エピタキシャル成長層（１１）と、
    上記導電性トレンチ充填部（１０）とエピタキシャル成長層（１１）との間に、該導電性トレンチ充填部（１０）を完全に覆うように配置されているバリア層（６０）とを備え、
    上記下部領域（４）は中間領域（５）の下に、中間領域（５）は上部領域（６）の下に配置されており、
    上記エピタキシャル成長層（１１）上のトレンチ（３）の上部領域（６）に、内部開口部（１３）を有する第２誘電層（１２）が配置されており、
    上記エピタキシャル成長層（１１）に、側壁を備えた第２トレンチ（６３）が配置されており、
    上記側壁を備えた第２トレンチ（６３）は、バリア層（６０）まで達していることを特徴とする、メモリーセル。
  2. 基板（２）と、
    下部領域（４）、中間領域（５）、上部領域（６）、および内壁（７）を備え、基板（２）に配置されているトレンチ（３）と、
    上記トレンチ（３）の内壁（７）の中間領域（５）に配置されている絶縁カラー（８）と、
    上記トレンチ（３）の下部領域（４）に配置されている誘電層（９）と、
    上記トレンチ（３）の下部領域（４）および中間領域（５）に配置されている導電性トレンチ充填部（１０）と、
    上記トレンチ（３）の内壁（７）におけるトレンチ（３）の上部領域（６）に配置されている、エピタキシャル成長層（１１）と、
    上記導電性トレンチ充填部（１０）とエピタキシャル成長層（１１）との間に、該導電性トレンチ充填部（１０）を完全に覆うように配置されているバリア層（６０）とを備え、
    上記下部領域（４）は中間領域（５）の下に、中間領域（５）は上部領域（６）の下に配置されており、
    上記エピタキシャル成長層（１１）上のトレンチ（３）の上部領域（６）に、内部開口部（１３）を有する第２誘電層（１２）が配置されており、
    上記エピタキシャル成長層（１１）に、側壁を備えた第２トレンチ（６３）が配置されており、
    上記第２トレンチ（６３）のバリア層（６０）上に、トレンチ底面絶縁部（６２）が配置されていることを特徴とする、メモリーセル。
  3. 上記第２トレンチ（６３）のバリア層（６０）上に、トレンチ底面絶縁部（６２）が配置されていることを特徴とする、請求項１に記載のメモリーセル。
  4. 上記第２誘電層（１２）の下のエピタキシャル成長層（１１）上における第２トレンチ（６３）の側壁に、第３誘電層（１４）が配置されていることを特徴とする、請求項１〜３のいずれか１項に記載のメモリーセル。
  5. メモリーセル（１）と隣接メモリーセル（１６）とを取り囲むように絶縁トレンチ（１５）が配置され、
    メモリーセル（１）と隣接メモリーセル（１６）との間にドープされた活性領域（１７）が形成されていることを特徴とする、請求項１〜４のいずれか１項に記載のメモリーセル。
  6. 上記エピタキシャル成長層（１１）は、上記導電性トレンチ充填部（１０）に接続された下部ドープ領域（１８）と、活性領域（１７）に接続された上部ドープ領域（１９）とを備えていることを特徴とする、請求項５に記載のメモリーセル。
  7. 活性領域（１７）の上に延び、該活性領域（１７）に接触しているビット線（２０）を有することを特徴とする、請求項５または６に記載のメモリーセル。
  8. 上記ビット線（２０）は、誘電封止部（２１）によって封止されていることを特徴とする、請求項７に記載のメモリーセル。
  9. 上記第２誘電層（１２）及び上記誘電封止部（２１）の上に、ガラス層（２２）が配置されていることを特徴とする、請求項８に記載のメモリーセル。
  10. 上記第３誘電層（１４）上にゲート電極（２３）が配置され、
    該ゲート電極（２３）は、少なくとも上記第２誘電層（１２）の内部開口部（１３）まで達していることを特徴とする、請求項４〜９のいずれか１項に記載のメモリーセル。
  11. 上記第３誘電層（１４）上にゲート電極（２３）が配置され、
    該ゲート端子（２８）は、第２誘電層（１２）の内部開口部（１３）およびガラス層（２２）を経て、ワード線（２４）まで延びていることを特徴とする、請求項１０に記載のメモリーセル。
  12. 上記ワード線（２４）が、ビット線（２０）の上に延びていることを特徴とする、請求項１１に記載のメモリーセル。
  13. 上記トレンチ（３）は、他のトレンチと並んで六角形の形状に配置されていることを特徴とする、請求項１〜１２のいずれか１項に記載のメモリーセル。
  14. 下部領域（４）、中間領域（５）、上部領域（６）および内壁（７）を備えたトレンチ（３）を、基板（２）に形成する工程と、
    続いて、トレンチ（３）の内壁（７）の中間領域（５）に絶縁カラー（８）を形成する工程と、
    少なくともトレンチ（３）の下部領域（４）に、誘電層（９）を形成する工程と、
    上記トレンチ（３）の下部領域（４）に位置する誘電層（９）、および、トレンチ（３）の中間領域（５）に位置する絶縁カラー（８）の少なくとも一部に、導電性トレンチ充填部（１０）を形成する工程と、
    上記導電性トレンチ充填部（１０）の上に、上記導電性トレンチ充填部を完全に覆うようにバリア層（６０）を形成する工程と、
    上記トレンチ（３）の上部領域（６）にエピタキシャル成長によって１つの層（１１）を形成する工程であって、該層（１１）となる材料のエピタキシャル成長を、トレンチ（３）の内壁（７）から横方向に進行させて、該層（１１）が上記導電性トレンチ充填部（１０）上に形成されたバリア層（６０）の上に位置するように、該層（１１）を形成する工程とを含む、メモリーセルの製造方法。
  15. 上記トレンチ（３）の上部領域（６）に位置するエピタキシャル成長層（１１）上に、内部開口部（１３）を備えた第２誘電層（１２）を形成することを特徴とする、請求項１４に記載の方法。
  16. 上記エピタキシャル成長層（１１）に、上記層（１１）となる材料がトレンチ（３）の内壁（７）から横方向にエピタキシャル成長を進めることによって、異なる成長前面が互いに出会った部分である、温度９００℃〜１２００℃の熱工程によってアニーリングされる圧締めを形成することを特徴とする、請求項１４または１５に記載の方法。
  17. 上記層（１１）に第２トレンチ（６３）を形成し、
    第２誘電層（１２）をエッチングマスクとして使用して、上記第２トレンチ（６３）の側壁に第３誘電層（１４）を形成することを特徴とする、請求項１４〜１６のいずれか１項に記載の方法。
  18. 上記第２トレンチ（６３）の第３誘電層（１４）に、少なくとも第２誘電層（１２）の内部開口部（１３）にまで達するように、ゲート電極（２３）を形成することを特徴とする、請求項１７に記載の方法。
  19. メモリーセル（１）と隣接メモリーセル（１６）とを取り囲むように絶縁トレンチ（１５）を配置し、メモリーセル（１）と隣接メモリーセル（１６）との間にドープされた活性領域（１７）を形成して、上記エピタキシャル成長層（１１）に、上記導電性トレンチ充填部（１０）に接続された下部ドープ領域（１８）と、活性領域（１７）に接続された上部ドープ領域（１９）とを設け、
    活性領域（１７）の上に延び、該活性領域（１７）と接触するビット線（２０）を形成し、
    上記ビット線（２０）を、誘電封止部（２１）によって封止し、
    上記第２誘電層（１２）及び上記誘電封止部（２１）の上に、ガラス層（２２）を形成し、
    上記ガラス層をエッチングして、第２誘電層（１２）の内部開口部（１３）を露出させ、さらに、第２誘電層（１２）を、内部開口部（１３）のエッチングのためのエッチングマスクとして用いて、ゲート電極（２３）を露出させ、
    自己整合的にゲート端子（２８）を形成することを特徴とする、請求項１７に記載の方法。
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