EP1366516A2 - Speicherzelle mit einem graben und verfahren zu ihrer herstellung - Google Patents

Speicherzelle mit einem graben und verfahren zu ihrer herstellung

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Publication number
EP1366516A2
EP1366516A2 EP02714036A EP02714036A EP1366516A2 EP 1366516 A2 EP1366516 A2 EP 1366516A2 EP 02714036 A EP02714036 A EP 02714036A EP 02714036 A EP02714036 A EP 02714036A EP 1366516 A2 EP1366516 A2 EP 1366516A2
Authority
EP
European Patent Office
Prior art keywords
trench
layer
memory cell
region
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP02714036A
Other languages
English (en)
French (fr)
Inventor
Martin Schrems
Rolf Weis
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1366516A2 publication Critical patent/EP1366516A2/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Definitions

  • the present invention relates to a memory cell with a trench formed in a substrate.
  • the trench is suitable for arranging a trench capacitor and a vertical selection transistor above the trench capacitor in the trench.
  • Memory components such as DRAMs (Dynamic Random Access Memories), consist of a cell array and a control periphery, with individual memory cells being arranged in the cell array.
  • DRAMs Dynamic Random Access Memories
  • a DRAM chip contains a matrix of memory cells, which are arranged in the form of rows and columns and are driven by word lines and bit lines. The reading out of data from the memory cells or the writing of data into the memory cells is accomplished by activating suitable word lines and bit lines.
  • a DRAM memory cell usually contains a transistor connected to a capacitor.
  • the transistor consists, among other things, of two diffusion regions which are separated from one another by a channel which is controlled by a gate. Depending on the direction of the current flow, one diffusion region is referred to as the drain region and the other diffusion region is referred to as the source region.
  • One of the diffusion regions is connected to a bit line, the other diffusion region to the capacitor and the gate to a word line.
  • the transistor is controlled so that a
  • the selection transistor can be formed as a vertical transistor in a trench above a trench capacitor.
  • a generic memory cell with a trench capacitor and a vertical transistor is known from US 5,744,386. Further explanations regarding trench capacitors or transistors are described in US Pat. No. 5,208,657.
  • a memory cell with: a substrate; a trench which has a lower region, a middle region, an upper region and an inner wall and is arranged in the substrate, the lower region being arranged below the middle region and the middle region below the upper region;
  • an insulation collar which is arranged in the central region on the inner wall of the trench;
  • a dielectric layer arranged in the lower region of the trench;
  • a conductive trench filling which is arranged the lower region and the central region of the trench;
  • an epitaxially grown layer which is arranged in the upper region of the trench on the inner wall of the trench and on the conductive trench filling, a barrier layer being arranged between the conductive trench filling and the epitaxially grown layer.
  • the advantage of the barrier layer which is arranged between the conductive trench filling and the epitaxially grown layer, is its effect as a diffusion barrier against dopants or metals and other materials that are present in the conductive trench filling.
  • the barrier layer is advantageously designed in such a way that it represents a barrier for the materials, but not for the electrical charge, which is stored in the trench capacitor.
  • An advantageous embodiment of the arrangement according to the invention provides that a second dielectric layer with an inner opening is arranged in the upper region of the trench above the epitaxially grown layer.
  • the advantage of the second dielectric layer is that it can be used to self-adjust a gate connection from a word line to the gate electrode of the vertical transistor.
  • the second dielectric layer serves as a mask for the free etching of the gate electrode when it is connected to the word line. This has the The advantage that only significantly less stringent adjustment tolerances have to be observed, which offers the possibility of driving the miniaturization process further.
  • the trench can be made wider than the contacts and wider than the word line for more efficient use of the available area, since the etching process automatically etches the inner opening in the second dielectric layer. This results in lower safety requirements and a more space-saving word line - Layout possible.
  • a method for producing a memory cell comprising the steps of: forming a trench in a substrate which has a lower one
  • Region a central region, an upper region and an inner wall
  • a second dielectric layer with an inner opening in the upper region of the trench, above the epitaxially grown layer is formed.
  • the advantage of the second dielectric layer with the inner opening is that with its help a gate Connection of a word line to a gate electrode of the vertical transistor can be formed in a self-aligned manner.
  • a further advantageous method step consists in the barrier layer being overgrown laterally during the epitaxial growth of the layer, starting from the inner wall of the trench. Mechanical stresses in the epitaxially grown layer are reduced, since it can slide on the barrier layer.
  • a closing joint is formed in the layer, which is healed by means of a thermal step at a temperature between 900 and 1200 ° C.
  • the annealing step can be carried out in ultra high vacuum (UHV) at a pressure between 10 ⁇ 5 and 10 ⁇ 10 Torr, preferably at 10 ⁇ 9 Torr and a temperature between 400 ° C and 900 ° C, preferably at 500 ° C.
  • UHV ultra high vacuum
  • the thermal annealing step is also referred to as the reflow step and on the one hand leads to mechanical stresses of the epitaxially grown one
  • a further advantageous embodiment of the method according to the invention provides that a second trench is formed in the epitaxially grown layer and a dielectric layer is formed on a side wall of the second trench.
  • the dielectric layer is a gate oxide. It is advantageous here that the gate oxide is formed on the epitaxially grown layer and insulates the channel of the transistor from a gate electrode.
  • One variant of the method provides that the second trench is formed up to the barrier layer.
  • a further variant of the method provides that trench bottom insulation is formed in the second trench on the barrier layer.
  • an isolation trench is arranged such that it surrounds the memory cell and an adjacent memory cell and an active region is formed between the memory cell and the adjacent memory cell, which is doped. This arrangement connects two adjacent memory cells to an active area, on which a bit line contact can later be formed.
  • the channel region of the vertical transistor is not isolated, as would be the case with an SOI transistor (Silicon On Insulator).
  • SOI transistor Silicon On Insulator
  • the bulk connection improves the control behavior of the vertical transistor and it can be put into a blocking state again by means of a suitable gate voltage.
  • the isolation trench also has the task of isolating the memory cell and the adjacent memory cell from the other memory cells, as a result of which leakage currents are reduced.
  • the epitaxially grown layer has a further doped region which is connected to the conductive trench filling and has an upper doped region which is connected to the active region.
  • the doped regions form the source region and the drain region of the vertical transistor.
  • a further advantageous embodiment of the invention provides that a bit line runs over the active area and contacts the active area.
  • the bit line is routed in sections over the isolation trench and in sections over the active area, which is contacted thereby.
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  • Figure 2 3,, 5 and 6 successive manufacturing steps of a memory cell based on Figure 1;
  • FIGS. 10 and 11 show a second variant of manufacturing steps for a memory cell, starting from FIG. 7;
  • FIG. 12 and FIG. 13 show a further variant with manufacturing steps of a memory cell, starting from FIG. 7;
  • FIG. 14 to FIG. 20 successive production steps of a trench capacitor, subsequently the
  • FIG. 21 top view of an arrangement of trenches
  • FIG. 22 top view of an arrangement of active areas
  • FIG. 23 top view of an arrangement of bit lines
  • FIG. 24 top view of an arrangement of memory cells
  • FIG. 25 top view of a further arrangement of bit lines
  • FIG. 26 top view of an arrangement of memory cells
  • FIG. 27 top view of an arrangement of word lines.
  • FIG. 1 shows a memory cell 1 which comprises a trench 3 which is formed in a substrate 2.
  • substrate 2 consists of silicon, which can be doped with boron, phosphorus or arsenic.
  • the trench 3 has a lower region 4, a middle region 5 and an upper region 6.
  • the trench 3 also has an inner wall 7.
  • An insulation collar 8 is arranged on the inner wall 7 in the middle region 5 and the upper region 6 of the trench 3.
  • the insulation collar 8 usually consists of silicon oxide.
  • the hard mask 50 is formed, for example, from silicon nitride.
  • the inner wall 7 of the trench 3 is lined with a dielectric layer 9 in the lower region 4 of the trench 3.
  • the dielectric layer 9 can optionally be located in the middle region 5 and in the upper region 6 on the insulation collar 8 or under the insulation collar 8, that is to say on the inner wall 7 of the trench.
  • the trench 3 is filled with a conductive trench filling 10.
  • the conductive trench filling 10 consists, for example, of doped silicon, a metal silicide, a metal nitride or a metal which can comprise the elements titanium, tantalum, tungsten, cobalt, nickel and molybdenum.
  • the conductive trench filling 10 serves as the inner one
  • Silicicides such as titanium silicide, cobalt silicide and wolfra silicide as well as metals and metal compounds such as tungsten, tungsten nitride and titanium nitride are suitable as further materials for the barrier layer 60. These materials also permit a selective epitaxy process, the selective epitaxy not growing on the tungsten nitride or titanium nitride, but growing laterally - starting from the inner trench wall 7 of the trench 3.
  • a silicidation step is then carried out at a temperature of approx. 700 ° C. for a period of between 10 and 60 seconds in a nitrogen-containing atmosphere.
  • the deposited metal layer reacts with a silicon arranged below it to form a silicide.
  • the rest of the metal remains on a layer of e.g. Silicon oxide or silicon nitride.
  • the metal is subsequently removed by means of a cleaning step with H20 / NH40H / H202 in a ratio of 5/1/1 at approx. 65 ° C. (Hot Huang A).
  • a further temperature step can then be carried out at temperatures of around 850 ° C in a nitrogen-containing atmosphere in order to improve the conductivity of the silicide layer.
  • a subsequent cleaning step can be performed with Huang A B (SCI / SC2) to remove particles and contaminants.
  • the barrier layer can be formed by means of doping.
  • the conductive trench filling 10 consists, for example, of polycrystalline silicon, nitrogen, Tungsten or carbon as a dopant are introduced into the conductive trench filling and form the barrier layer 60.
  • the doping can be carried out, for example, by means of plasma doping or ion implantation at an acceleration energy of less than 1 keV. This corresponds to an ultra low energy (ULE) ion implantation to form very flat doping regions.
  • UEE ultra low energy
  • an epitaxially grown layer 11 is grown in an epitaxial step in the upper region 5 and in the middle region 6 of the trench 3.
  • the epitaxially grown silicon grows on existing silicon. Since the conductive trench filling 10 is covered by the barrier layer 60, the epitaxially grown silicon grows laterally starting from the inner wall 7 of the trench 3 in a ring-like structure, a closing joint 61 being formed there, where different growth fronts of the epitaxially grown silicon layer meet.
  • a hydrogen prebake can be carried out at approx. 900 ° C and approx. 20 torr.
  • the surface of a silicon layer is cleaned, e.g. Silicon oxide is removed.
  • the epitaxial layer can e.g. at 900 ° C with the Precürsor gases SiH2Cl2 / HC1 / H2 with the flow rates 180 sccm / 120 sccm / 10 slm at a pressure of 15 Torr.
  • a reflow process is carried out, for example, in a process chamber under a hydrogen atmosphere at a temperature between 900 ° C. and 1100 ° C., preferably 1050 ° C. and an H2 gas flow of 15 slm for a period of between 10 and 60 seconds.
  • the epitaxial layer can be grown in UHV at approx. 500 ° C with silane or Si2H6 as a precursor.
  • a pressure between 10 ⁇ 3 and 10 -7 is suitable and a Pressure of 10 ⁇ 5 Torr preferred.
  • the annealing step (reflow) can be carried out in UHV at approx. 10 ⁇ 9 Torr. It is advantageous to use low temperatures around 500 ° C. since this includes a smaller temperature budget, which enables the use of a capacitor dielectric with a high dielectric constant in the trench capacitor.
  • the reflow enables the epitaxially grown layer to flow, while the monocrystalline structure of the epitaxially grown layer is retained.
  • the process steps for the epitaxial growth of a silicon layer and the annealing (reflow) of the epitaxially grown silicon layer can be repeated any number of times in order to produce an epitaxially grown silicon layer without a closing joint with a desired thickness.
  • the cross section of the trench 3 consequently requires a 10 to 100 nm thick, selectively grown silicon epitaxial layer.
  • the closing joint 61 is avoided and a single-crystalline silicon block is formed above the conductive trench filling 10. This is connected seamlessly and without dislocation to the substrate 2 via the inner wall 7 of the trench 3.
  • the vertical transistor is then produced in the silicon block.
  • FIG. 6 shows the barrier layer 60 on the conductive trench filling 10.
  • the monocrystalline silicon block 11, which has grown epitaxially, is arranged on the barrier layer 60.
  • FIG. 2a shows a variant of the method in which only the conductive trench filling 10 is sunk in and the insulation collar 8 remains.
  • a partial thinning of the isolation trench is shown with reference to FIG. 3a. If the insulation collar has a thickness of approx. 40 nanometers, approx. 30 n are removed, which is carried out, for example, with a wet chemical etching. 4a, the conductive trench filling 10 is sunk again and the barrier layer 60 is formed, as described, for example, in connection with FIG.
  • the insulation collar 8 is etched in conformity, the inner wall 7 of the trench 3 being partially exposed.
  • the insulation collar 8 partially remains in a thin form above the barrier layer 60 9.
  • the epitaxially grown layer 11 is subsequently formed, as described in connection with FIG. 5.
  • FIG. 3b Another method variant, which is based on FIG. 2a, is shown in FIG. 3b.
  • the insulation collar 8 initially remains completely in the trench 3 and the conductive trench filling 10 is sunk deeper.
  • the barrier layer 60 is deposited over the entire area and a lacquer filling 64 is filled into the trench and sunk.
  • the barrier layer is removed from the surface of the hard mask 50 and remains there in the trench 3, where the barrier layer 60 with the lacquer filling 64 is protected from the etching.
  • the insulation collar 8 is subsequently removed from the side wall 7 of the trench 3.
  • the barrier layer is U-shaped or goblet-shaped in section.
  • a further process variant according to FIG. 3c forms the dielectric layer only after the isolation trench has been formed.
  • the trench is then filled with the conductive trench filling, which is sunk in the upper region 6 of the trench 3.
  • the dielectric layer 9 is subsequently selectively removed from the insulation collar 8 in the upper region 6, e.g. removed by wet chemical etching.
  • the conductive trench filling 10 is sunk again and subsequently the barrier layer 60 is formed.
  • the insulation collar 8 is removed from the upper area 6 and the inner wall 7 of the trench 3 is exposed.
  • figure 3g it is shown that the dielectric layer 9 has been removed from the insulation collar, which e.g. can be carried out by means of a wet chemical etching.
  • FIG. 3h Another method variant, which follows FIG. 3f, is shown in FIG. 3h.
  • a lacquer filling 64 is filled into the trench 3 and etched back.
  • the part of the dielectric layer 9 which is not protected by the lacquer filling 64 is then removed, and then the lacquer filling 64 is removed.
  • a second dielectric layer 12 is deposited.
  • the second dielectric layer 12 is, for example, a silicon nitride layer applied by means of a CVD process.
  • the subsequent etching of the epitaxially grown layer 11 is carried out in such a way that the second trench 63 formed in this way extends as far as the barrier layer 60. Then, implantations are also carried out to form the lower doping region 18 and the upper doping region 19. Furthermore, the third dielectric layer 14 is formed as a gate oxide. The gate electrode 23 is then produced using the method steps already described above.
  • trench bottom insulation 62 is additionally formed in the second trench 63.
  • the trench bottom insulation 62 has the advantage that a subsequently inserted gate electrode 23 is insulated from the conductive trench filling 10.
  • a conformal oxide layer is deposited, so that the second trench 63 is filled with silicon oxide.
  • the silicon oxide layer is then removed from the surface of the hard mask 50 by means of a CMP process and the silicon oxide is sunk into the second trench 63 by means of a sinking process, so that the trench bottom insulation 62 is produced.
  • the gate electrode 23 is produced in accordance with the method described above.
  • a mask 53 is deposited on the substrate and structured, so that parts of the underlying structure are exposed.
  • the mask 53 is placed in such a way that it covers an active region 17 to be formed and releases those regions of the surface in which the isolation trench 15 is later formed. It is particularly advantageous to choose the opening in the mask 53 such that the second dielectric layer 12 is at least partially exposed.
  • the advantage is that as Adjustment tolerance, the width of the lateral spacing web of the second dielectric layer 12 is available. Further adjustment tolerance for the formation of the active areas is achieved by previously filling the inner opening 13 with planarizing material. After opening a thin one
  • a subsequent nitride etching can be carried out selectively to the planarizing material with the cover layer with the mask 53.
  • An anti-reflective layer (ARC), for example, is suitable as a planarizing material. As a result, the entire cross-sectional area of the trench 3 is available as an adjustment tolerance.
  • a first etching step is carried out to form the isolation trench.
  • a second etching step is carried out to form the isolation trenches, this etching step being carried out selectively with respect to the material of the second dielectric layer 12, which in this case is formed from silicon nitride. This method ensures that the isolation trench 15 is formed in a self-aligned manner between adjacent trenches.
  • the mask 53 is removed from the substrate surface and optionally the planarizing material from the opening 13, thermal oxidation of the opened isolation trenches is carried out and then an oxide - for example an HDP oxide (high density Plasma Oxyd) - deposited, which forms the isolation trench 15 and the oxide filling 54 in the inner opening
  • the surface is then planarized using a CMP process and the hard mask 50 is removed from the substrate surface.
  • the gate electrode 23 is connected to a word line 24.
  • FIG. 21 shows the hexagonal arrangement of storage trenches.
  • the trench 3 is also shown.
  • the hexagonal arrangement is particularly favorable since it reduces imaging errors in the lithographic exposure.
  • FIG. 22 shows a mask for the formation of the active areas and an active area 17 is marked.
  • FIG. 23 shows a first course of bit lines, the bit line 20 running parallel to the other bit lines.
  • FIG. 24 shows the combination of FIGS. 21, 22 and 23 with different overlays for better identification of the position, two trenches in each case being connected by an active region 17 and the bit line 20 partly via the active region 17 and partly via the
  • Isolation trench 15 runs.
  • FIG. 25 Another exemplary embodiment of a bit line arrangement is shown in FIG. 25, the bit line 20 being arranged in a zigzag pattern.
  • FIGS. 21, 22 and 25 The combination of FIGS. 21, 22 and 25 is shown with reference to FIG.
  • the trench 3 is connected with the active region 17 to an adjacent trench and is surrounded by the isolation trench 15. Furthermore, the course of the bit line 20 is shown, which in turn runs partly over the active region 17 and over the isolation trench 15. Furthermore, a section line A is shown in FIG. 24, which intersects the active regions 17 in the longitudinal direction.
  • FIG. 24 An advantage of the invention is that a silicon nitride cover with an inner opening 13 is produced in the trench 3 above the vertical transistor. In order to clarify the position, the inner opening 13 is shown in some trenches as examples in FIGS. 24 and 26. Since the bit lines are sheathed, for example, with a dielectric sheath 21, it is possible to form the contact with the gate electrode 23 in a self-aligned manner when the gate connection 28 is formed between the bit lines and through the inner opening 13. Furthermore, it is advantageous according to the invention not to arrange the trench 3 under the intersection of the word line and the bit line, but slightly offset from it.
  • a particular advantage of the method according to the invention is the increased adjustment tolerance, which is made possible by the self-adjusted process of the gate connection production. This makes it possible to connect the word line to the gate electrode.
  • Another advantage of the invention is that the inner opening 13 is opened in a self-adjusted manner from above and the gate connection 28 is contacted in a self-adjusted manner. This makes it possible to design the trench with a larger diameter than the minimum structure width in order to increase the capacity of the trench.
  • Another advantage of the method according to the invention is that the gate oxide does not grow out of the trench 3, but is only formed on the epitaxially grown layer 11 in the second trench 63.
  • Another advantage of the method according to the invention is that the upper doped region 19 is connected to the active region 17.
  • Bit line 20 also runs on active area 17 and connects to it.
  • Another advantage of the method according to the invention is to surround the bit line with an insulation sleeve. It is particularly advantageous to form the dielectric shell 21 from silicon nitride, since this can be used as an etching mask in subsequent oxide structures.
  • Another advantage of the method according to the invention is the word line 24 above the bit line 20, as a result of which the coupling capacitance between the word line and the bit line is kept low and the total capacitance of the bit line is also low, which enables the memory cell to be read out reliably.
  • a buried plate (burried plate) can be provided as the counter electrode of the trench capacitor.
  • a buried plate can be provided as the counter electrode of the trench capacitor.
  • dopant is diffused into the substrate from the trench 3 filled with a doped material.
  • a buried trough can be provided (burried layer) which connects the buried plates of adjacent trench capacitors.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

Die Erfindung betrifft eine Speicherzelle (1), die einen Graben (3) aufweist, in dem ein Grabenkondensator angeordnet ist. Weiterhin ist in dem Graben (3) ein vertikaler Transistor oberhalb des Grabenkondensators gebildet. Zum elektrischen Anschluß der leitfähigen Grabenfüllung (10) an ein unteres Dotiergebiet (18) des vertikalen Transistors wird eine Barrierenschicht (60) angeordnet. Die Barrierenschicht (60) ist eine Diffusionsbarriere für Dotierstoffe oder Verunreinigungen, die in der leitfähigen Grabenfüllung enthalten sind.

Description

Beschreibung
Speicherzelle mit einem Graben und Verfahren zu ihrer Herstellung
Die vorliegende Erfindung betrifft eine Speicherzelle mit einem Graben, der in einem Substrat gebildet ist. Der Graben ist dazu geeignet, einen Grabenkondensator und einen vertikalen Auswahltransistor oberhalb des Grabenkondensators in dem Graben anzuordnen.
Speicherbauelemente, wie zum Beispiel DRAMs (Dynamic Random Access Memorys) bestehen aus einem Zellenfeld und einer An- steuerungsperipherie, wobei in dem Zellenfeld einzelne Spei- cherzellen angeordnet sind.
Ein DRAM-Chip enthält eine Matrix von Speicherzellen, welche in Form von Zeilen und Spalten angeordnet sind und von Wort- leitungen und Bitleitungen angesteuert werden. Das Auslesen von Daten aus den Speicherzellen oder das Schreiben von Daten in die Speicherzellen wird durch die Aktivierung geeigneter Wortleitungen und Bitleitungen bewerkstelligt.
Üblicherweise enthält eine DRAM-Speicherzelle einen mit einem Kondensator verbundenen Transistor. Der Transistor besteht unter anderem aus zwei Diffusionsgebieten, welche durch einen Kanal voneinander getrennt sind, der von einem Gate gesteuert wird. Abhängig von der Richtung des Stromflusses wird ein Diffusionsgebiet als Drain-Gebiet und das andere Diffusions- gebiet als Source-Gebiet bezeichnet.
Eines der Diffusionsgebiete ist mit einer Bitleitung, das andere Diffusionsgebiet mit dem Kondensator und das Gate mit einer Wortleitung verbunden. Durch Anlegen geeigneter Span- nungen an das Gate wird der Transistor so gesteuert, daß ein
Stromfluß zwischen den Diffusionsgebieten durch den Kanal ein- und ausgeschaltet wird. Durch die fortschreitende Miniaturisierung von Speicherbauelementen wird die Integrationsdichte kontinuierlich erhöht. Die kontinuierliche Erhöhung der Integrationsdichte bedeutet, daß die pro Speicherzelle zur Verfügung stehende Fläche immer weiter abnimmt. Um die zur Verfügung stehende Fläche effektiv auszunutzen, kann der Auswahltransistor als vertikaler Transistor in einem Graben oberhalb eines Grabenkondensators gebildet werden. Eine gattungsbildende Speicherzelle mit einem Grabenkondensator und einem vertikalen Transistor ist aus der Druckschrift US 5,744,386 bekannt. Weitere Ausführungen zu Grabenkondensatoren oder Transistoren sind in dem Patent US 5,208,657 beschrieben. Es besteht allerdings bei den aus dem Stand der Technik bekannten Varianten das Problem, das Gate des vertikalen Transistors an eine Wortleitung anzuschließen und den Drain-Kontakt des vertikalen Transistors an eine Bitleitung anzuschließen. Bei fortschreitender Miniaturisierung werden die Anforderungen an diese beiden Anschlüsse bezüglich der Justiergenauigkeit weiter steigen. Ein weiteres Problem der aus dem Stand der Technik bekannten Varianten besteht darin, daß die Dotierstoffe aus der hoch dotierten leitenden Grabenfüllung des Grabenkondensators, welche die innere Kondensatorelektrode bildet, nach oben in den Bereich des vertikalen Transistors und in den Kanalbereich des vertikalen Transistors diffundieren, wodurch der Transistor unbrauchbar wird.
Es ist die Aufgabe der Erfindung eine verbesserte Speicherzelle mit einem Graben und einer epitaktisch aufgewachsenen Schicht bereitzustellen, die eine Dotierstoffdiffusion vermeidet. Außerdem ist es die Aufgabe der Erfindung ein Verfahren zur Herstellung der verbesserten Speicherzelle anzugeben.
Erfindungsgemäß wird die angegebene Aufgabe gelöst durch eine Speicherzelle mit: - einem Substrat; - einem Graben, der einen unteren Bereich, einen mittleren Bereich, einen oberen Bereich und eine Innenwand aufweist und in dem Substrat angeordnet ist, wobei der untere Bereich unterhalb des mittleren Bereichs und der mittlere Be- reich unterhalb des oberen Bereichs angeordnet ist;
- einem Isolationskragen, der in dem mittleren Bereich an der Innenwand des Grabens angeordnet ist;
- einer dielektrischen Schicht, die in dem unteren Bereich des Grabens angeordnet ist; - einer leitenden Grabenfüllung, die den unteren Bereich und den mittleren Bereich des Grabens angeordnet ist;
- einer epitaktisch aufgewachsenen Schicht, die in dem oberen Bereich des Grabens an der Innenwand des Grabens und auf der leitenden Grabenfüllung angeordnet ist, wobei eine Bar- rierenschicht zwischen der leitenden Grabenfüllung und der epitaktisch aufgewachsenen Schicht angeordnet ist.
Der Vorteil der Barrierenschicht, die zwischen der leitenden Grabenfüllung und der epitaktisch aufgewachsenen Schicht an- geordnet ist, besteht dabei in ihrer Wirkung als Diffusionsbarriere gegen Dotierstoffe beziehungsweise Metalle und andere Materialien, die in der leitenden Grabenfüllung vorhanden sind. Vorteilhafterweise ist die Barrierenschicht so ausgebildet, daß sie eine Barriere für die Materialien, allerdings nicht für die elektrische Ladung darstellt, die in dem Grabenkondensator gespeichert ist.
Eine vorteilhafte Ausgestaltung der erfindungsgemäßen Anordnung sieht vor, daß in dem oberen Bereich des Grabens ober- halb der epitaktisch aufgewachsenen Schicht eine zweite dielektrische Schicht mit einer Innenöffnung angeordnet ist . Der Vorteil der zweiten dielektrischen Schicht besteht darin, daß mit ihrer Hilfe ein Gate-Anschluß von einer Wortleitung an die Gate-Elektrode des vertikalen Transistors selbstju- stiert gebildet werden kann. Dabei dient die zweite dielektrische Schicht als Maske für die Freiätzung der Gate- Elektrode bei der Verbindung zur Wortleitung. Dies hat den Vorteil, daß lediglich wesentlich weniger stringente Justage- toleranzen eingehalten werden müssen, was die Möglichkeit bietet, den Miniaturisierungsprozeß weiter voran zu treiben.
Ein weiterer Vorteil besteht darin, "daß der Graben zur effizienteren Ausnutzung der vorhandenen Fläche breiter als die Kontakte und breiter als die Wortleitung ausgebildet werden kann, da der Ätzprozeß automatisch die Innenöffnung in der zweiten dielektrischen Schicht freiätzt. Damit sind geringere Sicherheitsvorhalte und ein platzsparenderes Wortleitungs- Layout möglich.
Weiterhin wird die gestellte Aufgabe durch ein Verfahren zur Herstellung einer Speicherzelle gelöst mit den Schritten: - Bilden eines Grabens in einem Substrat, der einen unteren
Bereich, einen mittleren Bereich, einen oberen Bereich und eine Innenwand aufweist;
- nachfolgend Bilden eines Isolationskragens in den mittleren Bereich an der Innenwand des Grabens; - Bilden einer dielektrischen Schicht zumindest in dem unteren Bereich des Grabens;
- Bilden einer leitenden Grabenfüllung in dem unteren Bereich des Grabens auf der dielektrischen Schicht und zumindest teilweise in dem mittleren Bereich des Grabens auf dem Iso- lationskragen;
- Bilden einer Barrierenschicht auf der leitenden Grabenfüllung;
- epitaktisches Aufwachsen einer Schicht in dem oberen Bereich des Grabens, an der Innenwand des Grabens und auf der leitenden Grabenfüllung.
In einer vorteilhaften Ausgestaltung des erfindungsgemäßen Verfahrens ist vorgesehen, daß eine zweite dielektrische Schicht mit einer Innenöffnung in dem oberen Bereich des Gra- bens, oberhalb der epitaktisch aufgewachsenen Schicht gebildet wird. Der Vorteil der zweiten dielektrischen Schicht mit der Innenöffnung besteht darin, daß mit ihrer Hilfe ein Gate- Anschluß von einer Wortleitung an eine Gate-Elektrode des vertikalen Transistors selbstjustiert gebildet werden kann.
Ein weiterer vorteilhafter Verfahrensschritt besteht darin, daß die Barrierenschicht beim epitaktischen Aufwachsen der Schicht seitlich - ausgehend von der Innenwand des Grabens überwachsen wird. Dabei werden mechanische Spannungen in der epitaktisch aufgewachsenen Schicht vermindert, da diese auf der Barrierenschicht gleiten kann.
Eine weitere vorteilhafte Ausgestaltung der Erfindung sieht vor, daß in der Schicht eine Schließfuge gebildet wird, die mittels eines thermischen Schrittes bei einer Temperatur zwischen 900 und 1200°C ausgeheilt wird. Alternativ kann der Ausheilschritt in Ultra hoch Vakuum (UHV) bei einem Druck zwischen 10~5 und 10~10 Torr, bevorzugt bei 10~9 Torr und einer Temperatur zwischen 400°C und 900°C, bevorzugt bei 500°C durchgeführt wird. Der thermische Ausheilschritt wird ebenfalls als Reflow-Schritt bezeichnet und führt zum einen dazu, daß mechanische Spannungen der epitaktisch aufgewachsenen
Schicht abgebaut werden und führt zum anderen dazu, daß die Schließfuge ausgeheilt wird.
Eine weitere vorteilhafte Ausprägung des erfindungsgemäßen Verfahrens sieht vor, daß ein zweiter Graben in der epitaktisch aufgewachsenen Schicht gebildet wird und an einer Seitenwand des zweiten Grabens eine dielektrische Schicht gebildet wird. In dieser Anordnung ist die dielektrische Schicht ein Gate-Oxid. Vorteilhaft ist dabei, daß das Gate-Oxid auf der epitaktisch aufgewachsenen Schicht entsteht und den Kanal des Transistors von einer Gate-Elektrode isoliert.
Eine Verfahrensvariante sieht vor, daß der zweite Graben bis an die Barrierenschicht heran gebildet wird. Eine weitere Verfahrensvariante sieht vor, daß in dem zweiten Graben auf der Barrierenschicht eine Grabenbodenisolation gebildet wird.
Weiterhin ist es vorteilhaft, daß ein Isolationsgraben so angeordnet ist, daß er die Speicherzelle und eine benachbarte Speicherzelle umgibt und zwischen der Speicherzelle und der benachbarten Speicherzelle ein aktives Gebiet ausgebildet wird, welches dotiert ist. Durch diese Anordnung werden zwei benachbarte Speicherzellen mit einem aktiven Gebiet verbunden, auf dem später ein Bitleitungskontakt gebildet werden kann.
Weiterhin ist es vorteilhaft, daß das Kanalgebiet des verti- kalen Transistors nicht isoliert ist, wie es bei einem SOI- Transistor (Silicon On Insulator) der Fall wäre. Durch den Bulk-Anschluß wird das Steuerverhalten des vertikalen Transistors verbessert und er kann durch eine geeignete Gate- Spannung wieder in einen Sperrzustand versetzt werden. Wei- terhin hat der Isolationsgraben die Aufgabe, die Speicherzelle und die benachbarte Speicherzelle gegen die übrigen Speicherzellen zu isolieren, wodurch Leckströme verringert werden.
Eine weitere vorteilhafte Ausbildung der Erfindung sieht vor, daß die epitaktisch aufgewachsene Schicht ein weiteres dotiertes Gebiet aufweist, das an die leitende Grabenfüllung angeschlossen ist und ein oberes dotiertes Gebiet aufweist, das an das aktive Gebiet angeschlossen ist. Die dotierten Ge- biete bilden das Source-Gebiet und das Drain-Gebiet des vertikalen Transistors.
Eine weitere vorteilhafte Ausführung der Erfindung sieht vor, daß eine Bitleitung über das aktive Gebiet verläuft und das aktive Gebiet kontaktiert. Die Bitleitung wird dabei strek- kenweise über den Isolationsgraben und streckenweise über das aktive Gebiet geführt, welches dadurch kontaktiert wird. Die
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Figur 2 , 3 , , 5 und 6 aufeinander folgende Herstellungsschritte einer Speicherzelle ausgehend von Figur 1;
Figur 2a, 3a, 4a, 5a und 6a aufeinander folgende Herstellungsschritte .einer Speicherzelle ausgehend von Figur 1;
Figur 3b und 4b aufeinander folgende Herstellungsschritte einer
Speicherzelle ausgehend von Figur 2;
Figur 3c, 3d, 3e, 3f und 3g aufeinander folgende Herstellungsschritte einer Speicherzelle ausgehend von Figur 2 ;
Figur 7, 8 und 9 aufeinander folgende Herstellungsschritte einer Speicherzelle ausgehend von Figur 6;
Figur 10 und 11 eine zweite Variante von Herstellungsschritten einer Speicherzelle, ausgehend von Figur 7;
Figur 12 und Figur 13 eine weitere Variante mit Herstellungsschritten einer Speicherzelle, ausgehend von Figur 7;
Figur 14 bis Figur 20 aufeinander folgende Herstellungs- schritte eines Grabenkondensators nachfolgend der
Figur 9,11 oder 13;
Figur 21 Draufsicht auf eine Anordnung von Gräben;
Figur 22 Draufsicht auf eine Anordnung von aktiven Gebieten;
Figur 23 Draufsicht auf eine Anordnung von Bitleitungen; Figur 24 Draufsicht auf eine Anordnung von Speicherzellen;
Figur 25 Draufsicht auf eine weitere Anordnung von Bitlei- tungen;
Figur 26 Draufsicht auf eine Anordnung von Speicherzellen;
Figur 27 Draufsicht auf eine Anordnung von Wortleitungen.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Elemente.
In Figur 1 ist eine Speicherzelle 1 dargestellt, die einen Graben 3 umfaßt, der in einem Substrat 2 gebildet ist. Das
Substrat 2 besteht in diesem Ausführungsbeispiel aus Silizium, welches mit Bor, Phosphor oder Arsen dotiert sein kann. Der Graben 3 weist einen unteren Bereich 4, einen mittleren Bereich 5 und einen oberen Bereich 6 auf. Weiterhin weist der Graben 3 eine Innenwand 7 auf. In dem mittleren Bereich 5 und dem oberen Bereich 6 des Grabens 3 ist auf der Innenwand 7 ein Isolationskragen 8 angeordnet. Der Isolationskragen 8 besteht üblicherweise aus Siliziumoxid. Weiterhin befindet sich auf dem Substrat 2 eine Hartmaske 50, die als Ätzmaske für die Ätzung des Grabens 3 dient. Die Hartmaske 50 ist beispielsweise aus Siliziumnitrid gebildet. Die Innenwand 7 des Grabens 3 ist im unteren Bereich 4 des Grabens 3 mit einer dielektrischen Schicht 9 ausgekleidet. Weiterhin kann sich die dielektrische Schicht 9 optional in dem mittleren Bereich 5 und in dem oberen Bereich 6 auf dem Isolationskragen 8 oder unter dem Isolationskragen 8, das heißt auf der Grabeninnenwand 7 befinden. Zusätzlich ist der Graben 3 mit einer leitenden Grabenfüllung 10 gefüllt. Die leitende Grabenfüllung 10 besteht beispielsweise aus dotiertem Silizium, einem Me- tallsilizid, einem Metallnitrid oder einem Metall welches die Elemente Titan, Tantal, Wolfram, Cobalt, Nickel und Molybdän umfassen kann. Die leitende Grabenfüllung 10 dient als innere
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Als weitere Materialien für die Barrierenschicht 60 sind Si- lizide wie Titansilizid, Cobaltsilizid und Wolfra silizid sowie Metalle und Metallverbindungen wie Wolfram, Wolframnitrid und Titannitrid geeignet. Diese Materialien gestatten ebenfalls einen selektiven Epitaxieprozeß, wobei auf dem Wolframnitrid beziehungsweise Titannitrid die selektive Epitaxie nicht aufwächst, sondern seitlich - ausgehend von der Grabeninnenwand 7 des Grabens 3 - aufwächst .
Die Bildung der Barrierenschicht 60 aus einer Silizidschicht kann z.B. durchgeführt werden, indem eine 10 bis 40 nm dicke Metallschicht aus z.B. Titan oder Wolfram mittels einer CVD (Chemical Vapour Deposition = chemische Dampfabscheidung) oder einer PVD (Physical Vapour Deposition = Sputtern) durchgeführt werden. Anschließend wird ein Silizidierungsschritt bei einer Temperatur von ca. 700°C für eine Zeitdauer zwi- sehen 10 und 60 Sekunden in stickstoffhaltiger Atmosphäre durchgeführt. Dabei verreagiert die abgeschiedene Metall- schicht mit einem unter ihr angeordneten Silizium zu einem Silizid. Das übrige Metall verbleibt - ohne eine Verbindung einzugehen - auf einer Schicht aus z.B. Siliziumoxid oder Si- liziumnitrid. Nachfolgend wird das Metall mittels eine Reinigungsschritts mit H20 / NH40H / H202 im Verhältnis 5 / 1 / 1 bei ca. 65°C (Hot Huang A) entfernt. Optional kann anschließend ein weiterer Temperaturschritt bei Temperaturen um ca. 850°C in stickstoffhaltiger Atmosphäre durchgeführt werden, um die Leitfähigkeit der Silizidschicht zu verbessern. Ein nachfolgender Reinigungsschritt kann mit Huang A B (SCI / SC2) zum Entfernen von Partikeln und Verunreinigungen durchgeführt werden.
Beispielsweise kann die Barrierenschicht mittels einer Dotierung gebildet werden. Besteht die leitende Grabenfüllung 10 z.B. aus polykristallinem Silizium, so können Stickstoff, Wolfram oder Kohlenstoff als Dotierstoff in die leitende Grabenfüllung eingebracht werden und die Barrierenschicht 60 bilden. Die Dotierung kann z.B. mittels eine Plasmadotierung oder einer Ionenimplantation bei einer Beschleunigungsenergie kleiner als 1 keV durchgeführt werden. Dies entspricht einer Ultra Low energy (ULE) Ionenimplantation zur Bildung sehr flacher Dotiergebiete.
Mit Bezug auf Figur 5 wird eine epitaktisch aufgewachsene Schicht 11 in einem Epitaxieschritt in dem oberen Bereich 5 und in dem mittleren Bereich 6 des Grabens 3 aufgewachsen. Dabei wächst das epitaktisch aufgewachsene Silizium auf bereits vorhandenem Silizium an. Da die leitende Grabenfüllung 10 von der Barrierenschicht 60 bedeckt ist, wächst das epitaktisch aufgewachsene Silizium seitlich ausgehend von der Innenwand 7 des Grabens 3 in einer ringartigen Struktur, wobei dort eine Schließfuge 61 entsteht, wo verschiedene Wachstumsfronten der epitaktisch aufgewachsenen Siliziumschicht aufeinander treffen. Vor dem Aufwachsen kann ein Wasserstoff- Prebake bei ca. 900°C und ca. 20 Torr durchgeführt werden.
Dabei wird die Oberfläche einer Siliziumschicht gereinigt, wobei z.B. Siliziumoxid entfernt wird. Die epitaktische Schicht kann z.B. bei 900°C mit den Precürsor-Gasen SiH2Cl2 / HC1 / H2 mit den Flußraten 180 sccm / 120 sccm / 10 slm bei einem Druck von 15 Torr aufgewachsen werden.
Um mechanische Spannungen um Kanten herum zu reduzieren werden Reflow-Schritte beim Wachstum der Epitaxieschicht verwendet. Ein Reflow-Prozeß wird beispielsweise in einer Prozeß- kammer unter Wasserstoffatmosphäre bei einer Temperatur zwischen 900°C und 1100°C, bevorzugt 1050°C sowie einem H2 Gasfluß von 15 slm für eine Zeitdauer zwischen 10 und 60 Sekunden durchgeführt.
Optional kann die epitaktische Schicht in UHV bei ca. 500°C mit Silan oder Si2H6 als Precursor aufgewachsen werden. Hierbei ist ein Druck zwischen 10~3 und 10-7 geeignet und ein Druck von 10~5 Torr bevorzugt. Der Ausheilschritt (Reflow) kann entsprechend in UHV bei ca. 10~9 Torr durchgeführt werden. Es ist vorteilhaft, geringe Temperaturen um 500°C zu verwenden, da dies ein kleineres Temperaturbudget beinhaltet, wodurch die Verwendung von einem Kondensatordielektrikum mit hoher Dielektrizitätskonstante im Grabenkondensator ermöglicht. Der Reflow ermöglicht ein Verfließen der epitaktisch aufgewachsenen Schicht, wobei die einkristalline Struktur der epitaktisch aufgewachsenen Schicht erhalten bleibt.
Optional können die Prozeßschritte zum epitaktischen Aufwachsen einer Siliziumschicht und dem Ausheilen (Reflow) der epitaktisch aufgewachsenen Siliziumschicht beliebig oft wiederholt werden, um eine epitaktisch aufgewachsene Silizium- Schicht ohne Schließfuge mit einer gewünschten Dicke herzustellen.
Zum Füllen des oberen Bereichs 6 des Grabens 3 mit der epi- taktisch aufgewachsenen Schicht 11 wird eine Epitaxieschicht von der Dicke des halben Grabendurchmessers benötigt. Je nach
Querschnitt des Grabens 3 ist folglich eine 10 bis 100 nm dicke, selektiv aufgewachsene Siliziumepitaxieschicht notwendig. Mittels des oben angegebenen Wachstumsprozesses wird die Schließfuge 61 vermieden und es entsteht ein einkristalliner Siliziumblock oberhalb der leitenden Grabenfüllung 10. Dieser ist nahtlos und versetzungsfrei mit dem Substrat 2 über die Innenwand 7 des Grabens 3 verbunden. In dem Siliziumblock wird anschließend der vertikale Transistor hergestellt.
In Figur 6 ist die Barrierenschicht, 60 auf der leitenden Grabenfüllung 10 dargestellt. Auf der Barrierenschicht 60 ist der einkristalline Siliziumblock 11 angeordnet, der epitaktisch aufgewachsen ist .
In Figur 2a ist eine Verfahrensvariante dargestellt, bei der lediglich die leitende Grabenfüllung 10 eingesenkt wird und der Isolationskragen 8 stehenbleibt. Mit Bezug auf Figur 3a ist eine partielle Dünnung des Isolationsgrabens dargestellt. Falls der Isolationskragen eine Dicke von ca. 40 Nanometern aufweist, so werden ca. 30 n entfernt, was beispielsweise mit einer naßchemischen Ätzung durchgeführt wird. Mit Bezug auf Figur 4a wird die leitende Grabenfüllung 10 erneut eingesenkt und die Barrierenschicht 60 gebildet, wie z.B. im Zusammenhang mit Figur 4 beschrieben. Der Isolationskragen 8 wird konform geätzt, wobei die Innenwand 7 des Grabens 3 teilweise freigelegt wird. Der Isolationskragen 8 verbleibt teilweise oberhalb der Barrierenschicht 60 9in gedünnter Form.
Gemäß Figur 5a wird nachfolgend die epitaktisch aufgewachsene Schicht 11 gebildet, wie in Zusammenhang mit Figur 5 beschrieben.
Nachfolgend wird gemäß Figur 6a ein Einsenkprozeß durchgeführt, der entsprechend der Beschreibung zu Figur 6 vorgenom- men wird.
Eine weitere Verfahrensvariante, die von Figur 2a ausgeht, ist in Figur 3b dargestellt. Der Isolationskragen 8 verbleibt zunächst vollständig in dem Graben 3 und die leitende Graben- füllung 10 tiefer eingesenkt. Nachfolgend wird die Barrierenschicht 60 ganzflächig abgeschieden und eine Lackfüllung 64 in den Graben gefüllt und eingesenkt.
Mit bezug auf Figur 4b wird die Barrierenschicht von der Oberfläche des Hartmaske 50 entfernt und verbleibt dort in dem Graben 3, wo die Barrierenschicht 60 mit der Lackfüllung 64 vor der Ätzung geschützt ist. Nachfolgend wird der Isolationskragen 8 von der Seitenwand 7 des Grabens 3 entfernt. Dabei wird die Barrierenschicht im Schnitt U-förmig bzw. kelchförmig gebildet. Nachfolgend werden beispielsweise die Verfahrensschritte gemäß Figur 5 und olgende durchgeführt . Eine weitere Verfahrensvariante gemäß Figur 3c bildet die dielektrische Schicht erst nach der Bildung des Isolationsgrabens. Anschließend wird der Graben mit der leitenden Grabenfüllung gefüllt, die in dem oberen Bereich 6 des Grabens 3 eingesenkt wird.
Gemäß Figur 3d wird nachfolgend die dielektrische Schicht 9 selektiv im oberen Bereich 6 von dem Isolationskragen 8 z.B. mittels einer naßchemischen Ätzung entfernt.
Mit Bezug auf Figur 3e wird die leitende Grabenfüllung 10 erneut eingesenkt und nachfolgend die Barrierenschicht 60 gebildet.
Gemäß Figur 3f wird der Isolationskragen 8 aus dem oberen Bereich 6 entfernt und die Innenwand 7 des Grabens 3 freigelegt.
In Figur 3g ist dargestellt, daß die dielektrischen Schicht 9 von dem Isolationskragen entfernt wurde, was z.B. mittels einer naßchemischen Ätzung durchgeführt werden kann.
Eine weitere Verfahrensvariante, die sich an Figur 3f anschließt, ist in Figur 3h dargestellt. Es wird eine Lackfül- lung 64 in den Graben 3 gefüllt und zurückgeätzt. Anschließend wird der nicht von der Lackfüllung 64 geschützte Teil der dielektrischen Schicht 9 entfernt und anschließend die Lackfüllung 64 entfernt.
Nachfolgend werden jeweils Verfahrensschritte gemäß der Figuren 4 bis 20 nebst zugehöriger Beschreibung durchgeführt.
Mit Bezug auf Figur 7 wird eine zweite dielektrische Schicht 12 abgeschieden. Bei der zweiten dielektrischen Schicht 12 handelt es sich beispielsweise um eine mittels CVD-Prozeß aufgebrachte Siliziumnitridschicht. Die zweite
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1
dabei eine Innenöffnung 13 auf. Im Gegensatz zu Figur 8 wird hier die nachfolgende Ätzung der epitaktisch aufgewachsenen Schicht 11 so durchgeführt, daß sich der dabei gebildete zweite Graben 63 bis zu der Barrierenschicht 60 erstreckt. Anschließend werden ebenfalls Implantationen zur Bildung des unteren Dotiergebiets 18 und des oberen Dotiergebiets 19 durchgeführt . Weiterhin wird die dritte dielektrische Schicht 14 als Gate-Oxid gebildet. Nachfolgend wird die Gate- Elektrode 23 mit den bereits oben beschriebenen Verfahrens- schritten hergestellt.
Mit Bezug auf Figur 12 ist eine weitere Prozeßvariante dargestellt, die sich an Figur 10 anschließt. Hierbei wird zusätzlich eine Grabenbodenisolation 62 in dem zweiten Graben 63 gebildet. Die Grabenbodenisolation 62 weist dabei den Vorteil auf, daß eine nachfolgend eingebrachte Gate-Elektrode 23 gegenüber der leitenden Grabenfüllung 10 isoliert ist. Zur Bildung der Grabenbodenisolation 62 wird beispielsweise eine konforme Oxidschicht abgeschieden, so daß der zweite Gra- ben 63 mit Siliziumoxid gefüllt ist. Anschließend wird mittels eines CMP-Prozesses die Siliziumoxidschicht von der Oberfläche der Hartmaske 50 entfernt und mittels eines Einsenkprozesses das Siliziumoxid in den zweiten Graben 63 eingesenkt, so daß die Grabenbodenisolation 62 entsteht.
Mit Bezug auf Figur 13 wird entsprechend der oben beschriebenen Verfahren die Gate-Elektrode 23 hergestellt.
Mit Bezug auf Figur 14 wird eine Maske 53 auf dem Substrat abgeschieden und strukturiert, so daß Teile der darunter liegenden Struktur freigelegt werden. Die Maske 53 ist dabei so plaziert, daß sie ein zu bildendes aktives Gebiet 17 abdeckt und diejenigen Bereiche der Oberfläche freigibt, in denen später der Isolationsgraben 15 gebildet wird. Besonders vor- teilhaft ist es dabei, die Öffnung in der Maske 53 so zu wählen, daß die zweite dielektrische Schicht 12 zumindest teilweise frei gelegt werden. Der Vorteil liegt darin, daß als Justiertoleranz die Breite des seitlichen Abstandssteges der zweiten dielektrischen Schicht 12 zur Verfügung steht. Weitere Justagetoleranz für die Ausbildung der aktiven Gebiete wird durch vorheriges Füllen der Innenöffnung 13 mit planari- sierendem Material erreicht. Nach dem Öffnen einer dünnen
Deckschicht mit der Maske 53 kann eine nachfolgende Nitridätzung selektiv zu dem planarisierenden Material ausgeführt werden. Als planarisierendes Material eignet sich zum Beispiel eine Antireflexschicht (ARC) . Dadurch steht die gesamte Querschnittsfläche des Grabens 3 als Justagetoleranz zur Verfügung.
Mit Bezug auf Figur 15 wird ein erster Ätzschritt zur Bildung des Isolationsgrabens durchgeführt.
Mit Bezug auf Figur 16 wird ein zweiter Ätzschritt zur Bildung der Isolationsgräben durchgeführt, wobei dieser Ätz- schritt selektiv zu dem Material der zweiten dielektrischen Schicht 12 durchgeführt wird, die in diesem Fall aus Silizi- umnitrid gebildet ist. Durch dieses Verfahren wird sichergestellt, daß der Isolationsgraben 15 selbstjustiert zwischen benachbarten Gräben gebildet wird.
Mit Bezug auf Figur 17 wird in einem nachfolgenden Prozeß die Maske 53 von der Substratoberfläche und optional das planari- sierende Material aus der Öffnung 13 entfernt, eine thermische Oxidierung der geöffneten Isolationsgräben durchgeführt und anschließend ein Oxid - zum Beispiel ein HDP-Oxid (High Density Plasma Oxyd) - abgeschieden, welches die Isolations- graben 15 bildet und die Oxidfüllung 54 in der Innenöffnung
13 der zweiten dielektrischen Schicht 12 bildet. Anschließend wird die Oberfläche mit einem CMP-Prozeß planarisiert und die Hartmaske 50 von der Substratoberfläche entfernt.
Mit Bezug auf Figur 18 wird die zweite dielektrische
Schicht 12 eingesenkt. Das Entfernen der Hartmaske kann ebenfalls in diesem Schritt durchgeführt werden, da die Hartmaske LO LO to to F1 F
LΠ O LΠ O LΠ o LΠ
eines leitenden Materials 28 wird die Gate-Elektrode 23 mit einer Wortleitung 24 verbunden.
In Figur 21 ist die hexagonale Anordnung von Speichergräben gezeigt. Ebenfalls ist der Graben 3 dargestellt. Die hexagonale Anordnung ist besonders günstig, da sie Abbildungsfehler der lithographischen Belichtung vermindert.
In Figur 22 ist eine Maske zur Ausbildung der aktiven Gebiete dargestellt und ein aktives Gebiet 17 markiert.
In Figur 23 ist ein erster Verlauf von Bitleitungen dargestellt, wobei die Bitleitung 20 parallel zu den übrigen Bitleitungen verläuft .
In Figur 24 ist die Kombination der Figuren 21,22 und 23 mit unterschiedlichen Überlagerungen zur besseren Kenntlichma- chung der Lage dargestellt, wobei jeweils zwei Gräben durch ein aktives Gebiet 17 verbunden werden und die Bitleitung 20 teilweise über das aktive Gebiet 17 und teilweise über den
Isolationsgraben 15 verläuft.
In Figur 25 ist ein weiteres Ausführungsbeispiel einer Bitleitungsanordnung gezeigt, wobei die Bitleitung 20 im Zick- Zack-Muster angeordnet ist.
Mit Bezug auf Figur 26 ist die Kombination der Figuren 21,22 und 25 dargestellt. Der Graben 3 ist mit dem aktiven Gebiet 17 an einen benachbarten Graben angeschlossen und wird von dem Isolationsgraben 15 umgeben. Weiterhin ist der Verlauf der Bitleitung 20 dargestellt, die wiederum teilweise über das aktive Gebiet 17 und über dem Isolationsgraben 15 verläuft. Weiterhin ist in Figur 24 eine Schnittlinie A dargestellt, welche die aktiven Gebiete 17 in Längsrichtung schneidet.
In Figur 27 ist der Verlauf der Wortleitungen dargestellt. Ein Vorteil der Erfindung besteht darin, daß in dem Graben 3 über dem vertikalen Transistor ein Siliziumnitriddeckel mit einer Innenöffnung 13 hergestellt wird. Zur Verdeutlichung der Lage sind jeweils in Figur 24 und 26 die Innenδffnung 13 in einigen Gräben beispielhaft gezeichnet. Da die Bitleitungen beispielsweise mit einer dielektrischen Hülle 21 ummantelt sind, ist es möglich, bei der Ausbildung des Gate- Anschlusses 28 zwischen den Bitleitungen und durch die Innen- Öffnung 13 den Kontakt zur Gate-Elektrode 23 selbstjustiert zu bilden. Weiterhin ist es erfindungsgemäß vorteilhaft den Graben 3 nicht unter der Kreuzung aus Wortleitung und Bitlei- tung anzuordnen, sondern leicht versetzt dazu.
Ein besonderer Vorteil des erfindungsgemäßen Verfahrens besteht in der erhöhten Justagetoleranz, die durch den selbst justierten Prozeß der Gate-Anschlußherstellung ermöglicht wird. Dadurch ist es möglich, die Wortleitung an die Gate- Elektrode anzuschließen.
Ein weiterer Vorteil der Erfindung besteht darin, daß die Innenöffnung 13 selbstjustiert von oben geöffnet und der Gate- Anschluß 28 selbst justiert kontaktiert wird. Dadurch ist es möglich, den Graben mit einem größeren Durchmesser als der minimalen Strukturbreite auszuführen, um damit die Kapazität des Grabens zu vergrößern.
Ein weiterer Vorteil des erfindungsgemäßen Verfahrens besteht darin, daß das Gate-Oxid nicht aus dem Graben 3 herauswächst, sondern lediglich auf der epitaktisch aufgewachsenen Schicht 11 in dem zweiten Graben 63 gebildet wird. Ein weiterer Vorteil des erfindungsgemäßen Verfahrens besteht darin, daß das obere dotierte Gebiet 19 an das aktive Gebiet 17 angeschlossen wird. Weiterhin verläuft die Bitleitung 20 auf dem akti- ven Gebiet 17 und schließt dieses an. Ein weiterer Vorteil des erfindungsgemäßen Verfahrens ist es, die Bitleitung mit einer Isolationshülle zu umgeben. Besonders vorteilhaft ist dabei, die dielektrische Hülle 21 aus Siliziumnitrid zu bilden, da dies als Ätzmaske bei nachfol- genden Oxidstrukturierungen verwendet werden kann.
Ein weiterer Vorteil des erfindungsgemäßen Verfahrens bildet die Wortleitung 24 oberhalb der Bitleitung 20, wodurch die Koppelkapazität zwischen Wortleitung und Bitleitung gering gehalten wird und ebenfalls die Gesamtkapazität der Bitleitung gering ist, was ein sicheres Auslesen der Speicherzelle ermöglicht .
Weiterhin ist es vorteilhaft die Speichergräben 3 in einer hexagonalen Anordnung vorzusehen, wodurch die Substratoberfläche optimal ausgenutzt wird und die Kapazität des Grabenkondensators erhöht werden kann.
Optional kann eine vergrabene Platte (Burried Plate) als Ge- genelektrode des Grabenkondensators vorgesehen werden. Dazu wird beispielsweise bei der Bildung des Grabenkondensators Dotierstoff aus dem mit einem dotierten Material gefüllten Graben 3 in das Substrat eindiffundiert . Weiterhin kann eine vergrabene Wanne vorgesehen werden (Burried Layer) die die vergrabenen Platten benachbarter Grabenkondensatoren verbindet.
LO LO to to F
LΠ o LΠ o LΠ o LΠ
OΛ
LO
ISl
Z
Φ
F- rt
Φ
H
Ω li J tr
Φ
P
64 Lackfüllung
A Schnittlinie
B weitere Schnittlinie

Claims

Patentansprüche
1. Speicherzelle mit:
- einem Substrat (2) ; - einem Graben (3) , der einen unteren Bereich (4) , einen mittleren Bereich (5) , einen oberen Bereich (6) und eine Innenwand (7) aufweist und in dem Substrat (2) angeordnet ist, wobei der untere Bereich (4) unterhalb des mittleren Bereichs (5) und der mittlere Bereich (5) unterhalb des oberen Bereichs (6) angeordnet ist;
- einem Isolationskragen (8) , der in dem mittleren Bereich (5) an der Innenwand (7) des Grabens (3) angeordnet ist;
- einer dielektrischen Schicht (9) , die in dem unteren Bereich (4) des Grabens (3) angeordnet ist; - einer leitenden Grabenfüllung (10) , die den unteren Bereich (4) und den mittleren Bereich (5) des Grabens (3) angeordnet ist;
- einer epitaktisch aufgewachsenen Schicht (11) , die in dem oberem Bereich (6) des Grabens (3) an der Innenwand (7) des Grabens (3) angeordnet ist; und
- einer Barrierenschicht (60) , die zwischen der leitenden Grabenfüllung (10) und der epitaktisch aufgewachsenen Schicht (11) angeordnet ist.
2. Speicherzelle nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß in dem oberen Bereich (6) des Grabens (3) oberhalb der epi- taktisch aufgewachsenen Schicht (11) eine zweite dielektrische Schicht (12) mit einer Innenöffnung (13) angeordnet ist.
3. Speicherzelle nach einem der Ansprüche 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß in der epitaktisch aufgewachsenen Schicht (11) ein zweiter Graben (63) angeordnet ist.
4. Speicherzelle nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t, daß der zweite Graben (63) bis an die Barrierenschicht (60) heran reicht .
5. Speicherzelle nach einem der Ansprüche 3 oder 4, d a d u r c h g e k e n n z e i c h n e t, daß auf der Barrierenschicht (60) in dem zweiten Graben (63) eine Grabenbodenisolation (62) angeordnet ist.
6. Speicherzelle nach einem der Ansprüche 2 bis 5, d a d u r c h g e k e n n z e i c h n e t, daß auf der epitaktisch aufgewachsenen Schicht (11) unterhalb der zweiten dielektrischen Schicht (12) eine dritte dielektrische Schicht (14) angeordnet ist.
7. Speicherzelle nach einem der Ansprüche 2 bis 6, d a d u r c h g e k e n n z e i c h n e t, daß ein Isolationsgraben (15) so angeordnet ist, daß er die Speicherzelle (1) und eine benachbarte Speicherzelle (16) umgibt und zwischen der Speicherzelle (1) und der benachbarten Spei- cherzelle (16) ein aktives Gebiet (17) ausgebildet ist, welches dotiert ist.
8. Speicherzelle nach einem der Ansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t, daß die epitaktisch aufgewachsene Schicht (11) ein unteres dotiertes Gebiet (18) , welches an die leitende Grabenfüllung (10) angeschlossen ist und ein oberes dotiertes Gebiet (19) , welches an das aktive Gebiet (17) angeschlossen ist, aufweist .
9. Speicherzelle nach einem der Ansprüche 7 oder 8, d a d u r c h g e k e n n z e i c h n e t, daß eine Bitleitung (20) über das aktive Gebiet (17) verläuft und das aktive Gebiet (17) kontaktiert.
10. Speicherzelle nach Anspruch 9, d a d u r c h g e k e n n z e i c h n e t, daß die Bitleitung (20) von einer dielektrischen Hülle (21) eingekapselt wird.
11. Speicherzelle nach einem der Ansprüche 1 bis 10, d a d u r c h g e k e n n z e i c h n e t, daß eine Glasschicht (22) oberhalb des Substrats (1) angeordnet ist .
12. Speicherzelle nach einem der Ansprüche 6 bis 11, d a d u r c h g e k e n n z e i c h n e t, daß eine Gate-Elektrode (23) auf der dritten dielektrischen Schicht (14) angeordnet ist und zumindest bis an die Innenöffnung (13) der zweiten dielektrischen Schicht (12) heran reicht .
13. Speicherzelle nach Anspruch 12, d a d u r c h g e k e n n z e i c h n e t, daß ein Gate-Anschluß (28) auf der Gate-Elektrode (23) angeordnet ist und sich durch die Innenöffnung (13) der zweiten dielek- trischen Schicht (12) und durch die Glasschicht (22) bis zu einer Wortleitung (24) erstreckt.
14. Speicherzelle nach Anspruch 13, d a d u r c h g e k e n n z e i c h n e t, daß die Wortleitung (24) oberhalb der Bitleitung (20) verläuft.
15. Speicherzelle nach einem der Ansprüche 1 bis 14, d a d u r c h g e k e n n z e i c h n e t, daß neben dem Graben (3) weitere Gräben in einem hexagonalen Mu- ster angeordnet sind.
16. Verfahren zur Herstellung einer Speicherzelle (1) mit den Schritten:
- Bilden eines Grabens (3) in einem Substrat (2) , der einen unteren Bereich (4) , einen mittleren Bereich (5) , einen oberen Bereich (6) und eine Innenwand (7) aufweist; - nachfolgend Bilden eines Isolationskragens (8) in den mittleren Bereich (5) an der Innenwand (7) des Grabens (3) ;
- Bilden einer dielektrischen Schicht (9) zumindest in dem unteren Bereich (4) des Grabens (3) ; - Bilden einer leitenden Grabenfüllung (10) in dem unteren
Bereich (4) des Grabens (3) auf der dielektrischen Schicht (9) und zumindest teilweise in dem mittleren Bereich (5) des Grabens (3) auf dem Isolationskragen (8) ;
- Bilden einer Barrierenschicht (60) auf der leitenden Gra- benfüllung (10) ;
- epitaktisches Aufwachsen einer Schicht (11) in dem oberen Bereich (6) des Grabens (3) , an der Innenwand (7) des Grabens (3) und auf der leitenden Grabenfüllung (10) .
17. Verfahren nach Anspruch 16, d a d u r c h g e k e n n z e i c h n e t, daß eine zweite dielektrische Schicht (12) mit einer Innenöffnung (13) in dem oberen Bereich (6) des Grabens (3) oberhalb der epitaktisch aufgewachsenen Schicht (11) gebildet wird.
18. Verfahren nach einem der Ansprüche 16 oder 17, d a d u r c h g e k e n n z e i c h n e t, daß die Barrierenschicht (60) beim epitaktischen Aufwachsen der Schicht (11) seitlich - ausgehend von der Innenwand (7) des Grabens (3) - überwachsen wird.
19. Verfahren nach einem der Ansprüche 16 bis 18, d a d u r c h g e k e n n z e i c h n e t, daß in der epitaktisch aufgewachsenen Schicht (11) eine Schließ- fuge (61) gebildet wird, die mittels eines thermischen
Schritts bei einer Temperatur zwischen 900°C und 1200°C ausgeheilt wird.
20. Verfahren nach einem der Ansprüche 16 bis 19 d a d u r c h g e k e n n z e i c h n e t, daß ein zweiter Graben (63) in der Schicht (11) gebildet wird, wobei die zweite dielektrische Schicht (12) als Ätzmaske ver- wendet wird und an einer Seitenwand des zweiten Grabens (63) eine dritte dielektrische Schicht (14) gebildet wird.
21. Verfahren nach Anspruch 20, d a d u r c h g e k e n n z e i c h n e t, daß auf der dritten dielektrischen Schicht (14) eine Gate- Elektrode (23) in dem zweiten Graben (63) gebildet wird, die mindestens bis zu der Innenöffnung (13) der zweiten dielektrischen Schicht (12) heranreicht.
22. Verfahren nach Anspruch 21, d a d u r c h g e k e n n z e i c h n e t, daß oberhalb des Substrats (2) eine Glasschicht (22) gebildet wird, in die ein Graben geätzt wird, welcher die Innenöffnung (13) der dielektrischen Schicht (12) freilegt und die zweite dielektrische Schicht (12) als Ätzmaske für die Freiätzung der Innenöffnung (13) bis zu der Freilegung der Gate- Elektrode (23) verwendet, wobei ein selbstjustierter Gate- Anschluß (28) gebildet wird.
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