JP2022027627A - メモリアレイ、メモリデバイスおよびその形成方法 - Google Patents

メモリアレイ、メモリデバイスおよびその形成方法 Download PDF

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Abstract

Figure 2022027627000001
【課題】３Ｄメモリアレイ用の配線配置及びその形成方法を提供する。
【解決手段】メモリアレイ２００は、メモリアレイの第１のエッジから第１の方向に沿って延伸し、長さがメモリアレイの第１のエッジに垂直であるメモリアレイの第２のエッジの長さより小さい第１のワード線（導電線７２）と、メモリアレイの第１のエッジと対向するメモリアレイの第３のエッジから延伸し、第１の方向に沿って延伸し、長さがメモリアレイの第２のエッジの長さより小さい第２のワード線と、第１のワード線に接触するメモリ膜９０と、第１のソース線及び第１のビット線に接触する酸化物半導体（ＯＳ）層９２と、を含み、メモリ膜が酸化物半導体層と第１のワード線との間に設置される。
【選択図】図１Ａ

Description

本開示のいくつかの実施形態は、メモリアレイ、メモリデバイスおよびその形成方法に関する。
例えば、半導体メモリは集積回路において電子アプリケーションに用いられ、無線、テレビ、携帯電話及びパーソナルコンピューティングデバイスを含む。半導体メモリは二種類を含む。一つは揮発性メモリであり、もう一つは不揮発性メモリである。揮発性メモリはランダムアクセスメモリ（ＲＡＭ）を含み、それはさらに二つのサブクラス、すなわちスタティックランダムアクセスメモリ（ＳＲＡＭ）及びダイナミックランダムアクセスメモリ（ＤＲＡＭ）に分けることができる。ＳＲＡＭ及びＤＲＡＭはいずれも揮発性であり、それらは電力を供給しない時にそれらに記憶された情報を失うためである。
一方、不揮発性メモリはその上に記憶されたデータを記憶することができる。不揮発性半導体メモリの一つに、強誘電体ランダムアクセスメモリ（ＦＥＲＡＭ、ＦＲＡＭ）がある。ＦＥＲＡＭの利点は書き込み／読み出し速度が速いこと及びサイズが小さいことを含む。
本願のいくつかの実施例は、メモリアレイの第１のエッジから第１の方向に沿って延伸し、長さが前記メモリアレイの前記第１のエッジに垂直である前記メモリアレイの第２のエッジの長さより小さい第１のワード線と、前記メモリアレイの前記第１のエッジと対向する前記メモリアレイの第３のエッジから延伸し、前記第１の方向に沿って延伸し、長さが前記メモリアレイの前記第２のエッジの長さより小さい第２のワード線と、第１のワード線に接触するメモリ膜と、第１のソース線及び第１のビット線に接触する酸化物半導体（ＯＳ）層と、を含み、前記メモリ膜が前記酸化物半導体層と前記第１のワード線との間に設置されるメモリアレイを提供する。
本願のさらに他の実施例は、半導体基板の上方に位置する第１のワード線と、前記第１のワード線の第１の端に接触する第１の金属間誘電体（ＩＭＤ）と、半導体基板の上方に位置し、第１の端が前記第１の金属間誘電体の第１のエッジと整列する第２のワード線と、前記第２のワード線の前記第１の端に対向する前記第２のワード線の第２の端に接触し、第１のエッジが前記第１のワード線の前記第１の端に対向する前記第１のワード線の第２の端と整列する第２の金属間誘電体と、前記第１のワード線及び前記第１の金属間誘電体と接触するメモリ膜と、前記メモリ膜の上方に位置し、ソース線及びビット線に接触する酸化物半導体（ＯＳ）層と、を含むメモリデバイスを提供する。
本願の他の実施例は、半導体基板に第１の材料と第２の材料の交互層を含む多層積層体を形成すること、前記多層積層体の上方に第１のハードマスク層を堆積すること、前記多層積層体の第１の角領域及び前記第１の角領域の斜め対角に位置する前記多層積層体の第２の角領域を露出させるように前記第１のハードマスク層をパターニングした後、前記第１のハードマスク層は、前記多層積層体の第３の角領域及び前記第３の角領域の斜め対角に位置する前記多層積層体の第４の角領域を覆うこと、前記第１の角領域に第１の階段構造を形成し、かつ前記第２の角領域に第２の階段構造を形成するように前記多層積層体を前記第１のハードマスク層を貫通してパターニングすること、前記多層積層体を貫通して延伸する第１のチャネルをパターニングすること、前記第１のチャネルの側壁及び底面に沿ってメモリ膜を堆積すること、前記メモリ膜上に酸化物半導体（ＯＳ）層を堆積すること、を含むメモリデバイスを形成する方法を提供する。
図面と共に読むと、以下の具体的な実施形態に基づいて本発明の各態様を最適に理解することができる。注意すべきことは、業界における標準実践に基づいて、各部材は比率に応じて描画されないことである。実際には、明確に説明するために、各部材のサイズは任意に増加するか又は減少することができる。
は、いくつかの実施例に係るメモリアレイの斜視図及び回路図を示す。 は、いくつかの実施例に係るメモリアレイの斜視図及び回路図を示す。 は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。 、は、一部の実施例によるメモリアレイを含む半導体装置の製造例の変形例によるメモリアレイを示す半導体装置の変形例である。
以下の開示内容は多くの異なる実施例又は実施例を提供することにより、提供された標の異なる特徴を実施する。以下、部品、材料、値、ステップ、動作、配置又は類似な特定例を説明し、本発明の実施の形態を簡単に説明する。当然、これらは例示的のみでありかつ限定的ではない。その他の部品、値、動作、材料、配置又は類似なものは想定される。例えば、以下の説明において、第１の特徴が第２の特徴の上方又は第２の特徴に形成されることは、直接接触することで第１の特徴及び第２の特徴を形成する実施例を含んで、且つ第１の特徴と第２の特徴との間に別の特徴を形成することにより第１の特徴と第２の特徴が直接接触して形成もよい。また、本開示のいくつか実施例は各実施例において素子符号及び／又はアルファベットを繰り返してもよい。この繰り返しは説明を簡略化しかつ明瞭な目的を達成するためであり、かつ自体が述べた各実施例及び／又は配置の間の関係を指示しない。
また、説明を容易にするために、本明細書は空間相対的用語（例えば「…の下」、「…の下方」、「下部」、「…上方」、「上部」及び類似なもの）を使用して各図に図示された一つの素子又は特徴と他の素子（又は複数の素子）又は特徴（又は複数の特徴）との関係を説明することができる。諸図に描かれた指向性の以外に、空間相対的用語は使用又は操作中の素子の異なる配向を含むことを意図する。装置は他の方式で（９０度回転するか又は他の方向にある）方向を特定するので本明細書で使用された空間相対的説明語を同様に解読することができる。
以下は複数の異なる実施例又は実施例を提供し、本発明の異なる部材を実施するために用いられる。以下にアセンブリ及び配置の具体的な実施例を説明することにより、本発明を簡略化する。当然のことながら、これらは単に実施例であり、本発明を限定するものではない。例えば、以下の説明において、第２の部材の上方又は上に第１の部材を形成することは第１の部材と第２の部材が直接接触して形成された実施例を含むことができ、かつ第１の部材と第２の部材との間に追加の部材を形成することができ、それにより第１の部材と第２の部材が直接接触しない実施例を含むことができる。また、本発明の様々な実施例において参照数字／アルファベットを繰り返して使用することができる。このような重複は簡略化及び明確化の目的であり、かつそれ自体は検討された各実施例及び／又は構造の間の関係を示さない。
かつ、説明しやすいために、ここで「下にある」、「下にある」、「下部」、「上にある」、「上部」などの空間相対用語を使用することにより、図に示すような一つの部品又は部品と他の（又は他の）部品又は部品との関係を説明することができる。図に示された方位に加えて、空間相対用語はデバイスの使用又は操作における異なる方位を含むことを目的とする。デバイスは他の方式（９０度回転するか又は他の方位にある）で配向することができ、本明細書で使用される空間相対記述子は同様に対応する解釈を行うことができる。
各実施例は、複数のメモリセルが積層された３Ｄメモリアレイの階段構造及びその形成方法を提供する。積層されたメモリユニットを相補型金属酸化膜半導体（ＣＭＯＳ）下アレイ（ＣＵＡ）の上方に垂直に積層することができ、該ＣＵＡは論理ダイ等であってもよい。積層されたメモリセルはワード線を含み、階段構造においてＣＵＡの主表面に平行な方向に沿って延伸し、ここで、ワード線の対応する長さはＣＵＡから離れる方向に減少する。階段構造は第１の境界に隣接して形成されてもよく、かつ第１の領域において一部のみがメモリアレイの第１の境界に沿って延伸し、かつ第２の境界に隣接して形成され、かつ第２の領域において一部のみがメモリの第１の境界に対向する第２の境界に沿って延在する。ワード線の上方にハードマスクを堆積してパターニングし、ハードマスクの上方にフォトレジストを形成し、及びフォトレジスト及び下のワード線に繰り返しのトリミング及びエッチングプロセスを実行することにより階段構造を形成することができる。そのうちの第１の境界及び第２の境界の全体に沿って階段構造を形成するプロセスに比べて、第１の境界に沿って第１の領域における一部及び第２の境界に沿って第２の領域における一部に階段構造を形成することは面積を節約する利点を提供し、これはデバイス密度を増加させる。
図１Ａ及び図１Ｂは、一部の実施形態に係るメモリアレイ２００の一例を示している。図１Ａは三次元図でいくつかの実施例に係るメモリアレイ２００の一部の実例を示し、かつ図１Ｂはメモリアレイ２００の回路図を示す。メモリアレイ２００は複数のメモリセル２０２を含み、それは行及び列のグリッドに配置することができる。メモリユニット２０２はさらに垂直に積み重ねて三次元メモリアレイを提供することができ、それによりデバイス密度を増加させる。メモリアレイ２００は、半導体ダイのラインバック（ＢＥＯＬ）に設けられてもよい。例えば、メモリアレイ２００は半導体ダイの相互接続層に設置されてもよく、例えば半導体基板に形成された一つ又は複数の能動素子（例えば、トランジスタ）の上に設置される。
いくつかの実施例において、メモリアレイ２００はフラッシュメモリアレイであり、例えばＮＯＲフラッシュメモリアレイなどである。各メモリセル２０２は、メモリ膜９０を有するトランジスタ２０４を含みうる。メモリ膜９０は、ゲート絶縁膜として機能し得る。いくつかの実施例において、各トランジスタ２０４のゲートは対応するワード線（例えば、導電線７２）に電気的に結合され、各トランジスタ２０４の第１のソース／ドレイン領域は対応するビット線（例えば、導電線１０６）に電気的に結合され、かつ各トランジスタ２０４の第２のソース／ドレイン領域は対応するソース線（例えば、導電線１０８）に電気的に結合され、それは第２のソース／ドレイン領域を電気的に接地に結合する。メモリアレイ２００の同じ水平行におけるメモリセル２０２は共通ワード線を共有することができ、メモリアレイ２００の同じ垂直列におけるメモリセル２０２は共通ソース線及び共通ビット線を共有することができる。
メモリアレイ２００は垂直に積層された複数の導電線７２（例えば、ワード線）を含み、ここで、誘電体層５２は導電線７２の隣接する導電線の間に設置される。導電ライン７２は、下面の基板（図１Ａ及び図１Ｂでは個別に図示せず）の主面に平行な方向に延伸している。導電線７２は階段構造を有することができ、それにより下部導電線７２は上部導電線７２の端点より長くかつ横方向に延伸して上部導電線７２の端点を超える。例えば、図１Ａにおいて、導電線７２の複数の積層を示し、ここで、最上部の導電線７２が最も短く、かつ最下部の導電線７２が最も長い。導電ライン７２の長さは、基板下方向に長くしてもよい。このようにして、メモリアレイ２００から各導電線７２の一部にアクセスすることができ、かつ各導電線７２の露出部分に導電接触を行うことができる。
メモリアレイ２００はさらに複数の導電線１０６（例えば、ビット線）及び複数の導電線１０８（例えば、ソース線）を含む。導電ライン１０６及び導電ライン１０８は、導電ライン７２に対して垂直な方向に延びていてもよい。誘電体材料１０２は、導電性配線１０６と導電性配線１０８との間に配置され、互いに分離されている。対をなす導電線１０６と導電線１０８は交差する導電線７２と共に各メモリセル２０２の境界を画定し、かつ誘電体材料９８は隣接する対をなす導電線１０６と導電線１０８との間に設置されかつ隔離される。いくつかの実施例において、導電線１０８は電気的に接地に結合される。図１Ａは導電線１０６の導電線１０８に対する特定の配置を示すが、理解すべきことは、導電線１０６と導電線１０８の配置を反転することができる。
メモリアレイ２００は、さらに、酸化物半導体（ＯＳ）層９２を含んでもよい。ＯＳ層９２は、メモリセル２０２のトランジスタ２０４にチャネル領域を設けてもよい。例えば、対応する導電線７２により適切な電圧（例えば、対応するトランジスタ２０４の対応する閾値電圧（Ｖｔｈ）より高い電圧）を印加する場合、ＯＳ層９２と導電線７２が交差する領域は電流が導電線１０６から導電線１０８へ流れることを実現することができる（例えば、矢印２０６で示される方向に）。
メモリ膜９０は導電線７２とＯＳ層９２との間に設置され、かつメモリ膜９０はトランジスタ２０４にゲート誘電体を提供することができる。いくつかの実施例において、メモリ膜９０は強誘電体（ＦＥ）材料を含み、例えば酸化ハフニウム、酸化ハフニウムジルコニウム、ドープされたシリコン酸化ハフニウム等である。したがって、メモリアレイ２００は強誘電体ランダムアクセスメモリ（ＦＥＲＡＭ）アレイと呼ばれてもよい。好ましくは、メモリ膜９０は多層構造、異なる強誘電体材料、異なるタイプのメモリ層（例えば、記憶可能なビット）等であってもよい。
メモリ膜９０がＦＥ材料を含む実施例において、メモリ膜９０は二つの異なる方向のうちの一つに分極化することができる。適切な電圧差を印加してメモリ膜９０を跨いで適切な電界を発生させることにより、分極方向を変化させることができる。分極は相対的に局所化されてもよく（例えば、一般的にメモリセル２０２の各境界内に含まれる）、かつメモリ膜９０の連続領域は複数のメモリセル２０２を跨って延在することができる。メモリ膜９０の特定領域の分極方向に応じて、対応するトランジスタ２０４の閾値電圧が変化しかつデジタル値（例えば、０又は１）を記憶することができる。例えば、メモリ膜９０の領域が第１の電気分極方向を有する場合、対応するトランジスタ２０４は相対的に低い閾値電圧を有することができ、かつメモリ膜９０の領域が第２の電気分極方向を有する場合、対応するトランジスタ２０４は相対的に高い閾値電圧を有することができる。つの閾値電圧の差を閾値電圧シフトと呼ぶことができる。大きな閾値電圧オフセットは対応するメモリユニット２０２に記憶されたデジタル値をより容易に（例えば、エラーがより発生しにくい）読み出すことができる。
メモリセル２０２に書き込み動作を実行するために、書き込み電圧を印加してメモリ膜９０のメモリセル２０２に対応する部分を跨ぐ。例えば、適切な電圧を対応する導線７２（例えば、対応するワード線）及び対応する導線１０６及び導線１０８（例えば、対応するビット線及びソース線）に印加することにより書き込み電圧を印加することができる。書き込み電圧をメモリ材料９０の該部分を跨ぐように印加することにより、メモリ材料９０の該領域の分極方向を変更することができる。したがって、対応するトランジスタ２０４の対応する閾値電圧を低閾値電圧から高閾値電圧に切り替えることができ（逆も同様である）、デジタル値をメモリユニット２０２に記憶することができる。導電線７２は導電線１０６及び導電線１０８と交差するため、書き込み動作のために単独のメモリユニット２０２を選択することができる。
メモリユニット２０２に読み出し動作を実行するために、読み出し電圧（例えば、低閾値電圧と高閾値電圧との間の電圧）を対応する導電線７２（例えば、対応するワード線）に印加する。メモリ膜９０の対応する領域の分極方向に基づいて、メモリセル２０２のトランジスタ２０４はオンにされるか又はオンにされなくてもよい。結果として、対応する導電線１０６は対応する導電線１０８（例えば、接地に結合された対応するソース線）により放電するか又は放電しなくてもよく、かつメモリユニット２０２に記憶されたデジタル値を決定することができる。導電線７２は導電線１０６及び導電線１０８と交差するため、単独のメモリユニット２０２を選択して読み取り操作に用いることができる。
図１Ａには、後の図で用いるメモリアレイ２００の基準断面も示されている。断面ＡーＡ’は、導電線７２の長手方向に沿っており、例えば、トランジスタ２０４のＯＳ層９２を電流が横切る方向と平行な方向である。断面ＢーＢ’は、断面ＡーＡ’および配線７２の縦軸に垂直である。断面ＢーＢ’は、誘電体材料９８および誘電体材料１０２を貫通している。断面Ｃ－Ｃ’は断面Ｂ－Ｂ’に平行であり、かつ延伸して導電線１０６を貫通する。断面Ｄ－Ｄ’は断面Ａ－Ａ’に平行であり、かつ延伸して誘電体材料１０２を貫通する。明確にするために、その後の図はこれらの参照断面に関する。
図２～図３５は、一部の実施形態に係るメモリアレイ２００の製造の途中段階を示す図である。図２、図３、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１５Ｂ、図２４Ｂ、図２５Ｂ、図２６Ｂ及び図３６Ｂは、図１Ａに示す基準断面ＡーＡ’に沿って示されている。図４Ｃ、図５Ｃ、図６Ｃ、図７Ｃ、図８Ｃ、図９Ｃ、図１０Ｃ、図１１Ｃ、図１２Ｃ、図１３Ｂ、図１４Ｂ、図１５Ｃ、図１６Ｂ、図１７Ｂ、図１８Ｂ、図１９Ｂ、図２０Ｂ、図２１Ｂ、図２２Ｂ、図２３Ｂ、図２８、図２９、図３０、図３１、図３２、図３３、図３４及び図３５は、図１Ａに示す基準断面ＢーＢ’に沿って示されている。図２２Ｃ、図２３Ｃ、図２４Ｃ、図２５Ｃ、図２６Ｃ及び図３６Ｃは、図１Ａに示す基準断面ＣーＣ’に沿って図２４Ｄ、図２５Ｄ、図２６Ｄ及び図３６Ｄは、図１Ａに示す基準断面ＤーＤ’に沿って示されている。図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、図１８Ａ、図１９Ａ、図２０Ａ、図２１Ａ、図２２Ａ、図２３Ａ、図２４Ａ、図２５Ａ、図２６Ａ、図２７及び図３６Ａは、上面から見た図である。図２６Ｅおよび図３６Ｅには、斜視図が示されている。
図２において、基板５０を提供する。基板５０は半導体基板であってもよく、例えばブロック半導体、絶縁体半導体（ＳＯＩ）基板等であり、それはドープ（例えば、ｐ型又はｎ型ドーパントを用いる）又はドープしなくてもよい。基板５０は集積回路ダイであってもよく、例えば論理ダイ、メモリダイ、ＡＳＩＣダイなどである。基板５０は相補型金属酸化物半導体（ＣＭＯＳ）ダイであってもよく、かつＣＭＯＳ下部アレイ（ＣＵＡ）と呼ばれてもよい。基板５０はウェハであってもよく、例えばシリコンウェハである。一般的に、ＳＯＩ基板は絶縁層に形成された半導体材料層である。絶縁体層は、例えば、埋め込み酸素（ＢＯＸ）層、酸化シリコン層等であってもよい。絶縁体層は基板上に提供され、一般的にシリコン又はガラス基板である。他の基板、例えば多層又は勾配基板は、使用することもできる。いくつかの実施例において、基板５０の半導体材料はシリコン、ゲルマニウム、炭化ケイ素と、ヒ化ガリウムと、リン化ガリウムと、リン化インジウムと、ヒ化インジウム及び／又はアンチモンとを含む化合物半導体、シリコンゲルマニウムと、リンヒ化ガリウムと、ヒ化アルミニウムインジウムと、ヒ化アルミニウムガリウムと、ヒ化ガリウムインジウムと、リン化ガリウムインジウム及び／又はリンヒ化ガリウムインジウムとを含む合金半導体、又はそれらの組み合わせを含む。
図２には、基板５０上に形成可能な回路も示されている。回路は、基板５０の上面に位置するトランジスタを含む。トランジスタは、基板５０の上面の上方に位置するゲート誘電体層３０２と、ゲート誘電体層３０２の上方に位置するゲート電極３０４とを含む。ソース／ドレイン領域３０６は基板５０内に設置され、ゲート誘電体層３０２とゲート電極３０４の反対側に位置する。ゲートスペーサ３０８はゲート誘電体層３０２の側壁に沿って形成され、かつソース／ドレイン領域３０６とゲート電極３０４を適切な横方向距離に隔てる。トランジスタはフィン型電界効果トランジスタ（Ｆｉｎ ＦＥＴ）、ナノ（例えば、ナノシート、ナノワイヤ、全周回ゲートなど）ＦＥＴ（ナノＦＥＴ）、平面ＦＥＴなど又はそれらの組み合わせを含むことができ、かつゲートプロセス又はゲートプロセスにより形成することができる。
第１のＩＬＤ３１０はソース／ドレイン領域３０６、ゲート誘電体層３０２及びゲート電極３０４を取り囲みかつ分離し、かつ第２のＩＬＤ３１２は第１のＩＬＤ３１０の上方に位置する。ソース／ドレインコンタクト３１４は第２のＩＬＤ３１２及び第１のＩＬＤ３１０を貫通し、かつソース／ドレイン領域３０６に電気的に結合され、ゲートコンタクト３１６は第２のＩＬＤ３１２を貫通し、かつゲート電極３０４に電気的に結合される。相互接続構造３２０は第２のＩＬＤ３１２、ソース／ドレインコンタクト３１４及びゲートコンタクト３１６の上方に位置し、該相互接続構造３２０は一つ又は複数の積層された誘電体層３２４及び一つ又は複数の誘電体層３２４に形成された導電部材３２２を含む。相互接続構造３２０はゲートコンタクト３１６及びソース／ドレインコンタクト３１４に電気的に接続されて、機能回路を形成することができる。いくつかの実施例において、相互接続構造３２０で形成された機能回路は論理回路、メモリ回路、センスアンプ、コントローラ、入力／出力回路、画像センサ回路等、又はそれらの組み合わせを含むことができる。図２は基板５０の上方に形成されたトランジスタを説明するが、他の能動素子（例えば、ダイオードなど）及び／又は受動素子（例えば、コンデンサ、抵抗器など）は機能回路の一部として形成されてもよい。簡略化及び明確な目的のために、後続きの図面は基板５０に形成されたトランジスタ、ＩＬＤ及び相互接続構造３２０を省略することができる。基板５０とトランジスタ（例えば、ソース／ドレイン領域３０６、ゲート誘電体層３０２及びゲート電極３０４）、ゲートスペーサ３０８、第１のＩＬＤ３１０、第２のＩＬＤ３１２及び相互接続構造３２０はＣＭＯＳ下部アレイ（ＣＵＡ）、論理ダイ等であってもよい。
図３において、基板５０の上方にエッチングストップ層５１及び多層積層体５８が形成される。エッチングストップ層５１は基板５０に接触するように示されるが、基板５０とエッチングストップ層５１との間に任意の数の中間層を設置することができる。例えば、基板５０とエッチング停止層５１との間に絶縁層（例えば、低ｋ誘電体層）内に導電部材を含む一つ又は複数の相互接続層を設置することができる。いくつかの実施例において、導電性部材をパターニングして基板５０及び／又はメモリアレイ２００上の能動素子に電源、接地及び／又は信号線を提供することができる（図１Ａ及び図１Ｂを参照する）。
エッチングストップ層５１は、後に積層体５８等の上層に対して行われるエッチング工程の停止に用いられてもよい。エッチングストップ層５１は多層積層体５８の材料に対して高いエッチング選択性を有する材料で形成されてもよく、それによりストップ層５１を明らかにエッチングしない場合に多層積層体５８をエッチングすることができる。いくつかの実施例において、エッチング停止層５１は窒化ケイ素、ＳｉＯＮ、ＳｉＣＯＮ、ＳｉＣ、ＳｉＯＣ、ＳｉＣｘＮｙ、ＳｉＯｘ、他の誘電体、それらの組み合わせ等で形成されてもよく、かつ化学気相堆積（ＣＶＤ）、原子層堆積（ＡＬＤ）等で形成されてもよい。
積層体５８は、導電層５４Ａ－５４Ｄ（総称して導電層５４という）と誘電体層５２Ａ－５２Ｅ（総称して誘電体層５２という）との交互層を含む。その後のステップで導電層５４をパターニングして導電線７２（例えば、ワード線）を限定することができる。導電層５４は導電性材料を含むことができ、例えば、銅、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、ルテニウム、アルミニウム、コバルト、銀、金、ニッケル、クロム、ハフニウム、白金、それらの組み合わせ等である。誘電体層５２は絶縁材料、例えば酸化ケイ素、窒化ケイ素、酸窒化ケイ素、それらの組み合わせ等を含むことができる。導電層５４及び誘電体層５２は、例えば、ＣＶＤ、ＡＬＤ、物理気相堆積（ＰＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）等を用いて形成することができる。図３は特定の数量の導電層５４及び誘電体層５２を示すが、他の実施例は異なる数量の導電層５４及び誘電体層５２を含むことができる。
図４Ａ－図１０Ｃは、積層体５８をパターニングして段差構造６８（図１０Ａ－図１０Ｃに示す）を形成したものである。図４Ａ～図４Ｃにおいて、パターニングされたハードマスク５７は多層積層体５８の上方に形成される。パターニングされたハードマスク５７は、多層積層体５８をエッチングして、多層積層体５８の選択的な部分に段差構造６８を形成するためのマスクとして用いることができる。いくつかの実施例において、多層積層部品５８の選択された領域はその後に形成された階段構造６８の位置に対応することができる。ハードマスク層（個別に図示せず）は、誘電体層５２Ｅの上面に成膜することができる。ハードマスク層は、ＣＶＤ、ＡＬＤ等により成膜することができる。その後、フォトリソグラフィプロセスを用いて、ハードマスク層をパターニングして、パターニングされたハードマスク５７を形成することができる。ハードマスク層は、アモルファスシリコン（ａーＳｉ）、炭化シリコン（ＳｉＣ）、シリコンオキシカーバイド（ＳｉＯＣ）、シリコンオキシカーバイド（ＳｉＯＣＮ）、シリコンオキシカーバイド（ＳｉＣＮ）、ｈｉｇｈーｋ誘電体材料、これらの組み合わせ、または多層などを含むことができる。
図４Ａに示すように、パターニングされたハードマスク５７は第１の開口５９Ａ、誘電体層５２Ｅを露出する第１の部分、及び第２の開口５９Ｂ、誘電体層５２Ｅを露出する第２の部分を含むようにパターニングされてもよい。第１の開口５９Ａは構造の第１のエッジＥ１及び第２のエッジＥ２から延びるように形成されてもよく、かつ第２の開口５９Ｂは構造の第１のエッジＥ１及び第２のエッジＥ２に対向する第３のエッジＥ３及び第４のエッジＥ４から延びるように形成されてもよい。図４Ａに示すように、第１の開口５９Ａ及び第２の開口５９Ｂは第２のエッジＥ２及び第４のエッジＥ４と平行な方向に交差することができる。続いて、第１の開口５９Ａおよび第２の開口５９Ｂを貫通するようにパターニングすることにより、段差構造６８を形成する。段差構造６８は、第１の開口５９Ａと第２の開口５９Ｂとを図４Ａの千鳥構造で形成することにより、千鳥構造を形成するこれは導電層５４Ａ－５４Ｄと第２のエッジＥ２及び第４のエッジＥ４に近接する下部基板５０上の回路との間の接続を実現し、Ｅ２及び第４のエッジＥ４の長さを延伸する階段構造を含む装置に比べて、面積を節約する。かつ、パターニングされたハードマスク５７を含みその後にパターニングされたハードマスク５７の上方に形成されたフォトレジスト（例えば以下に図５Ａ～図９Ｃを参照して検討されたフォトレジスト５６）のパターニング及びトリミングを簡略化することを実現し、多層積層部材５８の部分を不所望なエッチングから保護することに役立ち、かつ階段構造６８をパターニングする正確性を向上させる。これはコストを低減し、デバイス欠陥を低減しかつデバイス性能を向上させる。
図４Ａは、後の図で用いる基準断面をさらに示している。断面Ａ－Ａ’はその後に形成された導電線（例えば導電線７２、以下に図１４Ａ及び図１４Ｂを参照して説明する）の縦軸に沿って延伸して第１の開口５９Ａを貫通する。断面ＢーＢ’は、断面ＡーＡ’に垂直な方向に第２開口５９Ｂを貫通している。
図５Ａ～図５Ｃにおいて、多層積層体５８及びパターニングされたハードマスク５７の上方にフォトレジスト５６を形成する。フォトレジスト５６は、スピンコート法を用いて形成することができ、フォトリソグラフィ技術を用いてパターニングすることができる。パターニングされたフォトレジスト５６は領域６０において多層積層体５８を露出させることができ、同時に多層積層体５８の残りの部分をマスクする。例えば、多層積層体５８の最上層（例えば、誘電体層５２Ｅ）は領域６０に露出することができる。
図６Ａ～図６Ｃにおいて、フォトレジスト５６をマスクとして領域６０における多層積層体５８の露出部分をエッチングする。エッチングは任意の実行可能なエッチングプロセスであってもよく、例えばウェット又はドライエッチング、ＲＩＥ、ＮＢＥ等であり、又はそれらの組み合わせである。エッチングは異方性であってもよい。エッチングは領域６０における誘電体層５２Ｅ及び導電層５４Ｄの部分を除去し、かつ開口６１を限定することができる。誘電体層５２Ｅと導電層５４Ｄは異なる材料成分を有するため、これらの層の露出部分を除去するためのエッチング剤は異なってもよい。いくつかの実施例において、導電層５４Ｄは誘電体層５２Ｅをエッチングすると同時にエッチングストップ層として機能し、かつ誘電体層５２Ｄは導電層５４Ｄをエッチングすると同時にエッチングストップ層として機能する。その結果、多層積層体５８の他の層を除去せずに誘電体層５２Ｅ及び導電層５４Ｄの部分を選択的に除去することができ、かつ開口６１は所望の深さまで延伸することができる。好ましくは、開口６１が所望の深さに達した後、タイミングエッチングプロセスを使用して開口６１のエッチングを停止することができる。得られた構造において、誘電体層５２Ｄは領域６０に露出する。
図７Ａ～図７Ｃにおいて、フォトレジスト５６をトリミングして多層積層部品５８の追加部分を露出させる。可能なフォトリソグラフィ技術を用いてフォトレジスト５６をトリミングすることができる。トリミングの結果として、フォトレジスト５６の幅が減少し、かつ多層積層体５８の領域６０及び領域６２における一部が露出される。例えば、領域６２における誘電体層５２Ｅの上面及び領域６０における誘電体層５２Ｄの上面を露出させることができる。
そして、このフォトレジスト５６をマスクとして、多層積層体５８の露出部分をエッチングすることができる。エッチングは任意の適切なエッチングプロセスであってもよく、例えばウェット又はドライエッチング、ＲＩＥ、ＮＢＥ等であり、又はそれらの組み合わせである。エッチングプロセスは異方性であってもよい。このエッチングにより、開口部６１を積層体５８内にさらに延ばすことができる。誘電体層５２と導電層５４は異なる材料成分を有するため、これらの層の露出部分を除去するためのエッチング剤は異なってもよい。いくつかの実施例において、導電層５４は誘電体層５２をエッチングすると同時にエッチング停止層として用いられ、かつ誘電体層５２は導電層５４をエッチングすると同時にエッチング停止層として用いられる。結果として、多層積層体５８の他の層を除去せずに誘電体層５２及び導電層５４の部分を選択的に除去することができ、かつ開口６１は所望の深さまで延伸することができる。好ましくは、開口６１が所望の深さに達した後、タイミングエッチングプロセスを用いて開口６１のエッチングを停止することができる。また、エッチングプロセスの間に、誘電体層５２及び導電層５４のエッチングされていない部分は下層のマスクとして用いられ、したがって、誘電体層５２Ｅ及び導電層５４Ｄの前のパターン（図６Ａ～図６Ｃを参照する）は下の誘電体層５２Ｄ及び下の導電層５４Ｃに転写されてもよい。得られた構造において、誘電体層５２Ｄは領域６２に露出し、かつ誘電体層５２Ｃは領域６０に露出する。
図８Ａ～図８Ｃにおいて、フォトレジスト５６をトリミングして多層積層部品５８の追加部分を露出させる。可能なフォトリソグラフィ技術を用いてフォトレジスト５６をトリミングすることができる。トリミングにより、フォトレジスト５６の幅が減少し、かつ多層積層体５８の領域６０、領域６２及び領域６４における部分が露出される。例えば、領域６４における誘電体層５２Ｅの上面、領域６２における誘電体層５２Ｄの上面及び領域６０における誘電体層５２Ｃの上面を露出させることができる。
そして、このフォトレジスト５６をマスクとして、多層積層体５８の露出部分をエッチングすることができる。エッチングは任意の適切なエッチングプロセスであってもよく、例えばウェット又はドライエッチング、ＲＩＥ、ＮＢＥ等であり、又はそれらの組み合わせである。エッチングプロセスは異方性であってもよい。このエッチングにより、開口部６１を積層体５８内にさらに延ばすことができる。誘電体層５２と導電層５４は異なる材料成分を有するため、これらの層の露出部分を除去するためのエッチング剤は異なってもよい。いくつかの実施例において、導電層５４は誘電体層５２をエッチングすると同時にエッチング停止層として用いられ、かつ誘電体層５２は導電層５４をエッチングすると同時にエッチング停止層として用いられる。結果として、多層積層体５８の他の層を除去せずに誘電体層５２及び導電層５４の部分を選択的に除去することができ、かつ開口６１は所望の深さまで延伸することができる。好ましくは、開口６１が所望の深さに達した後、タイミングエッチングプロセスを用いて開口６１のエッチングを停止することができる。また、エッチングプロセス期間において、誘電体層５２及び導電層５４の未エッチング部分は下層用のマスクとして用いられ、かつ結果として、誘電体層５２Ｅ、導電層５４Ｄ、誘電体層５２Ｄ及び導電層５４Ｃの前パターン（図７Ａ～図７Ｃを参照する）は下の誘電体層５２Ｃ、下の導電層５４Ｂ、下の誘電体層５２Ｄ及び下の導電層５４Ｃに転写することができる。得られた構造において、誘電体層５２Ｄは領域６４に露出し、誘電体層５２Ｃは領域６２に露出し、誘電体層５２Ｂは領域６０に露出する。
図９Ａ～図９Ｃにおいて、フォトレジスト５６をトリミングして多層積層部品５８の追加部分を露出させる。可能なフォトリソグラフィ技術を用いてフォトレジスト５６をトリミングすることができる。トリミングにより、フォトレジスト５６の幅が減少し、かつ多層積層体５８の領域６０、領域６２、領域６４及び領域６６における部分が露出される。例えば、領域６６における誘電体層５２Ｅの上面、領域６４における誘電体層５２Ｄの上面、領域６２における誘電体層５２Ｃの上面及び領域６０における誘電体層５２Ｂの上面を露出させることができる。
そして、このフォトレジスト５６をマスクとして、多層積層体５８の露出部分をエッチングすることができる。エッチングは任意の適切なエッチングプロセスであってもよく、例えばウェット又はドライエッチング、ＲＩＥ、ＮＢＥ等であり、又はそれらの組み合わせである。エッチングプロセスは異方性であってもよい。このエッチングにより、開口部６１を積層体５８内にさらに延ばすことができる。誘電体層５２と導電層５４は異なる材料成分を有するため、これらの層の露出部分を除去するためのエッチング剤は異なってもよい。いくつかの実施例において、導電層５４は誘電体層５２をエッチングすると同時にエッチング停止層として用いられる。結果として、多層積層体５８の他の層を除去しない場合に誘電体層５２の部分を選択的に除去することができ、かつ開口６１が所望の深さまで延伸することができる。好ましくは、開口６１が所望の深さに達した後、タイミングエッチングプロセスを用いて開口６１のエッチングを停止することができる。また、エッチングプロセス期間において、誘電体層５２及び導電層５４の未エッチング部分は下層のマスクとして用いられ、かつ結果として、誘電体層５２Ｅ、導電層５４Ｄ、誘電体層５２Ｄの前パターン（図８Ａ～図８Ｃを参照する）は導電層５４Ｃ、誘電体層５２Ｃ及び導電層５４Ｂを下の誘電体層５２Ｂ、下の誘電体層５２Ｃ及び下の誘電体層５２Ｄに転写することができる。得られた構造において、導電層５４Ａは領域６０に露出し、導電層５４Ｂは領域６２に露出し、導電層５４Ｃは領域６４に露出し、かつ導電層５４Ｄは領域６６に露出する。
図１０Ａ～図１０Ｃにおいて、例えば実行可能なアッシング又は湿式剥離プロセスによりフォトレジスト５６を除去することができる。したがって、階段構造６８を形成する。段差構造６８は、誘電体層５２と導電層５４との交互層の積層からなる。図１０Ａ～図１０Ｃに示すように、階段構造６８を形成することにより各導電層５４Ａ－５４Ｄの部分が被覆された導電層５４及び誘電体層５２から露出することを実現することが結果として、次の処理ステップにおいて、階段構造６８の上から各導電層５４の導電性コンタクトまで形成することができる。
図１０Ａに示すように、段差構造６８は第１の部分６８Ａ及び第１の部分６８Ａに対向する第２の部分６８Ｂを含む。第１の部分６８Ａはメモリアレイ２００の第１の角に設置されてもよく、かつ第２の部分６８Ｂはメモリアレイ２００の第１の角と対向する第２の角（例えば、斜め対角）に設置されてもよい。パターニングされたハードマスク層５７は第１の角と第２の角との間のメモリアレイ２００の第３の角及び第３の角と対向する（例えば、斜め対角）メモリアレイ２００の第４の角を覆うことができる。第１の部分６８Ａは部分的にメモリアレイ２００の第２のエッジＥ２に沿って延伸し、かつ第２の部分６８Ｂは部分的にメモリアレイ２００の第４のエッジＥ４に沿って延在する。導電層５４はその後にエッチングされて導電線（例えば、ワード線、例えば導電線７２、以下に図１４Ａ及び図１４Ｂを参照して説明する）を形成することができる。それぞれ第２のエッジＥ２及び第４のエッジＥ４に沿って部分的に延在する第１の部分６８Ａ及び第２の部分６８Ｂを含む階段構造を形成し、各導電線接続（例えば以下に図２６Ａ～図２６Ｅを参照して検討された導電性コンタクト１２２）を実現し、同時にメモリアレイ２００の最小ピンを占用する。これにより、デバイス密度を向上させることができる。図４Ａ～図１０Ｃにおいて、階段構造６８の第２の部分６８Ｂを画定するパターニングハードマスク５７の側壁は階段構造６８の第１の部分６８Ａを画定するパターニングハードマスク５７の側壁と整列しないように示される。しかしながら、図１０Ａにおける破線に示すように、パターニングされたハードマスク５７の階段構造６８を限定する第１の部分６８Ａと第２の部分６８Ｂの側壁は位置合わせすることができる。
導電層５４は、段差構造６８の第１部分６８Ａ及び第２部分６８Ｂの外側において連続していてもよい。このように、導電層５４の第１の部分６８Ａに延伸する部分で形成された導電線は第４のエッジＥ４に延伸することができ、かつ導電層５４の第２の部分６８Ｂに延伸する部分で形成された導電線は第２のエッジＥ２に延伸することができる。図１０Ｂに示すように、階段構造６８の第１の部分６８Ａに対向する導電層５４及び誘電体層５２のエッジはエッチングストップ層５１及び基板５０のエッジと末端を共有することができる。図１０Ｃに示すように、階段構造６８の第２の部分６８Ｂに対向する導電層５４及び誘電体層５２のエッジはエッチングストップ層５１及び基板５０のエッジと末端を共有することができる。
図１１Ａ～図１１Ｃにおいて、金属間誘電体（ＩＭＤ）７０は多層積層体５８に堆積される。ＩＭＤ７０は誘電体材料で形成されてもよく、かつ任意の適切な方法で堆積されてもよく、例えばＣＶＤ、ＰＥＣＶＤ、流動性ＣＶＤ（ＦＣＶＤ）等である。誘電体材料は、リンシリケートガラス（ＰＳＧ）、ボロンシリケートガラス（ＢＳＧ）、ボロンドープリンシリケートガラス（ＢＰＳＧ）、ノンドープシリケートガラス（ＵＳＧ）等を含むことができる。いくつかの実施例において、ＩＭＤ７０は酸化物（例えば、酸化ケイ素など）、窒化物（例えば、窒化ケイ素など）、その組み合わせなどを含むことができる。他の誘電体材料は、任意のプロセスで形成されたものを用いることができる。ＩＭＤ７０は、導電層５４Ｂ－５４Ｄの側壁、誘電体層５２Ｂ－５２Ｅの側壁、パターニングされたハードマスク５７の側壁、導電層５４Ａ－５４Ｄの上面、及び、パターニングされたハードマスク５７の上面に沿って延伸している。
図１２Ａ～図１２Ｃにおいて、除去プロセスをＩＭＤ７０及びハードマスク５７に印加することにより、多層積層体５８上の余分な材料を除去する。いくつかの実施例において、平坦化プロセス、例えば化学機械平坦化（ＣＭＰ）プロセス、エッチバックプロセス、それらの組み合わせ等を利用することができる。図１２Ａ～図１２Ｃに示す実施例において、ハードマスク５７を完全に除去することができる。平坦化プロセスは多層積層体５８を露出させることにより、平坦化プロセスが完了した後、多層積層体５８の頂面（例えば、誘電体層５２Ｅ）はＩＭＤ７０の頂面と同一平面にある。
図１３Ａ～図１５Ｂにおいて、多層積層部品５８にチャネル８６を形成し、それにより導電線７２を限定する。導電線７２はメモリアレイ２００におけるワード線に対応することができ、かつ導電線７２はメモリアレイ２００の得られたトランジスタ２０４にゲート電極を提供することができる（図１Ａ及び図１Ｂを参照する）。図１３Ａ～図１５Ｂにおいて、「Ａ」末の図は上から下への図を示し、かつ「Ｂ」末の図は図１Ａの基準断面Ｂ－Ｂ’に沿った断面図を示す。
図１３Ａ及び図１３Ｂにおいて、ハードマスク８０は多層積層体５８の上方に堆積される。ハードマスク８０は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、ＰＥＣＶＤ等により堆積可能な窒化シリコン、酸窒化シリコン等を含むことができる。スピンコート技術を用いてハードマスク８０を形成することができ、かつ実行可能なフォトリソグラフィ技術を用いてパターニングすることができる。ハードマスク８０上にフォトレジスト８２を形成し、パターニングする。フォトレジスト８２をパターニングして、ハードマスク８０の上面の一部を露出するチャネル８６を形成してもよい。
図１４Ａ及び図１４Ｂにおいて、（例えばウェット又はドライエッチング、ＲＩＥ、ＮＢＥ等、又はそれらの組み合わせ）を使用してフォトレジスト８２のパターンをハードマスク８０に転写する。エッチングは異方性であってもよい。エッチングは多層積層体５８の上面、例えば誘電体層５２Ｅの上面を露出させることができる。したがって、チャネル８６はハードマスク８０に転写される。さらに図１４Ａ及び図１４Ｂにおいて、実行可能なプロセス（例えばウェットエッチングプロセス、ドライエッチングプロセス、その組み合わせ等）によりフォトレジスト８２を除去することができる。
図１５Ａ～図１５Ｃにおいて、一種以上の実行可能なエッチングプロセス（例えばウェットエッチング又はドライエッチング、ＲＩＥ、ＮＢＥ等、又はそれらの組み合わせ）を使用してハードマスク８０のパターンを多層積層部材５８に転写する。エッチングプロセスは異方性であってもよい。したがって、チャネル８６は延伸して多層積層部品５８を貫通する。チャネル８６は、エッチングストップ層５１の上面を露出していてもよい。チャネル８６をエッチングすることにより、導電層５４Ａ－５４Ｄにより導電線７２Ａ－７２Ｄ（例えば、ワード線であり、導電線７２と総称される）を形成する。より具体的には、導電層５４を貫通するチャネル８６をエッチングすることにより、隣接する導電線７２は互いに分離することができる。導電線７２は、段差構造６８の第１部分６８Ａ及び第２部分６８Ｂの外側で連続していてもよい。導電層５４の第１の部分６８Ａに延伸する部分で形成された導電線７２は第４のエッジＥ４に延伸することができ、かつ導電層５４の第２の部分６８Ｂに延伸する部分で形成された導電線７２は第２のエッジＥ２に延伸することができる。さらに図１５Ａ～図１５Ｃにおいて、実行可能なプロセス（例えばウェットエッチングプロセス、ドライエッチングプロセス、平坦化プロセス、その組み合わせ等）によりハードマスク８０を除去することができる。
導電線７２Ａ及び誘電体層５２Ａの両端面は、ＩＭＤ７０の第２エッジＥ２及び第４エッジＥ４と一致していてもよい。階段構造６８の第１の部分６８Ａ及び第２の部分６８Ｂにおける導電線７２Ｂ－７２Ｄ及び誘電体層５２Ｂ－５２Ｅの第１の端はＩＭＤ７０に接触することができ、かつ同じ導電線７２Ｂ－７２Ｄ及び誘電体層５２Ｂ－５２Ｅの対向する第２の端は対向するＩＭＤ７０と同じ末端であることができる。これはメモリアレイ２００における利用可能な領域の使用を最大化することに役立ち、ＩＭＤは導電線７２Ａ及び誘電体層５２Ａの端面に沿って追加の領域を占用せず、かつメモリユニット２０２は階段構造６８の第１の部分６８Ａ及び第２の部分６８Ｂ以外の導電線７２及び誘電体層５２の長さに沿って形成することができる。
図１６Ａ－図１９Ｂは、チャネル８６内に形成され、パターニングされたトランジスタ２０４（図１Ａ及び図１Ｂ参照）のチャネル領域を示している。図１６Ａ及び図１６Ｂにおいて、チャネル８６内にメモリ膜９０、ＯＳ層９２及び第１の誘電体層９８Ａを堆積する。メモリ膜９０は、導電ライン７２、誘電体層５２及びＩＭＤ７０の側壁、並びに、誘電体層５２Ｅ、エッチングストップ層５１及びＩＭＤ７０の上面に沿って、チャネル８６内にコンフォーマルに堆積されてもよい。メモリ膜９０は、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法、ＰＥＣＶＤ法等により成膜することができる。
メモリ膜９０は、メモリアレイ２００に形成されたトランジスタ２０４のゲート絶縁膜である。メモリ膜９０には、適当な電圧差を印加することにより、メモリ膜９０を挟んで異なる二つの偏光方向を切り替えることが可能な材料が含まれていてもよい。メモリ膜９０はｈｉｇｈーｋ誘電体材料であってもよく、例えばハフニウム（Ｈｆ）系誘電体材料などである。いくつかの実施例において、メモリ膜９０は強誘電体（ＦＥ）材料を含み、例えば酸化ハフニウム、酸化ハフニウムジルコニウム、ドープされたシリコン酸化ハフニウム等である。いくつかの実施例において、メモリ膜９０は異なる強誘電体材料又は異なるタイプの記憶材料を含むことができる。いくつかの実施例において、メモリ膜９０は二つのＳｉＯｘ層の間のＳｉＮｘ層を含む多層メモリ構造（例えば、ＯＮＯ構造）であってもよい。
ＯＳ層９２は、メモリ膜９０上のチャネル８６にコンフォーマルに堆積される。ＯＳ層９２は、トランジスタ２０４にチャネル領域を設けるための材料を含む（図１Ａ及び図１Ｂ参照）。例えば、ＯＳ層９２は酸化亜鉛（ＺｎＯ）、酸化インジウムタングステン（ＩｎＷＯ）、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ、ＩＧＺＯ）、酸化インジウム亜鉛（ＩｎＺｎＯ）、酸化インジウムスズ（ＩＴＯ）、多結晶シリコン（ｐｏｌｙ－Ｓｉ）、シリコン（Ｓｉ）、非晶質シリコン（ａ－Ｓｉ）、それらの組み合わせ等を含むことができる。ＯＳ層９２は、ＣＶＤ、ＰＶＤ、ＡＬＤ、ＰＥＣＶＤ等により成膜することができる。ＯＳ層９２は、メモリ膜９０上において、チャネル８６の側壁および底面に沿って延伸していてもよい。
第１誘電体層９８Ａは、ＯＳ層９２上のチャネル８６に堆積される。第１の誘電体層９８Ａは例えば酸化ケイ素、窒化ケイ素、酸化窒化ケイ素等を含むことができ、それはＣＶＤ、ＰＶＤ、ＡＬＤ、ＰＥＣＶＤ等により堆積することができる。第１誘電体層９８Ａは、ＯＳ層９２上において、チャネル８６の側壁及び底面に沿って延伸していてもよい。図１７Ａ及び図１７Ｂに関して以下に説明するように、第１の誘電体層９８Ａはその後にパターニングされかつマスクとして用いられて下のＯＳ層９２をエッチングすることができる。
図１７Ａ及び図１７Ｂにおいて、チャネル８６における第１の誘電体層９８Ａ及びＯＳ層９２の底部を除去する。第１誘電体層９８Ａの底部は、フォトリソグラフィとエッチングとの組み合わせを用いて除去することができる。エッチングは任意の実行可能なエッチングプロセスであってもよく、例えばウェット又はドライエッチング、ＲＩＥ、ＮＢＥ等であり、又はそれらの組み合わせである。エッチングは異方性であってもよい。
次に、第１の誘電体層９８Ａはエッチングマスクとして使用することができ、それによりチャネル８６内を貫通するＯＳ層９２の底部をエッチングする。エッチングは任意の実行可能なエッチングプロセスであってもよく、例えばウェット又はドライエッチング、ＲＩＥ、ＮＢＥ等であり、又はそれらの組み合わせである。エッチングは異方性であってもよい。エッチングＯＳ層９２は、チャネル８６の底面のうちメモリ膜９０の一部を露出させることができる。したがって、チャネル８６の対向する側壁上のＯＳ層９２の部分は互いに分離することができ、これはメモリアレイ２００のメモリセル２０２の間の分離を改善する（図１Ａ及び図１Ｂを参照する）。
いくつかの実施例において（単独に図示せず）、ＯＳ層９２は次にエッチングマスクとして用いられてチャネル８６内を貫通するメモリ膜９０の底部をエッチングすることができる。エッチングは任意の実行可能なエッチングプロセスであってもよく、例えばウェット又はドライエッチング、ＲＩＥ、ＮＢＥ等であり、又はそれらの組み合わせである。エッチングは異方性であってもよい。エッチングメモリ膜９０は、チャネル８６の底面におけるエッチングストップ層５１の一部を露出させることができる。したがって、チャネル８６の対向する側壁上のメモリ膜９０の部分は互いに分離することができ、これはさらにメモリアレイ２００のメモリセル２０２の間の分離を改善する（図１Ａ及び図１Ｂを参照する）。
図１８Ａ及び図１８Ｂにおいて、追加の誘電体材料９８Ｂを堆積してチャネル８６の残りの部分を充填する。付加誘電体材料９８Ｂは、第１誘電体層９８Ａと同様の材料およびプロセスにより形成することができる。追加の誘電体材料９８Ｂ及び第１の誘電体層９８Ａをまとめて第１の誘電体材料９８と呼ぶことができる。
図１９Ａ及び図１９Ｂにおいて、誘電体材料９８、ＯＳ層９２及びメモリ膜９０に除去プロセスを印加することにより、多層積層体５８上の余分な材料を除去する。いくつかの実施例において、平坦化プロセス、例えばＣＭＰ、エッチバックプロセス、それらの組み合わせ等を利用することができる。平坦化プロセスは多層積層体５８及びＩＭＤ７０を露出させることにより、平坦化プロセスが完了した後、多層積層体５８（例えば、誘電体層５２Ｅ）、ＩＭＤ７０、メモリ膜９０、ＯＳ層９２及び誘電体材料９８の上面が同じ平面にある。
図２０Ａ～図２３Ｃはメモリアレイ２００において誘電体材料１０２、導電線１０６（例えば、ビット線）及び導電線１０８（例えば、ソース線）を製造する中間ステップを示す。導電線１０６及び導電線１０８は導電線７２に垂直な方向に延伸することができ、それによりメモリアレイ２００の単独のメモリユニット２０２を選択して読み出し及び書き込み動作に用いることができる。
図２０Ａ及び図２０Ｂにおいて、誘電体材料９８及びＯＳ層９２によりチャネル１００をパターニングする。フォトリソグラフィとエッチングとの組み合わせにより、誘電体材料９８およびＯＳ層９２のチャネル１００をパターニングすることができる。エッチングは任意の実行可能なエッチングプロセスであってもよく、例えばウェット又はドライエッチング、ＲＩＥ、ＮＢＥ等であり、又はそれらの組み合わせである。エッチングは異方性であってもよい。チャネル１００はメモリ膜９０の対向する側壁の間に設置されてもよく、かつチャネル１００はメモリアレイ２００におけるメモリセル２０２の隣接するスタックを物理的に分離することができる（図１Ａを参照する）。ＩＭＤ７０、導電線７２及び誘電体層５２に隣接する階段構造６８の第１の部分６８Ａ及び第２の部分６８Ｂ内の誘電体材料９８及びＯＳ層９２を完全に除去することができる。第２エッジＥ２及び第４エッジＥ４に平行な方向において、段差構造６８の第２部分６８Ｂに隣接する誘電体材料９８及びＯＳ層９２の部分を除去してもよい。
いくつかの実施例において（単独に図示せず）、チャネル１００はさらにメモリ膜９０によりパターニングすることができる。このように、チャネル１００は多層スタック５９の対向する側壁の間に設置されてもよく、かつチャネル１００はメモリアレイ２００におけるメモリセル２０２の隣接するスタックを物理的に分離することができる（図１Ａを参照する）。ＩＭＤ７０、導電線７２及び誘電体層５２に隣接する段差構造６８の第１部分６８Ａ及び第２部分６８Ｂにおいて、誘電体材料９８、ＯＳ層９２及びメモリ膜９０を完全に除去することができる。第２エッジＥ２及び第４エッジＥ４に平行な方向において、段差構造６８の第２部分６８Ｂに隣接する誘電体材料９８、ＯＳ層９２及びメモリ膜９０の部分を除去してもよい。
図２１Ａ及び図２１Ｂにおいて、誘電体材料１０２はチャネル１００内に堆積しかつチャネル１００を充填する。誘電体材料１０２は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、ＰＥＣＶＤ等により堆積された酸化シリコン、窒化シリコン、酸窒化シリコン等を含むことができる。誘電体材料１０２は、ＯＳ層９２の上方において、チャネル１００の側壁および底面に沿って延伸していてもよい。堆積した後、平坦化プロセス（例えば、ＣＭＰ、エッチバックなど）を実行して誘電体材料１０２の余分な部分を除去することができる。得られた構造において、多層積層体５８、メモリ膜９０、ＯＳ層９２、誘電体材料９８及び誘電体材料１０２の上面は互いに実質的に同一平面（例えば、プロセス変化内）にあることができる。
いくつかの実施例において、誘電体材料９８及び誘電体材料１０２の材料を選択することにより、それらを互いに選択的にエッチングすることができる。例えば、いくつかの実施例において、誘電体材料９８は酸化物であり、かつ誘電体材料１０２は窒化物である。いくつかの実施例において、誘電体材料９８は窒化物であり、かつ誘電体材料１０２は酸化物である。他の材料も可能である。
図２２Ａ及び図２２Ｂにおいて、誘電体材料９８によりチャネル１０４をパターニングする。チャネル１０４は、後に導電ラインを形成するために用いられるフォトリソグラフィとエッチングとの組み合わせを用いて、誘電体材料９８を介してチャネル１０４をパターニングしてもよい。エッチングは任意の実行可能なエッチングプロセスであってもよく、例えばウェット又はドライエッチング、ＲＩＥ、ＮＢＥ等であり、又はそれらの組み合わせである。エッチングは異方性であってもよい。エッチングには、誘電体材料１０２、ＯＳ層９２またはメモリ膜９０を大きくエッチングすることなく、誘電体材料９８をエッチングするエッチャントを用いることができる。チャネル１０４のパターンは後に形成された導電線のパターン（例えば導電線１０６及び導電線１０８、以下に図２３Ａ～図２３Ｃを参照して説明する）に対応することができる。誘電体材料９８の部分は各対のチャネル１０４の間に残すことができ、かつ誘電体材料１０２は隣接するチャネル対１０４の間に設置することができる。また、ＯＳ層９２及びメモリ膜９０の部分はチャネル１０４と各誘電体層５２及び導電線７２との間に隣接するチャネル１０４を保持することができる。ＯＳ層９２及びメモリ膜９０の一部は、後に形成されるトランジスタ２０４の一部として機能してもよい。いくつかの実施例において、チャネル１００をパターニングするためのプロセスと逆に、異なるエッチングを用いてチャネル１０４をパターニングすることにより、ＯＳ層９２及びメモリ膜９０に対して誘電体材料９８の材料を選択的にエッチングすることができる。
図２３Ａ～図２３Ｃにおいて、チャネル１０４に導電性材料が充填されて導電線１０６及び導電線１０８を形成する。図２３Ａは、後の図で用いる基準断面を示している。断面ＢーＢ’は、導電線７２の長手軸に直交する方向に延びており、誘電体９８を貫通している。断面ＣーＣ’は、断面ＢーＢ’と平行な方向に延伸し、導電線１０６及び／又は導電線１０８を貫通している。メモリユニット２０２及びトランジスタ２０４を形成し、該メモリユニット２０２及びトランジスタ２０４はそれぞれ導電線１０６、導電線１０８、導電線７２、メモリ膜９０の一部及びＯＳ層９２の一部を含む。導電線１０６及び導電線１０８はそれぞれ導電性材料を含むことができ、例えば銅、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、ルテニウム、アルミニウム、それらの組み合わせ等である。導電ライン１０６及び導電ライン１０８は、例えばＣＶＤ、ＡＬＤ、ＰＶＤ、ＰＥＣＶＤ等を用いて形成することができる。導電性材料を堆積した後、平坦化（例えば、ＣＭＰ、エッチバック等）を実行して導電性材料の余分な部分を除去することができ、それにより導電線１０６及び導電線１０８を形成する。得られた構造において、多層積層体５８、ＩＭＤ７０、メモリ膜９０、ＯＳ層９２、誘電体材料９８、誘電体材料１０２、導電線１０６及び導電線１０８の上面は互いに実質的に同一平面（例えば、プロセス変化内）にあることができる。
導電線１０６はメモリアレイ２００におけるビット線に対応することができ、かつ導電線１０８はメモリアレイ２００におけるソース線に対応することができる。また、導電線１０６及び導電線１０８はメモリアレイ２００におけるトランジスタ２０４にソース／ドレイン電極を提供することができる。図２３Ｃは導電線１０６のみを示す断面図を示すが、導電線１０８の断面図も同様であってもよい。
階段構造６８を形成した後にトランジスタ２０４、導電線１０６及び導電線１０８のチャネル領域を形成することを説明したが、いくつかの実施例において、トランジスタ２０４、導電線１０６及び導電線１０８のためのチャネル領域を形成した後に階段構造６８を形成することができる。例えば、図４Ａ～図１２Ｃに示され説明された段差構造６８を形成する製造ステップは図１３Ａ～図２３Ｃに示され説明された製造ステップの後に実行することができる。同じ又は類似するプロセスは階段前及び階段後の実施例に用いることができる。
図２４Ａ～図２４Ｄにおいて、多層積層体５８、ＩＭＤ７０、メモリ膜９０、ＯＳ層９２、誘電体材料９８、誘電体材料１０２、導電線１０６及び導電線１０８の上方に誘電体層１２０を形成する。誘電体層１２０は誘電体材料、例えば低ｋ誘電体材料、超低ｋ誘電体（ＥＬＫ）材料等を含むことができる。いくつかの実施例において、誘電体層１２０は絶縁材料を含むことができ、例えば酸化ケイ素、窒化ケイ素、酸化窒化ケイ素、それらの組み合わせ等である。誘電体層１２０は適切なプロセスを使用して堆積することができ、例えばＣＶＤ、ＡＬＤ、ＰＶＤ、ＰＥＣＶＤ等である。
図２４Ａは、後の図で用いる基準断面をさらに示している。断面ＡーＡ’は、導電線７２の縦軸に沿って、段差構造６８の第１部分６８Ａを貫通している。断面ＢーＢ’は、断面ＡーＡ’に垂直な方向において、段差構造６８の第２部分６８Ｂを貫通している。断面ＤーＤ’は、断面ＡーＡ’に平行な方向に、誘電体材料９８および導電線７２に隣接する誘電体材料１０２を貫通している。
また、図２４Ａ～図２４Ｄにおいて、誘電体層１２０及びＩＭＤ７０にチャネル１１０を形成し、誘電体層１２０、誘電体材料９８、メモリ膜９０及びエッチング停止層５１にチャネル１１２を形成し、かつ誘電体層１２０にチャネル１１４を形成する。チャネル１１０、チャネル１１２及びチャネル１１４は後に導電性コンタクトを形成するために用いられてもよい。より具体的には、チャネル１１０は続いて導電性ワイヤ７２まで延びる導電性コンタクト（例えば、ワード線コンタクト、ゲートコンタクト等を形成する）を形成するために用いられ、チャネル１１２は続いて基板５０の上方に回路を形成するまで延びる導電性コンタクトを形成するために用いられ、かつチャネル１１４は続いて導電性ワイヤ１０６及び導電性ワイヤ１０８まで延びる導電性コンタクト（例えば、ビット線コンタクト、ソース線コンタクト等を形成する）を形成するために用いられる。
図２４Ｂ及び図２４Ｃに示すように、チャネル１１０は誘電体層１２０及びＩＭＤ７０を貫通することができ、かつ導電線７２の上面を露出させることができる。導電ライン７２の階段形状は、各導電ライン７２上に、チャネル１１０が延在可能な面を提供する。図２４Ｃ及び図２４Ｄに示すように、チャネル１１２は誘電体層１２０、誘電体材料１０２、メモリ膜９０及びエッチング停止層４１を貫通することができる。ここでメモリ膜９０の底部を除去する実施例において、チャネル１１２は誘電体層１２０、誘電体材料１０２及びエッチング停止層５１のみを貫通することができる。チャネル１１２は、基板５０の上面を露出してもよい。ここで相互接続構造３２０が基板５０の上方に形成された実施例（図２参照）において、チャネル１１２は相互接続構造３２０の導電性部材３２２の上面を露出させることができる。図２４Ａ及び図２４Ｃに示すように、チャネル１１０及びチャネル１１２は誘電体層１２０、ＩＭＤ７０、誘電体材料１０２、メモリ膜９０及び同じ断面におけるエッチング停止層５１を貫通することができ、その断面は導電線７２の縦軸に垂直である。
以下により詳細に説明するように、チャネル１１０内に導電性コンタクト（例えば以下に図２６Ａ～図２６Ｅを参照して説明する導電性コンタクト１２２及び導電性コンタクト１２４）を形成することができ、かつチャネル１１２及び導電性コンタクトは導電線（例えば以下に図２６Ａ～図２６Ｅを参照して説明する導電線１２８）により互いに電気的に結合することができる。メモリアレイ２００の対向する縁に沿って階段構造６８が形成された第１部分６８Ａと第２部分６８Ｂとは、各導電ライン７２から下面の基板５０までの異なる部分の接続を実現する。階段構造６８の第１の部分６８Ａ及び第２の部分６８Ｂは第２のエッジＥ２及び第４のエッジＥ４の一部のみに沿って形成されるため、メモリユニット２０２は第２のエッジＥ２及び第４のエッジＥ４の残りの部分に沿って形成されてもよい。これにより、デバイス密度を向上させることができる。
図２４Ｃ及び図２４Ｄに示すように、チャネル１１４は誘電体層１２０を貫通することができ、かつ導電線１０６及び導電線１０８を露出させることができる。チャネル１１４はその後に導電性ワイヤ１０６及び導電性ワイヤ１０８に電気的に結合された導電性コンタクト（例えば、ソース線コンタクト及びビット線コンタクト、例えば以下に図２６Ａ～図２６Ｅを参照して検討された導電性コンタクト１２６及び導電性コンタクト１２４）を形成するために用いられる。
チャネル１１０、チャネル１１２およびチャネル１１４は、フォトリソグラフィおよびエッチングの組み合わせを用いて形成することができる。エッチングは任意の実行可能なエッチングプロセスであってもよく、例えばウェット又はドライエッチング、ＲＩＥ、ＮＢＥ等であり、又はそれらの組み合わせである。エッチングは異方性であってもよい。いくつかの実施例において、チャネル１１０、チャネル１１２及びチャネル１１４は同時に形成することができる。しかしながら、チャネル１１０、チャネル１１２及びチャネル１１４はさらに様々なエッチングプロセスを用いてそれぞれ形成することができる。
図２５Ａ～図２５Ｄにおいて、誘電体層１２０の上方に誘電体層１２１を形成する。誘電体層１２１は誘電体材料を含むことができ、例えば低ｋ誘電体材料、超低ｋ誘電体（ＥＬＫ）材料などである。いくつかの実施例において、誘電体層１２１は絶縁材料を含むことができ、例えば酸化ケイ素、窒化ケイ素、酸化窒化ケイ素、それらの組み合わせ等である。誘電体層１２１は適切なプロセスを使用して堆積することができ、例えばＣＶＤ、ＡＬＤ、ＰＶＤ、ＰＥＣＶＤ等である。さらに図２５Ａ～図２５Ｄにおいて、誘電体層１２１にチャネル１１６及びチャネル１１８を形成する。チャネル１１６およびチャネル１１８は、後に導電ラインを形成するために用いられてもより具体的には、チャネル１１６はその後に導電線を形成するために用いられ、該導電線はその後に形成された導電性コンタクトを互いに電気的に結合しかつ基板５０に形成された回路のような以下の構造に結合する。
図２６Ａ～図２６Ｅにおいて、チャネル１１０内に導電性コンタクト１２２を形成し、チャネル１１２内に導電性コンタクト１２４を形成し、チャネル１１４内に導電性コンタクト１２６を形成し、チャネル１１６内に導電線１２８を形成し、かつチャネル１１８内に導電線１３０を形成する。図２６Ｅは斜視図を示し、ここでＩＭＤ７０、誘電体層１２０及び誘電体層１２１を省略することにより、導電性コンタクト１２２、導電性コンタクト１２４、導電性コンタクト１２６、導電線１２８及び導電線１３０とメモリアレイ２００の他の素子との間の関係をより明確に示す。導電性ワイヤ１２８は、導電性コンタクト１２２と導電性コンタクト１２４とを電気的に接続する。導電性ワイヤ７２は、導電性コンタクト１２４、導電性ワイヤ１２８および導電性コンタクト１２２を介して、基板５０に形成された回路と電気的に接続されている。導電性コンタクト１２２は誘電体層１２０及びＩＭＤ７０を貫通する。導電コンタクト１２２は、ワード線コンタクト、ゲートコンタクト等と称されうる。導電コンタクト１２４は、誘電体層１２０、誘電体材料１０２、メモリ膜９０およびエッチングストップ層５１を貫通している。導電線１２８は誘電体層１２１を貫通している。
導電線７２が階段構造６８内に形成されるため、各導電線７２上の表面は導電性コンタクト１２２を接合するために提供される。階段構造６８の第１の部分６８Ａは複数本の導電線７２を含むことができ、かつ残りの導電線７２は階段構造６８の第２の部分６８Ｂに含むことができ、それにより各導電線７２は階段構造６８に含まれる。このように、導電性コンタクト１２２は各導電線７２まで延びることができる。メモリアレイ２００の第２の端部Ｅ２と、第２の端部Ｅ２に対向するメモリアレイ２００の第４の端部Ｅ４とに沿って段差構造６８を形成する第１の部分６８Ａと、段差構造６８の第２の部分６８Ｂとは、下側の基板５０の異なる部分に接続されるように製造される。また、メモリアレイ２００の第２の端部Ｅ２および第４の端部Ｅ４のみに沿って部分的に延在する段差構造６８の第１の部分６８Ａおよび段差構造６８の第２の部分６８Ｂを形成することにより、段差構造６８の占有スペースを最小限に抑えることができる。例えば、メモリアレイ２００の第２のエッジＥ２及び第４のエッジＥ４と平行な方向に階段構造６８の第１の部分６８Ａ及び第２の部分６８Ｂに隣接してメモリユニット２０２を形成することができ、これによりメモリアレイ２００に形成されたメモリユニット２０２の数を最大化しかつデバイス密度を増加させることができる。
また、導電線１２８は階段構造の第１の部分６８Ａ及び第２の部分６８Ｂ内に導電コンタクト１２２と導電コンタクト１２４との間に配線接続され、かつ導電線７２の縦軸に垂直な方向に延在する。従来の設計に比べて、このような配線構造に必要な面積がより少なく、それによりより大きなデバイス密度を実現することができる。接続はさらに従来の設計よりも短く、それにより抵抗を低下させかつデバイス性能を向上させることができる。チャネル１１０及びチャネル１１２を同時に形成することができ、かつ導電性コンタクト１２２及び導電性コンタクト１２４を同時に形成することができ、より少ないフォトリソグラフィステップ及びより少ない堆積ステップを使用することができ、これはコスト及び製造時間を減少させる。
導電線１３０は導電性コンタクト１２６に電気的に結合され、かつ導電性コンタクト１２６及び導電線１３０により導電線１０６及び導電線１０８を基板５０に形成された回路に電気的に結合することができる。導電コンタクト１２６は、誘電体層１２０を貫通している。導電コンタクト１２６は、ソース線コンタクト、ビット線コンタクト等と称されうる。導電線１３０は誘電体層１２１を貫通している。
導電性コンタクト１２２、導電性コンタクト１２４、導電性コンタクト１２６、導電線１２８及び導電線１３０はパッド（単独に図示せず）を形成することにより形成することができ、例えば拡散バリア層、接着層等であり、かつパッドの上方に導電材料を形成する。各導電性コンタクト１２２、導電性コンタクト１２４、導電性コンタクト１２６、導電線１２８及び導電線１３０は同時に形成されてもよく、又は一つ又は複数の堆積プロセスを用いてそれぞれ形成されてもよい。パッドは、チタン、窒化チタン、タンタル、窒化タンタルなどを含むことができる。導電材は、銅、銅合金、銀、金、タングステン、コバルト、アルミニウム、ニッケル等であってもよい。ＣＭＰ等の平坦化処理を行うことにより、誘電体層１２１の表面から余分な材料を除去することができる。
図２７は、メモリアレイ２００のメモリセル２０２を、第２エッジＥ２および第４エッジＥ４に平行な方向に並べた例を示している。第１のエッジＥ１及び第３のエッジＥ３に平行な方向に階段構造６８の第１の部分６８Ａに整列した領域内のメモリセル２０２は第１のエッジＥ１及び第３のエッジＥ３に平行な方向に階段構造６８の第２の部分６８Ｂに整列した領域内のメモリセル２０２に整列していないが、二つの領域内のメモリセル２０２は第２のエッジＥ２及び第４のエッジＥ４に平行な方向に整列してもよい。メモリユニット２０２を互いに位置合わせすることによりメモリユニット２０２への接続の配線を簡略化することができ、例えば導電性コンタクト１２６及び導電線１３０である。
図２８－図３５は、多層積層体５９が誘電体層５２と犠牲層７４とを交互に有する例を示している。図２８は図３～図１２Ｃに示されたステップ及び上記ステップと類似するか又は同じ多層積層部品５９を実行することにより、階段構造６８の上方に階段構造６８及びＩＭＤ７０を形成することを示す。多層積層体５９は、犠牲層７４Ａ－７４Ｄ（総称して犠牲層７４という）と誘電体層５２Ａ－５２Ｅ（総称して誘電体層５２という）との交互層を含む。犠牲層７４はその後のステップにおいて導電性材料で置き換えることにより、導電線７６（例えば、ワード線）を限定することができる。犠牲層７４は絶縁材料を含むことができ、例えば酸化ケイ素、窒化ケイ素、酸化窒化ケイ素、それらの組み合わせ等である。誘電体層５２は絶縁材料、例えば酸化ケイ素、窒化ケイ素、酸窒化ケイ素、それらの組み合わせ等を含むことができる。誘電体層５２は犠牲層７４をエッチングして高いエッチング選択性を有する材料で形成することができ、基板５０は犠牲層７４及び誘電体層５２の両方をエッチングして高いエッチング選択性を有する材料で形成することができ、後続のエッチングステップに役立つ。いくつかの実施例において、基板５０は炭化ケイ素で形成されてもよく、誘電体層５２は酸化物（例えば酸化ケイ素）で形成されてもよく、かつ犠牲層７４は窒化物（例えば窒化ケイ素）で形成されてもよい。犠牲層７４及び誘電体層５２はそれぞれ使用することができ、例えば、ＣＶＤ、ＡＬＤ、物理気相堆積（ＰＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）などで形成される。図２８は特定の数量の犠牲層７４及び誘電体層５２を示すが、他の実施例は異なる数量の犠牲層７４及び誘電体層５２を含むことができる。
図２９において、多層積層体５９に第１のチャネル４０２が形成される。図示された実施例において、第１のチャネル４０２は多層積層体５９及びエッチングストップ層５１を貫通して基板５０を露出させる。いくつかの実施例において、第１のチャネル４０２は多層積層部品５９の一部を貫通するが全部ではなく、又は多層積層部品５９を貫通するがエッチング停止層５１を貫通しない。第１のチャネル４０２は実行可能なフォトリソグラフィ及びエッチング技術を使用して形成することができ、例えば多層積層体５９に対して選択的なエッチングプロセス（例えば、基板５０の材料より速い速度で誘電体層５２及び犠牲層７４の誘電体材料をエッチングする）を使用する。エッチングは任意の実行可能なエッチングプロセスであってもよく、例えば反応性イオンエッチング（ＲＩＥ）、中性原子ビームエッチング（ＮＢＥ）等であり、又はそれらの組み合わせである。エッチングは異方性であってもよい。基板５０が炭化ケイ素で形成され、誘電体層５２が酸化ケイ素で形成され、及び犠牲層７４が窒化ケイ素で形成される実施例において、第１のチャネル４０２は水素（Ｈ２）又は酸素（Ｏ２）が混合されたフッ素系ガス（例えば、Ｃ４Ｆ６）を用いてドライエッチングにより形成することができる。
図３０において、第１のチャネル４０２は拡張されて第１の側壁チャネル４０３を形成する。具体的には、犠牲層７４の側壁の第１のチャネル４０２に露出された部分は第１の側壁チャネル４０３から凹む。犠牲層７４の側壁は直線状に示されるが、側壁は凹状又は凸状であってもよい。第１の側壁チャネル４０３は実行可能なエッチングプロセスにより形成することができ、例えば犠牲層７４の材料に対して選択的なエッチングプロセス（例えば、誘電体層５２、エッチング停止層５１及び基板５０の材料より速い速度で犠牲層７４の材料を選択的にエッチングする）を有する。エッチングは等方的であってもよい。基板５０が炭化ケイ素で形成され、誘電体層５２が酸化ケイ素で形成され、かつ犠牲層７４が窒化ケイ素で形成される実施例において、第１のチャネル４０２はリン酸（Ｈ３ＰＯ４）を用いたウェットエッチングにより拡張することができる。しかし、任意の適切なエッチングプロセスを使用することができ、例えばドライ選択性エッチングである。
図３１において、第１の側壁チャネル４０３内にシード層４０４及び導電性充填材料４０６を形成することにより、第１のチャネル４０２を充填及び／又は過充填する。一つ又は複数の追加の層、例えばシード層、接着剤層、バリア層、拡散層、充填層等は、第１のチャネル４０２及び第１の側壁チャネル４０３内に充填されてもよい。いくつかの実施例において、シード層４０４を省略することができる。シード層４０４は第１の導電性材料で形成されてもよく、該第１の導電性材料は成長を助けるか又はその後に堆積された材料を接着することを助けるためいくつかの実施例において、シード層４０４は窒化チタン、窒化タンタル、チタン、タンタル、モリブデン、ルテニウム、ロジウム、ハフニウム、イリジウム、ニオブ、レニウム、タングステン、これらの組み合わせ、これらの酸化物などを含むことができる。導電性充填材料４０６は第２の導電性材料で形成されてもよく、該第２の導電性材料は金属であってもよく、例えばタングステン、コバルト、アルミニウム、ニッケル、銅、銀、金、モリブデン、ルテニウム、窒化モリブデン、その合金等である。その誘電体層５２が酸化物（例えば酸化シリコン）で形成される実施例において、シード層４０４は窒化チタンで形成されかつ導電性充填材料４０６はタングステンで形成されてもよい。シード層４０４及び導電性充填材料４０６はそれぞれ実行可能な堆積プロセスにより形成することができ、例えば化学気相堆積（ＣＶＤ）、原子層堆積（ＡＬＤ）などである。
シード層４０４及び導電性充填材料４０６を堆積して第１のチャネル４０２を充填し及び／又は過充填すると、シード層４０４及び導電性充填材料４０６を平坦化して第１のチャネル４０２以外の余分な材料を除去することができ、シード層４０４及び導電性充填材料４０６を平坦化した後、それが第１のチャネル４０２の頂部を完全に覆う。実施例において、例えば化学機械平坦化（ＣＭＰ）プロセスを用いてシード層４０４及び導電性充填材料４０６を平坦化することができる。しかし、任意の適切な平坦化プロセスを使用することができ、例えば研磨プロセスである。
図３２において、多層積層体５９に第２のチャネル４０５が形成される。図示された実施例において、第２のチャネル４０５は多層積層体５９及びエッチングストップ層５１を貫通しかつ基板５０を露出させる。いくつかの実施例において、第２のチャネル４０５は多層積層部品５９の一部を貫通するが全部ではなく、又はエッチング停止層５１ではなく多層積層部品５９を貫通する。第２のチャネル４０５は実行可能なフォトリソグラフィ及びエッチング技術を使用して形成することができ、例えば多層積層体５９に対して選択的なエッチングプロセス（例えば、基板５０の材料より速い速度で誘電体層５２及び犠牲層７４の誘電体材料をエッチングする）を使用する。エッチングは任意の実行可能なエッチングプロセスであってもよく、かついくつかの実施例において、図２９に関して議論された第１のチャネル４０２を形成するためのエッチングと類似することができる。
図３３において、第２のチャネル４０５は拡張されて第２の側壁チャネル４０７を形成する。具体的には、犠牲層７４の残りの部分を除去して第２の側壁チャネル４０７を形成する。したがって、第２の側壁チャネル４０７はシード層４０４の一部を露出させ、又はシード層４０４が存在しない実施例において、導電性充填材料４０６を露出させる。第２の側壁チャネル４０７は実行可能なエッチングプロセスにより形成することができ、例えば犠牲層７４の材料に対して選択的なエッチングプロセス（例えば、誘電体層５２、エッチング停止層５１及び基板５０の材料より速い速度で犠牲層７４の材料を選択的にエッチングする）を有する。エッチングは任意の実行可能なエッチングプロセスであってもよく、かついくつかの実施例において、図３０に関して議論された第１の側壁チャネル４０３を形成するためのエッチングと類似することができる。
図３４において、第２の側壁チャネル４０７にシード層４０８及び導電性充填材料４１０を形成することにより、第２のチャネル４０５を充填し及び／又は充填しすぎる。シード層４０８及び導電性充填材４１０はそれぞれシード層４０４及び導電性充填材４０６の候補材料の同じグループから選択された材料で形成されてもよく、かつそれぞれシード層４０４及び導電性充填材４０６を形成するための材料の候補方法の同じグループから選択された方法を用いて半導体層を形成してもよい。
シード層４０８及び導電性充填材料４１０を堆積して第１のチャネル４０５を充填し及び／又は充填し過ぎると、シード層４０８及び導電性充填材料４１０を平坦化して第２のチャネル４０５以外の余分な材料を除去することができ、シード層４０８及び導電性充填材料４１０を平坦化した後、それは第２のチャネル４０５の頂部を完全に覆う。実施例において、例えば化学機械平坦化（ＣＭＰ）プロセスを用いてシード層４０８及び導電性充填材料４１０を平坦化することができる。しかし、任意の適切な平坦化プロセスを使用することができ、例えば研磨プロセスである。
シード層４０４、導電性充填材４０６、シード層４０８及び導電性充填材４１０を総称して導電線４１２と呼ぶ。導電線４１２は導電線７２と同様に実行することができ、かつワード線として使用することができる。シード層４０４、導電性充填材４０６、シード層４０８および導電性充填材４１０は、互いに物理的に接触しており、互いに電気的に接続されている。したがって、シード層４０４、導電性充填材４０６、シード層４０８及び導電性充填材４１０の各組は単一のワード線として使用される。
図３５において、導電線４１２を貫通する第３のチャネル４１４を形成し、それにより単独の導電線４１２Ａ－４１２Ｄを形成する。第３のチャネル４１４は、誘電体層５２の側壁を露出するように形成いくつかの実施例において、例えば異方性エッチングプロセスを用いて導電線４１２…をエッチングすることができるが、任意の適切なエッチングプロセスを利用することができる。いくつかの実施例において、誘電体層５２に覆われていない導電線４１２の材料が除去されるまでエッチングプロセスを実行する。このように、導電線４１２の残りの材料は誘電体層５２の残りの部分と類似する幅を有する。
多層積層体５９に犠牲層７４を形成し交換することにより導電線４１２を形成し、メモリアレイ２００の列の縦横比を向上させ、かつ形成中に部品のねじれ又は陥没を防止する。これにより、デバイス欠陥を低減し、デバイス性能を向上させることができる。図１３Ａ～図１５Ｃで実行されたステップを取り替えて図２８～図３５で実行されたステップを実行することができ、メモリアレイ２００を形成するための他のステップは以上に検討されたステップと同じである（例えば、図２～図１２Ｃで実行されたステップを実行し、次に図２８～図３５で実行されたステップを実行し、最後に図１６Ａ～図２６Ｅで実行されたステップを実行する）。
図３６Ａ－図３６Ｅは、図１６Ａ－図２６Ｅの工程の後に図２８－図３５を実行する実施例を示している。図３６Ａ～図３６Ｅの構造は図２６Ａ～図２６Ｅに示された構造と類似することができ、シード層４０４、導電性充填材料４０６、シード層４０８及び導電性充填材料４１０を含む導電性ワイヤ４１２で導電性ワイヤ７２を取り替える以外に用いられる。
実施例は様々な利点を実現することができる。例えば、それぞれメモリアレイ２００の第２のエッジＥ２及び第４のエッジＥ４に沿って部分的に延在する階段構造６８の第１の部分６８Ａ及び階段構造６８の第２の部分６８Ｂを形成して以下の基板５０に製造された各部分の接続を許可し、同時に階段構造６８の占用する面積を最小化し、かつメモリアレイ２００に形成されたメモリセル２０２の数を最大化する。これにより、デバイス密度が向上する。
実施例によれば、メモリアレイは、メモリアレイの第１のエッジから第１の方向に沿って延伸し、長さが前記メモリアレイの前記第１のエッジに垂直である前記メモリアレイの第２のエッジの長さより小さい第１のワード線と、前記メモリアレイの前記第１のエッジと対向する前記メモリアレイの第３のエッジから延伸し、前記第１の方向に沿って延伸し、長さが前記メモリアレイの前記第２のエッジの長さより小さい第２のワード線と、第１のワード線に接触するメモリ膜と、第１のソース線及び第１のビット線に接触する酸化物半導体（ＯＳ）層と、を含み、前記メモリ膜が前記酸化物半導体層と前記第１のワード線との間に設置される。実施例において、メモリ膜は強誘電体（ＦＥ）材料を含む。実施例において、メモリアレイは、前記第１のワード線の上方に位置する金属間誘電体（ＩＭＤ）と、ＩＭＤから前記第１のワード線まで貫通して延伸し、かつ前記第１のワード線に電気的に結合される第１のコンタクトと、前記誘電体材料と前記第１のワード線との間に設置される前記メモリ膜に接触する誘電体材料と、前記誘電体材料及び前記強誘電体材料を貫通して延伸する第２のコンタクトと、前記第１のコンタクトを前記第２のコンタクトに電気的に結合する第１の導電線と、をさらに含む。実施例において、前記第２のコンタクトの長さは前記第１のコンタクトの長さよりも大きい。実施例において、メモリアレイは、前記第１のワード線の上方に位置し、前記メモリアレイの前記第１のエッジから前記第１の方向に沿って延伸し、且つ長さが前記第１のワード線の長さより小さい第３のワード線をさらに含む。実施例において、メモリアレイは、前記メモリ膜に対向する前記第１のワード線に接触する第２のメモリ膜と、前記メモリアレイの前記第１のエッジに平行な方向で前記第１のソース線又は前記第１のビット線の一方と整列する第２のソース線及び前記メモリアレイの前記第１のエッジに平行な前記方向で前記第１のソース線又は前記第１のビット線の他方と整列する第２のビット線に接触し、前記第１のワード線との間に前記第２のメモリ膜が設置された第２の酸化物半導体層と、をさらに含む。実施例において、メモリアレイは、前記第１のワード線の上方に位置する第１の金属間誘電体（ＩＭＤ）と、前記第２のワード線の上方に位置する第２の金属間誘電体と、をさらに含み、前記第１の金属間誘電体と前記第２の金属間誘電体は、断面視で階段形状を有する。
別の実施例によれば、デバイスは、半導体基板の上方に位置する第１のワード線と、前記第１のワード線の第１の端に接触する第１の金属間誘電体（ＩＭＤ）と、半導体基板の上方に位置し、第１の端が前記第１の金属間誘電体の第１のエッジと整列する第２のワード線と、前記第２のワード線の前記第１の端に対向する前記第２のワード線の第２の端に接触し、第１のエッジが前記第１のワード線の前記第１の端に対向する前記第１のワード線の第２の端と整列する第２の金属間誘電体と、前記第１のワード線及び前記第１の金属間誘電体と接触するメモリ膜と、前記メモリ膜の上方に位置し、ソース線及びビット線に接触する酸化物半導体（ＯＳ）層と、を含む。実施例において、前記第１のワード線は、前記第１の端と前記第２の端との間の第１の長さを有し、前記第２のワード線は、前記第１の端と前記第２の端との間の第２の長さを有し、前記第２の長さは前記第１の長さと等しい。実施例において、前記半導体基板の主表面に垂直な方向での前記半導体基板と前記第１のワード線との間の第１の距離は前記半導体基板の前記主表面に垂直な方向での前記半導体基板と前記第２のワード線との間の第２の距離と等しい。実施例において、前記メモリ膜は前記第２のワード線と接触する。実施例において、前記第１のＩＭＤ及び前記第２のＩＭＤは断面視で階段形状を有する。実施例において、前記メモリ膜の第１の端及び前記ＯＳ層の第１の端は前記第１のワード線の前記第２の端に整列しる。
さらに別の実施例によれば、方法は、半導体基板に第１の材料と第２の材料の交互層を含む多層積層体を形成すること、前記多層積層体の上方に第１のハードマスク層を堆積すること、前記多層積層体の第１の角領域及び前記第１の角領域の斜め対角に位置する前記多層積層体の第２の角領域を露出させるように前記第１のハードマスク層をパターニングした後、前記第１のハードマスク層は、前記多層積層体の第３の角領域及び前記第３の角領域の斜め対角に位置する前記多層積層体の第４の角領域を覆うこと、前記第１の角領域に第１の階段構造を形成し、かつ前記第２の角領域に第２の階段構造を形成するように前記多層積層体を前記第１のハードマスク層を貫通してパターニングすること、前記多層積層体を貫通して延伸する第１のチャネルをパターニングすること、前記第１のチャネルの側壁及び底面に沿ってメモリ膜を堆積すること、前記メモリ膜上に酸化物半導体（ＯＳ）層を堆積すること、を含む。実施例において、該方法はさらに前記第１の階段構造、前記第２の階段構造及び前記第１のハードマスク層の上方に金属間誘電体（ＩＭＤ）を堆積することを含み、前記第１のチャネルをパターニングすることはさらに前記第１のチャネルをパターニングして前記ＩＭＤを貫通することを含む。実施例において、該方法はさらに前記ＩＭＤ及び前記第１のハードマスク層を平坦化することを含み、前記ＩＭＤ及び前記第１のハードマスク層を平坦化して前記第１のハードマスク層を除去し、かつここで、前記ＩＭＤ及び前記第１のハードマスク層を平坦化した後、前記ＩＭＤの頂面は前記多層積層体の頂面と同一平面にある。実施例において、該方法はさらに前記メモリ膜の上方に誘電体材料を堆積することと、第１の導電性コンタクトを形成し、前記第１の導電性コンタクトは前記ＩＭＤから前記多層積層部材の第１の導電層まで貫通して延伸し、前記第１の導電性コンタクトは前記第１の導電層に電気的に結合されることと、第２の導電性コンタクトを形成し、前記第２の導電性コンタクトは前記誘電体材料及び前記メモリ膜まで延伸して貫通することと、導電線を形成し、前記導電線は前記第２の導電性コンタクトと前記第１の導電性コンタクトを電気的に結合することを含む。実施例において、前記第１の材料は導電性材料を含み、前記第２の材料は誘電体材料を含み、かつ前記第１のチャネルをパターニングして複数のワード線を形成し、前記複数のワード線は前記第１の材料を含む。実施例において、前記第１の材料は酸化物誘電体材料を含み、かつ、前記第２の材料は窒化物誘電体材料を含む。実施例において、該方法はさらに導電性材料で前記第２の材料を取り替えることを含む。
前述の内容はいくつかの実施例の特徴を概説し、それにより当業者は本発明の各態様をよりよく理解することができる。当業者であれば理解されるように、それらは本発明を基礎として他のプロセス及び構造を容易に設計するか又は変更することができ、それにより本明細書に紹介された実施例と同じ目的及び／又は同じ利点を達成する。当業者であれば、このような等価構造は本発明の精神及び範囲から逸脱せず、かつ本発明の精神及び範囲から逸脱することなく、その様々な変更、置換及び変更を行うことができることを理解すべきである。
前述の内容はいくつかの実施例の特徴を概説し、それにより当業者は本発明の各態様をよりよく理解することができる。当業者であれば理解すべきことは、彼らは本発明を基礎として他のプロセス及び構造を設計するか又は変更することができ、それにより本明細書に紹介された実施例と同じ目的及び／又は同じ利点を達成する。当業者であれば、このような等価構造は本発明の精神及び範囲から逸脱せず、かつ本発明の精神及び範囲から逸脱することなく、その様々な修正、置換及び変更を行うことができることを認識すべきである。

Claims (10)

  1. メモリアレイの第１のエッジから第１の方向に沿って延伸し、長さが前記メモリアレイの前記第１のエッジに垂直である前記メモリアレイの第２のエッジの長さより小さい第１のワード線と、
    前記メモリアレイの前記第１のエッジと対向する前記メモリアレイの第３のエッジから延伸し、前記第１の方向に沿って延伸し、長さが前記メモリアレイの前記第２のエッジの長さより小さい第２のワード線と、
    第１のワード線に接触するメモリ膜と、
    第１のソース線及び第１のビット線に接触する酸化物半導体（ＯＳ）層と、
    を含み、
    前記メモリ膜が前記酸化物半導体層と前記第１のワード線との間に設置されるメモリアレイ。
  2. 前記メモリ膜は強誘電体（ＦＥ）材料を含む請求項１に記載のメモリアレイ。
  3. 前記第１のワード線の上方に位置する金属間誘電体（ＩＭＤ）と、
    ＩＭＤから前記第１のワード線まで貫通して延伸し、かつ前記第１のワード線に電気的に結合される第１のコンタクトと、
    前記誘電体材料と前記第１のワード線との間に設置される前記メモリ膜に接触する誘電体材料と、
    前記誘電体材料及び前記強誘電体材料を貫通して延伸する第２のコンタクトと、
    前記第１のコンタクトを前記第２のコンタクトに電気的に結合する第１の導電線と、
    をさらに含む請求項１に記載のメモリアレイ。
  4. 前記第２のコンタクトの長さは、前記第１のコンタクトの長さよりも大きい請求項３に記載のメモリアレイ。
  5. 前記第１のワード線の上方に位置し、前記メモリアレイの前記第１のエッジから前記第１の方向に沿って延伸し、且つ長さが前記第１のワード線の長さより小さい第３のワード線をさらに含む請求項１に記載のメモリアレイ。
  6. 前記メモリ膜に対向する前記第１のワード線に接触する第２のメモリ膜と、
    前記メモリアレイの前記第１のエッジに平行な方向で前記第１のソース線又は前記第１のビット線の一方と整列する第２のソース線及び前記メモリアレイの前記第１のエッジに平行な前記方向で前記第１のソース線又は前記第１のビット線の他方と整列する第２のビット線に接触し、前記第１のワード線との間に前記第２のメモリ膜が設置された第２の酸化物半導体層と、
    をさらに含む請求項１に記載のメモリアレイ。
  7. 前記第１のワード線の上方に位置する第１の金属間誘電体（ＩＭＤ）と、
    前記第２のワード線の上方に位置する第２の金属間誘電体と、
    をさらに含み、
    前記第１の金属間誘電体と前記第２の金属間誘電体は、断面視で階段形状を有する請求項１に記載のメモリアレイ。
  8. 半導体基板の上方に位置する第１のワード線と、
    前記第１のワード線の第１の端に接触する第１の金属間誘電体（ＩＭＤ）と、
    半導体基板の上方に位置し、第１の端が前記第１の金属間誘電体の第１のエッジと整列する第２のワード線と、
    前記第２のワード線の前記第１の端に対向する前記第２のワード線の第２の端に接触し、第１のエッジが前記第１のワード線の前記第１の端に対向する前記第１のワード線の第２の端と整列する第２の金属間誘電体と、
    前記第１のワード線及び前記第１の金属間誘電体と接触するメモリ膜と、
    前記メモリ膜の上方に位置し、ソース線及びビット線に接触する酸化物半導体（ＯＳ）層と、
    を含むメモリデバイス。
  9. 前記第１のワード線は、前記第１の端と前記第２の端との間の第１の長さを有し、
    前記第２のワード線は、前記第１の端と前記第２の端との間の第２の長さを有し、
    前記第２の長さは、前記第１の長さと等しい請求項８に記載のメモリデバイス。
  10. 半導体基板に第１の材料と第２の材料の交互層を含む多層積層体を形成すること、
    前記多層積層体の上方に第１のハードマスク層を堆積すること、
    前記多層積層体の第１の角領域及び前記第１の角領域の斜め対角に位置する前記多層積層体の第２の角領域を露出させるように前記第１のハードマスク層をパターニングした後、前記第１のハードマスク層は、前記多層積層体の第３の角領域及び前記第３の角領域の斜め対角に位置する前記多層積層体の第４の角領域を覆うこと、
    前記第１の角領域に第１の階段構造を形成し、かつ前記第２の角領域に第２の階段構造を形成するように前記多層積層体を前記第１のハードマスク層を貫通してパターニングすること、
    前記多層積層体を貫通して延伸する第１のチャネルをパターニングすること、
    前記第１のチャネルの側壁及び底面に沿ってメモリ膜を堆積すること、
    前記メモリ膜上に酸化物半導体（ＯＳ）層を堆積すること、
    を含むメモリデバイスを形成する方法。
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