CN113380822A - 存储器单元、半导体器件及其形成方法 - Google Patents

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Abstract

存储器单元包括与字线接触的铁电(FE)材料；以及与源极线和位线接触的氧化物半导体(OS)层，其中FE材料设置在OS层和字线之间。OS层包括：与FE材料相邻的第一区域，第一区域具有第一浓度的半导体元素；与源极线相邻的第二区域，第二区域具有第二浓度的半导体元素；以及位于第一区域和第二区域之间的第三区域，第三区域具有第三浓度的半导体元素，第三浓度大于第二浓度并且小于第一浓度。本发明的实施例还涉及半导体器件及其形成方法。

Description

存储器单元、半导体器件及其形成方法
技术领域
本发明的实施例涉及存储器单元、半导体器件及其形成方法。
背景技术
半导体存储器集成电路中以用于电子应用，作为示例，包括无线电、电视、手机和个人计算器件。半导体存储器包括两个主要类别。一种是易失性存储器；另一种是非易失性存储器。易失性存储器包括随机存取存储器(RAM)，RAM可以进一步分为两个子类别：静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。SRAM和DRAM都是易失性的，因为它们在断电时会丢失存储的信息。
另一方面，非易失性存储器可以将数据保持存储在其上。一种类型的非易失性半导体存储器是铁电随机存取存储器(FeRAM或FRAM)。FeRAM的优点包括快速的读写速度和小尺寸。
发明内容
本发明的实施例提供了一种存储器单元，包括：铁电(FE)材料，与字线接触；以及氧化物半导体(OS)层，与源极线和位线接触，其中，所述铁电材料设置在所述氧化物半导体层和所述字线之间；并且其中，所述氧化物半导体层包括：第一区域，与所述铁电材料相邻，所述第一区域具有第一浓度的半导体元素；第二区域，与所述源极线相邻，所述第二区域具有第二浓度的所述半导体元素；和第三区域，位于所述第一区域和所述第二区域之间，所述第三区域具有第三浓度的所述半导体元素，所述第三浓度大于所述第二浓度并且小于所述第一浓度。
本发明的另一实施例提供了一种半导体器件，包括：半导体衬底；第一存储器单元，位于所述半导体衬底上方，所述第一存储器单元包括第一薄膜晶体管，其中，所述第一薄膜晶体管包括：铁电材料的第一部分，所述铁电材料的所述第一部分与第一字线接触；和第一沟道区域，所述第一沟道区域包括：第一半导体层的第一部分，与所述铁电材料接触；第二半导体层的第一部分，与所述第一半导体层接触，所述第一半导体层的铟浓度大于所述第二半导体层的铟浓度；和第三半导体层的第一部分，与所述第二半导体层接触，所述第三半导体层的铟浓度小于所述第二半导体层的铟浓度；以及第二存储器单元，位于所述第一存储器单元上方。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：图案化第一沟槽，所述第一沟槽延伸穿过第一导线；沿着所述第一沟槽的侧壁和底面沉积铁电(FE)材料；在所述铁电材料上方沉积氧化物半导体(OS)层，所述氧化物半导体层沿着所述第一沟槽的所述侧壁和所述底面延伸，沉积所述氧化物半导体层包括：在所述铁电材料上方沉积所述氧化物半导体层的第一区域，所述第一区域具有第一浓度的半导体元素；在所述氧化物半导体层的所述第一区域上方沉积所述氧化物半导体层的第二区域，所述第二区域具有第二浓度的所述半导体元素，所述半导体元素的所述第二浓度小于所述半导体元素的所述第一浓度；以及在所述氧化物半导体层的所述第二区域上方沉积所述氧化物半导体层的第三区域，所述第三区域具有第三浓度的所述半导体元素，所述第三浓度小于所述第二浓度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B示出了根据一些实施例的存储器阵列的立体图和电路图。
图2、图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7、图8、图9、图10、图11、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19至图25、图26A、图26B、图27A、图27B、图28A、图28B、图29A、图29B、图30A、图30B和图30C示出了根据一些实施例的制造存储器阵列的各种视图。
图31A和图31B示出了根据一些实施例的存储器阵列的各种视图。
图32A和图32B示出了根据一些实施例的存储器阵列的各种视图。
图33示出了根据一些实施例的沟道区域中的半导体浓度的图。
具体实施方式
以下公开提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。
各个实施例提供了具有多个垂直堆叠的存储器单元的3D存储器阵列。每个存储器单元包括薄膜晶体管(TFT)，TFT具有用作栅电极的字线区域、用作第一源极/漏极电极的位线区域和用作第二源极/漏极电极的源极线区域。每个TFT还包括铁电(FE)栅极介电层和氧化物半导体(OS)沟道区域。OS沟道区域可以具有至少三个不同的区域，每个区域具有不同的半导体元素(例如，铟)浓度。例如，OS沟道的铟浓度可以在远离栅电极/FE栅极电介质的方向上减小。通过提供至少三种不同浓度的半导体元素，可以实现优点。例如，通过具有最靠近栅电极的相对较高浓度的半导体元素，可以增大OS沟道区域中的载流子迁移率。通过在OS沟道区域的远离栅电极的暴露表面处具有相对较低浓度的半导体元素，可以减少在OS沟道区域的后续处理期间的工艺损伤。此外，通过在OS沟道区域的相对较低浓度区域和相对较高浓度区域之间包括中等浓度的半导体元素，可以减少在低浓度区域和高浓度区域之间的电子散射。因此，可以通过减少制造缺陷来提高器件性能。
图1A和图1B示出了根据一些实施例的存储器阵列的示例。图1A以三维视图示出了根据一些实施例的存储器阵列200的部分的示例，并且图1B示出了存储器阵列200的电路图。存储器阵列200包括多个存储器单元202，多个存储器单元202可以布置成行和列的网格。存储器单元202可以进一步垂直堆叠以提供三维存储器阵列，从而增大器件密度。存储器阵列200可以设置在半导体管芯的后段制程(BEOL)中。例如，存储器阵列可以设置在半导体管芯的互连层中，诸如形成在半导体衬底上的一个或多个有源器件(例如，晶体管)之上。在一些实施例中，存储器阵列可以设置在互连层的顶部金属层中，诸如半导体管芯中的所有其他互连层之上。在其他实施例中，存储器阵列可以设置在互连层的中间金属层中，并且半导体管芯可以包括例如位于存储器阵列之上和下方的附加互连层。
在一些实施例中，存储器阵列200是闪存阵列，诸如NOR闪存阵列等。每个存储器单元202可以包括具有铁电(FE)材料作为栅极电介质的薄膜晶体管(TFT)204。在一些实施例中，每个TFT 204的栅极电耦接至相应的字线，每个TFT 204的第一源极/漏极区域电耦接至相应的位线，并且每个TFT 204的第二源极/漏极区域电耦接至相应的源极线，该源极线将第二源极/漏极区域电耦接至接地。存储器阵列200的相同水平行中的存储器单元202可以共享公共字线，而存储器阵列200的相同垂直列中的存储器单元可以共享公共源极线和公共位线。
存储器阵列200包括多个垂直堆叠的导线72(例如，字线)，介电层52设置在相邻的导线72之间。导线72在平行于下面的衬底(在图1A和图1B中未明确示出)的主表面的方向上延伸。导线72可以具有阶梯配置，使得下部导线72比上部导线72更长并且横向延伸超出上部导线72的端点。例如，在图1A中，示出了导线72的堆叠层，其中最顶部的导线72最短，而最底部的导线72最长。导线72的相应长度可以在朝向下面的衬底的方向上增大。以这种方式，可以从存储器阵列200之上访问每条导线72的部分，并且可以对每条导线72的暴露部分制造导电接触件。
存储器阵列200还包括多条导线106(例如，位线)和导线108(例如，源极线)。导线106和108的每条可以在垂直于导线72的方向上延伸。介电材料102设置在导线106和导线108之间并且隔离相邻的导线106和108。成对的导线106和108以及相交的导线72限定每个存储器单元202的边界，并且介电材料98设置在相邻对的导线106和108之间并且隔离相邻对的导线106和108。在一些实施例中，导线108电耦接至接地。虽然图1A示出了导线106相对于导线108的特定放置，但是应当理解，在其他实施例中，导线106和108的放置可以翻转。
存储器阵列200还可以包括氧化物半导体(OS)层92。OS层92可以为存储器单元202的TFT 204提供沟道区域。例如，当通过相应的导线72施加适当的电压(例如，高于相应的TFT 204的相应阈值电压(Vth))，OS层92的与导线72相交的区域可以允许电流从导线106流到导线108(例如，在箭头206所示的方向上)。
FE材料90设置在导线72和OS层92之间，并且FE材料90可以为TFT 204提供栅极电介质。因此，存储器阵列200也可以称为铁电随机存取存储器(FERAM)阵列。FE材料90可以在两个不同方向中的一个方向上极化，并且可以通过在FE材料90上施加适当的电压差并且生成适当的电场来改变极化方向。极化可以是相对局部的(例如，通常包含在存储器单元202的每个边界内)，并且FE材料90的连续区域可以跨多个存储器单元202延伸。取决于FE材料90的特定区域的极化方向，相应的TFT 204的阈值电压改变，并且可以存储数字值(例如，0或1)。例如，当FE材料90的区域具有第一电极化方向时，相应的TFT 204可以具有相对较低的阈值电压，并且当FE材料90的区域具有第二电极化方向时，相应的TFT 204可以具有相对较高的阈值电压。两个阈值电压之间的差可以称为阈值电压偏移。较大的阈值电压偏移使得更容易(例如，更不容易出错)读取存储在相应的存储器单元202中的数字值。
为了对存储器单元202执行写入操作，在FE材料90的对应于存储器单元202的部分上施加写入电压。例如，可以通过将适当的电压施加至相应的导线72(例如，字线)和相应的导线106/108(例如，位线/源极线)来施加写入电压。通过在FE材料90的该部分上施加写入电压，可以改变FE材料90的区域的极化方向。结果，相应的TFT 204的相应的阈值电压也可以从低阈值电压切换到高阈值电压，反之亦然，并且数字值可以存储在存储器单元202中。因为导线72与导线106和108相交，可以选择单独的存储器单元202用于写入操作。
为了对存储器单元202执行读取操作，将读取电压施加至相应的导线72(例如，TFT204的字线/栅电极)，并且将电流施加至相应的导线106(例如，位线)。施加的读取电压可以在TFT 204的低阈值电压和高阈值电压之间。取决于FE材料90的相应区域的极化方向，存储器单元202的TFT 204可以导通或可以不导通。结果，导线106可以通过导线108(例如，耦接至接地的源极线)放电或可以不通过导线108放电，并且可以确定存储在存储器单元202中的数字值。因为导线72与导线106和108相交，所以可以选择单独的存储器单元202用于读取操作。
图1A还示出了在后面的图中使用的存储器阵列200的参考横截面。横截面B-B’沿着导线72的纵轴并且在例如与TFT 204的电流方向平行的方向上。横截面C-C’垂直于横截面B-B’且平行于导线72的纵轴。横截面C-C’延伸穿过导线106。横截面D-D’平行于横截面C-C’并且延伸穿过介电材料102。为了清楚起见，后续附图参考这些参考横截面。
图2至图30C是根据一些实施例的存储器阵列200的制造中的中间阶段的视图。以三维视图示出了图3A、图4A、图5A、图6A、图12A、图13A、图14A、图15A、图16A、图17A、图18A和图30A。沿着图1A中所示的参考横截面B-B’示出图3B、图4B、图5B、图6B、图7、图8、图9、图10、图11、图12B、图13B、图14B、图15B、图16B、图17B和图18B。沿着图1A中所示的参考横截面C-C’示出图15C、图16C、图17C、图18C、图19、图20、图21、图22、图23、图24、图28B和图29B。沿着图1A所示的参考横截面图D-D’示出图26B和图27B。图25、图26A、图27A、图28A和图29A示出了顶视图。
在图2中，提供了衬底50。衬底50可以是半导体衬底，诸如体半导体、绝缘体上半导体(SOI)衬底等，它可以是掺杂(例如，用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层提供在通常为硅或玻璃衬底的衬底上。也可以使用其他衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。在一些实施例中，有源器件(例如，晶体管、二极管等)和/或无源器件(例如，电容器、电阻器等)可以形成在衬底50的顶面上。
图2还示出了可以在衬底50上方形成的电路。该电路包括位于衬底50的顶面处的晶体管。晶体管可以包括位于衬底50的顶面上方的栅极介电层202以及位于栅极介电层202上方的栅电极204。源极/漏极区域206设置在栅极介电层202和栅电极204的相对侧上的衬底50中。栅极间隔件208沿着栅极介电层202的侧壁形成，并且将源极/漏极区域206与栅电极204分隔开适当的横向距离。在一些实施例中，晶体管可以是平面场效应晶体管(FET)、鳍式场效应晶体管(finFET)、纳米场效应晶体管(nanoFET)等。
第一ILD 210围绕并且隔离源极/漏极区域206、栅极介电层202和栅电极204，并且第二ILD 212位于第一ILD 210上方。源极/漏极接触件214延伸穿过第二ILD212和第一ILD210并且电耦接至源极/漏极区域206，并且栅极接触件216延伸穿过第二ILD 212并且电耦接至栅电极204。互连结构220(包括一个或多个堆叠的介电层224和形成在一个或多个介电层224中的导电部件222)位于第二ILD 212、源极/漏极接触件214和栅极接触件216上方。虽然图2示出了两个堆叠的介电层224，但是应当理解，互连结构200可以包括具有设置在其中的导电部件222的任意数量的介电层224。互连结构220可以电连接至栅极接触件216和源极/漏极接触件214以形成功能电路。在一些实施例中，由互连结构220形成的功能电路可以包括逻辑电路、存储器电路、感测放大器、控制器、输入/输出电路、图像传感器电路等或它们的组合。虽然图2讨论了在衬底50上形成的晶体管，但是其他有源器件(例如，二极管等)和/或无源器件(例如，电容器、电阻器等)也可以形成为功能电路的部分。
在图3A和图3B中，在图2的结构上方形成多层堆叠件58。为了简单和清楚起见，可以从后续附图中省略衬底50、晶体管、ILD和互连结构120。虽然多层堆叠件58示出为与互连结构220的介电层224接触，但是可以在衬底50和多层堆叠件58之间设置任意数量的中间层。例如，多层堆叠件58可以位于互连结构220之上，并且可以在衬底50和多层堆叠件58之间设置一个或多个互连层(包括位于绝缘层(例如，低k介电层)中的导电部件)。在一些实施例中，可以图案化导电部件，以为衬底50和/或存储器阵列200上的有源器件提供电源、接地和/或信号线(见图1A和图1B)。
多层堆叠件58包括导电层54A-E(统称为导电层54)和介电层52A-D(统称为介电层52)的交替层。可以在随后的步骤中图案化导电层54，以限定导线72(例如，字线)。导电层54可以包括导电材料，诸如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、它们的组合等，并且介电层52可以包括绝缘材料，诸如氧化硅、氮化硅、氮氧化硅、它们的组合等。导电层54和介电层52的每个可以使用例如化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)等形成。虽然图3A和图3B示出了特定数量的导电层54和介电层52，但是其他实施例可以包括不同数量的导电层54和介电层52。
在图4A和图4B中，在多层堆叠件58上方形成光刻胶56。可以通过使用旋涂技术来形成光刻胶56，并且可以使用可接受的光刻技术来图案化光刻胶56。图案化光刻胶56可以暴露区域60中的多层堆叠件58，同时掩蔽多层堆叠件58的剩余部分。例如，多层堆叠件58的最顶层(例如，导电层54E)可以暴露于区域60中。
在图5A和图5B中，使用光刻胶56作为掩模，蚀刻区域60中的多层堆叠件58的暴露部分。蚀刻可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。蚀刻可以去除区域60中的导电层54E和介电层52D的部分并且限定开口61。由于导电层54E和介电层52D具有不同的材料组分，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，在蚀刻导电层54E时，介电层52D用作蚀刻停止层，并且在蚀刻介电层52D时，导电层54D用作蚀刻停止层。结果，可以在不去除多层堆叠件58的剩余层的情况下选择性地去除导电层54E和导电层54D的部分，并且开口61可以延伸至期望的深度。可选地，在开口61到达期望的深度之后，可以使用定时蚀刻工艺来停止对开口61的蚀刻。在所得结构中，导电层54D在区域60中暴露。
在图6A和图6B中，修整光刻胶56以暴露多层堆叠件58的附加部分。可以使用可接受的光刻技术修整光刻胶。作为修整的结果，光刻胶56的宽度减小，并且可以暴露区域60和62中的多层堆叠件58的部分。例如，导电层54D的顶面可以在区域60中暴露，并且导电层54E的顶面可以在区域62中暴露。
在图7中，使用光刻胶56作为掩模，通过可接受的蚀刻工艺去除区域60和62中的导电层54E、介电层52D、导电层54D和介电层52C的部分。蚀刻可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠件58中。由于导电层54E/54D和介电层52D/52C具有不同的材料组分，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，在蚀刻导电层54E时，介电层52D用作蚀刻停止层；在蚀刻介电层52D时，导电层54D可以用作蚀刻停止层；在蚀刻导电层54D时，介电层52C用作蚀刻停止层；并且在蚀刻介电层52C时，导电层54C用作蚀刻停止层。结果，可以选择性地去除导电层54E/54D和介电层52D/52C的部分，而不去除多层堆叠件58的剩余层，并且可以将开口61延伸至期望的深度。此外，在蚀刻工艺期间，导电层54和介电层52的未蚀刻部分用作下面的层的掩模，结果，导电层54E和介电层52D的先前图案(见图6A和图6B)可以转印至下面的导电层54D和介电层52C。在所得结构中，导电层54C在区域60中暴露，并且导电层54D在区域62中暴露。
在图8中，修整光刻胶56以暴露多层堆叠件58的附加部分。可以使用可接受的光刻技术来修整光刻胶。作为修整的结果，光刻胶56的宽度减小，并且多层堆叠件58的位于区域60、62和64中的部分可以暴露。例如，导电层54C的顶面可以在区域60中暴露；导电层54D的顶面可以在区域62中暴露；并且导电层54E的顶面可以在区域64中暴露。
在图9中，使用光刻胶56作为掩模，通过可接受的蚀刻工艺去除区域60、62和64中的导电层54E、54D和54C以及介电层52D、52C和52B的部分。蚀刻可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠件58中。由于导电层54E、54D和54C以及介电层52D、52C和52B具有不同的材料组分，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，在蚀刻导电层54E时，介电层52D用作蚀刻停止层；在蚀刻介电层52D时，导电层54D用作蚀刻停止层；在蚀刻导电层54D时，介电层52C用作蚀刻停止层；在蚀刻介电层52C时，导电层54C用作蚀刻停止层；在蚀刻导电层54C时，介电层52B用作蚀刻停止层；并且在蚀刻介电层52B时，导电层54B用作蚀刻停止层。结果，可以选择性地去除导电层54E/54D/54C和介电层52D/52C/52B的部分，而不去除多层堆叠件58的剩余层，并且可以将开口61延伸至期望的深度。此外，在蚀刻工艺期间，导电层54和介电层52的未蚀刻部分用作下面的层的掩模，结果，导电层54E/54D和介电层52D/52C的先前图案(见图8)可以转印至下面的导电层54D/54C和介电层52C/52B。在所得的结构中，导电层54B在区域60中暴露；导电层54C在区域62中暴露；并且导电层54B在区域64中暴露。
在图10中，修整光刻胶56以暴露多层堆叠件58的附加部分。可以使用可接受的光刻技术来修整光刻胶。作为修整的结果，光刻胶56的宽度减小，并且多层堆叠件58的位于区域60、62、64和66中的部分可以暴露。例如，导电层54B的顶面可以在区域60中暴露；导电层54C的顶面可以在区域62中暴露；导电层54D的顶面可以在区域64中暴露；并且导电层54E的顶面可以在区域66中暴露。
在图11中，使用光刻胶56作为掩模，通过可接受的蚀刻工艺去除区域60、62、64和66中的导电层54E、54D、54C和54B的部分。蚀刻可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠件58中。在一些实施例中，在蚀刻导电层54E时，介电层52D用作蚀刻停止层；在蚀刻导电层54D时，介电层52C作为蚀刻停止层；在蚀刻导电层54C时，介电层52B作为蚀刻停止层；并且在蚀刻导电层54B时，介电层52A用作蚀刻停止层。结果，可以选择性地去除导电层54E、54D、54C和54B的部分，而不去除多层堆叠件58的剩余层，并且开口61可以延伸至期望的深度。此外，在蚀刻工艺期间，每个介电层52用作用于下面的层的掩模，结果，介电层52D/52C/52B的先前图案(见图10)可以转印至下面的导电层54D/54C/54B。在所得的结构中，介电层52A在区域60中暴露；介电层52B在区域62中暴露；介电层52C在区域64中露出；并且介电层52D在区域66中暴露。
在图12A和图12B中，可以诸如通过可接受的灰化或湿剥离工艺来去除光刻胶56。因此，形成了阶梯结构68。阶梯结构包括交替的导电层54和介电层52的堆叠件。下部导电层54更长，并且横向延伸超出上部导电层54，并且每个导电层54的长度在朝着衬底50的方向上增大。例如，导电层54A可以长于导电层54B；导电层54B可以长于导电层54C；导电层54C可以长于导电层54D；并且导电层54D可以长于导电层54E。结果，在随后的处理步骤中，可以从阶梯结构68之上到每个导电层54进行导电接触。
在图13A和图13B中，金属间电介质(IMD)70沉积在多层堆叠件58上方。IMD70可以由介电材料形成，并且可以通过任何合适的方法沉积，诸如CVD、等离子体增强CVD(PECVD)或FCVD。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。IMD 70沿着导电层54E、54D、54C和54B的侧壁以及介电层52D、52C和52B的侧壁延伸。此外，IMD 70可以接触每个介电层52的顶面。
在图14A和图14B中，然后将去除工艺施加至IMD 70，以去除多层堆叠件58上方的过量介电材料。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀刻工艺、它们的组合等的平坦化工艺。平坦化工艺暴露多层堆叠件58，使得在平坦化工艺完成之后，多层堆叠件58和IMD 70的顶面是齐平的。
在图15A至图18C中，在多层堆叠件58中形成沟槽，从而限定导线72。导线72可以对应于存储器阵列200中的字线，并且导线72可以进一步提供存储器阵列200的所得TFT的栅电极。在图15A至图18C中，以“A”结尾的图示出了立体图，以“B”结尾的图示出了沿着图1A的线B-B’的截面图，并且以“C”结尾的图示出了沿着图1A的线C-C’的截面图。为了便于说明，图15A、图16A和图17A示出了区域200A(见图14B)中的多层堆叠件58的部分。
在图15A、图15B和图15C中，在多层堆叠件58和金属间电介质70上方沉积硬掩模层80。硬掩模层80可以包括例如氮化硅、氮氧化硅等，可以通过CVD、PVD、ALD、PECVD等沉积。在硬掩模层80上方形成光刻胶82并且图案化光刻胶82。可以通过使用旋涂技术形成光刻胶82，并且可以使用可接受的光刻技术来图案化光刻胶82。
在图16A、图16B和图16C中，使用可接受的蚀刻工艺，诸如通过湿或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合，将光刻胶82的图案转印至硬掩模层80。蚀刻可以是各向异性的。因此，在硬掩模层80中形成沟槽86，以形成硬掩模84。
在图17A、图17B和图17C中，使用一个或多个可接受的蚀刻工艺，诸如通过湿或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合，将硬掩模84的图案转移至多层堆叠件58。蚀刻工艺可以是各向异性的。因此，沟槽86延伸穿过多层堆叠件58，并且由导电层54形成导线72(例如，字线)。通过穿过导电层54蚀刻沟槽86，可以将相邻的导线72彼此分隔开。随后，在图18A、图18B和图18C中，然后可以通过可接受的工艺(诸如湿蚀刻工艺、干蚀刻工艺、平坦化工艺、它们的组合等)去除硬掩模84。
图19至图25示出了沟槽86中的TFT 204(见图1A)的沟道区域的形成和图案化。在图19至图25中，沿着图1A的线C-C’提供了截面图。
在图19中，FE材料90共形地沉积在沟槽86中。FE材料90可以具有通过在FE材料90上施加适当的电压差而能够在两个不同的极化方向之间切换的材料。例如，FE材料90可以是高k介电材料，诸如铪(Hf)基介电材料等。在一些实施例中，FE材料90包括氧化铪、氧化铪锆、硅掺杂的氧化铪等。在其他实施例中，FE材料90可以是包括位于两个SiOx层之间的SiNx层的多层结构(例如，ONO结构)。在其他实施例中，FE材料90可以包括不同的铁电材料或不同类型的存储器材料。可以通过CVD、PVD、ALD、PECVD等来沉积FE材料90，以沿着沟槽86的侧壁和底面延伸。
在图20中，OS层92共形地沉积在FE材料90上方的沟槽86中。OS层92包括适合于为TFT(例如，TFT 204，见图1A)提供沟道区域的材料。在一些实施例中，OS层92包括含铟材料，诸如InxGayZnzMO，其中M可以是Ti、Al、Ag、Si、Sn等。X、Y和Z的每个可以是0到1之间的任何值。
OS层92可以具有变化的半导体元素(例如铟)浓度，并且半导体元素的浓度可以在朝着FE材料90的方向上增大。例如，如图20的实施例所示，OS层92可以具有三层结构，该三层结构包括底部OS层92A、位于底部OS层92A上方并且与底部OS层92A形成界面的中间OS层92B，以及位于中间OS层92B上方并且与中间OS层92B形成界面的顶部OS层92C。底部OS层92A的铟浓度可以高于中间OS层92B的铟浓度，并且中间OS层92B的铟浓度可以高于顶部OS层92C的铟浓度。OS层92A、92B和92C中的每个可以包括含铟材料，诸如InxGayZnzMO，其中M可以是Ti、Al、Ag、Si、Sn等。可以使用诸如CVD、ALD、PECVD等的共形沉积工艺将OS层92A、92B和92C的每个单独地沉积在FE材料90上方，使得所得的OS层92沿着沟槽86的侧壁和底面延伸。例如，可以通过控制沉积工艺期间的铟前体(例如，InOx、(3-二甲基氨基丙炔基)-二甲基铟(DADI)等)到沉积室的供应和流动来调整OS层92A、92B和92C中的每个的铟浓度。在沉积OS层92之后，可以在氧气相关的环境中在300℃至450℃下执行退火步骤，以激活OS层92的电荷载流子。
在一些实施例中，底部OS层92A的铟浓度可以在OS层92的最大铟浓度的约40％至约100％的范围内；中间OS层92B的铟浓度可以在OS层92的最大铟浓度的约20％至约40％的范围内；并且顶部OS层92C的铟浓度可以小于OS层92的最大铟浓度的20％。在一些实施例中，OS层92的最大铟浓度可以在约10％至约45％的范围内，并且OS层92中的电荷载流子浓度可以在约1014cm-3至1020cm-3的范围内。此外，顶部OS层92C和中间OS层92B的组合厚度(例如，厚度T1加上厚度T2)可以大于底部OS层92A的厚度。
通过提供上述范围内的OS层92中的三个离散的铟浓度区域，可以实现优点。例如，底部OS层92A中的铟的高浓度在所得的沟道区域中提供更高的电荷载流子浓度，这有利地增大了载流子迁移率。例如，通过在底部OS层92A中提供足够高的铟浓度，迁移率可以从约20cm2/Vs增加到约40cm2/Vs。此外，中间OS层92B可以用作阻挡层以防止或至少减少来自底部OS层92A的电子散射。例如，中间OS层92B可以用作不同铟浓度的底部OS层92A和顶部OS层92C之间的过渡界面层，这减少了不期望的晶格失配和散射。结果，可以增大所得沟道中的迁移率。顶部OS层92A可以用作保护下面的OS层(例如，底部OS层92C)免受工艺损伤并且钝化下面的OS层(例如，中间OS层92B和底部OS层92A)中的氧缺陷的钝化层。例如，由于其相对较高的铟浓度，底部OS层92A的表面可能更易于受到工艺损伤(例如，吸水、蚀刻损伤、金属扩散、与相邻氧化物层的不期望的界面层形成等)，而顶部OS层92C由于其减小的铟浓度(例如，在上述范围内)而不易受到这种损伤。因此，顶层OS层92C可以保护下面的层免受后续处理的不利影响。
在图21中，介电层98A沉积在OS层92上方的沟槽86中。介电层98A可以包括例如可以通过CVD、PVD、ALD、PECVD等沉积的氧化硅、氮化硅、氮氧化硅等。介电层98A可以在OS层92上方沿着沟槽86的侧壁和底面延伸。
在图22中，例如使用光刻和蚀刻的组合去除沟槽86中的介电层98A的横向部分。蚀刻可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。
随后，也如图22所示，介电层98A可用作蚀刻掩模，以蚀刻穿过沟槽86中的OS层92的底部部分。蚀刻可以是任何可接受的蚀刻工艺，诸如通过湿或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。蚀刻可以包括使用蚀刻OS层92的材料而不显著蚀刻下面的FE材料90的蚀刻剂。因此，FE材料90可以在图案化OS层92时用作蚀刻停止层。蚀刻OS层92可以暴露沟槽86的底面上的FE材料90的部分。因此，位于沟槽86的相对侧壁上的OS层92的部分可以彼此分隔开，这改善了存储器阵列200(见图1A)的存储器单元202之间的隔离。
在图23中，可以沉积附加介电材料98B以填充沟槽86的剩余部分。介电材料98B可以具有与介电层98A相同的材料组分，并且可以使用与介电层98A相同的工艺来形成。下文中，介电材料98B和介电层98A可以统称为介电材料98。
在图24中，然后将去除工艺施加至介电材料98、OS层92和FE材料90，以去除多层堆叠件58上方的过量材料。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀刻工艺、它们的组合等的平坦化工艺。平坦化工艺暴露多层堆叠件58，使得在平坦化工艺完成之后，多层堆叠件58和介电材料98的顶面是齐平的。图25示出了图24中示出的结构的相应的顶视图。
图26A至图29B示出了在存储器阵列200中制造导线106和108(例如，源极线和位线)的中间步骤。导线106和108可以沿着垂直于导线72的方向延伸，使得可以选择存储器阵列200的单独的单元用于读取和写入操作。在图26A至图27B中，以“A”结尾的图示出了顶视图，而以“B”结尾的图示出了沿着图1A的线D-D’的相应截面图。在图28A至图29B中，以“A”结尾的图示出了顶视图，而以“B”结尾的图示出了沿着图1A的线C-C’的相应截面图。
在图26A和图26B中，穿过OS层92和介电材料98图案化沟槽100。图26B示出了图26A中的线D-D’的顶视图。例如，可以通过光刻和蚀刻的组合来执行沟槽100的图案化。沟槽100可以设置在FE材料90的相对侧壁之间，并且沟槽100可以物理地分隔开存储器阵列200中的存储器单元的相邻堆叠件(见图26B)。
在图27A和图27B中，介电材料102沉积在沟槽100中并且填充沟槽100。图27B示出了图27A中的线D-D’的顶视图。介电材料102可以包括例如氧化硅、氮化硅、氮氧化硅等，它们可以通过CVD、PVD、ALD、PECVD等沉积。介电材料102可以在OS层92上方沿着沟槽86的侧壁和底面延伸。在沉积之后，可以执行平坦化工艺(例如，CMP、回蚀刻等)以去除介电材料102的过量部分。在所得结构中，多层堆叠件58、FE材料90、OS层92和介电材料102的顶面可以基本上齐平的(例如，在工艺变化内)。在一些实施例中，可以选择介电材料98和102的材料，使得它们可以相对于彼此选择性地被蚀刻。例如，在一些实施例中，介电材料98是氧化物并且介电材料102是氮化物，介电材料98是氮化物并且介电材料102是氧化物。其他材料也是可以的。
在图28A和图28B中，图案化沟槽104以用于导线106和108。图28B示出了图28A中的线C-C’的顶视图。例如，通过使用光刻和蚀刻的组合图案化介电材料98以图案化沟槽104。蚀刻可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。蚀刻工艺可以使用蚀刻介电材料98而不显著蚀刻介电材料102的蚀刻剂。沟槽104的图案可以对应于导线106和108(见图29A和图29B)。例如，介电材料98的部分可以保留在每对沟槽104之间，并且介电材料102可以设置在相邻对的沟槽104之间。
在图29A和图29B中，用导电材料填充沟槽104以形成导线106和108。图29B示出了图29A中的线C-C’的顶视图。导线106和108的每条可以包括导电材料，诸如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、它们的组合等，它们的每种可以使用例如CVD、ALD、PVD、PECVD等形成。在沉积导线106和导电材料之后，可以执行平坦化(例如，CMP、回蚀刻等)以去除导电材料的过量部分，从而形成导线106和108。作为所得结构，多层堆叠件58、FE材料90、OS层92、导线106和导线108的顶面可以基本齐平(例如，在工艺变化内)。导线106可以对应于存储器阵列中的位线，并且导线108可以对应于存储器阵列200中的源极线。此外，导线106和108可以为存储器阵列200中的TFT提供源极/漏极电极。虽然图29B示出了仅示出导线106的截面图，但是导线108的截面图可以是类似的。
如图29A和图29B所示，介电材料98可以设置在导线106和108之间并且将相邻的导线106和108分隔开。此外，成对的导线106和108由介电材料102分隔开。导线106和108的纵轴的每个在垂直于衬底50的主表面的方向上垂直延伸。以这种方式，存储器阵列200中的堆叠的存储器单元202的垂直列可以共享公共导线106和公共导线108。
随后，如图30A、图30B和图30C所示，可以制成至导线72、导线106和导线108中的每个的接触件。图30A示出了存储器阵列200的立体图；图30B示出了存储器阵列200的顶视图；并且图30C示出了沿着图30A的线30C’-30C’的器件和下面的衬底的截面图。在一些实施例中，可以制成至每条导线72的暴露表面的导电接触件110。导线72的阶梯形状可以在每条导线72上提供用于使导电接触件110落在其上的表面。可以分别制成至导线106和108的顶面的导电接触件112和114。导电接触件110、112和114可以分别电连接至导线116A、116B和116C，导线116A、116B和116C将存储器阵列连接至下面的有源器件和/或半导体管芯中的信号线、电源线和接地线。例如，导电通孔118可以延伸穿过IMD 70，以将导线116C电连接至下面的互连结构220的电路和衬底50上的有源器件。在可选实施例中，除了互连结构220之外或代替互连结构220，可以由形成在存储器阵列200上方的互连结构来提供至存储器阵列和来自存储器阵列的路由线和/或电源线。因此，可以完成具有三层半导体沟道区域的存储器阵列200。三层半导体沟道区域可以设置在衬底50的顶面处的有源器件之上的互连结构中。
虽然图2至图30C的实施例示出了导线106和108的特定图案，但是其他配置也是可以的。例如，在这些实施例中，阵列的同一行中的导线106和108全部彼此对准。在一些实施例中，一行内的导线106和108具有如图31A和图31B所示的交错图案。图31A示出了顶视图，并且图31B示出了沿着图31A的线C-C’的截面图。在图31A和图31B中，相同的附图标记表示通过与图2至图30C的元件相同的工艺形成的相同元件。
此外，虽然图2至图30C的实施例示出了OS层92具有三个单独形成的层(例如，底部OS层92A、中间OS层92B和顶部OS层92C)，但是在其他实施例中，如图32A和图32B所示，OS层92可以是具有梯度半导体元素(例如，铟)浓度的单层。
在图32A和图32B中，相同的附图标记表示通过与图2至图30C的元件相同的工艺形成的相同元件。然而，OS层92是具有梯度铟浓度的单层(例如，没有任何内部界面)。例如，OS层92的铟浓度可以在箭头120的方向上(例如，远离导线72，朝向导线106和108)不断减小。铟浓度的变化由图33中的图的线122进一步示出，图33示出了沿着线120的OS层92中的铟浓度。
在一些实施例中，区域92D(例如，与FE材料90相邻的区域)的铟浓度可以在OS层92的最大铟浓度的约40％至约100％的范围内；OS层92E的铟浓度(例如，在OS层92的中间)可以在OS层92的最大铟浓度的约20％至约40％的范围内；并且区域92F(例如，与导线106和108相邻的区域)的铟浓度可以小于OS层92的最大铟浓度的20％。在一些实施例中，OS层92的最大铟浓度可以在约10％至约45％的范围内，并且OS层92中的电荷载流子浓度可以在约1014cm-3至1020cm-3的范围内。通过提供上述范围内的OS层92中的三个离散的铟浓度区域，可以实现上述优点，诸如增大TFT的沟道区域中的迁移率，减少电子散射以及减少制造缺陷。
各个实施例提供了具有多个垂直堆叠的存储器单元的3D存储器阵列。每个TFT还包括FE栅极介电层和位于沟道区域中的OS材料。OS材料可以具有至少三个不同的区域，每个区域具有不同的半导体元素(例如，铟)浓度。通过提供半导体元素的至少三个不同浓度，可以实现优点。例如，通过使最靠近栅电极的半导体元素具有相对较高的浓度，可以增大沟道区域中的载流子迁移率。通过使半导体元素在沟道区域的暴露表面处具有相对较低的浓度，可以减少在沟道区域的后续处理期间的工艺损伤。此外，通过在沟道区域的相对较低浓度区域和相对较高浓度区域之间包括半导体元素的中等浓度，可以减少低浓度区域和高浓度区域之间的电子散射。因此，可以通过减少制造缺陷来提高器件性能。
在一些实施例中，存储器单元包括与字线接触的铁电(FE)材料；和与源极线和位线接触的氧化物半导体(OS)层，其中FE材料设置在OS层和字线之间。OS层包括：与FE材料相邻的第一区域，第一区域具有第一浓度的半导体元素；与源极线相邻的第二区域，第二区域具有第二浓度的半导体元素；以及位于第一区域和第二区域之间的第三区域，第三区域具有第三浓度的半导体元素，第三浓度大于第二浓度并且小于第一浓度。可选地，在一些实施例中，半导体元素是铟。可选地，在一些实施例中，OS层包括InxGayZnzMO，其中M是Ti、Al、Ag、Si或Sn，并且x、y和z的每个为0至1之间的数字。可选地，在一些实施例中，第一区域位于第一半导体层中，第二区域位于第二半导体层中，并且第三区域位于第三半导体层中，第三半导体层与第一半导体层形成界面，并且第三半导体层与第二半导体层形成界面。可选地，在一些实施例中，第二半导体层从源极线连续地延伸至位线。可选地，在一些实施例中，OS层具有在远离FE材料的方向上减小的半导体元素的梯度浓度。可选地，在一些实施例中，字线的纵轴平行于半导体衬底的主表面延伸，源极线的纵轴垂直于半导体衬底的主表面延伸，并且位线的纵轴垂直于半导体衬底的主表面延伸。
在一些实施例中，一种器件包括：半导体衬底；第一存储器单元，位于半导体衬底上方，第一存储器单元包括第一薄膜晶体管，其中，第一薄膜晶体管包括：铁电材料的第一部分，铁电材料的第一部分与第一字线接触；并且第一沟道区域包括：与铁电材料接触的第一半导体层的第一部分；以及第二半导体层的第一部分，与第一半导体层接触，第一半导体层的铟浓度大于第二半导体层的铟浓度；以及第三半导体层的第一部分，与第二半导体层接触，第三半导体层的铟浓度小于第二半导体层的铟浓度；以及第二存储器单元，位于第一存储器单元上方。可选地，在一些实施例中，第三半导体层与源极线和位线接触。可选地，在一些实施例中，源极线和位线的每条沿着垂直于半导体衬底的主表面的方向延伸。可选地，在一些实施例中，第二存储器单元包括：铁电材料的第二部分，铁电材料的第二部分与不同于第一字线的第二字线接触；并且第二沟道区域包括：第一半导体层的第二部分；第二半导体层的第二部分；以及第三半导体层的第二部分。可选地，在一些实施例中，第二字线设置在第一字线上方，并且介电材料将第二字线与第一字线分隔开。可选地，在一些实施例中，第一字线比第二字线长。可选地，在一些实施例中，第一半导体层、第二半导体层和第三半导体层的每个从第一沟道区域连续地延伸至第二沟道区域。可选地，在一些实施例中，第一半导体层、第二半导体层和第三半导体层的每个包括InxGayZnzMO，其中，M为Ti、Al、Ag、Si或Sn，并且x、y和z的每个为0和1之间的数字。
在一些实施例中，一种方法包括：图案化第一沟槽，第一沟槽延伸穿过第一导线；沿着第一沟槽的侧壁和底面沉积铁电(FE)材料；在FE材料上方沉积氧化物半导体(OS)层，OS层沿着第一沟槽的侧壁和底面延伸，沉积OS层包括：在FE材料上方沉积OS层的第一区域，第一区域具有第一浓度的半导体元素；在OS层的第一区域上方沉积OS层的第二区域，第二区域具有第二浓度的半导体元素，半导体元素的第二浓度小于半导体元素的第一浓度；以及在OS层的第二区域上方沉积OS层的第三区域，第三区域具有第三浓度的半导体元素，第三浓度小于第二浓度。可选地，在一些实施例中，半导体元素是铟。可选地，在一些实施例中，该方法还包括沿着第一沟槽的底面去除OS层的部分；以及用第一介电材料填充第一沟槽的剩余部分。可选地，在一些实施例中，该方法还包括在第一介电材料中图案化第二沟槽；用第二介电材料填充第二沟槽；在第二介电材料中图案化第三沟槽和第四沟槽；以及用导电材料填充第三沟槽和第四沟槽，以形成第二导线和第三导线。可选地，在一些实施例中，第一沟槽延伸穿过多层堆叠件，多层堆叠包括多条堆叠的导线，多条堆叠的导线包括第一导线。
前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种存储器单元，包括：
铁电(FE)材料，与字线接触；以及
氧化物半导体(OS)层，与源极线和位线接触，其中，所述铁电材料设置在所述氧化物半导体层和所述字线之间；并且其中，所述氧化物半导体层包括：
第一区域，与所述铁电材料相邻，所述第一区域具有第一浓度的半导体元素；
第二区域，与所述源极线相邻，所述第二区域具有第二浓度的所述半导体元素；和
第三区域，位于所述第一区域和所述第二区域之间，所述第三区域具有第三浓度的所述半导体元素，所述第三浓度大于所述第二浓度并且小于所述第一浓度。
2.根据权利要求1所述的存储器单元，其中，所述半导体元素是铟。
3.根据权利要求2所述的存储器单元，其中，所述氧化物半导体层包括InxGayZnzMO，其中，M是Ti、Al、Ag、Si或Sn，并且x、y和z的每个为0和1之间的数字。
4.根据权利要求1所述的存储器单元，其中，所述第一区域位于第一半导体层中，所述第二区域位于第二半导体层中，并且所述第三区域位于第三半导体层中，所述第三半导体层与所述第一半导体层形成界面，并且所述第三半导体层与所述第二半导体层形成界面。
5.根据权利要求4所述的存储器单元，其中，所述第二半导体层从所述源极线连续地延伸至所述位线。
6.根据权利要求1所述的存储器单元，其中，所述氧化物半导体层具有在远离所述铁电材料的方向上减小的所述半导体元素的梯度浓度。
7.根据权利要求1所述的存储器单元，其中，所述字线的纵轴平行于半导体衬底的主表面延伸，所述源极线的纵轴垂直于所述半导体衬底的所述主表面延伸，并且所述位线的纵轴垂直于所述半导体衬底的所述主表面延伸。
8.一种半导体器件，包括：
半导体衬底；
第一存储器单元，位于所述半导体衬底上方，所述第一存储器单元包括第一薄膜晶体管，其中，所述第一薄膜晶体管包括：
铁电材料的第一部分，所述铁电材料的所述第一部分与第一字线接触；和
第一沟道区域，所述第一沟道区域包括：
第一半导体层的第一部分，与所述铁电材料接触；
第二半导体层的第一部分，与所述第一半导体层接触，所述第一半导体层的铟浓度大于所述第二半导体层的铟浓度；和
第三半导体层的第一部分，与所述第二半导体层接触，所述第三半导体层的铟浓度小于所述第二半导体层的铟浓度；以及
第二存储器单元，位于所述第一存储器单元上方。
9.根据权利要求8所述的半导体器件，其中，所述第三半导体层与源极线和位线接触。
10.一种形成半导体器件的方法，包括：
图案化第一沟槽，所述第一沟槽延伸穿过第一导线；
沿着所述第一沟槽的侧壁和底面沉积铁电(FE)材料；
在所述铁电材料上方沉积氧化物半导体(OS)层，所述氧化物半导体层沿着所述第一沟槽的所述侧壁和所述底面延伸，沉积所述氧化物半导体层包括：
在所述铁电材料上方沉积所述氧化物半导体层的第一区域，所述第一区域具有第一浓度的半导体元素；
在所述氧化物半导体层的所述第一区域上方沉积所述氧化物半导体层的第二区域，所述第二区域具有第二浓度的所述半导体元素，所述半导体元素的所述第二浓度小于所述半导体元素的所述第一浓度；以及
在所述氧化物半导体层的所述第二区域上方沉积所述氧化物半导体层的第三区域，所述第三区域具有第三浓度的所述半导体元素，所述第三浓度小于所述第二浓度。
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