CN1532842A - 半导体器件 - Google Patents

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CN1532842A CNA2004100301062A CN200410030106A CN1532842A CN 1532842 A CN1532842 A CN 1532842A CN A2004100301062 A CNA2004100301062 A CN A2004100301062A CN 200410030106 A CN200410030106 A CN 200410030106A CN 1532842 A CN1532842 A CN 1532842A
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Abstract

本发明涉及一种非易失性铁电存储器的半导体器件。该存储器的构造包括：多个用于存储的铁电电容器，其中，每个铁电电容器的一端通过开关晶体管连接到多条第一位线的每一条；第一板线，连接到该用于存储的铁电电容器的其他端；用于参考的第一铁电电容器，其中，每个铁电电容器的一端通过第一n沟道MOS晶体管连接到一第二位线；一第二板线，连接到该用于参考的第一铁电电容器的其他端；以及一p沟道MOS晶体管，连接到该第二板线。

Description

半导体器件
技术领域
本发明涉及一种在一存储单元中具有铁电电容器的半导体器件。
背景技术
已知一种叫做FeRAM(铁电随机存取存储器)的非易失性铁电存储器，例如，即使关掉电源也能存储信息的非易失性存储器。
非易失性铁电存储器具有铁电电容器，该电容器的极化电荷和施加电压之间的关系具有磁滞特性，该非易失性铁电存储器具有通过利用铁电电容器中的极化和反相作用存储数据“1”或“0”的结构。这种非易失性铁电存储器能够以高速及低功耗运行，且人们期待其未来的发展。
非易失性铁电存储器的存储方法可有各种类型，有通过使用各一个晶体管和电容器存储1比特的1T1C型，和通过使用各两个晶体管和电容器存储1比特的2T2C型。在1T1C型中，相较于2T2C型，元件的数量很少以减少单元面积。另外，下述的专利文件1描述了一种控制电路转换1T1C型和2T2C型且单元面积由2T2C型调整的结构。
如下述专利文件2所述，为了确定数据“0”或“1”，1T1C型非易失性铁电存储器需要一用于参考的铁电电容器(此后，称作参考电容器)，以输出用于读取数据的参考值，而不是用于存储的铁电电容器(此后，称作存储电容器)。
接下来，将根据图1和图2描述1C1T型存储单元的要点。
在图1中，第一位线101a的一个端点和第二位线101b的一个端点连接到列解码器102，第一位线101a的另一个端点和第二位线101b的另一个端点连接到读出放大器103。另外，在存储单元区，多条用于存储的字线104a和用于存储的板线105a在与第一和第二位线101a、101b垂直的方向交替形成。用于存储单元的字线104a连接到行解码器106，且用于存储单元的板线105a连接到板极驱动器(plate driver)107。
存储电容器109a通过第一n沟道MOS晶体管108a的源极/漏极，连接在第一位线101a和用于存储的每条板线105a之间。另外，用于存储单元的字线104a连接到第一n沟道MOS晶体管108a的栅极。
同时，用于参考的板线105b连接到板极驱动器107，且用于参考的字线104b连接到行解码器106。然后，参考电容器109b通过第二n沟道MOS晶体管108b的源极/漏极，连接在用于参考的板线105b和第二位线101b之间。第二n沟道MOS晶体管108b的栅极连接到用于参考的字线104b。
在这种非易失性铁电存储器中，列解码器102施加选定电压到第一和第二位线101a、101b，行解码器106施加选定电压到第一和第二字线104a、104b，以及板极驱动器107施加选定电压到用于存储单元的板线105a和用于参考的板线105b。
然后，当读取数据时，读出放大器103比较第一位线101a的电势变化和第二位线101b的电势变化，且根据这两个电势变化的差异大小检测数据。
接下来，将描述非易失性铁电存储器中存储的数据的读出操作。在此，数据“0”一直以非写入和读出数据的状态存储在参考电容器109b中，参考电容器109b的极化电荷为图2中所示的磁滞线I的C点的+Q2。
在数据“1”写入存储电容器109a的状态时，参考电容器109b的极化电荷为图2中所示的磁滞线∏的B点的-Q1。同时，在数据“0”写入存储电容器109a的状态时，参考电容器109b的极化电荷是图中2所示的磁滞线∏的B点的+Q1。
然后，在读出存储电容器109a的数据时，第一和第二字线104a、104b与第一和第二板线105a、105b的电压在图3所示的时段里有所变化，并且第一和第二位线101a、101b的电压也相应改变。
首先，在行解码器106施加到第一和第二字线104a、104b的信号电压从0增加到Vcc之后，板极驱动器107施加到第一和第二板线105a、105b的信号电压从0增加至Vcc。请注意0和Vcc分别为接地电压和电源电压，且它们的单位为伏特。这样，电压V1施加到存储电容器109a，并且它的极化状态沿着图2所示的磁滞环路∏移动，最终达到D点且极化电荷变为+Q01。请注意施加到存储电容器109a的电压V1由于电压下降而低于Vcc。
在此，存储电容器109a的极化方向在存储电容器109a的数据为“1”时反相。相反，存储电容器109a的极化方向在数据为“0”时不反相。同时，参考电容器109b的极化状态沿着图2所示的磁滞环路I移动，最终从C点变为E点且极化电荷变为Q02，其中极化方向不反相。
因此，在存储电容器109a中，极化电荷的迁移量在将数据“1”写入存储电容器109a时为α＝+Q01-(-Q1)，且极化电荷的迁移量在将数据“0”写入时为β＝+Q01-(Q1)。
另一方面，极化电荷在参考电容器109b中的迁移量为γ＝+Q02-Q2。
位线101a、101b的电势依据极化电荷的迁移量α、β、γ而增加，且读出放大器103放大该增加的量。然后，放大器根据极化电荷的迁移量α、β、γ比较第一位线101a和第二位线101b的电荷变化量，且读取存储电容器109a中存储的“1”或“0”。特别地，当第一位线101a的电势的变化值大于第二位线101b的电势的变化值时(α＞β)，放大器保持“1”存储在存储电容器109a中。另一方面，当第一位线的变化值较小时(γ＞β)，放大器保持“0”存储在存储电容器109a中。
因此，为了精确读取存储电容器109a，如图2所示的参考电容器109b的极化电荷的迁移量γ的大小需要设置在极化电荷的反相迁移量α和非反相迁移量β之间。
(专利文件1)
日本专利公开号：Hei9-120700的公布文本(0011-0016段)
(专利文件2)
日本专利公开号：Hei8-321186的公布文本(0057-0063段，图9)
同时，在如树脂封装和焊接的热处理(此后，称为装备/IR热处理)之前，经常会通过客户请求将诸如每个芯片的标识号的数据写入非易失性铁电存储器中。
但是，参考电容器109b的磁滞环路的C点处的极化电荷量Q2在200℃-250℃的温度下很容易广泛地去极化。
在该去极化后的参考电容器109b中，剩余的极化电荷量变为图2的极化电荷量轴上的C’点，且数据读取期间极化电荷的迁移量增加为γ’(γ’＞α＞β)。由此，则不能根据参考电容器109b的剩余的极化量完成存储电容器109a的数据读取。
尽管在温度恢复到原始温度时，通过参考电容器109b的热处理改变的剩余的极化量返回到C点并完成重写，但是在热处理之前的写入是无意义的。
请注意存储电容器109a也能通过热处理而去极化，但是由于有很多存储电容器109a连接到位线101a上，存储电容器109a的去极化量不如参考电容器109b的多。
发明内容
本发明的目的是提供一种半导体器件，能够抑制在热处理之前写入的数据的读取错误的发生。
根据本发明的一个方案，提供一种半导体器件，包括：多个用于存储的铁电电容器(存储电容器)，其中，每个铁电电容器的一端通过开关晶体管连接到多条第一位线的每一条；第一板线，连接到所述用于存储的铁电电容器(存储电容器)的其余端；用于参考的第一铁电电容器(参考电容器)，其中，每个铁电电容器的一端通过第一n沟道MOS晶体管连接到一第二位线；一第二板线，连接到所述用于参考的第一铁电电容器(参考电容器)的其余端；以及一p沟道MOS晶体管，连接到所述第二板线。
根据本发明的另一方案，提供一种半导体器件，包括：一2T2C型存储单元区，该2T2C型存储单元区通过第一和第二晶体管与用于存储的第一和第二铁电电容器(存储电容器)存储1比特；和一1T1C型存储单元区，该1T1C型存储单元区通过一第三晶体管与一用于存储的第三铁电电容器(存储电容器)存储1比特。
根据本发明，在一1T1C型非易失性铁电存储器中，该n沟道MOS晶体管用作一连接在一参考电容器和一位线之间的晶体管，且该p沟道MOS晶体管用作连接到一板线的晶体管，该板线连接到所述参考电容器。
在此，当读取在参考电容器中写入的参考数据时，通过p沟道MOS晶体管和板线，将关于位线的负电压施加到参考电容器上。请注意参考数据由极化电荷组成，其加上参考电容器的位线侧的极化电荷，而减去其板线侧的极化电荷。
如上所述的，当p沟道MOS晶体管用作施加电压到参考电容器的板线上的晶体管时，在参考电容器中写入的累积电荷将很难被去极化。
进一步地，根据本发明的另一方案，允许2T2C型存储单元区和1T1C型存储单元区共存，且在装备/IR热处理之前选择2T2C型存储单元来写数据。
由于2T2C型存储单元不需要参考电容器，则即使在热处理之前写入数据，也很难出现由热处理导致的数据的读取错误。而且，由于还有1T1C型存储单元共存，相较于仅由2T2C型存储单元组成的非易失性铁电存储器，能够减少整个存储单元区的面积。
附图说明
图1是常规非易失性铁电存储器的电路图；
图2是示出常规非易失性铁电存储器的存储电容器和参考电容器的电压与极化电荷量之间的关系的图；
图3是常规非易失性铁电存储器的字线、位线和板线的时段图；
图4是根据本发明一第一实施例的非易失性铁电存储器的电路图；
图5是示出根据本发明第一实施例的非易失性铁电存储器的参考单元的电路图；
图6是示出根据本发明第一实施例的非易失性铁电存储器的存储电容器和参考电容器的电压与极化电荷量之间的关系的图；
图7是根据本发明第一实施例的非易失性铁电存储器的字线、位线和板线的时段图；
图8A和图8B是根据本发明第一实施例的非易失性铁电存储器的参考电容器的运作实例图；
图9A和图9B是常规非易失性铁电存储器的参考电容器的运作实例图；
图10A和图10B是示出具有根据本发明第一实施例的非易失性铁电存储器的半导体芯片的截面平面图；
图11是示出具有根据本发明一第二实施例的非易失性铁电存储器的半导体芯片的截面平面图；
图12是根据本发明第二实施例的非易失性铁电存储器的电路图；
图13是示出根据本发明第二实施例的非易失性铁电存储器的存储电容器和参考电容器的电压与极化电荷量之间的关系的图；以及
图14是根据本发明第二实施例的非易失性铁电存储器的字线、位线和板线的时段图。
具体实施方式
以下将参照附图说明本发明的实施例。
(第一实施例)
图4是根据本发明第一实施例的非易失性铁电存储器的电路图，图5是该非易失性铁电存储器的参考单元的电路图，以及图6是示出该非易失性铁电存储器的存储电容器和参考电容器的电压与极化电荷量之间的关系的图。
在图4中，在硅衬底(图中未示)上垂直和水平间隔形成有多个第一n沟道MOS晶体管11。该第一n沟道MOS晶体管11在水平方向上逐个排列成一行，且该第一n沟道MOS晶体管11在垂直方向上逐个排列成一列。另外，多个第二n沟道MOS晶体管12自最后一行的第一n沟道MOS晶体管11，在硅衬底上在水平方向上间隔形成为一行。
而且，在一元件隔离绝缘膜(图中未示)上间隔形成有多条用于存储的字线13，该多条字线13在每一行上连接该第一n沟道MOS晶体管11，该元件隔离绝缘膜形成在该硅衬底的表面上，以隔开第一和第二n沟道MOS晶体管11、12。
另外，在该元件隔离绝缘膜上形成有用于参考的字线14，该字线14连接多个成水平方向排列的第二n沟道MOS晶体管12的栅极。
在覆盖该第一和第二n沟道MOS晶体管11、12的第一绝缘膜(图中未示)上，在多个该第一n沟道MOS晶体管(开关晶体管)11的每一个附近形成存储电容器(用于存储的铁电电容器)15，而且在多个该第二n沟道MOS晶体管(开关晶体管)12的每一个附近形成参考电容器(用于参考的铁电电容器)16。
存储电容器15使用具有这样一种结构的铁电电容器：第一电极和第二电极中间夹入一例如为PZT膜的铁电膜。类似的，参考电容器16使用具有在该第一和第二电极中间夹入该铁电膜的铁电电容器。
进一步地，存储电容器15和参考电容器16由一第二绝缘膜覆盖(图中未示)。在该第二绝缘膜上面形成用于存储的位线19和用于参考的位线20，该位线19和位线20与该第一和第二字线13、14相互交叉成一格子形。多条用于存储单元的位线19和用于参考的位线20成水平方向交替间隔形成。
在每一列上多个排列的各第一n沟道MOS晶体管11的源极/漏极的一个节点连接到用于存储单元的位线19。这样，在每一行上排列的多个第一n沟道MOS晶体管11连接到用于存储的不同的位线19上。
进一步地，存储电容器15的第一电极连接到各第一n沟道MOS晶体管11的源极/漏极的每个其余节点上。在同一行上的多个存储电容器15的第二电极连接到用于存储的同一条板线17上。这样，成垂直方向排列的多个存储电容器15连接到用于存储的不同的板线17上。
在最后一行多个成水平方向排列的各第二n沟道MOS晶体管12的源极/漏极的一个节点连接到用于参考的不同的位线20上。而且，在水平方向多个排成一行的各第二n沟道MOS晶体管12的每个其余节点连接到参考电容器16的第一电极上。并且，成水平方向排列的多个参考电容器16的第二电极连接到用于参考的一条板线18上。
板线17、18具有用作存储电容器15和参考电容器16的第二电极的结构，或具有在覆盖该存储电容器15和参考电容器16的绝缘膜上形成的结构。
通过上述构造，每一个第一n沟道MOS晶体管11和存储电容器15排列在用于存储的N条(N：整数)字线13和用于存储的M条(M：整数)位线19的每个交叉区域。并且，每一个第二n沟道MOS晶体管12和参考电容器16排列在用于参考的字线14和用于参考的位线20的每个交叉区域。
用于存储的字线13和用于参考的字线14连接到行解码器21，且用于存储的板线17和用于参考的板线18连接到板极驱动器22。而且，用于存储的位线19和用于参考的位线20的一端连接到列解码器23，其余端连接到读出放大器24。
请注意在不同层的元件，比如n沟道MOS晶体管11、用于存储的电容器15、字线(13、14)、位线(19、20)和板线(17、18)，直接交互连接或通过小孔或导电塞相互连接。
同时，如图5所示，在板极驱动器22内形成一p沟道MOS晶体管25作为开关元件，以控制用于参考的板线18的电压。由此，参考电容器16连接到位线20侧的n沟道MOS晶体管12，并连接到到板线18侧的p沟道MOS晶体管25，且通过该p沟道MOS晶体管25施加电压0或-Vcc到参考电容器16上。
在一硅衬底的n阱上形成该p沟道MOS晶体管25，且在一硅衬底的p阱上形成该n沟道MOS晶体管12。此时，必须使得n阱和p阱之间的间隔大到接近10μm，以便确保p阱和n阱之间的击穿电压。请注意p阱间的间隔一般接近1μm。
参考电容器16的极化电荷和电压之间的关系形成如图6所示磁滞环路IV。然后，参考电容器16设置为总是数据“1”写入的状态，而不是已知技术的“0”写入状态。特别地，在没有电压施加到参考电容器16上的状态时的剩余极化量的大小为极化电荷轴上的F点的-Qr。
存储电容器15的极化电荷和电压之间的关系形成如图6所示的磁滞环路III，与已知技术的相同。
然后，当读取存储电容器15的数据时，按如图7所示的时段控制用于存储的字线13、用于参考的字线14、用于存储的板线17以及用于参考的板线18的各自的电压。因此，用于存储的位线19和用于参考的位线20的电压基于存储电容器15的数据而改变。该电压通过板极驱动器22和行解码器21来控制。
首先，在行解码器21施加到用于存储的字线13和用于参考的字线14的信号电压从0升到Vcc时，板极驱动器22施加到用于存储的板线17和用于参考的板线18的信号电压从0升到Vcc。请注意0和Vcc是固定电势，比如分别接地电势和电源电压，它们的单位为伏特。
这样，施加电压V1到存储电容器15上，存储电容器15的极化电荷沿着如图6所示的磁滞环路III移动，最终到达D点，且极化电荷量变为+Q01。
此处，虽然在存储电容器15的数据为“1”时，存储电容器15的极化方向从A点移动且反相，但是在存储电容器15的数据为“0”时，存储电容器15的极化方向从B点移动且不反相。同时，施加电压-V2到参考电容器16上，极化电荷沿着磁滞环路IV移动，最终从F点变为G点，且极化电荷量从-Qr变为-Q22，其中极化方向不反相。
因此，当将数据“1”写入存储电容器15中时，极化电荷的迁移量是α＝+Q01-(-Q1)，而当数据“0”写入存储电容器15中时，极化电荷的迁移量是β＝+Q01-(Q1)。
另一方面，参考电容器16内的极化电荷的迁移量是γ＝-Q22-(-Qr)。此处，累积电荷的每个状态调整为保持关系式α＜γ＜β。
位线19、20的电势相应于极化电荷的迁移量(α，β，γ)而增加，且该增加的量通过读出放大器24放大。然后，读出放大器比较用于存储的位线19和用于参考的位线20的电势变化，并读出“1”或“0”存储在存储电容器15上的情况。特别地，当用于存储的位线19的电势变化值大于用于参考的位线20的电势变化值(α＞γ)时，放大器读出“1”存储在存储电容器15的情况。另一方面，当用于存储的位线的变化值较小(γ＞β)时，放大器读出“0”存储在存储电容器15的情况。因此，为了精确的读取存储电容器15，如图6所示的参考电容器16的极化电荷的迁移量γ的大小设置在存储电容器15的极化电荷的反相迁移量α和非反相迁移量β之间。
为了在参考电容器16中写入“1”，用于参考的字线14的电势和用于参考的位线20的电势分别设为如图8A所示的Vcc，且p沟道MOS晶体管25设为OFF(关)。这使得用于参考的板线18的电势设为0。
这样，在参考电容器16中，n沟道MOS晶体管12侧的第一电极变为正电荷，且p沟道MOS晶体管25侧的第二电极变为负电荷。结果，电压-V2施加到参考电容器16上，且参考电容器16的极化电荷量变为-Q22。其后，当字线14和位线20的电压返回到0时，参考电容器16的剩余的极化电荷量变为-Qr。
另外，在读取数据时，施加到用于参考的位线20的电压设为0，施加到用于参考的字线14的电压设为Vcc，且p沟道MOS晶体管25设为ON(开)。这使得施加到用于参考的板线18上的电压为-Vcc，如图8B所示。这样，在参考电容器16中，n沟道MOS晶体管12侧的第一电极变为正电荷，且p沟道MOS晶体管25侧的第二电极变为负电荷。结果，极化电荷量通过γ从-Qr变为-Q22。
例如，当230℃的热能施加到形成非易失性铁电存储器的半导体芯片上1分钟以进行树脂封装时，相同的热能施加到具有剩余极化电荷量-Q22的参考电容器16上。
在这种情况下，参考电容器16的第一电极的正电荷很难通过n沟道MOS晶体管12，且第二电极的负电荷很难通过p沟道MOS晶体管25。由此，参考电容器16由于热量很难被去极化。
同时，所有连接到第二板线18的晶体管不必都是p沟道MOS晶体管25，该第二板线18连接到参考电容器16；可在安装/IR热处理之后写入数据的存储区域使用n沟道MOS晶体管。
举例来说，作为板极驱动器22内的开关元件，该开关元件连接到在安装/IR热处理之后写入数据的存储区域的参考电容器16，可使用如图9A所示的n沟道MOS晶体管29。
接着，将描述如图9A所示的参考电容器16的写入和读出操作。
当在参考电容器16内写入“0”作为一参考值时，n沟道MOS晶体管29设为ON，以使得用于参考的板线18的电势为Vcc，使得用于参考的字线14的电势为Vcc，以及使得用于参考的位线20的电势为0。这样，在参考电容器16中，位线20侧的第一电极变为负电荷，且板线18侧的第二电极变为正电荷。结果，施加电压V1到参考电容器16上，且参考电容器16的极化电荷量变为如图2所示的Q02。其后，当字线14和位线20的电压返回到0时，参考电容器16的剩余的极化电荷量变为Q2。
另外，在读取数据时，n沟道MOS晶体管29设为ON，以使得施加到用于参考的板线18的电压为Vcc，以使得施加到用于参考的位线20的电压为0，且使得用于参考的字线14的电压为Vcc，如图9B所示。这样，位线20侧的参考电容器16的第一电极变为负电荷，且板线18侧的第二电极变为正电荷。结果，极化电荷两通过γ从Q2变为Q02，如图2所示。
例如，当230℃的热能施加到为非易失性铁电存储器的半导体芯片上1分钟以完成安装/IR热处理时，相同的热能施加到具有剩余的极化电荷量Q2的参考电容器16上。此时，由于参考电容器16的第一电极的电子容易的通过位线20侧的n沟道MOS晶体管，极化电荷量降低为如图2所示的C’点。请注意如果在温度返回到一允许范围之后，在参考电容器16内重写数据，则极化电荷量返回至C点。
因此，在安装/IR热处理之前写入数据的存储区域，采用这样一种结构，从而n沟道MOS晶体管12和p沟道MOS晶体管25各自连接到如图5所示的参考电容器16的正极化方向和负极化方向。由此抑制了参考电容器16内的剩余的极化电荷量的减少。
请注意如图4所示的板极驱动器22内的通过用于存储的板线17连接到存储电容器11的开关元件11，是如图9A所示的n沟道MOS晶体管29。
附带地，在如图10A所示的半导体芯片内的存储单元26中，如图5所示的n沟道MOS晶体管12和p沟道MOS晶体管25可连接到所有的参考电容器16，用于读出存储电容器15的数据。
但是，p沟道MOS晶体管比n沟道MOS晶体管大以改善特性。因此，为了达到进一步减小存储器的芯片面积，在存储区域26的一部分确保有一控制数据区域26a，如图5所示的n沟道MOS晶体管12和p沟道MOS晶体管25仅在控制数据区域26a连接到参考电容器16，且n沟道MOS晶体管29可连接到如图9A中所示的其他存储单元区域26中的参考电容器16的两端。例如，通过采用这样一种结构，其中p沟道MOS晶体管25连接到图10B中总数的1％或更少的一个或多个参考电容器16，芯片面积相较于图10A减少了5-10％。从而降低了制造成本。
请注意在存储区域26的外围是一外围电路区域27，其中形成有板极驱动器22、列解码器23、行解码器21、读出放大器24等。
(第二实施例)
图11是示出具有根据本发明第二实施例的非易失性铁电存储器的半导体芯片的区域性界面的平面图。
如图11所示的存储单元区域31具有一1T1C型存储单元区域31a和一2T2C型存储单元区域31b，该2T2C型存储单元区域31b具有一狭窄面积，例如相当于1％或更少量的存储单元区域31的位数(bit number)。另外，存储单元区域31的外围是一外围电路区域32。
图12是专门示出1T1C型存储单元区域31a、2T2C型存储单元区域31b和外围电路区域32的电路图。
在图12中，在一硅衬底(图中未示)上垂直和水平间隔形成有N×M(N，M：整数)个n沟道MOS晶体管41。另外，在一元件隔离绝缘膜(图中未示)上间隔形成有多条字线42，所述字线42在每一行上连接n沟道MOS晶体管41的栅极，该元件隔离绝缘膜在该硅衬底表面上形成，用于使n沟道MOS晶体管41彼此隔开。
在一覆盖n沟道MOS晶体管41的第一绝缘膜(图中未示)上，在各n沟道MOS晶体管41附近形成铁电电容器。该铁电电容器具有这样的结构：在第一电极和第二电极之间夹入例如PZT膜的铁电膜。
在1T1C型存储区域31a中形成的多个铁电电容器中，从第一行到第(N-1)行的多个铁电电容器是存储电容器43，在第N行上的多个铁电电容器是参考电容器44。另外，关于在2T2C型存储区域31b内形成的多个铁电电容器，形成有多个第一和第二存储电容器45a、45b，该第一和第二存储电容器45a、45b存储1比特。
通过一第二绝缘膜(图中未示)覆盖存储电容器43、45a、45b和参考电容器44。
在1T1C型存储区域31a中，在第二绝缘膜上面间隔交替形成用于存储的位线48和用于参考的位线49，以与字线42相交叉。另外，在2T2C型存储区域31b中，在第二绝缘膜上面间隔交替形成一第一位线50a和一第二位线50b，以与字线42相交叉，且反转信号分别施加到该第一位线50a和第二位线50b上。
并且，M条位线48、49、50a和50b与N条字线42实心相交成一格子形。
在1T1C型存储区域31a内，在垂直方向排列的第一到第(N-1)个n沟道MOS晶体管41的各自的一个源极/漏极连接到用于存储的多条位线48的每一条。另外，在第一到第(N-1)行的每一行上的多个n沟道MOS晶体管41的各自的其他一个源极/漏极连接到每个存储电容器43的第一电极。并且，第一到第(N-1)行的多个存储电容器43的第二电极连接到同一条板线47。
而且，在1T1C型存储区域31a中，参考电容器44的第一电极通过n沟道MOS晶体管41的源极/漏极连接到用于参考的位线49。另外，参考电容器44的第二电极连接到第N条板线47。关于板线47，是一用作每个存储电容器43和参考电容器44的第二电极的结构，或者是一在覆盖存储电容器43和参考电容器44的第二绝缘膜上面形成的结构。
在2T2C型存储单元区域31b中，在垂直方向上奇数编号的位置上的每个n沟道MOS晶体管41的一个源极/漏极连接到第一位线50a，且在垂直方向上偶数编号的位置上的每个n沟道MOS晶体管41的一个源极/漏极连接到第二位线50b。
另外，在垂直方向上，第一存储电容器45a连接在奇数编号位置上的每个n沟道MOS晶体管41的其他一个源极/漏极和在相同编号位置上的板线47之间，且第二存储电容器45b连接在偶数编号位置上的每个n沟道MOS晶体管41的源极/栅极的其他节点和在相同编号位置上的板线47之间。
而且，在外围电路32中，板线47连接到板极驱动器51，位线48、49、50a、50b的一端连接到列解码器52，位线48、49、50a、50b的其他端连接到外围电路区域中读出放大器53，且字线42连接到行解码器54。
如上所述，在1T1C型存储单元区域31a中的用于存储的多条位线48和多条字线42的每个交叉区域内，具有这样的结构：n沟道MOS晶体管41的源极/漏极和存储电容器43连接在用于存储的位线48和字线42之间。另外，在多条用于参考的位线49和一条字线42的每个交叉区域内，具有这样的结构：n沟道MOS晶体管的41的源极/漏极和参考电容器44连接在用于参考的位线49和字线42之间。
另外，在2T2C型存储单元区域31b中奇数编号位置上的第一位线50a和字线42的每个交叉区域，具有这样的结构：n沟道MOS晶体管41的源极/漏极和第一存储电容器45a连接在第一位线50a和字线42之间。另外，在偶数编号位置上的第二位线50b和字线42之间的每个交叉区域内，具有这样的结构：n沟道MOS晶体管41的源极/漏极和第二存储电容器45b连接在第二位线50b和字线42之间。
请注意：比如n沟道MOS晶体管41，存储电容器43、45a、45b，参考电容器44，字线42，位线48、49、50a、50b和板线47的元件通过直接连接或者通过导电图、导电塞、小孔等的连接而相互连接。
在上述实施例中，在对形成有非易失性铁电存储器的半导体芯片进行安装/IR热处理之前，在2T2C型存储单元区域31b内的存储电容器45a、45b中写入控制数据。然后，在安装/IR热处理之后，在1T1C型存储单元区域31a内的存储电容器43中由用户写入数据。
在2T2C型存储单元区域31b内，由第一存储电容器45a和第二存储电容器45b组成一1比特存储单元，该第一存储电容器45a连接到第一字线42和第一位线50a，该第二存储电容器45b连接到第二自线42和第二位线50b。此时，第一存储电容器45a和第二存储电容器45b处于彼此相反的剩余极化状态。
此处，第一存储电容器45a和第二存储电容器45b具有如图13所示的极化电荷和电压的关系中的同一条磁滞环路。例如，在图13中，假定数据“1”被写入，则第一存储电容器45a具有A点处的剩余极化电荷-Q11，且第二存储电容器45b具有B点处的剩余极化电荷Q11。请注意在数据“0”被写入的状态下，第一存储电容器45a具有B点处的剩余极化电荷Q11，且第二存储电容器45b具有A点处的剩余极化电荷-Q11。
然后，当读取数据时应用根据如图14所示的时间图的读出信号。
首先，当行解码器54施加到相邻的第一和第二字线42的电压从0增加到Vcc时，施加到第一和第二板线47的信号电压从0增加至Vcc。
通过第一和第二板线47的电压增加，施加电压V1到第一存储电容器45a，由此，第一存储电容器45a的极化状态沿着如图13所示的磁滞环路从A点移动至D点。同时，电压V1也施加到第二存储电容器45b，由此，第二存储电容器45b的极化状态沿着如图13所示的磁滞环路从B点移动至D点。
假定D点的极化电荷量是Q12，则第一存储电容器45a的极化迁移量变为α＝Q12-(-Q11)，且第二存储电容器45b的极化迁移量变为β＝Q12-Q11。
此时，当数据“1”写入1比特存储单元时，第一存储电容器45a的极化状态反相，且第二存储电容器45b的极化状态不反相。请注意当数据“0”写入1比特存储单元时，第一存储电容器45a的极化状态不反相，且第二存储电容器45b的极化状态反相。
换句话说，极化反相的第一存储电容器45a的极化迁移量变为α，且极化不反相的第二存储电容器45b的极化迁移量变为β。然后读出放大器53检测由第一和第二位线50a、50b内的极化迁移量的大小导致的电势变化，保持从第一存储电容器45a的电荷迁移量大于从第二存储电容器45b的电荷迁移量，且保持数据“1”存储在1比特存储单元中。
相反，当放大器保持从第二存储电容器45b的电荷迁移量大于从第一存储电容器45a的电荷迁移量时，还保持数据“0”存储在1比特存储单元。
如上所述，本实施例采用在安装/IR热处理之前写入数据的2T2C型存储区域，且由此，即使在存储电容器中出现轻微的去极化也不会发生读取错误。
因此，读出放大器根据第一和第二位线50a、50b的电势变化量正确的读取存储单元的数据。
而且，在上述存储单元区域31内，当2T2C型存储单元区域31b的比特数设置为比特总数的1％时，芯片面积相较于整个存储单元区域31由2T2C型形成的结构减少20-50％，且构造成本也会降低。请注意由2T2C型只能形成1比特。

Claims (13)

1.一种半导体器件，包括：
多个用于存储的铁电电容器，其中，每个铁电电容器的一端通过开关晶体管连接到多条第一位线的每一条；
第一板线，连接到所述用于存储的铁电电容器的其他端；
用于参考的第一铁电电容器，其中，每个铁电电容器的一端通过第一n沟道MOS晶体管连接到一第二位线；
一第二板线，连接到所述用于参考的第一铁电电容器的其他端；以及
一p沟道MOS晶体管，连接到所述第二板线。
2.如权利要求1所述的半导体器件，其中，在一板极驱动电路中形成有所述p沟道MOS晶体管，所述第一板线和所述第二板线连接到该板极驱动电路。
3.如权利要求2所述的半导体器件，其中，所述板极驱动电路具有这样的结构：该电路在所述p沟道MOS晶体管的开状态下通过所述p沟道MOS晶体管施加低于所述第二位线电压的电压到所述第二板线。
4.如权利要求1所述的半导体器件，其中，所述开关晶体管是n沟道MOS晶体管。
5.如权利要求1所述的半导体器件，还包括：
一读出放大器，它放大所述第一位线的电压变化量和所述第二位线的电压变化量。
6.如权利要求1所述的半导体器件，还包括：
用于参考的第二铁电电容器，其中，每个铁电电容器的一端通过第二n沟道MOS晶体管连接到一第三位线；
一第三板线，连接到所述用于参考的铁电电容器的其他端；
一第三n沟道MOS晶体管，连接到所述第三板线。
7.如权利要求6所述的半导体器件，其中所述用于参考的第一铁电电容器的数量是所述用于参考的第二铁电电容器与所述用于参考的第一铁电电容器的总数的1％或者更少。
8.如权利要求1所述的半导体器件，其中所述第一铁电电容器是在热处理之前写入具有负极化电荷的数据的元件。
9.如权利要求8所述的半导体器件，其中所述热处理在200℃或者更高温度下实施。
10.一种半导体器件，包括：
一2T2C型存储单元区域，该区域通过第一和第二晶体管与用于存储的第一和第二铁电电容器存储1比特；以及
一1T1C型存储单元区域，通过一第三晶体管与一用于存储的第三铁电电容器存储1比特。
11.如权利要求10所述的半导体器件，其中所述2T2C型存储单元区域是一相应于所述比特数的1％或者更少范围的区域。
12.如权利要求10所述的半导体器件，其中所述2T2C型存储单元区域是一在热处理之前写入数据的区域。
13.如权利要求12所述的半导体器件，其中所述热处理在200℃或者更高温度下实施。
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