KR102321777B1 - 어레이의 메모리 셀의 사전-기입 - Google Patents

어레이의 메모리 셀의 사전-기입 Download PDF

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스콧 제임스 더너
크리스토퍼 존 가와무라
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마이크론 테크놀로지, 인크
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Abstract

메모리 셀 또는 메모리 셀들을 작동시키기 위한 방법, 시스템, 및 디바이스가 설명된다. 메모리 어레이의 셀은 사전-기입될 수도 있고, 이는 감지 컴포넌트가 어레이의 디지트 라인으로부터 절연되는 동안 셀을 하나의 상태로 기입하는 것을 포함할 수도 있다. 판독 또는 기입 작동은 감지 컴포넌트가 절연되는 동안 감지 컴포넌트에서 실행될 수도 있고, 그리고 셀은 기입 작동이 완료될 때 비절연(예를 들어, 디지트 라인에 연결)될 수도 있다. 기법은 메모리 어레이의 메모리 셀에 액세스하는 기법, 셀에 액세스하는 것, 감지 증폭기를 활성화시키는 것, 및 감지 증폭기가 절연되는 동안 메모리 어레이의 메모리 셀을 제2 데이터 상태로 사전-기입하는 것에 적어도 부분적으로 기초하여 감지 증폭기를 메모리 어레이의 디지트 라인으로부터 절연시키는 기법을 포함할 수도 있다. 일부 실시예에서, 메모리 셀은 강유전성 메모리 셀을 포함할 수도 있다.

Description

어레이의 메모리 셀의 사전-기입
상호 참조
본 특허 출원은 미국 특허 출원 제15/426,871호(발명자: Derner 등, 발명의 명칭: "Pre-Writing Memory Cells of an Array", 출원일: 2017년 2월 7일)의 우선권을 주장하는, PCT 출원 제PCT/US2018/016048호(발명자: Derner 등, 발명의 명칭: "Pre-Writing Memory Cells Of An Array", 출원일: 2018년 1월 30일)의 우선권을 주장하고, 상기 기초출원 각각은 본 발명의 양수인에게 양도되고 그리고 전문이 본 명세서에 참고로 편입된다.
다음은 일반적으로 메모리 디바이스, 더 구체적으로, 감지 컴포넌트(sense component)가 절연될 때 기간 동안 적어도 하나의 메모리 셀을 논리 상태로 사전-기입하는 것에 관한 것이다.
메모리 디바이스는 정보를 다양한 전자 디바이스, 예컨대, 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등에 저장하도록 폭넓게 사용된다. 정보는 메모리 디바이스의 상이한 상태를 프로그래밍함으로써 저장된다. 예를 들어, 이진 디바이스는 종종 논리 "1" 또는 논리 "0"으로 표기되는, 2개의 상태를 갖는다. 일부 실시예에서, 메모리 디바이스는 다수의 상태를 저장할 수도 있고, 예를 들어, 2개 초과의 상태가 저장될 수도 있다. 메모리 디바이스 내 저장된 정보에 액세스하기 위해서, 전자 디바이스는 메모리 디바이스와 연관된 저장된 상태를 판독 또는 감지할 수도 있다. 대안적으로, 정보를 저장하기 위해서, 전자 디바이스는 메모리 디바이스 내 상태를 기입 또는 프로그래밍할 수도 있다.
랜덤 액세스 메모리(random access memory: RAM), 판독 전용 메모리(read only memory: ROM), 동적 RAM(dynamic RAM: DRAM), 동기식 동적 RAM(synchronous dynamic RAM: SDRAM), 강유전성 RAM(ferroelectric RAM: FeRAM), 자기 RAM(magnetic RAM: MRAM), 저항성 RAM(resistive RAM: RRAM), 플래시 메모리, 및 다른 것들을 포함하는, 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비휘발성일 수도 있다. 비휘발성 메모리(예를 들어, 플래시 메모리)는 외부 전력원의 부재 시에도 데이터를 연장된 시간 기간 동안 저장할 수 있다. 휘발성 메모리 디바이스(예를 들어, DRAM)는 휘발성 메모리 디바이스가 외부 전력원에 의해 주기적으로 리프레시되지 않는다면 디바이스의 저장된 상태를 시간에 걸쳐 손실할 수도 있다. 이진 메모리 디바이스는 예를 들어, 충전되거나 또는 방전된 커패시터를 포함할 수도 있다. 그러나, 충전된 커패시터는 누설 전류를 통해 시간에 걸쳐 방전될 수도 있어서, 저장된 정보의 손실을 발생시킨다. 휘발성 메모리의 특정한 특징은 성능 이점, 예컨대, 더 빠른 판독 또는 기입 속도를 제공할 수도 있고, 반면에 비휘발성 메모리의 특징, 예컨대, 주기적인 리프레시 없이 데이터를 저장하는 능력이 유리할 수도 있다.
FeRAM은 휘발성 메모리와 유사한 디바이스 아키텍처를 사용할 수도 있지만 저장 디바이스로서 강유전성 커패시터의 사용에 기인한 비휘발성 특성을 가질 수도 있다. 따라서 FeRAM 디바이스는 다른 비휘발성 전자 메모리 장치 및 휘발성 전자 메모리 장치와 비교하여 개선된 성능을 가질 수도 있다. 그러나, 다수의 순차적인 기입 작동을 수행하는 것을 포함하는, 강유전성 메모리 셀을 기입하는 것은 비교적 시간 소모적인 과정일 수도 있고, 이는 어레이의 대기시간 또는 다른 작동 특성에 영향을 줄 수도 있다.
개시내용의 실시형태는 다음의 특징을 참조하여 설명된다:
도 1은 본 개시내용의 다양한 실시형태에 따른, 예시적인 전자 메모리 장치를 예시하는 도면;
도 2는 본 개시내용의 다양한 실시형태에 따른, 예시적인 전자 메모리 장치를 예시하는 도면;
도 3a 및 도 3b는 본 개시내용의 다양한 실시형태에 따른, FeRAM 셀의 비선형 전기적 특성의 예를 예시하는 도면;
도 4는 본 개시내용의 다양한 실시형태에 따른, 예시적인 회로를 예시하는 도면;
도 5a 및 도 5b는 본 개시내용의 다양한 실시형태에 따른, 사전-기입을 지지하는 타이밍 도면의 예를 예시하는 도면;
도 6은 본 개시내용의 다양한 실시형태에 따른, 로우 데이터 상태(low data state)로의 사전-기입을 지지하는 메모리 어레이를 포함하는 시스템을 예시하는 도면;
도 7은 본 개시내용의 다양한 실시형태에 따른, 전자 메모리 장치를 작동시키는 방법을 예시하는 흐름도; 및
도 8은 본 개시내용의 다양한 실시형태에 따른, 전자 메모리 장치를 작동시키는 방법을 예시하는 흐름도.
메모리 셀은 셀을 기입할 때 관측된 시간 지연을 감소(또는 적어도 부분적으로, "하이딩(hide)")시키도록 사전-기입될 수도 있다. 예를 들어, 감지 작동 동안, 셀에 저장된 데이터 상태는 셀이 판독된 후 복원 또는 다시 기입될 수도 있다. 셀이 기입되는 동안, 셀은 사용 불가능할 수도 있거나 또는 그렇지 않으면 액세스 불가능할 수도 있다. 셀이 기입되는 시간은 또한 다른 작동이 어레이에 걸쳐 수행될 수도 있는 속도에 영향을 줄 수도 있다. 그러나, 셀을 기입하기 위한 유효 시간은 ISO 디바이스를 사용하여 감지 증폭기의 디지트 라인 노드를 메인 어레이 디지트 라인에서 이격되게 절연시킴으로써 감소될 수도 있다. 즉, 셀이 사용 불가능하거나 또는 액세스 불가능한 시간은 다른 작동이 진행 중인 동안 셀을 사전-기입함으로써 감소될 수도 있다.
메모리 셀, 예를 들어, 어레이의 메모리 셀을 사전-기입하기 위한 기법, 방법, 및 장치가 본 명세서에 설명된다. 본 개시내용에서, 메모리 셀은 강유전성 메모리 셀을 포함할 수도 있지만, 강유전성 메모리 셀로 제한되지 않고 그리고 다른 유형의 메모리 셀 및 어레이가 사용될 수도 있고 그리고 고려된다. 활성 페이지 메인 어레이 셀은 감지 증폭기 절연 기간 동안 단일의 데이터 상태로 사전-기입될 수도 있다. 이 사전-기입은 특정 상태로 기입되기 위해 사용되는 시간의 적어도 일부를 본질적으로 "하이딩"(즉, 효과를 제한)할 수도 있다. 어레이 디지트 라인이 감지 컴포넌트 디지트 라인으로부터 절연되지 않을 때, 어레이가 기입된다.
일부 실시예에서, 방법은, 디지트 라인을 통해 메모리 셀에 결합되는 감지 컴포넌트를 사용하여 메모리 어레이의 메모리 셀에 저장된 제1 논리 상태를 감지하는 단계, 제1 논리 상태를 감지하는 것에 적어도 부분적으로 기초하여 메모리 어레이의 디지트 라인으로부터 감지 컴포넌트를 절연시키는 단계, 및 감지 컴포넌트가 절연되는 동안 메모리 어레이의 복수의 메모리 셀 중 적어도 하나를 제2 논리 상태로 사전-기입하는 단계를 포함할 수도 있고, 복수의 메모리 셀은 메모리 셀을 포함한다.
일부 실시예에서, 복수의 메모리 셀 중 적어도 하나를 사전-기입하는 단계는 감지 컴포넌트가 절연되는 동안 메모리 어레이의 복수의 디지트 라인의 전압을 접지로 감소시키는 것으로서, 복수의 디지트 라인은 디지트 라인을 포함하는, 복수의 디지트 라인의 전압을 접지로 감소시키는 것, 및 메모리 어레이의 복수의 디지트 라인의 전압을 접지로 감소시키는 것에 적어도 부분적으로 기초하여 메모리 어레이의 복수의 메모리 셀을 제2 논리 상태로 기입하는 것을 포함할 수도 있다. 일부 실시예에서, 제2 논리 상태의 값은 메모리 셀에 결합된 플레이트 라인(plate line)의 전압에 적어도 부분적으로 기초할 수도 있다. 일부 경우에서, 메모리 어레이의 복수의 디지트 라인의 전압을 접지로 감소시키는 것은 복수의 디지트 라인 중 하나에 결합된 균등화 디바이스를 활성화시키는 것을 포함할 수도 있다.
일부 실시예에서, 방법은 감지 컴포넌트가 절연되는 동안 감지 컴포넌트에서 하나 이상의 판독 또는 기입 작동을 수행하는 단계를 포함할 수도 있다. 일부 실시예에서, 방법은 복수의 메모리 셀을 사전-기입하는 것에 적어도 부분적으로 기초하여 감지 컴포넌트를 비절연시키는 단계를 포함할 수도 있다. 일부 경우에서, 방법은 감지 컴포넌트를 비절연시키는 것에 적어도 부분적으로 기초하여 메모리 어레이의 메모리 셀을 제1 논리 상태로 기입하는 단계를 더 포함할 수도 있다. 일부 경우에서, 제1 논리 상태는 제2 논리 상태와 같을 수도 있다. 일부 경우에서, 제1 논리 상태는 제2 논리 상태와는 상이할 수도 있다.
일부 실시예에서, 방법은 메모리 셀과 결합된 플레이트 라인의 전압을 증가시키는 단계, 메모리 셀에 결합된 액세스 라인을 활성화시키는 단계로서, 메모리 셀과 감지 컴포넌트 간에 결합된 디지트 라인의 전압은 액세스 라인을 활성화시키는 것, 플레이트 라인의 전압을 증가시키는 것, 및 메모리 셀에 저장된 제1 논리 상태에 적어도 부분적으로 기초하여 증가되는, 메모리 셀에 결합된 액세스 라인을 활성화시키는 단계, 디지트 라인의 전압을 증가시키는 것에 적어도 부분적으로 기초하여 감지 컴포넌트를 디지트 라인으로부터 절연시키는 단계, 및 감지 컴포넌트를 절연시키는 것에 적어도 부분적으로 기초하여 메모리 셀을 제2 논리 상태로 기입하는 단계를 포함한다.
일부 실시예에서, 방법은 플레이트 라인의 전압이 문턱값을 충족한 후 액세스 라인을 활성화시키는 단계를 더 포함할 수도 있다. 일부 실시예에서, 메모리 셀을 제2 논리 상태로 기입하는 단계는 감지 컴포넌트가 절연되는 동안 균등화 디바이스를 사용하여 메모리 셀을 기입하는 것을 포함한다.
일부 실시예에서, 방법은 감지 컴포넌트가 메모리 셀로부터 절연되는 동안 감지 컴포넌트에서 하나 이상의 시간을 판독 또는 기입하는 단계를 더 포함할 수도 있다. 일부 실시예에서, 방법은 감지 컴포넌트를 디지트 라인으로부터 절연시키는 것에 적어도 부분적으로 기초하여 디지트 라인의 전압을 접지로 감소시키는 단계를 포함할 수도 있다. 하나의 실시예에서, 방법은 디지트 라인의 전압을 접지로 감소시키는 것에 적어도 부분적으로 기초하여 플레이트 라인의 전압을 감소시키는 단계를 포함한다. 일부 경우에서, 플레이트 라인의 전압은 메모리 셀의 하단 노드에서의 전압이 접지로 감소되는 것에 적어도 부분적으로 기초하여 감소될 수도 있다. 일부 경우에서, 플레이트 라인은 메모리 셀의 제1 단자에 결합될 수도 있고 그리고 하단 노드는 메모리 셀의 제2 단자를 포함할 수도 있다.
일부 실시예에서, 방법은 플레이트 라인의 전압을 감소시킨 후 그리고 감지 컴포넌트가 메모리 셀로부터 절연되는 동안 감지 컴포넌트에서 하나 이상의 시간을 판독 또는 기입하는 단계, 및 감지 컴포넌트에서 하나 이상의 시간을 판독 또는 기입하는 단계 후 감지 컴포넌트를 비절연시키는 단계를 포함할 수도 있다. 일부 경우에서, 방법은 감지 컴포넌트를 비절연시키는 단계에 적어도 부분적으로 기초하여 메모리 셀을 제1 논리 상태로 기입하는 단계를 포함할 수도 있다.
전자 메모리 장치는 복수의 메모리 셀을 포함하는 메모리 어레이, 디지트 라인을 통해 복수의 메모리 셀 중 하나의 메모리 셀과 전자 통신하는 감지 컴포넌트, 및 메모리 어레이 및 감지 컴포넌트와 전자 통신하는 제어기를 포함할 수도 있되, 제어기는 메모리 셀에 액세스하여 저장된 논리 상태를 감지하고, 메모리 셀에 액세스하는 것에 적어도 부분적으로 기초하여 감지 컴포넌트를 메모리 어레이의 디지트 라인으로부터 절연시키고, 그리고 감지 컴포넌트가 절연되는 동안 메모리 어레이의 복수의 메모리 셀을 사전-기입하도록 작동 가능할 수도 있다. 일부 경우에서, 제어기는 복수의 메모리 셀을 사전-기입하는 것에 적어도 부분적으로 기초하여 감지 컴포넌트를 비절연시킬 수도 있고, 그리고 메모리 셀을 메모리 셀을 사전-기입하는 것에 적어도 부분적으로 기초하는 논리 상태로 기입할 수도 있다.
위에서 소개된 예는 전자 메모리 장치의 맥락에서 아래에 더 설명된다. 이어서 사전-기입을 지지하는 기법의 특정한 예가 설명된다. 본 개시내용의 이 실시형태 및 다른 실시형태는 장치 도면, 시스템 도면 및 흐름도를 참조하여 더 예시 및 설명된다.
도 1은 본 개시내용의 다양한 실시형태에 따른, 예시적인 전자 메모리 장치(100)를 예시한다. 전자 메모리 장치(100)는 또한 메모리 어레이일 수도 있거나, 메모리 어레이로서 지칭될 수도 있거나 또는 메모리 어레이를 포함할 수도 있다. 전자 메모리 장치(100)는 상이한 상태를 저장하도록 프로그램 가능한 복수의 메모리 셀(105)을 포함할 수도 있다. 일부 실시예에서, 각각의 메모리 셀(105)은 논리 "0" 및 논리 "1"로 표기되는, 2개의 논리 상태를 저장하도록 프로그램 가능할 수도 있다. 다른 실시예에서, 메모리 셀(105)은 2개 초과의 논리 상태를 저장하도록 구성될 수도 있다. 메모리 셀(105)은 프로그램 가능한 상태를 나타내는 전하를 저장하는 커패시터를 포함할 수도 있고; 예를 들어, 충전된 그리고 방전된 커패시터는 2개의 논리 상태를 나타낼 수도 있다. DRAM 아키텍처는 흔히 이러한 설계를 사용할 수도 있고, 그리고 채용된 커패시터는 선형 전기 분극 특성을 가진 유전체 물질을 포함할 수도 있다. 대조적으로, FeRAM 셀은 유전체 물질로서 강유전성 물질을 가진 커패시터를 포함할 수도 있고, 강유전성 물질은 비선형 분극 특성을 갖는다.
작동, 예컨대, 판독 또는 기입은 적합한 워드 라인(110) 및 디지트 라인(115)을 활성화 또는 선택함으로써 메모리 셀(105)에서 수행될 수도 있다. 일부 경우에서, 워드 라인(110)은 액세스 라인으로서 지칭될 수도 있고, 그리고 디지트 라인(115)은 비트 라인으로서 지칭될 수도 있다. 워드 라인(110) 또는 디지트 라인(115)을 활성화 또는 선택하는 것은 전압 전위(예를 들어, 높은 레벨 전압 또는 낮은 레벨 전압)를 각각의 라인에 인가하는 것을 포함할 수도 있다. 워드 라인(110) 및 디지트 라인(115)은 전도성 물질로 이루어질 수도 있다. 예를 들어, 워드 라인(110) 및 디지트 라인(115)은 금속(예를 들어, 구리, 알루미늄, 금, 텅스텐), 금속 합금, 다른 전도성 물질 등으로 이루어질 수도 있다. 메모리 셀(105)의 각각의 행은 단일의 워드 라인(110)에 연결될 수도 있고, 그리고 메모리 셀(105)의 각각의 열은 단일의 디지트 라인(115)에 연결될 수도 있다. 하나의 워드 라인(110) 및 하나의 디지트 라인(115)을 활성화 또는 선택함으로써, 워드 라인(110) 및 디지트 라인(115)에 결합된 단일의 메모리 셀(105)에 액세스될 수도 있다. 메모리 셀(105)과 연관된 워드 라인(110) 및 디지트 라인(115)의 식별자는 메모리 셀(105)의 어드레스로서 지칭될 수도 있다(하지만, 일부 경우에서, 메모리 셀(105)의 어드레스는 메모리 블록 식별자, 메모리 뱅크 식별자 등 중 하나 이상을 더 포함할 수도 있다).
일부 아키텍처에서, 메모리 셀(105)의 논리 저장 디바이스, 예를 들어, 커패시터는 선택 컴포넌트에 의해 메모리 셀(105)과 연관된 디지트 라인(115)으로부터 전기적으로 절연될 수도 있다. 메모리 셀(105)과 연관된 워드 라인(110)은 선택 컴포넌트에 연결될 수도 있고 그리고 선택 컴포넌트를 제어할 수도 있다. 일부 실시예에서, 선택 컴포넌트는 트랜지스터를 포함할 수도 있다. 부가적으로 또는 대안적으로, 워드 라인(110)은 선택 컴포넌트의 트랜지스터의 게이트에 연결될 수도 있다. 일부 경우에서, 워드 라인(110)을 활성화시키는 것은 메모리 셀(105)의 커패시터의 하나의 전극과 메모리 셀(105)과 연관된 디지트 라인(115) 간의 전기적 연결을 발생시킬 수도 있다. 그 결과, 디지트 라인(115)은 메모리 셀(105)에서 작동(예를 들어, 판독 작동)을 수행하도록 액세스될 수도 있다. 대안적으로, 디지트 라인(115)은 메모리 셀(105)에서 작동(예를 들어, 기입 작동)을 수행하도록 액세스될 수도 있다.
일부 실시예에서, 메모리 셀(105)에 액세스하는 것은 행 디코더(120) 및 열 디코더(130)를 통해 제어될 수도 있다. 예를 들어, 행 디코더(120)는 메모리 제어기(140)로부터 행 어드레스를 수신할 수도 있고 그리고 수신된 행 어드레스에 기초하여 적합한 워드 라인(110)을 활성화시킬 수도 있다. 유사하게, 열 디코더(130)는 메모리 제어기(140)로부터 열 어드레스를 수신할 수도 있고 그리고 적합한 디지트 라인(115)을 활성화 또는 선택할 수도 있다. 즉, 워드 라인(110) 및 디지트 라인(115)을 활성화 또는 선택함으로써, 메모리 셀(105)에 액세스될 수도 있다. 부가적으로 또는 대안적으로, 전자 메모리 장치(100)는 WL_1 내지 WL_M으로 표기되는, 다수의 워드 라인(110), 및 DL_1 내지 DL_N으로 표기되는, 다수의 디지트 라인(115)을 포함할 수도 있고, M 및 N은 메모리 어레이 크기에 의존적이다. 워드 라인(110) 및 디지트 라인(115), 예를 들어, WL_2 및 DL_3을 활성화시킴으로써, 워드 라인(110)(예를 들어, WL_2) 및 디지트 라인(115)(예를 들어, DL_3)에 결합된 메모리 셀(105)에 액세스될 수도 있다. 일부 실시예에서, 워드 라인(110)과 연관된 메모리 셀(105)은 메모리 셀(105)과 연관된 모든 디지트 라인(115)을 활성화 또는 선택함으로써 액세스될 수도 있다.
메모리 셀(105)은 메모리 셀(105)에 저장된 논리 상태를 결정하도록 감지 컴포넌트(125)에 의해 판독 또는 감지될 수도 있다. 예를 들어, FeRAM 셀에 액세스(예를 들어, 어드레싱)한 후, FeRAM 셀의 강유전성 커패시터는 대응하는 디지트 라인(115)에서 방전될 수도 있다. 또 다른 실시예로써, 메모리 셀(105)에 액세스한 후, 메모리 셀(105)의 강유전성 커패시터는 대응하는 디지트 라인(115)에서 제2 전하(예를 들어, 분극 전하)를 방전할 수도 있다. 강유전성 커패시터를 방전하는 것은 강유전성 커패시터를 바이어싱(bias)하는 것, 또는 전압을 강유전성 커패시터에 인가하는 것에 기초할 수도 있다. 방전은 감지 컴포넌트(125)가 메모리 셀(105)에 저장된 논리 상태를 결정하도록 기준 전압 (미도시)과 비교할 수도 있는, 디지트 라인(115)의 전압의 변화를 유도할 수도 있다. 예를 들어, 디지트 라인(115)의 전압이 기준 전압보다 더 높을 때, 감지 컴포넌트(125)는 메모리 셀에 저장된 논리 상태가 논리 "1"이라고 결정할 수도 있고, 그리고 디지트 라인(115)의 전압이 기준 전압보다 더 낮을 때, 감지 컴포넌트(125)는 메모리 셀에 저장된 논리 상태가 논리 "0"이라고 결정할 수도 있다. 일부 실시예에서, 감지 컴포넌트(125)는 기준 전압과 디지트 라인(115) 중 하나 이상 간의 전압차를 증폭 및 감지하도록 사용되는 다양한 트랜지스터 또는 증폭기(예를 들어, 감지 증폭기)를 포함할 수도 있다. 일부 실시예에서, 감지 컴포넌트(125)는 전압차(들)를 래칭(latch)할 수도 있다. 이어서 하나 이상의 메모리 셀(105)의 감지된 논리 상태는 출력(135)으로서 열 디코더(130)를 통해 출력될 수도 있다.
메모리 셀(105)은 워드 라인(110) 및 디지트 라인(115)을 활성화시킴으로써, 설정 또는 기입될 수도 있다. 위에서 논의된 바와 같이, 워드 라인(110)을 활성화시키는 것은 메모리 셀(105)의 대응하는 행을 메모리 셀의 각각의 디지트 라인(115)에 전기적으로 연결시킨다. 워드 라인(110)이 활성화되는 동안 디지트 라인(115)을 제어함으로써, 메모리 셀(105)은 기입될 수도 있다-즉, 상태가 메모리 셀(105)에 저장될 수도 있다-. 열 디코더(130)는 메모리 셀(105)에 기입될, 데이터, 예를 들어 입력(135)을 수용할 수도 있다. 강유전성 메모리 셀(105)은 강유전성 커패시터에 걸쳐 전압을 인가함으로써 기입될 수도 있다. 이 과정은 본 개시내용에 더 상세히 논의된다. 예를 들어, 전압 및 다른 특성이 다양한 셀 구성요소, 예컨대, 디지트 라인, 워드 라인, 절연(isolation: "ISO") 디바이스 또는 컴포넌트, 등화기(equalizer: "EQ") 디바이스 또는 컴포넌트, 제어 신호 또는 선택 디바이스 또는 컴포넌트(예를 들어, "CSEL") 등에 대해 시간에 걸쳐 변화될 수도 있어서, 감지 컴포넌트가 절연될 때 기간 동안 적어도 하나의 메모리 셀을 논리 상태로 사전-기입하는 것을 발생시킨다.
하나의 실시형태에서, 감지 컴포넌트의 디지트 라인 노드가 ISO 디바이스를 사용하여 메인 어레이 디지트 라인으로부터 절연될 때, 활성 페이지 메인 어레이 셀은 절연 기간 동안 단일의 데이터 상태로 사전-기입될 수도 있다. 또한, 절연 기간 동안, 다른 판독 및/또는 기입 작동은 판독 및/또는 기입 작동이 감지 컴포넌트의 노드 디지트 라인을 플립(flip)한다는 사실에 기인하여, 가능하게 될 수도 있다. 단일의 데이터 상태로의 사전-기입이 종료된 후, 이어서 셀 플레이트는 반대 극성으로 플립될 수도 있고, 그리고 사전-기입된 어레이에 반대인 임의의 감지 컴포넌트 데이터가 복원될 수도 있다.
일부 메모리 아키텍처에서, 메모리 셀(105)에 액세스하는 것은 메모리 셀(105)에 저장된 논리 상태를 열화 또는 파괴시킬 수도 있다. 그 결과, 재기입 또는 리프레시 작동이 논리 상태를 메모리 셀(105)에 재기입하도록 메모리 셀(105)과 연관되어 수행될 수도 있다. DRAM에서, 예를 들어, 커패시터는 감지 작동 동안 부분적으로 또는 완전히 방전될 수도 있어서, 저장된 논리 상태를 변질시킨다. 일부 실시예에서, 논리 상태는 감지 작동 후 재기입될 수도 있다. 부가적으로, 단일의 워드 라인(110)을 활성화시키는 것은 행 내 모든 메모리 셀의 방전을 발생시킬 수도 있고; 그 결과, 행 내 모든 메모리 셀(105)은 판독 및 재기입될 수도 있다.
DRAM 아키텍처를 포함하는, 일부 메모리 아키텍처는 외부 전력원에 의해 주기적으로 리프레시되는 것에 기초하여 시간에 걸쳐 저장된 상태를 손실하는 것을 방지할 수도 있다. 예를 들어, 충전된 커패시터는 누설 전류를 통해 시간에 걸쳐 방전될 수도 있어서, 저장된 논리 상태의 손실을 발생시킨다. 이 소위 휘발성 전자 메모리 장치의 리프레시 비율은 비교적 높을 수도 있고, 예를 들어, DRAM의 초당 수십개의 리프레시 작동이 실행되고, 이는 상당한 전력 소모를 발생시킬 수도 있다. 메모리 어레이가 점점 더 커질수록, 증가된 전력 소모가 특히, 유한 전력원, 예컨대, 배터리에 의존하는 모바일 디바이스에 대해, 메모리 어레이의 전개 또는 작동(예를 들어, 전력 공급, 열 생성, 물질 제한)을 금할 수도 있다. 아래에 논의된 바와 같이, 강유전성 메모리 셀은 다른 메모리 아키텍처에 비해 개선된 성능을 발생시킬 수도 있는 이로운 특성을 가질 수도 있다.
일부 실시예에서, 메모리 제어기(140)는 다양한 컴포넌트, 예를 들어, 행 디코더(120), 열 디코더(130), 및 감지 컴포넌트(125)를 통해 메모리 셀(105)의 작동(판독, 기입, 재기입, 리프레시 등)을 제어할 수도 있다. 메모리 제어기(140)는 목적하는 워드 라인(110) 및 디지트 라인(들)(115)을 활성화시키도록 행 및 열 어드레스 신호를 생성할 수도 있다. 메모리 제어기(140)는 또한 전자 메모리 장치(100)의 작동 동안 사용되는 다양한 전압 전위를 생성 및 제어할 수도 있다. 예를 들어, 메모리 제어기(140)는 메모리 셀(105)의 셀 플레이트 전압을 제어할 수도 있다. 일부 실시예에서, 본 명세서에 설명된 인가된 전압의 크기, 형상, 또는 지속기간이 조정 또는 달라질 수도 있고 그리고 전자 메모리 장치(100)를 작동시킬 때 채용되는 다양한 작동에 대해 상이할 수도 있다. 게다가, 전자 메모리 장치(100) 내 하나, 다수의 또는 모든 메모리 셀(105)이 동시에 액세스될 수도 있고; 예를 들어, 전자 메모리 장치(100)의 다수의 또는 모든 메모리 셀(105)이 모든 메모리 셀(105) 또는 메모리 셀(105)의 군이 단일의 논리 상태로 설정되는 재설정 작동 동안 동시에 액세스될 수도 있다.
도 2는 본 개시내용의 다양한 실시형태에 따른, 예시적인 회로(200)를 예시한다. 회로(200)는 도 1을 참조하여 설명된, 메모리 셀(105), 워드 라인(110), 디지트 라인(115), 및 감지 컴포넌트(125), 각각의 예일 수도 있는, 워드 라인(110-a), 디지트 라인(115-a), 및 감지 컴포넌트(125-a)와 연관된 메모리 셀(105-a)(예를 들어, 강유전성 메모리 셀)을 포함할 수도 있다. 메모리 셀(105-a)은 논리 저장 컴포넌트, 예컨대, 2개의 전도성 전극, 셀 하단부(215), 및 셀 플레이트(210)를 가진 커패시터(205)를 포함할 수도 있다. 셀 하단부(215)와 셀 플레이트(210)는 셀 하단부(215)와 셀 플레이트(210) 간에 배치된 강유전성 물질을 통해 용량성으로 결합될 수도 있다. 일부 실시예에서, 셀 하단부(215)와 셀 플레이트(210)의 방향은 메모리 셀(105-a)의 작동을 변화시키는 일없이 플립될 수도 있다.
위에서 설명된 바와 같이, 다양한 상태가 커패시터(205)를 충전 또는 방전함으로써 저장될 수도 있다. 일부 실시예에서, 커패시터(205)는 강유전성 커패시터일 수도 있다. 회로(200)는 또한 셀 하단부(215)를 디지트 라인(115-a)에 결합하는 선택 컴포넌트(220)를 포함할 수도 있다. 플레이트 라인(PL)(225)은 커패시터(205)의 셀 플레이트(210)에 결합될 수도 있다. 그 결과, 커패시터(205)는 디지트 라인(115-a) 및 플레이트 라인(225)에 인가되는 전압에 의해 액세스, 제어, 판독 또는 기입될 수도 있다.
커패시터(205)의 저장된 상태는 회로(200)의 다양한 구성요소를 작동시킴으로써 판독 또는 감지될 수도 있다. 선택 컴포넌트(220)가 비활성화될 때(예를 들어, 워드 라인(110-a)이 어서트(assert)되지 않을 때) 커패시터(205)는 디지트 라인(115-a)으로부터 절연될 수도 있고, 그리고 선택 컴포넌트(220)가 활성화될 때(예를 들어, 워드 라인(110-a)이 어서트될 때) 커패시터(205)는 선택 컴포넌트(220)를 통해, 디지트 라인(115-a)에 결합될 수도 있다. 일부 경우에서, 선택 컴포넌트(220)는 커패시터(205)의 셀 하단부(215)에 결합된 소스, 디지트 라인(115-a)에 결합된 드레인, 및 워드 라인(110-a)에 의해 구동되는 게이트를 가진 트랜지스터(예를 들어, NMOS 트랜지스터)를 포함할 수도 있다. 대안적인 실시형태에서, 선택 컴포넌트(220)와 커패시터(205)의 위치는 전환될 수도 있어서, 선택 컴포넌트(220)가 플레이트 라인(225)과 셀 하단부(215)에 그리고 이들 사이에 결합되고, 그리고 커패시터(205)가 디지트 라인(115-a)과 선택 컴포넌트(220)에 그리고 이들 사이에 결합된다. 이 구성은 판독 및/또는 기입 작동을 위한 대안적인 타이밍 및 바이어싱과 연관될 수도 있다.
메모리 셀(105-a)의 작동 시, 고정된 또는 일정한 전압이 플레이트 라인(225)을 사용하여 셀 하단부(215)에 인가될 수도 있다. 일부 경우에서, 고정된 전압은 감지 컴포넌트(125-a)에 공급되는 전압의 절반일 수도 있다. 즉, 플레이트 라인(225)에 인가되는 전압은 고정된 전압으로 남아 있을 수도 있다. 이 작동은 "고정된 셀 플레이트"로서 지칭될 수도 있다. 메모리 셀(105-a)을 판독하기 위해서, 디지트 라인(115-a)은 가상으로 접지될 수도 있고 그리고 그 뒤에 전압을 워드 라인(110-a)에 인가하기 전에 가상 접지로부터 절연될 수도 있다. 일부 실시예에서, 플레이트 라인(225)이 전압으로 유지되고 그리고 디지트 라인(115-a)이 가상으로 접지되었기 때문에, 메모리 셀(105-a)을 선택하는 것은 커패시터(205)에 걸쳐 전압차를 발생시킬 수도 있다. 그 결과, 디지트 라인(115-a)의 전압은 변화될 수도 있다. 일부 경우에서, 이 유도 전압은 감지 컴포넌트(125-a)에서 기준 전압과 비교될 수도 있다.
일부 실시예에서, 커패시터(205)의 전극 간의 강유전성 물질에 기인하여, 그리고 아래에 더 상세히 논의되는 바와 같이, 커패시터(205)는 디지트 라인(115-a)에 대한 연결 시 방전될 수도 없다. 하나의 구성에서, 커패시터(205)가 저장한 논리 상태를 감지하기 위해서, 워드 라인(110-a)은 메모리 셀(105-a)을 선택하도록 어서트될 수도 있고 그리고 전압은 (예를 들어, 셀 플레이트(CP) 구동기(230)에 의해) 플레이트 라인(225)에 인가될 수도 있다. 일부 경우에서, 디지트 라인(115-a)이 가상으로 접지될 수도 있고 그리고 이어서 워드 라인(110-a)을 어서팅하고 그리고 플레이트 라인(225)을 바이어싱하기 전에 가상 접지로부터 절연(즉, "플로팅")될 수도 있다. 플레이트 라인(225)을 바이어싱하는 것은 커패시터(205)에 걸쳐 전압차(예를 들어, 플레이트 라인 전압 빼기 디지트 라인 전압)를 발생시킬 수도 있다. 전압차는 커패시터(205)의 저장된 전하의 변화를 생성할 수도 있고, 저장된 전하의 변화의 크기는 커패시터(205)의 초기의 논리 상태-예를 들어, 초기의 논리 상태가 논리 "1" 또는 논리 "0"인지-에 의존적일 수도 있다. 이것은 커패시터(205)에 저장된 전하에 기초하여 디지트 라인(115-a)의 전압의 변화를 유도할 수도 있다. 메모리 셀(105-a)의 하나의 작동에서, 플레이트 라인(225)에 인가된 전압을 변경하는 것은 "이동식 셀 플레이트"로서 지칭될 수도 있다.
메모리 셀(105-a)의 작동의 일부 실시예에서, 고정된 또는 일정한 전압이 플레이트 라인(225)에 인가될 수도 있다(예를 들어, 고정된 전압이 감지 컴포넌트(125-a)에 공급되는 전압의 절반일 수도 있다). 즉, 플레이트 라인(225)에 인가되는 전압은 고정된 전압으로 남아 있을 수도 있고 그리고 위에서 설명된 바와 같이 변경되지 않을 수도 있다. 이 작동은 "고정된 셀 플레이트" 작동으로서 지칭될 수도 있다. 고정된 셀 플레이트 작동을 사용하여 메모리 셀(105-a)을 판독하기 위해서, 디지트 라인(115-a)이 가상으로 접지될 수도 있고, 그리고 워드 라인(110-a)을 활성화시키기 전에, 가상 접지로부터 절연될 수도 있다. 위에서 설명된 바와 같이, 플레이트 라인(225)이 전압으로 유지되고 그리고 디지트 라인(115-a)이 가상으로 접지되었기 때문에, 메모리 셀(105-a)을 선택하는 것은 커패시터(205)에 걸쳐 전압차를 발생시킬 수도 있다. 그 결과, 디지트 라인(115-a)의 전압은 변화될 수도 있고, 예를 들어, 일부 유한한 값이 될 수도 있다.
메모리 셀(105-a)이 이동식 셀 플레이트 작동, 고정된 셀 플레이트 작동, 일부 조합, 또는 작동의 일부 다른 방법에 따라 판독되는지에 상관없이, 디지트 라인(115-a)의 전압의 변화는 디지트 라인(115-a)의 고유 커패시턴스에 의존적일 수도 있다-즉, 전하가 디지트 라인(115-a)을 통해 흐를 때, 일부 유한한 전하가 디지트 라인(115-a)에 저장될 수도 있고 그리고 디지트 라인(115-a)의 발생된 전압이 고유 커패시턴스에 의존적일 수도 있다-. 일부 실시예에서, 고유 커패시턴스는 디지트 라인(115-a)의, 치수를 포함하는, 물리적 특성에 의존적일 수도 있다. 일부 실시예에서, 디지트 라인(115-a)이 메모리 셀(105)을 디지트 라인(115-a)에 연결시킬 수도 있어서, 디지트 라인(115-a)은 무시할 수 없는 정도의 커패시턴스(예를 들어, 약 피코-패러드(pico-farad: pF))를 발생시키는 길이를 가질 수도 있다. 이어서 디지트 라인(115-a)의 발생된 전압은 메모리 셀(105-a) 내 저장된 논리 상태를 결정하기 위해서, 감지 컴포넌트(125-a)에 의해, 기준 전압(예를 들어, 기준 라인(235)의 전압)과 비교될 수도 있다.
감지 컴포넌트(125-a)는 디지트 라인(115-a)의 전압과 기준 라인(235)의 전압 간의 전압차를 증폭 및 감지하는 다양한 트랜지스터 또는 증폭기(예를 들어, 감지 증폭기)를 포함할 수도 있다. 일부 실시예에서, 감지 컴포넌트(125-a)는 전압차를 래칭할 수도 있다. 일부 실시예에서, 감지 컴포넌트(125-a)의 출력은 비교에 기초하여 높은(예를 들어, 양의) 공급 전압 또는 낮은(예를 들어, 음의 또는 접지) 공급 전압으로 구동될 수도 있다. 예를 들어, 디지트 라인(115-a)이 기준 라인(235)보다 더 높은 전압을 가질 때, 감지 컴포넌트(125-a) 출력은 양의 공급 전압으로 구동될 수도 있다. 일부 경우에서, 감지 컴포넌트(125-a)는 감지 작동을 수행하는 동안 디지트 라인(115-a)을 양의 공급 전압으로 구동시킬 수도 있다. 다른 경우에, 디지트 라인(115-a)은 감지 작동의 수행 전에 트랜스퍼 게이트(240)에 의해 감지 컴포넌트(125-a)로부터 결합 해제될 수도 있다.
대안적으로, 디지트 라인(115-a)이 기준 라인(235)(즉, 기준 전압 신호)보다 더 낮은 전압을 가질 때, 감지 컴포넌트(125-a) 출력은 음의 또는 접지 공급 전압으로 구동될 수도 있다. 일부 경우에서, 감지 컴포넌트(125-a)는 감지 작동을 수행하는 동안 디지트 라인(115-a)을 음의 또는 접지 공급 전압으로 구동시킬 수도 있다. 다른 경우에, 디지트 라인(115-a)은 감지 작동을 수행하기 전에 트랜스퍼 게이트(240)에 의해 감지 컴포넌트(125-a)로부터 결합 해제될 수도 있다. 일부 실시예에서, 트랜스퍼 게이트(240)는 감지 컴포넌트(125-a)에 결합된 소스, 디지트 라인(115-a)에 결합된 드레인, 및 절연 신호(ISO)에 의해 구동되는 게이트를 가진 트랜지스터(예를 들어, NMOS 트랜지스터, PMOS 트랜지스터)를 포함할 수도 있다.
일부 경우에서, 이동식 셀 플레이트 작동에 따라 메모리 셀(105-a)을 기입하기 위해서, 논리 상태와 연관된 전압이 커패시터(205)에 걸쳐 인가될 수도 있다. 다양한 방법이 전압을 인가하도록 사용될 수도 있다. 하나의 실시예에서, 선택 컴포넌트(220)는 커패시터(205)를 디지트 라인(115-a)에 전기적으로 연결시키도록 워드 라인(110-a)을 어서팅할 수도 있다. 전압은 셀 플레이트(210)(플레이트 라인(225)을 통해) 및 셀 하단부(215)(디지트 라인(115-a)을 통해)의 전압을 제어함으로써 커패시터(205)에 걸쳐 인가될 수도 있다. 논리 "0"을 기입하기 위해서, 셀 플레이트 구동기(230)는 제1 전압(예를 들어, 양의 전압, 높은 전압)을 플레이트 라인(225)을 통해 셀 플레이트(210)로 인가할 수도 있고, 그리고 제2 전압(예를 들어, 음의 또는 접지 전압, 낮은 전압)은 디지트 라인(115-a)을 통해 셀 하단부(215)로 인가될 수도 있다. 반대 전압이 논리 1을 기입하도록 커패시터(205)의 전극에 인가될 수도 있다(예를 들어, 셀 플레이트(210)는 로우 상태를 취할 수도 있고 그리고 셀 하단부(215)는 하이 상태를 취할 수도 있다).
고정된 셀 플레이트 작동에 관하여, 메모리 셀(105-a)에 기입하는 것은 선택 컴포넌트(220)를 활성화시키는 것 및 디지트 라인(115-a)을 통해 셀 하단부(215)를 바이어싱하는 것을 포함할 수도 있다. 일부 경우에서, 셀 플레이트(210)의 고정된 전압 크기는 감지 컴포넌트(125-a)의 공급 전압(들) 간의 값일 수도 있고, 그리고 감지 컴포넌트(125-a)는 디지트 라인(115-a)의 전압을 높은 또는 낮은 공급 전압과 같은 전압으로 구동시키도록 사용될 수도 있다. 예를 들어, 논리 "0"을 기입하기 위해서, 디지트 라인(115-a)의 전압이 낮은 공급 전압으로 구동될 수도 있어서, 낮은 공급 전압을 셀 하단부(215)에 인가한다. 대안적으로, 논리 "1"을 기입하기 위해서, 디지트 라인(115-a)의 전압이 높은 공급 전압으로 구동될 수도 있어서, 높은 공급 전압을 셀 하단부(215)에 인가한다.
도 3a 및 도 3b는 본 개시내용의 다양한 실시형태에 따른, 강유전성 메모리 셀의 비선형 전기적 특성의 예를 예시한다. 히스테리시스 곡선(300-a 및 300-b)은 예시적인 강유전성 메모리 셀 기입 및 판독 과정을 각각 예시한다. 히스테리시스 곡선(300)의 각각은 전압 차(V)의 함수로서 강유전성 메모리 셀의 강유전성 커패시터에 저장된 전하(Q)를 도시한다. 강유전성 메모리 셀은 도 1 또는 도 2를 참조하여 설명된 메모리 셀(105) 또는 강유전성 메모리 셀(105-a)의 실시형태의 예일 수도 있고, 그리고 강유전성 커패시터는 도 2를 참조하여 설명된 커패시터(205)의 예일 수도 있다.
강유전성 물질은 자연발생 전기 분극을 특징으로 하고, 즉, 이것은 전기장의 부재 시 0이 아닌 전기 분극을 유지한다. 예시적인 강유전성 물질은 티탄산바륨(BaTiO3), 티탄산납(PbTiO3), 납 지르코늄 티탄산염(lead zirconium titanate: PZT), 및 스트론튬 비스무트 탄탈산염(strontium bismuth tantalate: SBT)을 포함한다. 본 명세서에 설명된 강유전성 커패시터는 이 강유전성 물질 또는 다른 강유전성 물질을 포함할 수도 있다. 강유전성 커패시터 내 전기 분극은 강유전성 물질의 표면에서 순 전하를 발생시키고 그리고 커패시터 단자를 통해 반대 전하를 끌어당긴다. 따라서, 전하는 강유전성 물질과 커패시터 단자의 계면에 저장된다. 전기 분극이 비교적 긴 시간 동안, 심지어 무기한으로 외부에서 인가된 전기장의 부재 시 유지될 수도 있기 때문에, 전하 누출은 예를 들어, DRAM 어레이에 채용된 커패시터와 비교할 때 상당히 감소될 수도 있다. 이것은 일부 DRAM 아키텍처에 대해 위에서 설명된 바와 같은 리프레시 작동을 수행할 필요성을 감소시킬 수도 있다.
히스테리시스 곡선(300)은 커패시터의 단일의 전극의 관점에서 이해될 수도 있다. 실시예로써, 강유전성 물질이 음의 분극을 갖는다면, 양의 전하가 전극에 축적된다. 대안적으로, 강유전성 물질이 양의 분극을 갖는다면, 음의 전하가 전극에 축적된다. 부가적으로, 히스테리시스 곡선(300) 내 전압차는 강유전성 커패시터에 걸쳐 전압차를 나타내고 그리고 지향성임이 이해되어야 한다. 예를 들어, 양의 전압은 양의 전압을 해당 전극(예를 들어, 도 2를 참조하여 설명된 셀 플레이트(210))에 인가하고 그리고 제2 전극(예를 들어, 도 2를 참조하여 설명된 셀 하단부(215))을 접지(또는 대략 0 볼트(0V))로 유지함으로써 실현될 수도 있다. 음의 전압은 해당 전극을 접지로 유지하고 그리고 양의 전압을 제2 전극에 인가함으로써 인가될 수도 있다-즉, 양의 전압은 해당 전극을 음으로 분극시키도록 인가될 수도 있다-. 유사하게, 2개의 양의 전압, 2개의 음의 전압 또는 양의 전압과 음의 전압의 임의의 조합이 적합한 커패시터 단자에 인가될 수도 있어서 히스테리시스 곡선(300)에 도시된 전압 차를 생성한다.
히스테리시스 곡선(300-a)에 도시된 바와 같이, 강유전성 물질이 0인 전압 차를 가진 양의 또는 음의 분극을 유지할 수도 있어서, 2개의 가능한 충전된 상태: 충전 상태(305)와 충전 상태(310)를 발생시킨다. 도 3a 및 도 3b의 실시예에 따르면, 충전 상태(305)는 높은 용량 상태 또는 논리 "0"을 나타내고 그리고 충전 상태(310)는 낮은 용량 상태 또는 논리 "1"을 나타낸다. 일부 실시예에서, 각각의 충전 상태의 논리값은 강유전성 메모리 셀을 작동시키기 위한 다른 구성을 수용하도록 반전될 수도 있다.
논리 "0" 또는 논리 "1"은 강유전성 물질의 전기 분극, 그리고 따라서 전압을 강유전성 커패시터에 걸쳐 인가함으로써, 강유전성 커패시터 단자의 전하를 제어함으로써 강유전성 셀에 기입될 수도 있다. 예를 들어, 강유전성 커패시터에 걸쳐 순 양의 전압(315)을 인가하는 것은 충전 상태(305-a)에 도달할 때까지 전하 축적을 발생시킨다. 순 양의 전압(315)을 제거하자마자, 전하는 전하가 0인 전압 전위에서의 충전 상태(305)에 도달할 때까지 경로(320)를 따른다. 유사하게, 충전 상태(310)는 순 음의 전압(325)을 인가함으로써 기입되고, 이는 충전 상태(310-a)를 발생시킨다. 음의 전압(325)을 제거한 후, 전하는 전하가 0인 전압에서의 충전 상태(310)에 도달할 때까지 경로(330)를 따른다. 충전 상태(305-a 및 310-a)는 잔류 분극(Pr) 값, 즉, 외부 바이어스(예를 들어, 전압)를 제거하자마자 남아 있는 분극(또는 전하)으로서 지칭될 수도 있다. 보자 전압은 전하(또는 분극)가 0인 전압이다.
히스테리시스 곡선(300-b)을 참조하면, 강유전성 셀의 저장된 상태는 강유전성 커패시터에 걸쳐 전압을 인가함으로써, 판독 또는 감지될 수도 있다. 이에 응답하여, 저장된 전하(Q)가 변화되고, 그리고 변화의 정도는 초기의 충전 상태에 의존적이다-즉, 최종적인 저장된 전하(Q)는 충전 상태(305-b) 또는 충전 상태(310-b)가 처음에 저장되었는지에 의존적이다-. 예를 들어, 히스테리시스 곡선(300-b)은 2개의 가능한 저장된 충전 상태를 예시한다: 충전 상태(305-b) 및 충전 상태(310-b). 일부 실시예에서, 전압(335)은 도 2를 참조하여 논의된 바와 같은 강유전성 커패시터에 걸쳐 인가될 수도 있다. 다른 경우에, 고정된 전압이 강유전성 커패시터의 셀 플레이트 전극에 인가될 수도 있다. 양의 전압으로 도시되었지만, 전압(335)은 일부 실시예에서 음의 전압일 수도 있다. 전압(335)의 인가에 응답하여, 전하는 경로(340)를 따를 수도 있다. 대안적으로, 충전 상태(310-b)가 처음에 저장되었다면, 전하는 경로(345)를 따를 수도 있다. 경로(340 또는 345)를 따른 후 최종적인 충전 상태(예를 들어, 충전 상태(305-c) 및 충전 상태(310-c))와 연관된 전압은 감지 구성 및 회로를 포함하는, 복수의 요인에 의존적이다.
일부 경우에서, 최종적인 충전 상태는 강유전성 메모리 셀에 연결된 디지트 라인의 고유 커패시턴스에 의존적일 수도 있다. 예를 들어, 강유전성 메모리 셀의 강유전성 커패시터가 디지트 라인에 전기적으로 연결되고 그리고 전압(335)이 인가된다면, 디지트 라인의 전압은 고유 커패시턴스에 기인하여 증가될 수도 있다. 그래서 감지 컴포넌트에서 측정된 전압은 전압(335)과 같지 않을 수도 있고 대신 디지트 라인의 전압에 의존적일 수도 있다. 히스테리시스 곡선(300-b)에서 최종적인 충전 상태(305-c 및 310-c)의 위치는 디지트 라인의 커패시턴스에 의존적일 수도 있고 그리고 부하-라인 분석을 통해 결정될 수도 있다-즉, 충전 상태(305-c 및 310-c)는 대응하는 디지트 라인의 커패시턴스에 대해 규정될 수도 있다-. 그 결과, 충전 상태(305-c) 및 충전 상태(310-c)에서 강유전성 커패시터에 걸친 전압(예를 들어, 전압(350) 및 전압(355), 각각)은 상이할 수도 있고 그리고 강유전성 커패시터의 초기 상태에 의존적일 수도 있다.
디지트 라인 전압을 기준 전압과 비교함으로써, 강유전성 커패시터의 초기 상태가 결정될 수도 있다. 디지트 라인 전압(DLV)은 전압(335)과 커패시터에 걸친 최종적인 전압 간의 차일 수도 있다-즉, (DLV = 전압(335) - 전압(350)) 또는 (DLV = 전압(335) - 전압(355)). 기준 전압의 크기가 저장된 논리 상태를 결정하도록 2개의 가능한 디지트 라인 전압의 2개의 가능한 전압 사이에 있도록-즉, 디지트 라인 전압이 기준 전압보다 더 높거나 또는 더 낮다면- 기준 전압이 생성될 수도 있다. 예를 들어, 기준 전압은 2개의 양, (전압(335) - 전압(350)) 및 (전압(335) - 전압(355))의 평균일 수도 있다. 감지 컴포넌트에 의한 비교 시, 감지된 디지트 라인 전압이 기준 전압보다 더 높거나 또는 더 낮도록 결정될 수도 있고, 그리고 강유전성 메모리 셀의 저장된 논리값(즉, 논리 "0" 또는 논리 "1")이 결정될 수도 있다.
강유전성 커패시터의 저장된 상태를 판독 또는 감지하기 위해서, 전압이 커패시터에 걸쳐 인가될 수도 있거나 또는 커패시터와 전자 통신하는 워드 라인이 하나 이상의 상이한 시간에 활성화될 수도 있다. 이에 응답하여, 커패시터의 상이한 컴포넌트 또는 구성요소와 연관될 수도 있는, 하나 이상의 저장된 전하는 감지 컴포넌트로 이송될 수도 있고 그리고 감지 컴포넌트에 의해 수신될 수도 있다. 예를 들어, 제1 전하는 인가된 전압 또는 활성화된 워드 라인에 기초하여 제1 시간에 판독 또는 감지될 수도 있다. 제2 전하는 인가된 전압 또는 활성화된 워드 라인에 기초하여 제2 시간에 판독 또는 감지될 수도 있다. 일부 실시예에서, 제2 시간은 제1 시간 전 또는 후일 수도 있다. 다른 경우에, 제1 시간과 제2 시간은 연속적일 수도 있거나 또는 적어도 부분적으로 중첩될 수도 있다.
위에서 논의된 바와 같이, 강유전성 커패시터를 사용하지 않는 메모리 셀을 판독하는 것은 저장된 논리 상태를 열화 또는 파괴시킬 수도 있다. 그러나, 강유전성 메모리 셀은 판독 작동 후 초기의 논리 상태를 유지할 수도 있다. 예를 들어, 충전 상태(305-b)가 저장된다면, 전하는 판독 작동 동안 충전 상태(305-c)로의 경로(340)를 따를 수도 있고 그리고 전압(335)을 제거한 후, 전하는 경로(340)를 반대 방향으로 따름으로써 초기의 충전 상태(305-b)로 복귀될 수도 있다.
도 4는 본 개시내용의 다양한 실시형태에 따른, 어레이의 메모리 셀의 사전-기입을 지지하는 예시적인 회로(400)를 예시한다. 회로(400)는 어레이의 하나 이상의 메모리 셀(예를 들어, 강유전성 메모리 셀)의 사전-기입을 지지할 수도 있고 그리고 본 명세서에 설명된 방법은 예시적인 회로(400)로 제한되지 않는다. 회로(400)는 제1 절연 디바이스(402) 및 제2 절연 디바이스(404)에 의해 회로(400)의 다른 컴포넌트로부터 절연될 수도 있는, 감지 증폭기(401)를 포함할 수도 있다. 감지 증폭기(401)는 노드(406) 및/또는 노드(408)에서 메모리 셀의 하나 이상의 디지트 라인에 결합될 수도 있다. 일부 실시예에서, 결합된 메모리 셀은 강유전성 메모리 셀일 수도 있다. 디바이스(410, 412)는 결합된 메모리 셀의 디지트 라인 디코더(미도시)의 적어도 일부를 나타낼 수도 있다. 회로(400)는 EQ 신호(418)에 결합되는 균등화(equalization: EQ) 디바이스(414) 및 EQ 디바이스(416)를 포함할 수도 있다.
감지 증폭기(401)는 디바이스(422, 424)에 결합되는 셀 선택 신호(420)에 의해 제어될 수도 있다. 액세스 작동 동안, 셀 선택 신호(420)는 데이터가 감지 증폭기(401)에 결합되는 메모리 셀로부터 판독되는지 또는 메모리 셀에 기입되는지를 나타낼 수도 있다. 감지 증폭기(401)는 또한 액세스 작동 동안 감지 증폭기(401)를 바이어싱하도록 디바이스(426, 428)를 포함할 수도 있다. 감지 증폭기(401)는 기준 전압(430)에 연결될 수도 있다. 기준 전압(430)은 디바이스(432, 434)를 통해 감지 증폭기(401)의 노드(405) 중 하나 또는 둘 다에 연결될 수도 있다. 예를 들어, 기준 전압은 감지 증폭기(401)가 감지 증폭기(401)에 결합되는 메모리 셀 중 하나에서 액세스 작동을 선택적으로 수행하도록 사용될 때 노드(405) 중 하나에 연결될 수도 있다.
일부 실시예에서, 감지 증폭기(401)는 노드(405)를 통해 절연 디바이스(402, 404)의 단자에 연결될 수도 있다. 일부 경우에서, 노드(405)는 노드가 감지 증폭기(401) 내에 있을 수도 있거나 또는 그렇지 않으면 어레이 디지트 라인으로부터 물리적으로 분리될 수도 있기 때문에, 내부 노드 또는 "거트 노드(gut node)"로서 지칭될 수도 있다. 제1 절연 디바이스(402)는 제1 노드(436)를 통해 EQ 디바이스(414)에 연결될 수도 있다. 제2 절연 디바이스(404)는 제2 노드(438)를 통해 EQ 디바이스(416)에 연결될 수도 있다. EQ 디바이스(414, 416)는 노드(405)가 메모리 셀로부터 절연되는 동안 감지 증폭기(401)에 결합되는 메모리 셀을 사전-기입하도록 구성될 수도 있다.
일부 실시예에서, 다수의 순차적인 기입 작동이 동일한 개방된 페이지에 대해 수행될 수도 있고; 예를 들어, 단일의 상태를 기입하는 적어도 하나의 기입 시간은 2개 이상의 상태를 위한 시간을 기입하는 것(즉, 기입 상태 중 하나를 "0" 또는 "1"로 하이딩)과 대조적으로, 다양한 기법을 사용하여 하이딩될 수도 있다. EQ 디바이스(414 및 416)는 절연 디바이스(402 및 404) 외부에 위치될 수도 있다. 감지 증폭기(401)는 절연 신호(440)를 하이 값(예를 들어, 논리 1)으로부터 로우 값(예를 들어, 논리 0)으로 변화시킴으로써 절연될 수도 있다. 이어서 EQ 신호(418)는 감지 증폭기(401)에 결합되는 메모리 셀의 디지트 라인을 특정 상태가 되도록 턴 온(예를 들어, 하이로 진행)될 수도 있다. 하나의 실시예에서, 상태는 전압(442)(VBB)과 관련될 수도 있다. 일부 실시예에서, 전압(442)은 접지 또는 가상 접지일 수도 있다. 또 다른 실시예에서, 알려진 상태는 접지와는 상이할 수도 있다. 상태가 하이인 실시예에서, 감지 작동은 디지트 라인(예를 들어, 노드(406, 408))을 접지로 사전-충전하는 것을 포함하지 않지만, 오히려 어레이 디지트를 VCC 상태에 둔다. 이 시나리오에서, 심지어 감지가 절연된 감지 증폭기(401) 내에서 발생할지라도, 개방된 워드 라인을 가진 모든 메모리 셀이 기입을 다시 시작할 수도 있다.
다른 실시형태에서, 감지 작동이 발생할 때(예를 들어, FeRAM 감지), 하나의 데이터 상태는 디폴트에 의해 복원될 수도 있다. 데이터 상태의 복원은 셀 플레이트가 감지 작동의 발생 후 특정 상태(예를 들어, 하이 상태 또는 로우 상태)로 설정되는지에 의존적일 수도 있다. 그러나, 감지 증폭기(401)의 노드(405)가 절연 디바이스(402, 404)를 사용하여 메인 어레이 디지트 라인(예를 들어, 노드(406, 408))으로부터 절연된다면, 그러면 활성 페이지 메인 어레이 셀 또는 이의 하위세트에는 감지 증폭기 절연 기간 동안 단일의 데이터 상태가 사전-기입될 수도 있다.
디지트 라인 노드(예를 들어, 노드(406, 408))가 감지 증폭기(401)로부터 절연될 때의 기간 동안, 액세스 작동(예를 들어, 판독 및/또는 기입 작동)이 감지 증폭기(401)를 사용하여 수행될 수도 있다. 예를 들어, 셀 선택 신호(420)는 절연 디바이스(402, 404) 때문에 감지 증폭기(401)에 결합되는 메모리 셀에 영향을 주는 일없이 액세스 작동 기간 동안 토글링(toggle)될 수도 있다. 셀 선택 신호(420)가 토글링될 때, 디바이스(422, 424)가 작동될 수도 있다. 감지 증폭기(401)에 결합되는 메모리 셀의 사전-기입 작동 후, 셀 플레이트는 반대 극성으로 토글링될 수도 있다. 하나 이상의 기입 작동이 완료될 때, 그러면 절연 디바이스(402, 404)가 다시 활성화될 수도 있어서, 감지 증폭기(401)를 감지 증폭기(401)에 연결된 메모리 셀의 디지트 라인에 연결시킨다(예를 들어, 제1 노드(405-a)가 노드(406)에 연결되고 그리고 제2 노드(405-b)가 노드(408)에 연결됨). 그 결과, 현재의 사전-기입된 어레이 상태의 반대인 감지 증폭 데이터는 어레이의 메모리 셀에 다시 복원될 수도 있다.
하나의 실시예에서, 감지 증폭기(401)에 결합된 메모리 셀에는 로우 데이터 상태가 사전-기입될 수도 있다. 하나의 실시형태에서, 감지 작동이 발생한 후, 그리고 노드(405)가 메인 어레이 디지트 라인(예를 들어, 노드(406, 408))으로부터 절연될 때의 시간 동안, EQ 신호(418)는 어레이 디지트 라인(예를 들어, 노드(406, 408))을 전압(442)(예를 들어, 접지 상태)으로 풀링(pull)하게 될 수도 있다. 셀 플레이트가 하이인 것에 기인하여, 어레이 디지트 라인(예를 들어, 노드(406, 408))을 접지로 풀링하는 것은 활성 메모리 셀에 로우 데이터 상태가 기입되게 할 수도 있다. 사전-기입 작동 동안, 판독 명령 및/또는 기입 명령이 절연된 감지 증폭기(401)에 발행될 수도 있다.
하나 이상의 사전-기입 작동이 완료될 때, EQ 신호(418)가 비활성화될 수도 있고, 그리고 셀 플레이트는 반대 데이터 상태에 대한 메인 어레이 기입 작동을 준비하도록 로우 상태를 취할 수도 있다. 하나의 실시형태에서, 절연 신호(440)를 하이 상태로 다시 취하는 것은 메모리 셀의 디지트 라인(예를 들어, 노드(406, 408))을 감지 증폭기(401)의 노드(405)에 다시 연결시키고, 그리고 메인 어레이 내 메모리 셀의 적어도 일부는 목적하는 데이터 상태로 기입된다. 일부 실시예에서, 메모리 셀의 현재의 사전-기입된 상태와 동일한 감지 증폭 데이터는 어레이로 다시 이송될 수도 없다.
또 다른 실시예에서, 감지 증폭기(401)에 결합된 메모리 셀은 하이 데이터 상태로 사전-기입될 수도 있다. 이 실시예에서, 감지 구성은 셀 플레이트가 감지 작동을 수행하기 전에 로우 상태로(예를 들어, 제1 전압으로) 설정되도록 변경될 수도 있다. 부가적인 디바이스(예를 들어, EQ 디바이스(414, 416)와 유사함)는 감지 증폭기(401)가 감지 작동 후 절연될 때 라인이 하이 상태로(즉, VCC로, 제1 전압과는 상이한 제2 전압으로) 풀링되게 하는 메인 어레이 디지트 라인(예를 들어, 노드(406, 408))에 결합될 수도 있다. 이 부가적인 디바이스는 EQ 신호(418)에 의해 제어될 수도 있고 그리고 전압(442)과는 상이한 전압에 결합될 수도 있다. 셀 플레이트가 로우 상태(예를 들어, 제1 전압)로 설정되고 그리고 메인 어레이 디지트 라인이 하이 상태(예를 들어, 제2 전압)로 설정되기 때문에, 활성 어레이 셀은 하이 데이터 상태로 기입된다.
로우 데이터 상태로의 사전-기입과 마찬가지로, 사전-기입 작동 동안, 판독 명령 및/또는 기입 명령이 절연된 감지 증폭기(401)에 발행될 수도 있다. 사전-기입 작동이 완료된 후, 메인 어레이 디지트 라인을 VCC에 연결시키는 디바이스(예를 들어, 전압(442)과는 다른 상이한 전압에 연결된 EQ 디바이스(414, 416))가 비활성화되고, 그리고 셀 플레이트는 반대 데이터 상태에 대한 메인 어레이 기입 작동을 준비하도록 하이 상태를(예를 들어, 제2 전압으로) 취한다. 절연 신호(440)를 다시 하이 상태로 취하는 것은 메인 어레이 디지트 라인(예를 들어, 노드(406, 408))을 감지 증폭기(401)의 노드(405)에 다시 연결시킬 수도 있고, 그리고 이어서 감지 증폭기(401)에 결합된 메모리 셀은 목적하는 데이터 상태로 기입될 수도 있다.
본 명세서에서 사용될 때, 용어 디바이스는 전환 컴포넌트 또는 트랜지스터를 나타낼 수도 있다. 게이트 전압을 사용하여 게이트를 활성화시킬 때, 디바이스가 디바이스의 제1 노드를 제2 디바이스에 연결시켜서 전류가 흐르게 할 수도 있다. 일부 실시예에서, 회로(400)는 양극성 접합 트랜지스터(bipolar junction transistor: BJT), 전계 효과 트랜지스터(field effect transistor: FET), 또는 이들의 조합을 포함할 수도 있다.
도 5a 및 도 5b는 본 개시내용의 다양한 실시형태에 따른, 어레이의 메모리 셀의 사전-기입을 지지하는 타이밍 도면(500)의 예를 예시한다. 타이밍 도면(500)은 명료성을 위해 2개의 도면으로 나눠졌다. 도 5a는 회로(예를 들어, 회로(400))와 관련된 일부 입력 신호의 예를 예시한다. 도 5b는 입력 신호에 대한 응답의 예를 예시하고 또한 일부 입력 신호를 예시한다.
타이밍 도면(500)은 수직축에 전압 그리고 수평축에 시간을 도시한다. 작동은 본 개시내용의 다양한 실시형태에 따라, 다른 작동 중에서, 감지 증폭기(401)를 포함하는, 회로(400)에 관하여 단일의 데이터 상태에 대한 사전-기입을 가능하게 할 수도 있다.
타이밍 도면(500)은 다양한 신호에 대해 시간에 걸쳐 전압의 변화를 도시한다. 일부 실시예에서, 도 5a의 타이밍 도면(500)은 절연 신호(440), EQ 신호(418), 셀 선택 신호(420), 워드 라인 신호(502), 및 셀 플레이트 신호(504)를 도시한다. 일부 실시예에서, 도 5b의 타이밍 도면(500)은 노드(405) 중 하나에서의 신호(520), 제1 디지트 라인 신호(522), 제2 디지트 라인 신호(524), 제1 셀 하단부 신호(526), 제2 셀 하단부 신호(528)를 도시할 수도 있다. 도 5b는 또한 특정한 응답 발생에 관한 명료성을 제공하도록 셀 선택 신호(420) 및 셀 플레이트 신호(504)를 도시한다. 도 5a 및 도 5b가 동일한 타이밍 도면을 도시하고 그리고 오직 명료성을 위해 분리되기 때문에, 도 5a 또는 도 5b 중 하나에 도시된 신호는 도면에 대한 특정한 참조 없이 참조될 수도 있다.
일부 실시예에서, 제1 디지트 라인 신호(522)는 감지 증폭기(401)에 결합된 대응하는 메모리 셀이 논리 0을 저장할 때 노드(406, 408)에서의 신호를 나타낸다. 일부 실시예에서, 제2 디지트 라인 신호(524)는 감지 증폭기(401)에 결합된 대응하는 메모리 셀이 논리 1을 저장할 때 노드(406, 408)에서의 신호를 나타낸다. 일부 실시예에서, 제1 셀 하단부 신호(526)는 감지 증폭기(401)에 결합된 대응하는 메모리 셀이 논리 0을 저장할 때 셀 하단부에서의 신호를 나타낸다. 일부 실시예에서, 제2 셀 하단부 신호(528)는 감지 증폭기(401)에 결합된 대응하는 메모리 셀이 논리 1을 저장할 때 셀 하단부에서의 신호를 나타낸다.
시간(T0)(예를 들어, 0나노초)에서, 제1 디지트 라인 신호(522) 및 제2 디지트 라인 신호(524)는 제1 전압 레벨(V0)에서 사전-충전 상태로 시작된다. 일부 실시예에서, 제1 전압 레벨(V0)은 대략 0V와 같을 수도 있거나 또는 가상 접지일 수도 있다. 또한, 워드 라인 신호(502)는 제1 전압 레벨보다 더 낮은 제2 전압 레벨에 있을 수도 있다. 또한, 셀 선택 신호(420), 셀 하단부 신호(526 및 528), 및 셀 플레이트 신호(504)는 제3 전압(예를 들어, 거의 0V 또는 0V)에 있을 수도 있다.
T0과 제2 시간(T1) 사이에, 셀 플레이트 신호(504)는 제3 전압 레벨(V2)로 충전될 수도 있다. 일부 실시예에서, 제3 전압 레벨(V2)은 대략 1.8V와 같다. 또한, 셀 하단부 신호(526, 528)는 또한 거의 제3 전압 레벨(V2) 또는 이 전압 레벨에 있도록 충전될 수도 있다. 디지트 라인 신호(522, 524)는 또한 0이 아닌 전압 레벨로부터 거의 0V인 전압 레벨을 향하여 진행될 수도 있다. 일부 실시예에서, 제3 전압 레벨(V2)은 더 높은 감지 증폭기 전압(즉, VMSA)으로서 지칭될 수도 있고, VMSA는 1.8V와 같거나 근사할 수도 있지만, 이것으로 제한되지 않는다.
시간(T1)에서, 워드 라인 신호(502)가 활성화될 수도 있어서 워드 라인 신호는 제4 전압 레벨(V3)로 충전된다. 일부 실시예에서, 제4 전압 레벨(V3)은 대략 3.4V와 같다. 일부 실시예에서, 시간(T1)은 대략 10나노초와 같다. T1과 T2 사이에, 특정한 신호의 전압이 변화된다. 예를 들어, 신호(520, 522, 526)는 제5 전압 레벨에 있도록 변화될 수도 있다. 일부 실시예에서, 제5 전압 레벨은 대략 0.85V와 같을 수도 있다. 다른 실시예에서, 신호(524, 528)는 제6 전압 레벨에 있도록 변화될 수도 있다. 일부 실시예에서, 제6 전압 레벨은 대략 0.3V와 같을 수도 있다. 일부 실시예에서, T2는 대략 40나노초와 같을 수도 있다.
일부 실시예에서, T2 전의 어떤 지점에서, 감지 증폭기(401)는 노드(406, 408) 중 하나 이상을 통해 감지 증폭기(401)에 결합된 메모리 셀 중 적어도 하나에 저장된 논리 상태를 감지한다. 판독 작동은 감지 증폭기(401)가 노드(406, 408)로부터 절연되고 따라서 어레이와 관련된 메모리 셀을 포함하는, 하나 이상의 메모리 셀로부터 절연되는 동안, 감지 증폭기(401)를 사용하여 수행될 수도 있다. 일부 실시예에서, 감지 증폭기(401)는 메모리 셀의 논리 상태를 감지한 후 하나 이상의 메모리 셀로부터 절연된다.
T2에서, 감지 증폭기(401)는 절연 신호(440)를 제4 전압 레벨(V3)로부터 로우 상태로(예를 들어, 0과 대략 같은 제1 전압 레벨로) 되게 함으로써 절연될 수도 있다. 감지 증폭기(401)를 절연시킬 때, 액세스 작동(예를 들어, 판독 작동/기입 작동)은 감지 증폭기(401)에 결합된 메모리 셀을 방해하는 일없이 감지 증폭기에서 수행될 수도 있다. 도 5a에서, 절연 신호(440)는 오직 명료성을 위해 제4 전압 레벨(V3)로부터 오프셋된다. 일부 실시예에서, 제4 전압 레벨(V3)은 더 높은 전압(예를 들어, VCC, 3.4V)으로서 지칭될 수도 있다.
절연 신호(440)가 로우 값으로 변화된 후(예를 들어, 직후), EQ 신호(418)는 로우 값(예를 들어, 제1 전압 레벨)으로부터 하이 값(예를 들어, 대략 1.6V와 같은 제7 전압 레벨(V1))으로 변화된다. 절연 신호(440)가 로우 상태인 동안 EQ 신호(418)를 하이 상태가 되게 하는 것은 다른 작동이 감지 증폭기(401)에서 수행되는 동안 사전-기입 작동이 감지 증폭기(401)에 결합된 메모리 셀에서 수행되게 한다. 따라서 본질적으로, 회로(400)는 중첩 동안 2개의 작동을 수행할 수도 있다-감지 증폭기(401)에서의 액세스 작동 및 감지 증폭기(401)에 결합된 메모리 셀에서의 사전-기입 작동-. 도 5a에서, EQ 신호(418)는 오직 명료성을 위해 제7 전압 레벨(V1)로부터 오프셋된다.
T2에서, 절연 신호(440)가 로우 값(예를 들어, 제1 전압 레벨)인 후, 셀 플레이트 신호(504) 전압은 제3 전압 레벨(V2)(대략 1.8V)로부터 제8 전압 레벨(대략 1.5V)로 감소된다. 셀 하단부 신호(526 및 528)는 제1 전압 레벨(예를 들어, 접지 상태)로 감소될 수도 있다. 디지트 라인 신호(522 및 524)도 또한 제1 전압 레벨(예를 들어, 접지 상태)로 감소될 수도 있다. 신호(522, 524, 526, 528)는 EQ 디바이스(414, 416)가 노드(436, 438)를 접지에 연결시키게 하는 EQ 신호(418)에 의해 접지 상태로 구동될 수도 있다. 일부 실시예에서, EQ 디바이스(414, 416)는 노드(436, 438)를 일부 다른 상이한 전압 레벨에 연결시킬 수도 있다. 이 상황에서, 신호(522, 524, 526, 528)는 다른 상이한 전압 레벨로 구동될 수도 있다. 노드(405)에 대한 신호(520)는 절연 신호(440)가 로우 값으로 변화된 후 제5 전압 레벨로부터 제7 전압 레벨(V1)로 상승될 수도 있다.
일부 실시예에서, 시간 T2와 T4 간(대략 100나노초)에, 셀 선택 신호(420)는 제1 전압 레벨(V0)과 제7 전압 레벨(V1) 간에서 토글링될 수도 있다. 셀 선택 신호(420)는 감지 증폭기(401)가 메모리 셀로부터 절연되는 동안 감지 증폭기(401)에서 수행되는 액세스 작동의 일부로서 토글링될 수도 있다. 노드 중 하나에서의 신호(520)는 제1 전압 레벨(V0)과 제7 전압 레벨(V1) 간에서 토글링될 수도 있다. 일부 실시예에서, 신호(520)는 셀 선택 신호(420)가 계속해서 토글링되는 순간에, 토글링을 중단할 수도 있다. 예를 들어, 신호(520)는 T2와 T3 간에서 토글링을 중단할 수도 있다. 도 5a 및 도 5b에서, 셀 선택 신호(420)는 명료성을 위해 제1 전압 레벨(V0)로부터 오프셋되지만, 그렇지 않으면 셀 선택 신호(420)는 제1 전압 레벨(V0) 또는 거의 이 레벨일 수도 있다. 도 5b에서, 셀 선택 신호(420)는 일부 예에서, 명료성을 위해, 신호(520)로부터 오프셋될 수도 있다.
대략 T3에서, 디지트 라인 신호(522, 524) 및 셀 하단부 신호(526, 528)의 전압은 더 낮은 전압(예를 들어, 제1 전압 레벨 또는 근처)으로 감소될 수도 있다. 신호(522, 524, 526, 528)가 제1 전압 레벨 또는 근처인 후, 셀 플레이트 신호(504)는 로우 값(예를 들어, 제1 전압 상태)으로 토글링될 수도 있다. 일부 실시예에서, 시간(T3)은 사전-기입 작동이 완료되는 시간을 나타낸다. 일부 실시예에서, 이 작동 중 하나 이상에 응답하여, 전하가 이송(즉, 덤핑(dump))될 수도 있다. 전하 덤프(charge dump)는 노드(406, 408)에서 수행되는 판독 작동을 나타낼 수도 있다. 일부 실시형태에서, 셀 플레이트 신호(504) 전압이 높기 때문에, 활성인 어레이 셀은 특정한 데이터 상태(예를 들어, 로우 데이터 상태 또는 하이 데이터 상태)로 사전-기입될 수도 있다. 셀 플레이트 신호(504)가 로우 값으로 구동된 후, 신호(522, 524, 526, 528)는 음의 전압 스파이크를 겪을 수도 있다. 음의 전압 스파이크 후, 신호(522, 524, 526, 528)는 다시 제1 전압 레벨(V0)로 감소될 수도 있다.
일부 실시예에서, 액세스 작동이 더 이상 감지 증폭기(401)에서 발생하지 않는다면(즉, 셀 선택 신호(420)가 더 이상 토글링되지 않음), 그러면 절연 신호(440)는 증가될 수도 있다(예를 들어, 하이가 됨). 일부 경우에서, 이것은 셀 플레이트 신호(504)가 더 낮은 전압(예를 들어, 접지)까지 감소된 직후 발생할 수도 있다. 더 많은 액세스 작동이 발생한다면, 절연 신호(440)는 더 늦을 수도 있는 상이한 시간(예를 들어, T4)에 증가될 수도 있다.
감지 증폭기(401)에서의 액세스 작동이 완료되고 그리고 메모리 셀에서의 사전-기입 작동이 완료된 후, 시간(T4)에서, 절연 신호(440)는 하이 값이 될 수도 있다. 이러한 방식으로, 감지 증폭기(401)는 메모리 셀에 재연결될 수도 있다(예를 들어, 노드(405)를 노드(406, 408)에 연결). 절연 신호(440)가 하이 상태로 되기 직전에, EQ 신호(418)가 로우 상태로 변화되어, 사전-기입 작동을 종료한다. 일단 사전-기입이 완료된다면, 그리고 셀을 반대 상태로 기입하도록 설정하기 위해서, EQ 신호(418)가 비활성화(예를 들어, 로우 상태로 변화)될 수도 있고, 그리고 절연 신호(440)의 전압이 증가될 수도 있다(예를 들어, 하이 상태를 취함). 절연 신호(440)가 증가될 때, 메인 어레이 디지트 라인(예를 들어, 노드(406 및 408))이 노드(405)에 재연결될 수도 있어서, 감지 증폭기(401)에 결합된 메모리 셀 중 하나 이상이 각각 반대 데이터 상태로 기입되게 한다. 도 5a 및 도 5b를 참조하여 설명되는 더 빠른 타이밍은 예를 들어, 동일한 셀을 반복적으로 그리고 신속하게(예를 들어, 깜박임 커서를 사용하여) 활성화시키는 것이 목표되는 경우에 유리할 수 있다. 일부 실시예에서, T4는 대략 100나노초와 같다.
T4와 T5 사이에서, 신호(520), 제1 디지트 라인 신호(522) 및 셀 하단부 신호(526 또는 528) 중 적어도 하나는 시간에 걸쳐 제7 전압 레벨(V1)에 있도록 변화될 수도 있다. T5에서, 절연 신호(440)가 다시 로우 상태로 변화될 수도 있어서, 감지 증폭기(401)를 절연한다. 신호(520, 522, 526, 528)는 제1 전압 레벨(V0)로 방전될 수도 있다. T5 잠시 후에, 워드 라인 신호(502)는 신호의 하이 상태(예를 들어, 제4 전압 레벨)로부터 로우 상태(예를 들어, 제1 또는 제2 전압 상태)로 변화될 수도 있다. 일부 실시예에서, T5는 대략 145나노초와 같다. 일부 실시예에서, T4와 T5 사이의 타이밍 도면(500)의 부분은 감지 증폭기(401)의 하나의 측면, 구체적으로, 감지 증폭기(401)에 결합된 메모리 셀이 셀의 사전-기입된 로우 값과 반대인 하이 값으로 기입될 때를 나타낸다. 감지 증폭기(401)가 메모리 셀에 재연결될 때, 노드(405) 중 하나에서의 신호(520)는 일시적으로 더 낮은 전압 값으로 강요된다.
도 6은 본 개시내용의 다양한 실시예에 따른, 어레이의 하나 이상의 메모리 셀(예를 들어, 강유전성 메모리 셀)의 사전-기입을 지지하는 시스템(600)을 예시한다. 일부 실시예에서, 시스템(600)은 본 개시내용의 다양한 실시예에 따른, 하나의 메모리 셀, 다수의 메모리 셀, 또는 어레이의 모든 메모리 셀의 사전-기입을 지지한다. 시스템(600)은 다양한 컴포넌트를 연결시키거나 또는 다양한 컴포넌트를 물리적으로 지지하기 위한 인쇄 회로 기판일 수도 있거나 또는 인쇄 회로 기판을 포함할 수도 있는, 디바이스(605)를 포함한다. 디바이스(605)는 도 1을 참조하여 설명되는 메모리 어레이(100)의 예일 수도 있는, 메모리 어레이(100-b)를 포함한다. 다양한 실시예에서, 디바이스(605)는 컴퓨터, 랩톱 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 휴대폰, 착용형 디바이스(예를 들어, 스마트워치, 심박수 측정기), 또 다른 유형의 휴대용 전자 디바이스 등일 수도 있다. 메모리 어레이(100-b)는 도 1을 참조하여 설명되는 메모리 제어기(140)의 예 그리고 도 1 및 도 2를 참조하여 설명되는 메모리 셀(105)의 예일 수도 있는, 메모리 제어기(140-b) 및 하나 이상의 메모리 셀(105-c)을 포함할 수도 있다. 디바이스(605)는 또한 프로세서(610), BIOS 컴포넌트(615), 하나 이상의 주변 컴포넌트(620), 및 입력/출력 제어 컴포넌트(625)를 포함할 수도 있다. 디바이스(605)의 컴포넌트는 버스(630)를 통해 서로 전자 통신할 수도 있다.
프로세서(610)는 메모리 제어기(140-b)를 통해 메모리 어레이(100-b)를 작동시키도록 구성될 수도 있다. 일부 경우에서, 프로세서(610)는 도 1을 참조하여 설명되는 메모리 제어기(140 또는 140-a)의 기능을 수행할 수도 있다. 다른 경우에, 메모리 제어기(140-b)는 프로세서(610)에 통합될 수도 있다. 프로세서(610)는 다목적 프로세서, 디지털 신호 프로세서(digital signal processor: DSP), 응용 주문형 집적 회로(application-specific integrated circuit: ASIC), 필드-프로그램 가능한 게이트 어레이(field-programmable gate array: FPGA) 또는 다른 프로그램 가능한 논리 디바이스, 이산형 게이트 또는 트랜지스터 논리, 이산형 하드웨어 컴포넌트일 수도 있거나 또는 프로세서는 이 유형의 컴포넌트의 조합일 수도 있고, 그리고 프로세서(610)는 감지 증폭기가 메모리 셀로부터 절연되는 동안 사전-기입을 개시시키거나 또는 용이하게 하는 적어도 일부 작동을 포함하는, 본 명세서에 설명되는 다양한 기능을 수행할 수도 있다. 프로세서(610)는 예를 들어, 메모리 어레이(100-b)에 저장된 컴퓨터-판독 가능한 명령어를 실행시켜서 디바이스(605)가 다양한 기능 또는 태스크를 수행하게 하도록 구성될 수도 있다.
BIOS 컴포넌트(615)는 시스템(600)의 다양한 하드웨어 컴포넌트를 초기화 및 실행시킬 수도 있는, 펌웨어로서 작동되는 기본 입력/출력 시스템(basic input/output system: BIOS)을 포함하는 소프트웨어 컴포넌트일 수도 있다. BIOS 컴포넌트(615)는 또한 프로세서(610)와 다양한 컴포넌트, 예를 들어, 주변 컴포넌트(620), 입력/출력 제어 컴포넌트(625) 등 간의 데이터 흐름을 관리할 수도 있다. BIOS 컴포넌트(615)는 판독-전용 메모리(read-only memory: ROM), 플래시 메모리, 또는 임의의 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수도 있다.
하나 이상의 주변 컴포넌트(620)의 각각은 디바이스(605)에 통합되는, 임의의 입력 또는 출력 디바이스, 또는 이러한 디바이스를 위한 인터페이스일 수도 있다. 예는 디스크 제어기, 음향 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, USB 제어기, 직렬 또는 병렬 포트, 또는 주변 카드 슬롯, 예컨대, 주변 컴포넌트 상호연결부(peripheral component interconnect: PCI) 또는 가속 그래픽 포트(accelerated graphics port: AGP) 슬롯을 포함할 수도 있다.
입력/출력 제어 컴포넌트(625)는 프로세서(610)와 하나 이상의 주변 컴포넌트(620), 입력 디바이스(635), 또는 출력 디바이스(640) 간의 데이터 통신을 관리할 수도 있다. 입력/출력 제어 컴포넌트(625)는 또한 디바이스(605)에 통합되지 않은 주변 장치를 관리할 수도 있다. 일부 경우에서, 입력/출력 제어 컴포넌트(625)는 외부 주변 장치에 대한 물리적 연결부 또는 포트를 나타낼 수도 있다.
입력 디바이스(635)는 입력을 디바이스(605) 또는 디바이스의 컴포넌트에 제공하는, 디바이스(605) 외부의 디바이스 또는 신호를 나타낼 수도 있다. 이것은 다른 디바이스와의 또는 다른 디바이스 간의 사용자 인터페이스 또는 인터페이스를 포함할 수도 있다. 일부 경우에서, 입력 디바이스(635)는 하나 이상의 주변 컴포넌트(620)를 통해 디바이스(605)와 인터페이싱하는 주변 장치일 수도 있거나 또는 입력/출력 제어 컴포넌트(625)에 의해 관리될 수도 있다.
출력 디바이스(640)는 출력을 디바이스(605) 또는 임의의 디바이스의 컴포넌트로부터 수신하도록 구성된 디바이스(605) 외부의 디바이스 또는 신호를 나타낼 수도 있다. 출력 디바이스(640)의 예는 디스플레이, 오디오 스피커, 인쇄 디바이스, 또 다른 프로세서 또는 인쇄 회로 기판 등을 포함할 수도 있다. 일부 경우에서, 출력 디바이스(640)는 주변 컴포넌트(들)(620)를 통해 디바이스(605)와 인터페이싱하는 주변 장치일 수도 있거나 또는 입력/출력 제어 컴포넌트(625)에 의해 관리될 수도 있다.
메모리 제어기(140-b), 디바이스(605), 및 메모리 어레이(100-b)의 컴포넌트는 이들의 기능을 수행하도록 설계된 회로로 이루어질 수도 있다. 이것은 본 명세서에 설명된 기능을 수행하도록 구성된, 다양한 회로 소자, 예를 들어, 전도성 라인, 트랜지스터, 커패시터, 인덕터, 레지스터, 증폭기, 또는 다른 활성 또는 비활성 소자를 포함할 수도 있다.
도 7은 본 개시내용의 다양한 실시형태에 따른, 어레이의 메모리 셀을 사전-기입하기 위한 방법(700)을 예시하는 흐름도를 도시한다. 방법(700)의 작동은 본 명세서에 설명된 바와 같이, 메모리 어레이(100)를 작동시키기 위한 것일 수도 있다. 예를 들어, 방법(700)의 작동은 도 1 및 도 6을 참조하여 설명된 바와 같은 메모리 제어기(140)에 의해 수행될 수도 있다. 일부 실시예에서, 메모리 제어기(140)는 코드의 세트를 실행시켜서 메모리 어레이(100)의 기능 소자를 제어하여 아래에 설명되는 기능을 수행할 수도 있다. 부가적으로 또는 대안적으로, 메모리 제어기(140)는 특수-목적 하드웨어를 사용하여 아래에 설명되는 기능을 수행할 수도 있다.
블록(705)에서, 메모리 어레이(100)는 디지트 라인을 통해 메모리 셀에 결합되는 감지 컴포넌트를 사용하여 메모리 어레이의 메모리 셀에 저장된 제1 논리 상태를 감지할 수도 있다. 블록(705)의 작동은 도 1 내지 도 5를 참조하여 설명되는 방법에 따라 수행될 수도 있다. 일부 실시예에서, 메모리 셀 또는 셀들은 강유전성 메모리 셀 또는 강유전성 메모리 셀들을 포함할 수도 있거나 또는 이것들일 수도 있지만, 이것들로 제한되지 않는다.
블록(710)에서, 메모리 어레이(100)는 제1 논리 상태를 감지하는 것에 적어도 부분적으로 기초하여 감지 컴포넌트를 메모리 어레이의 디지트 라인으로부터 절연시킬 수도 있다. 일부 실시예에서, 감지 컴포넌트를 절연시키는 것은 제1 논리 상태의 감지 후 발생할 수도 있다. 블록(710)의 작동은 도 1 내지 도 5를 참조하여 설명되는 방법에 따라 수행될 수도 있다.
블록(715)에서, 메모리 어레이(100)는 감지 컴포넌트가 절연되는 동안 메모리 어레이의 복수의 메모리 셀 중 하나를 제2 논리 상태로 사전-기입할 수도 있고, 복수의 메모리 셀은 메모리 셀을 포함한다. 블록(715)의 작동은 도 1 내지 도 5를 참조하여 설명되는 방법에 따라 수행될 수도 있다. 복수의 메모리 셀을 사전-기입하는 것은, 감지 컴포넌트가 절연되는 동안 메모리 어레이의 복수의 디지트 라인의 전압을 접지로 감소시키는 것으로서, 복수의 디지트 라인은 디지트 라인을 포함하는, 메모리 어레이의 복수의 디지트 라인의 전압을 접지로 감소시키는 것, 및 메모리 어레이의 복수의 디지트 라인의 전압을 접지로 감소시키는 것에 적어도 부분적으로 기초하여 메모리 어레이의 복수의 메모리 셀을 제2 논리 상태로 기입하는 것을 포함할 수도 있다.
일부 실시예에서, 제2 논리 상태의 값은 메모리 셀에 결합된 플레이트 라인의 전압에 적어도 부분적으로 기초할 수도 있다. 일부 실시예에서, 메모리 어레이의 복수의 디지트 라인의 전압을 접지로 감소시키는 것은 복수의 디지트 라인 중 하나에 결합된 균등화 디바이스를 활성화시키는 것을 포함할 수도 있다.
일부 실시예에서, 방법은 복수의 메모리 셀을 사전-기입하는 것에 적어도 부분적으로 기초하여 감지 컴포넌트를 비절연시키는 단계를 포함할 수도 있다. 방법(700)은 감지 컴포넌트를 비절연시키는 것에 적어도 부분적으로 기초하여 메모리 어레이의 메모리 셀을 제1 논리 상태로 기입하는 단계를 더 포함할 수도 있다. 일부 경우에서, 제1 논리 상태는 제2 논리 상태와 같을 수도 있다. 일부 경우에서, 제1 논리 상태는 제2 논리 상태와는 상이할 수도 있다.
방법(700)을 수행하기 위한 장치가 설명된다. 장치는 디지트 라인을 통해 메모리 셀에 결합되는 감지 컴포넌트를 사용하여 메모리 어레이의 메모리 셀에 저장된 제1 논리 상태를 감지하기 위한 수단, 제1 논리 상태를 감지하는 것에 적어도 부분적으로 기초하여 감지 컴포넌트를 메모리 어레이의 디지트 라인으로부터 절연시키기 위한 수단, 및 감지 컴포넌트가 절연되는 동안 메모리 어레이의 복수의 메모리 셀 중 하나를 제2 논리 상태로 사전-기입하기 위한 수단을 포함할 수도 있고, 복수의 메모리 셀은 메모리 셀을 포함한다.
위에서 설명된 방법(700) 및 장치의 일부 실시예에서, 복수의 메모리 셀 중 하나를 사전-기입하는 것은 감지 컴포넌트가 절연될 수도 있는 동안 메모리 어레이의 복수의 디지트 라인의 전압을 접지로 감소시키기 위한 과정, 특징부, 수단, 또는 명령어를 더 포함할 수도 있고, 복수의 디지트 라인은 디지트 라인을 포함한다. 위에서 설명된 방법(700) 및 장치의 일부 실시예는 메모리 어레이의 복수의 디지트 라인의 전압을 접지로 감소시키는 것에 적어도 부분적으로 기초하여 메모리 어레이의 복수의 메모리 셀을 제2 논리 상태로 기입하기 위한 과정, 특징부, 수단, 또는 명령어를 더 포함할 수도 있다.
위에서 설명된 방법(700) 및 장치의 일부 실시예에서, 제2 논리 상태의 값은 메모리 셀에 결합된 플레이트 라인의 전압에 적어도 부분적으로 기초할 수도 있다.
위에서 설명된 방법(700) 및 장치의 일부 실시예에서, 메모리 어레이의 복수의 디지트 라인의 전압을 접지로 감소시키는 것은 복수의 디지트 라인 중 하나에 결합된 균등화 디바이스를 활성화시키기 위한 과정, 특징부, 수단, 또는 명령어를 더 포함할 수도 있다.
위에서 설명된 방법(700) 및 장치의 일부 실시예는 감지 컴포넌트가 절연될 수도 있는 동안 감지 컴포넌트에서 하나 이상의 판독 또는 기입 작동을 수행하기 위한 과정, 특징부, 수단, 또는 명령어를 더 포함할 수도 있다. 위에서 설명된 방법(700) 및 장치의 일부 실시예는 복수의 메모리 셀을 사전-기입하는 것에 적어도 부분적으로 기초하여 감지 컴포넌트를 비절연시키기 위한 과정, 특징부, 수단, 또는 명령어를 더 포함할 수도 있다.
위에서 설명된 방법(700) 및 장치의 일부 실시예는 감지 컴포넌트를 비절연시키는 것에 적어도 부분적으로 기초하여 메모리 어레이의 메모리 셀을 제1 논리 상태로 기입하기 위한 과정, 특징부, 수단, 또는 명령어를 더 포함할 수도 있다. 위에서 설명된 방법(700) 및 장치의 일부 실시예에서, 제1 논리 상태는 제2 논리 상태와 같을 수도 있다. 위에서 설명된 방법(700) 및 장치의 일부 실시예에서, 제1 논리 상태는 제2 논리 상태와는 상이할 수도 있다.
도 8은 본 개시내용의 다양한 실시형태에 따른, 어레이의 메모리 셀을 사전-기입하는 방법(800)을 예시하는 흐름도를 도시한다. 방법(800)의 작동은 본 명세서에 설명된 바와 같이, 메모리 어레이(100)를 작동시키기 위한 것일 수도 있다. 예를 들어, 방법(800)의 작동은 도 1 및 도 6을 참조하여 설명된 바와 같은 메모리 제어기(140)에 의해 수행될 수도 있다. 일부 실시예에서, 메모리 어레이(100)는 코드의 세트를 실행시켜서 디바이스의 기능 소자를 제어하여 아래에 설명되는 기능을 수행할 수도 있다. 부가적으로 또는 대안적으로, 메모리 어레이(100)는 특수-목적 하드웨어를 사용하여 아래에 설명되는 기능을 수행할 수도 있다. 일부 실시예에서, 메모리 셀 또는 셀들은 강유전성 메모리 셀 또는 강유전성 메모리 셀들을 포함할 수도 있거나 또는 이것들일 수도 있지만, 이것들로 제한되지 않는다.
블록(805)에서, 메모리 어레이(100)는 메모리 셀과 결합된 플레이트 라인의 전압을 증가시킬 수도 있다. 블록(805)의 작동은 도 1 내지 도 5를 참조하여 설명되는 방법에 따라 수행될 수도 있다.
블록(810)에서, 메모리 어레이(100)는 메모리 셀에 결합된 액세스 라인을 활성화시킬 수도 있고, 메모리 셀과 감지 컴포넌트 간에 결합된 디지트 라인의 전압은 액세스 라인을 활성화시키는 것, 플레이트 라인의 전압을 증가시키는 것, 및 메모리 셀에 저장된 제1 논리 상태에 적어도 부분적으로 기초하여 증가된다. 블록(810)의 작동은 도 1 내지 도 5를 참조하여 설명되는 방법에 따라 수행될 수도 있다.
블록(815)에서, 메모리 어레이(100)는 디지트 라인의 전압을 증가시키는 것에 적어도 부분적으로 기초하여 감지 컴포넌트를 디지트 라인으로부터 절연시킬 수도 있다. 블록(815)의 작동은 도 1 내지 도 5를 참조하여 설명되는 방법에 따라 수행될 수도 있다.
블록(820)에서, 메모리 어레이(100)는 감지 컴포넌트를 절연시키는 것에 적어도 부분적으로 기초하여 메모리 셀을 제2 논리 상태로 기입할 수도 있다. 블록(820)의 작동은 도 1 내지 도 5를 참조하여 설명되는 방법에 따라 수행될 수도 있다.
일부 경우에서, 방법(800)은 감지 컴포넌트가 메모리 셀로부터 절연되는 동안 감지 컴포넌트에서 하나 이상의 시간을 판독 또는 기입하는 단계를 포함할 수도 있다. 방법(800)은 감지 컴포넌트를 디지트 라인으로부터 절연시키는 것에 적어도 부분적으로 기초하여 디지트 라인의 전압을 접지로 감소시키는 단계를 더 포함할 수도 있다. 일부 경우에서, 방법(800)은 플레이트 라인의 전압을 접지로 감소시키는 것에 적어도 부분적으로 기초하여 감지 컴포넌트를 메모리 셀로부터 절연시키는 단계를 포함할 수도 있다. 일부 경우에서, 플레이트 라인의 전압을 감소시키는 것은 디지트 라인의 전압을 접지로 감소시키는 것에 적어도 부분적으로 기초한다. 부가적으로, 일부 경우에서, 플레이트 라인의 전압은 메모리 셀의 하단 노드에서의 전압이 접지로 감소되는 것에 적어도 부분적으로 기초하여 감소되고, 그리고 플레이트 라인은 메모리 셀의 제1 단자에 결합되고 그리고 하단 노드는 메모리 셀의 제2 단자를 포함한다. 일부 경우에서, 방법(800)은 플레이트 라인의 전압을 감소시킨 후 그리고 감지 컴포넌트가 메모리 셀로부터 절연되는 동안 감지 컴포넌트에서 하나 이상의 시간을 판독 및/또는 기입하는 단계를 포함할 수도 있다.
방법(800)은 플레이트 라인의 전압이 문턱값을 충족시킨 후 액세스 라인을 활성화시키는 단계를 더 포함할 수도 있다. 일부 실시예에서, 메모리 셀을 제2 논리 상태로 기입하는 것은 감지 컴포넌트가 절연되는 동안 균등화 디바이스를 사용하여 메모리 셀을 기입하는 것을 포함한다.
방법(800)은 감지 컴포넌트에서 하나 이상의 시간을 판독 및/또는 기입한 후 감지 컴포넌트를 비절연시키는 단계를 더 포함할 수도 있다. 방법(800)은 감지 컴포넌트를 비절연시키는 것에 적어도 부분적으로 기초하여 메모리 셀을 제1 논리 상태로 기입하는 단계를 더 포함할 수도 있다.
방법(800)을 수행하기 위한 장치가 설명된다. 장치는 메모리 셀과 결합된 플레이트 라인의 전압을 증가시키기 위한 수단, 메모리 셀과 결합된 액세스 라인을 활성화시키기 위한 수단으로서, 메모리 셀과 감지 컴포넌트 간에 결합된 디지트 라인의 전압은 액세스 라인을 활성화시키는 것, 플레이트 라인의 전압을 증가시키는 것, 및 메모리 셀에 저장된 제1 논리 상태에 적어도 부분적으로 기초하여 증가되는, 메모리 셀과 결합된 액세스 라인을 활성화시키기 위한 수단, 디지트 라인의 전압을 증가시키는 것에 적어도 부분적으로 기초하여 감지 컴포넌트를 디지트 라인으로부터 절연시키기 위한 수단, 및 감지 컴포넌트를 절연시키는 것에 적어도 부분적으로 기초하여 메모리 셀을 제2 논리 상태로 기입하기 위한 수단을 포함할 수도 있다.
위에서 설명된 방법(800) 및 장치의 일부 실시예는 플레이트 라인의 전압이 문턱값을 충족시킨 후 행해질 수도 있는 액세스 라인을 활성화시키기 위한 과정, 특징부, 수단, 또는 명령어를 더 포함할 수도 있다. 위에서 설명된 방법(800) 및 장치의 일부 실시예에서, 메모리 셀을 제2 논리 상태로 기입하는 것은 감지 컴포넌트가 절연될 수도 있는 동안 균등화 디바이스를 사용하여 메모리 셀을 기입하기 위한 과정, 특징부, 수단, 또는 명령어를 더 포함할 수도 있다.
위에서 설명된 방법(800) 및 장치의 일부 실시예는 감지 컴포넌트가 메모리 셀로부터 절연될 수도 있는 동안 감지 컴포넌트에서 하나 이상의 시간을 판독 또는 기입하기 위한 과정, 특징부, 수단, 또는 명령어를 더 포함할 수도 있다. 위에서 설명된 방법(800) 및 장치의 일부 실시예는 감지 컴포넌트를 디지트 라인으로부터 절연시키는 것에 적어도 부분적으로 기초하여 디지트 라인의 전압을 접지로 감소시키기 위한 과정, 특징부, 수단, 또는 명령어를 더 포함할 수도 있다.
위에서 설명된 방법(800) 및 장치의 일부 실시예는 디지트 라인의 전압을 접지로 감소시키는 것에 적어도 부분적으로 기초하여 플레이트 라인의 전압을 감소시키기 위한 과정, 특징부, 수단, 또는 명령어를 더 포함할 수도 있다. 위에서 설명된 방법(800) 및 장치의 일부 실시예에서, 플레이트 라인의 전압은 메모리 셀의 하단 노드에서의 전압이 접지로 감소되는 것에 적어도 부분적으로 기초하여 감소될 수도 있고, 그리고 플레이트 라인은 메모리 셀의 제1 단자에 결합될 수도 있고 그리고 하단 노드는 메모리 셀의 제2 단자를 포함한다.
위에서 설명된 방법(800) 및 장치의 일부 실시예는 플레이트 라인의 전압을 감소시키는 것에 적어도 부분적으로 기초하여 감지 컴포넌트를 메모리 셀로부터 비절연시키기 위한 과정, 특징부, 수단, 또는 명령어를 더 포함할 수도 있다. 위에서 설명된 방법(800) 및 장치의 일부 실시예는 감지 컴포넌트에서 하나 이상의 시간을 판독 또는 기입한 후 감지 컴포넌트를 비절연시키기 위한 과정, 특징부, 수단, 또는 명령어를 더 포함할 수도 있다.
따라서, 방법(700 및 800)은 하나 이상의 강유전성 메모리 셀을 포함할 수도 있는, 어레이의 하나 이상의 메모리 셀을 사전-기입하는 것을 제공할 수도 있다. 방법(700 및 800)이 가능한 구현예를 설명하고, 그리고 작동 및 단계가 재배열될 수도 있거나 또는 그렇지 않으면 변경될 수도 있어서 다른 구현예가 가능하다는 것에 유의해야 한다. 일부 실시예에서, 방법(700 및 800) 중 2개 이상으로부터의 특징이 결합될 수도 있다.
본 명세서의 설명은 실시예를 제공하고, 그리고 청구항에 제시되는 범위, 적용 가능성, 또는 실시예를 제한하지 않는다. 개시내용의 범위로부터 벗어나는 일없이 논의되는 구성요소의 기능 및 배열이 변화될 수도 있다. 다양한 실시예가 적절하게 다양한 절차 또는 컴포넌트를 생략, 대체 및/또는 추가할 수도 있다. 또한, 일부 실시예에 대하여 설명되는 특징은 다른 실시예에서 결합될 수도 있다.
첨부 도면과 관련되어, 본 명세서에 제시되는 설명은 예시적인 구성을 설명하고 그리고 구현될 수도 있거나 또는 청구항의 범위 내에 있는 모든 실시예를 나타내지 않는다. 용어 "실시형태", "실시예", "예시적인"은 본 명세서에서 사용될 때 "선호되는" 또는 "다른 실시예에 비해 유리한" 것이 아닌 "실시예, 예, 또는 예시로서 기능"한다는 것을 의미한다. 상세한 설명은 설명되는 기법의 이해를 제공할 목적으로 구체적인 상세사항을 포함한다. 그러나, 이 기법은 이 구체적인 상세사항 없이 실행될 수도 있다. 일부 예에서, 잘 알려진 구조체 및 디바이스는 설명되는 실시예의 개념을 모호하게 하는 것을 방지하기 위해서 블록도 형태로 도시된다.
첨부 도면에서, 유사한 컴포넌트 또는 특징부는 동일한 참조 부호를 가질 수도 있다. 게다가, 동일한 유형의 다양한 컴포넌트는 유사한 컴포넌트를 구별하는 대시 부호 및 제2 부호에 의한 참조 부호를 따름으로써 구별될 수도 있다. 제1 참조 부호가 명세서에서 사용될 때, 설명은 제2 참조 부호와 관계없이 동일한 제1 참조 부호를 가진 유사한 컴포넌트 중 임의의 하나에 적용 가능하다.
본 명세서에 설명되는 정보 및 신호는 임의의 다양한 상이한 기술 및 기법을 사용하여 나타날 수도 있다. 예를 들어, 위의 설명 전반에 걸쳐 참조될 수도 있는, 데이터, 명령어, 명령, 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광 필드 또는 입자, 또는 이들의 임의의 조합으로 나타날 수도 있다. 일부 도면이 신호를 단일의 신호로서 예시할 수도 있지만; 당업자는 신호가 신호의 버스를 나타낼 수도 있다는 것을 이해할 것이고, 버스는 다양한 비트 폭을 가질 수도 있다.
본 명세서에서 사용될 때, 용어 "가상 접지"는 대략 0볼트(0V)의 전압으로 유지되지만 지면과 직접적으로 연결되지 않은 전기적 회로의 노드와 관련된다. 따라서, 가상 접지의 전압은 일시적으로 변동될 수도 있고 그리고 정상 상태에서 대략 0V로 복귀될 수도 있다. 가상 접지는 다양한 전자 회로 소자, 예컨대, 작동하는 증폭기와 레지스터로 이루어진 전압 분할기를 사용하여 구현될 수도 있다. 다른 구현예도 또한 가능하다. "가상 접지" 또는 "가상으로 접지된"은 대략 0V에 연결된 것을 의미한다.
용어 "전자 통신"은 컴포넌트 간의 전자 흐름을 지지하는 컴포넌트 간의 관계와 관련된다. 이것은 컴포넌트 간의 직접적인 연결을 포함할 수도 있거나 또는 중간의 컴포넌트를 포함할 수도 있다. 전자 통신 시 컴포넌트는 전자 또는 신호를 (예를 들어, 활성화된 회로에서) 활발히 교환할 수도 있거나 또는 전자 또는 신호를 (예를 들어, 비활성화된 회로에서) 활발히 교환할 수도 없지만 회로가 활성화될 때 전자 또는 신호를 교환하도록 구성될 수도 있고 그리고 작동 가능할 수도 있다. 실시예로써, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 2개의 컴포넌트는 스위치의 상태(즉, 개방 또는 폐쇄)에 관계없이 전자 통신한다.
용어 "절연된"은 전자가 현재 컴포넌트 간에 흐르지 않는 컴포넌트 간의 관계와 관련되고; 컴포넌트는 컴포넌트 간에 개회로가 있다면 서로 절연된다. 예를 들어, 스위치에 의해 물리적으로 연결된 2개의 컴포넌트는 스위치가 개방될 때 서로 절연될 수도 있다.
메모리 어레이(100)를 포함하는, 본 명세서에서 논의된 디바이스는 반도체 기판, 예컨대, 규소, 게르마늄, 규소-게르마늄 합금, 갈륨 비소, 질화갈륨 등 상에 형성될 수도 있다. 일부 경우에서, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 규소-온-절연체(silicon-on-insulator: SOI) 기판, 예컨대, 규소-온-유리(silicon-on-glass: SOG) 또는 규소-온-사파이어(silicon-on-sapphire: SOP), 또는 또 다른 기판 상의 반도체 물질의 에피택셜 층일 수도 있다. 기판 또는 기판의 하위 구역의 전도도는 인, 붕소 또는 비소를 포함하지만 이들로 제한되지 않는 다양한 화학종을 사용한 도핑을 통해 제어될 수도 있다. 도핑은 이온-주입에 의해 또는 임의의 다른 도핑 수단에 의해, 기판의 초기 형성 또는 성장 동안 수행될 수도 있다.
본 명세서에서 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(field-effect transistor: FET)를 나타낼 수도 있고 그리고 소스, 드레인 및 게이트를 포함한 3개의 단자 디바이스를 포함할 수도 있다. 단자는 전도성 물질, 예를 들어, 금속을 통해 다른 전자 소자에 연결될 수도 있다. 소스와 드레인은 전도성일 수도 있고 그리고 고농도로 도핑된, 예를 들어, 변질된, 반도체 구역을 포함할 수도 있다. 소스와 드레인은 저농도로 도핑된 반도체 구역 또는 채널에 의해 분리될 수도 있다. 채널이 n-유형이라면(즉, 다수 운반체가 전자라면), 그러면 FET는 n-유형 FET로서 지칭될 수도 있다. 채널이 p-유형이라면(즉, 다수 운반체가 정공이라면), 그러면 FET는 p-유형 FET로서 지칭될 수도 있다. 채널은 절연성 게이트 산화물에 의해 캡핑될 수도 있다. 채널 전도도는 전압을 게이트에 인가함으로써 제어될 수도 있다. 예를 들어, 양의 전압 또는 음의 전압을 n-유형 FET 또는 p-유형 FET로 각각 인가하는 것은 채널이 전도성을 띄게 할 수도 있다. 트랜지스터는 트랜지스터의 문턱값 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 "온" 상태일 수도 있거나 또는 "활성화"될 수도 있다. 트랜지스터는 트랜지스터의 문턱값 전압 미만의 전압이 트랜지스터 게이트에 인가될 때 "오프" 상태일 수도 있거나 또는 "비활성화"될 수도 있다.
본 명세서의 개시내용과 관련되어 설명된 다양한 예시적인 블록, 컴포넌트, 및 모듈은 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그램 가능한 논리 디바이스, 이산형 게이트 또는 트랜지스터 논리, 이산형 하드웨어 컴포넌트, 또는 본 명세서에 설명된 기능을 수행하도록 디자인된 이들의 임의의 조합으로 구현 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기 또는 상태 기계일 수도 있다. 프로세서는 또한 컴퓨팅 디바이스의 조합(예를 들어, DSP와 마이크로프로세서의 조합, 다수의 마이크로프로세서, DSP 코어와 함께 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성)으로서 구현될 수도 있다.
본 명세서에 설명된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수도 있다. 프로세서에 의해 실행되는 소프트웨어에서 구현된다면, 기능은 하나 이상의 명령어 또는 코드로서 컴퓨터-판독 가능한 매체에 저장 또는 전송될 수도 있다. 다른 실시예 및 구현예는 본 개시내용과 첨부된 청구항의 범위 내에 있다. 예를 들어, 소프트웨어의 특징에 기인하여, 위에서 설명된 기능은 프로세서에 의해 실행되는 소프트웨어, 하드웨어, 펌웨어, 하드와이어링, 또는 이들의 임의의 조합을 사용하여 구현될 수 있다. 기능을 구현하는 특징부는 또한 다양한 위치에 물리적으로 위치될 수도 있고, 기능의 일부가 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함한다. 또한, 청구항을 포함하여, 본 명세서에서 사용될 때, "또는"은 항목의 목록("~ 중 적어도 하나" 또는 "~중 하나 이상"과 같은 어구로 시작하는 항목의 목록)에서 사용될 때 예를 들어, A, B, 또는 C 중 적어도 하나의 목록이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적인 목록을 나타낸다.
컴퓨터-판독 가능한 매체는 비일시적인 컴퓨터 저장 매체와 하나의 장소로부터 또 다른 장소로 컴퓨터 프로그램의 이동을 용이하게 하는 임의의 매체를 포함하는 통신 매체 둘 다를 포함할 수도 있다. 비일시적인 저장 매체는 범용 또는 특수 목적의 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수도 있다. 실시예로써 그리고 비제한적으로, 비일시적인 컴퓨터-판독 가능한 매체는 RAM, ROM, 전기적으로 소거 가능한 프로그램 가능한 판독 전용 메모리(electrically erasable programmable read only memory: EEPROM), 콤팩트 디스크(compact disk: CD) ROM 또는 다른 광 디스크 기억 장치, 자기 디스크 기억 장치 또는 다른 자기 저장 디바이스, 또는 범용 또는 특수-목적 컴퓨터, 또는 범용 또는 특수-목적 프로세서에 의해 액세스될 수 있는 명령어 또는 데이터 구조의 형태로 목적하는 프로그램 코드 수단을 운반 또는 저장하도록 사용될 수 있는 임의의 다른 비일시적인 매체를 포함할 수 있다.
또한, 임의의 연결부는 적절하게는 컴퓨터-판독 가능한 매체로 불린다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스트 페어(twisted pair), 디지털 가입자 회선(digital subscriber line: DSL), 또는 무선 기술, 예컨대, 적외선, 방사선, 및 마이크로파를 사용하여 웹사이트, 서버 또는 다른 원격 공급원으로부터 전송된다면, 그러면 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL), 또는 무선 기술, 예컨대, 적외선, 방사선, 및 마이크로파가 컴퓨터-판독 가능한 매체의 정의에 포함된다. 디스크(disk) 및 디스크(disc)는 본 명세서에서 사용될 때, 콤팩트 디스크(compact disk: CD), 레이저 디스크, 광 디스크, 디지털 다기능 디스크(digital versatile disc: DVD), 플로피 디스크 및 블루-레이 디스크를 포함할 수도 있다. 디스크(disk)는 보통 데이터를 자기적으로 재생할 수도 있고, 반면에 디스크(disc)는 데이터를 레이저로 광학적으로 재생한다. 위의 조합은 또한 컴퓨터-판독 가능한 매체의 범위 내에 포함된다.
본 명세서의 설명은 당업자가 본 개시내용을 행하거나 또는 사용하게 하도록 제공된다. 본 개시내용에 대한 다양한 변경이 당업자에게 손쉽게 분명해질 것이고, 그리고 본 명세서에 규정된 일반적인 원리는 본 개시내용의 범위로부터 벗어나는 일 없이 다른 변형에 적용될 수도 있다. 따라서, 본 개시내용은 본 명세서에 설명된 실시예 및 디자인으로 제한되지 않지만 본 명세서에 개시된 원리 및 새로운 특징과 일치하는 가장 넓은 범위에 부합된다.

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 방법으로서,
    메모리 셀과 결합된 플레이트 라인의 전압을 증가시키는 단계;
    디지트 라인을 상기 메모리 셀과 결합하기 위해 상기 메모리 셀과 결합된 액세스 라인을 활성화시키는 단계로서, 상기 메모리 셀과 감지 컴포넌트 간에 결합된 상기 디지트 라인의 전압은 상기 액세스 라인을 활성화시키는 것, 상기 플레이트 라인의 상기 전압을 증가시키는 것, 및 상기 메모리 셀에 저장된 제1 논리 상태에 적어도 부분적으로 기초하여 증가되는, 상기 메모리 셀과 결합된 액세스 라인을 활성화시키는 단계;
    상기 메모리 셀과 결합된 상기 디지트 라인의 상기 전압을 증가시키는 것에 적어도 부분적으로 기초하여 상기 감지 컴포넌트를 상기 디지트 라인으로부터 절연시키는 단계;
    상기 디지트 라인으로부터 상기 감지 컴포넌트가 절연되는 동안 셀 선택 신호를 토글하는 단계; 및
    상기 감지 컴포넌트를 절연시키는 것에 적어도 부분적으로 기초하여 상기 메모리 셀을 제2 논리 상태로 기입하는 단계를 포함하는, 방법.
  11. 제10항에 있어서, 상기 액세스 라인을 활성화시키는 단계는 상기 플레이트 라인의 상기 전압이 문턱값을 충족시킨 후 행해지는, 방법.
  12. 제10항에 있어서, 상기 메모리 셀을 상기 제2 논리 상태로 기입하는 단계는,
    상기 감지 컴포넌트가 절연되는 동안 균등화 디바이스를 사용하여 상기 메모리 셀을 기입하는 것을 포함하는, 방법.
  13. 제10항에 있어서,
    상기 감지 컴포넌트가 상기 메모리 셀로부터 절연되는 동안 상기 감지 컴포넌트에서 하나 이상의 시간을 판독 또는 기입하는 단계를 더 포함하는, 방법.
  14. 제10항에 있어서,
    상기 감지 컴포넌트를 상기 디지트 라인으로부터 절연시키는 것에 적어도 부분적으로 기초하여 상기 디지트 라인의 상기 전압을 접지로 감소시키는 단계를 더 포함하는, 방법.
  15. 제14항에 있어서,
    상기 디지트 라인의 상기 전압을 접지로 감소시키는 것에 적어도 부분적으로 기초하여 상기 플레이트 라인의 상기 전압을 감소시키는 단계를 더 포함하는, 방법.
  16. 제15항에 있어서, 상기 플레이트 라인의 상기 전압은 상기 메모리 셀의 하단 노드에서의 전압이 접지로 감소되는 것에 적어도 부분적으로 기초하여 감소되고, 그리고 상기 플레이트 라인은 상기 메모리 셀의 제1 단자에 결합되고 그리고 상기 하단 노드는 상기 메모리 셀의 제2 단자를 포함하는, 방법.
  17. 제15항에 있어서,
    상기 플레이트 라인의 상기 전압을 감소시키는 것에 적어도 부분적으로 기초하여 상기 감지 컴포넌트를 상기 메모리 셀로부터 비절연시키는 단계를 더 포함하는, 방법.
  18. 제15항에 있어서,
    상기 감지 컴포넌트에서 하나 이상의 시간을 판독 또는 기입한 후 상기 감지 컴포넌트를 비절연시키는 단계를 더 포함하는, 방법.
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