JPH1040687A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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- JPH1040687A JPH1040687A JP8060528A JP6052896A JPH1040687A JP H1040687 A JPH1040687 A JP H1040687A JP 8060528 A JP8060528 A JP 8060528A JP 6052896 A JP6052896 A JP 6052896A JP H1040687 A JPH1040687 A JP H1040687A
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Abstract
(57)【要約】
【課題】 強誘電体キャパシタからの読み出し電位差を
低電圧で充分確保し、強誘電体キャパシタにかかる電界
を小さくし長寿命化を図る。 【解決手段】 セルプレート電極にパルスを印加したの
ちに読み出されたデータをセンスアンプで増幅する動作
を行う。すなわち、強誘電体キャパシタに電界をかけた
後に電界をかけない方向にセルプレート電極を制御した
後に、データをセンスアンプで増幅する。
低電圧で充分確保し、強誘電体キャパシタにかかる電界
を小さくし長寿命化を図る。 【解決手段】 セルプレート電極にパルスを印加したの
ちに読み出されたデータをセンスアンプで増幅する動作
を行う。すなわち、強誘電体キャパシタに電界をかけた
後に電界をかけない方向にセルプレート電極を制御した
後に、データをセンスアンプで増幅する。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体メモリ装
置に関するものである。
置に関するものである。
【０００２】
【従来の技術】近年、メモリセルのキャパシタに強誘電
体材料を用いることにより記憶データの不揮発性を実現
した強誘電体メモリ装置が考案されている。強誘電体キ
ャパシタはヒステリシス特性を有し、電界が零のときで
も履歴に応じた異なる極性の残留分極が残る。記憶デー
タを強誘電体キャパシタの残留分極で表わすことにより
不揮発性メモリ装置を実現するものである。
体材料を用いることにより記憶データの不揮発性を実現
した強誘電体メモリ装置が考案されている。強誘電体キ
ャパシタはヒステリシス特性を有し、電界が零のときで
も履歴に応じた異なる極性の残留分極が残る。記憶デー
タを強誘電体キャパシタの残留分極で表わすことにより
不揮発性メモリ装置を実現するものである。
【０００３】アメリカ特許４,８７３,６６４号明細書に
は、二つのタイプの強誘電体メモリ装置が開示されてい
る。第１のタイプは、メモリセルが１ビットあたり１ト
ランジスタおよび１キャパシタ（１Ｔ１Ｃ）で構成した
ものであり、たとえば２５６個の本体メモリセル（ノー
マルセル）毎に１個のリファレンスメモリセルが設けら
れる。第２のタイプは、リファレンスメモリセルを設け
ずに、メモリセルが１ビットあたり２トランジスタおよ
び２キャパシタ（２Ｔ２Ｃ）で構成したものであり、１
対の相補データが１対の強誘電体キャパシタに記憶され
る。
は、二つのタイプの強誘電体メモリ装置が開示されてい
る。第１のタイプは、メモリセルが１ビットあたり１ト
ランジスタおよび１キャパシタ（１Ｔ１Ｃ）で構成した
ものであり、たとえば２５６個の本体メモリセル（ノー
マルセル）毎に１個のリファレンスメモリセルが設けら
れる。第２のタイプは、リファレンスメモリセルを設け
ずに、メモリセルが１ビットあたり２トランジスタおよ
び２キャパシタ（２Ｔ２Ｃ）で構成したものであり、１
対の相補データが１対の強誘電体キャパシタに記憶され
る。
【０００４】キャパシタを構成する強誘電体材料として
は、ＫＮＯ3、ＰｂＬａ2Ｏ3−ＺｒＯ2−ＴｉＯ2、およ
びＰｂＴｉＯ3−ＰｂＺｒＯ3などが知られている。ＰＣ
Ｔ国際公開第ＷＯ９３／１２５４２公報によれば、強誘
電体メモリ装置に適した、ＰｂＴｉＯ3−ＰｂＺｒＯ3に
比べて極端に疲労の小さい強誘電体材料も知られてい
る。
は、ＫＮＯ3、ＰｂＬａ2Ｏ3−ＺｒＯ2−ＴｉＯ2、およ
びＰｂＴｉＯ3−ＰｂＺｒＯ3などが知られている。ＰＣ
Ｔ国際公開第ＷＯ９３／１２５４２公報によれば、強誘
電体メモリ装置に適した、ＰｂＴｉＯ3−ＰｂＺｒＯ3に
比べて極端に疲労の小さい強誘電体材料も知られてい
る。
【０００５】例えば２Ｔ２Ｃ構成の強誘電体メモリ装置
の構成とその従来の動作態様について簡単に説明する。
図６がメモリセル構成図、図７がセンスアンプ回路図、
図８が動作タイミング図、図９が強誘電体キャパシタの
動作のヒステリシス特性図、図１０が電源電圧とデータ
読み出し時ビット線電圧の関係図である。また、Ｃ００
〜Ｃ３７が強誘電体キャパシタ、ＣＰＤがセルプレート
ドライバ、ＳＡ０〜ＳＡ３がセンスアンプ、ＣＰがセル
プレート信号、ＷＬ０〜ＷＬ３がワード線、ＢＬ０〜Ｂ
Ｌ３、／ＢＬ０〜／ＢＬ３がビット線、ＢＰがビット線
プリチャージ信号、／ＳＡＰ、ＳＡＮがセンスアンプ制
御信号、ＶＳＳが接地電圧、ＶＣＣが電源電圧、点Ａ〜
Ｆが強誘電体キャパシタの両電極に正負の電界を印加し
たときのヒステリシス特性、点Ｐ９０１〜Ｐ９０３が強
誘電体キャパシタの読み出し時の状態を示す点である。
メモリセル構成は例えばセンスアンプＳＡ０にビット線
ＢＬ０と／ＢＬ０が接続され、ビット線ＢＬ０、／ＢＬ
０にはワード線ＷＬ０をゲートとするＮチャネル型ＭＯ
Ｓトランジスタを介してそれぞれ強誘電体キャパシタＣ
００、Ｃ０１が接続され、さらに強誘電体キャパシタＣ
００、Ｃ０１はセルプレートドライバＣＰＤで駆動され
るセルプレート信号ＣＰに接続されている。また、セン
スアンプＳＡ０はセンスアンプ制御信号／ＳＡＰ、ＳＡ
Ｎで制御され、ビット線プリチャージ信号ＢＰによって
ビット線ＢＬ０と／ＢＬ０のプリチャージが制御される
回路構成である。
の構成とその従来の動作態様について簡単に説明する。
図６がメモリセル構成図、図７がセンスアンプ回路図、
図８が動作タイミング図、図９が強誘電体キャパシタの
動作のヒステリシス特性図、図１０が電源電圧とデータ
読み出し時ビット線電圧の関係図である。また、Ｃ００
〜Ｃ３７が強誘電体キャパシタ、ＣＰＤがセルプレート
ドライバ、ＳＡ０〜ＳＡ３がセンスアンプ、ＣＰがセル
プレート信号、ＷＬ０〜ＷＬ３がワード線、ＢＬ０〜Ｂ
Ｌ３、／ＢＬ０〜／ＢＬ３がビット線、ＢＰがビット線
プリチャージ信号、／ＳＡＰ、ＳＡＮがセンスアンプ制
御信号、ＶＳＳが接地電圧、ＶＣＣが電源電圧、点Ａ〜
Ｆが強誘電体キャパシタの両電極に正負の電界を印加し
たときのヒステリシス特性、点Ｐ９０１〜Ｐ９０３が強
誘電体キャパシタの読み出し時の状態を示す点である。
メモリセル構成は例えばセンスアンプＳＡ０にビット線
ＢＬ０と／ＢＬ０が接続され、ビット線ＢＬ０、／ＢＬ
０にはワード線ＷＬ０をゲートとするＮチャネル型ＭＯ
Ｓトランジスタを介してそれぞれ強誘電体キャパシタＣ
００、Ｃ０１が接続され、さらに強誘電体キャパシタＣ
００、Ｃ０１はセルプレートドライバＣＰＤで駆動され
るセルプレート信号ＣＰに接続されている。また、セン
スアンプＳＡ０はセンスアンプ制御信号／ＳＡＰ、ＳＡ
Ｎで制御され、ビット線プリチャージ信号ＢＰによって
ビット線ＢＬ０と／ＢＬ０のプリチャージが制御される
回路構成である。
【０００６】動作については図８および図９を参照しな
がら説明する。まず、ビット線プリチャージ信号ＢＰに
よってビット線ＢＬ０と／ＢＬ０は論理電圧“Ｌ”にプ
リチャージされている。また、強誘電体キャパシタＣ０
０およびＣ０１の初期状態は図９の点Ｂと点Ｅである。
次に、ワード線ＷＬ０を論理電圧“Ｈ”、セルプレート
信号ＣＰを論理電圧“Ｈ”とする。ここでは、ワード線
ＷＬ０の論理電圧“Ｈ”の電位レベルは電源電圧ＶＣＣ
以上に昇圧した電圧である。このとき、強誘電体キャパ
シタＣ００およびＣ０１の両電極に電界がかかり強誘電
体キャパシタとビット線容量の容量比で決まる電位がビ
ット線ＢＬ０と／ＢＬ０に生じるデータが読み出され
る。強誘電体キャパシタＣ００およびＣ０１の状態は図
９の点Ｐ９０１と点Ｐ９０２である。この後、センスア
ンプ制御信号／ＳＡＰを論理電圧“Ｌ”、ＳＡＮを論理
電圧“Ｈ”とし、センスアンプを作動させる。これによ
って、ビット線に読み出された電位が電源電圧ＶＤＤと
接地電圧ＶＳＳまでに増幅される。強誘電体キャパシタ
Ｃ００およびＣ０１の状態は図９の点Ｐ９０３と点Ｄで
ある。次に、再書き込み動作としてセルプレート信号Ｃ
Ｐを論理電圧“Ｌ”とする。強誘電体キャパシタＣ００
およびＣ０１の状態は図９の点ＰＡと点Ｅである。この
後センスアンプを停止し、ビット線プリチャージ信号Ｂ
Ｐによってビット線ＢＬ０と／ＢＬ０は論理電圧“Ｌ”
にプリチャージする。強誘電体キャパシタＣ００および
Ｃ０１の状態は図９の点Ｂと点Ｅである。
がら説明する。まず、ビット線プリチャージ信号ＢＰに
よってビット線ＢＬ０と／ＢＬ０は論理電圧“Ｌ”にプ
リチャージされている。また、強誘電体キャパシタＣ０
０およびＣ０１の初期状態は図９の点Ｂと点Ｅである。
次に、ワード線ＷＬ０を論理電圧“Ｈ”、セルプレート
信号ＣＰを論理電圧“Ｈ”とする。ここでは、ワード線
ＷＬ０の論理電圧“Ｈ”の電位レベルは電源電圧ＶＣＣ
以上に昇圧した電圧である。このとき、強誘電体キャパ
シタＣ００およびＣ０１の両電極に電界がかかり強誘電
体キャパシタとビット線容量の容量比で決まる電位がビ
ット線ＢＬ０と／ＢＬ０に生じるデータが読み出され
る。強誘電体キャパシタＣ００およびＣ０１の状態は図
９の点Ｐ９０１と点Ｐ９０２である。この後、センスア
ンプ制御信号／ＳＡＰを論理電圧“Ｌ”、ＳＡＮを論理
電圧“Ｈ”とし、センスアンプを作動させる。これによ
って、ビット線に読み出された電位が電源電圧ＶＤＤと
接地電圧ＶＳＳまでに増幅される。強誘電体キャパシタ
Ｃ００およびＣ０１の状態は図９の点Ｐ９０３と点Ｄで
ある。次に、再書き込み動作としてセルプレート信号Ｃ
Ｐを論理電圧“Ｌ”とする。強誘電体キャパシタＣ００
およびＣ０１の状態は図９の点ＰＡと点Ｅである。この
後センスアンプを停止し、ビット線プリチャージ信号Ｂ
Ｐによってビット線ＢＬ０と／ＢＬ０は論理電圧“Ｌ”
にプリチャージする。強誘電体キャパシタＣ００および
Ｃ０１の状態は図９の点Ｂと点Ｅである。
【０００７】また、上記の読み出し動作としてセルプレ
ート信号ＣＰを論理電圧“Ｈ”としビット線ＢＬ０と／
ＢＬ０にデータが読み出されたときのビット線ＢＬ０と
／ＢＬ０の電位と電源電圧との関係が図１０に示されて
いる。図１０の点線はワード線ＷＬ０の論理電圧“Ｈ”
の電位レベルが電源電圧ＶＣＣより充分高くメモリセル
トランジスタのしきい値の影響が無いとしたときのビッ
ト線ＢＬ０の電位を示す線である。しかし、実際には点
線で示された電位よりも低い実線で示された電位とな
る。
ート信号ＣＰを論理電圧“Ｈ”としビット線ＢＬ０と／
ＢＬ０にデータが読み出されたときのビット線ＢＬ０と
／ＢＬ０の電位と電源電圧との関係が図１０に示されて
いる。図１０の点線はワード線ＷＬ０の論理電圧“Ｈ”
の電位レベルが電源電圧ＶＣＣより充分高くメモリセル
トランジスタのしきい値の影響が無いとしたときのビッ
ト線ＢＬ０の電位を示す線である。しかし、実際には点
線で示された電位よりも低い実線で示された電位とな
る。
【０００８】
【発明が解決しようとする課題】従来の２Ｔ２Ｃ構成の
強誘電体メモリ装置では、上記でも示したように、メモ
リセルトランジスタのしきい値の影響によりビット線に
読み出される電位が低くなることがあり、これはビット
線対間の電位差すなわちビット線ＢＬ０と／ＢＬ０の電
位差が小さくなる。特に低電圧ではその影響が大きくな
り低電圧動作が困難となる。また、この影響を少なくす
るためにワード線を昇圧すると回路的に複雑になると共
に高電源電圧でワード線昇圧によりメモリセルトランジ
スタの耐圧などで課題がある。また、ビット線の論理電
圧“Ｌ”側の動作は読み出し動作においても強誘電体キ
ャパシタに電源電圧と同じ電圧が印加されることになる
ため、強誘電体キャパシタの読み出し回数の寿命の面で
不利となることがあるという課題がある。この課題は２
Ｔ２Ｃ構成の強誘電体メモリ装置に限ったものではなく
１Ｔ１Ｃ構成の強誘電体メモリ装置についてもいえる。
強誘電体メモリ装置では、上記でも示したように、メモ
リセルトランジスタのしきい値の影響によりビット線に
読み出される電位が低くなることがあり、これはビット
線対間の電位差すなわちビット線ＢＬ０と／ＢＬ０の電
位差が小さくなる。特に低電圧ではその影響が大きくな
り低電圧動作が困難となる。また、この影響を少なくす
るためにワード線を昇圧すると回路的に複雑になると共
に高電源電圧でワード線昇圧によりメモリセルトランジ
スタの耐圧などで課題がある。また、ビット線の論理電
圧“Ｌ”側の動作は読み出し動作においても強誘電体キ
ャパシタに電源電圧と同じ電圧が印加されることになる
ため、強誘電体キャパシタの読み出し回数の寿命の面で
不利となることがあるという課題がある。この課題は２
Ｔ２Ｃ構成の強誘電体メモリ装置に限ったものではなく
１Ｔ１Ｃ構成の強誘電体メモリ装置についてもいえる。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、ゲートがワード線、ドレインがビット
線であるメモリセルトランジスタと、第１の電極がセル
プレート、第２の電極が前記メモリセルトランジスタの
ソースである強誘電体キャパシタと、前記ビット線に接
続されたセンスアンプで構成され、前記セルプレートを
パルス駆動した後に前記ビット線の電位を前記センスア
ンプで増幅する動作の強誘電体メモリ装置とした。また
前記セルプレートを第１の電位から第２の電位に遷移さ
せた後に前記ワード線を選択状態とし、その後前記セル
プレートを第２の電位から第１の電位に遷移する動作の
強誘電体メモリ装置とした。
め、本発明では、ゲートがワード線、ドレインがビット
線であるメモリセルトランジスタと、第１の電極がセル
プレート、第２の電極が前記メモリセルトランジスタの
ソースである強誘電体キャパシタと、前記ビット線に接
続されたセンスアンプで構成され、前記セルプレートを
パルス駆動した後に前記ビット線の電位を前記センスア
ンプで増幅する動作の強誘電体メモリ装置とした。また
前記セルプレートを第１の電位から第２の電位に遷移さ
せた後に前記ワード線を選択状態とし、その後前記セル
プレートを第２の電位から第１の電位に遷移する動作の
強誘電体メモリ装置とした。
【００１０】
【発明の実施の形態】請求項１に記載の発明は、強誘電
体メモリセルキャパシタからビット線に読み出される電
位は、メモリセルトランジスタのしきい値の影響がな
く、より低電圧動作が可能となるという作用を有する。
特にビット線の容量値が強誘電体メモリセルキャパシタ
の容量値より小さいときに有効である。
体メモリセルキャパシタからビット線に読み出される電
位は、メモリセルトランジスタのしきい値の影響がな
く、より低電圧動作が可能となるという作用を有する。
特にビット線の容量値が強誘電体メモリセルキャパシタ
の容量値より小さいときに有効である。
【００１１】請求項２に記載の発明は、請求項１に記載
の発明において、ワード線を選択状態とした後にセルプ
レートをパルス駆動することで、セルプレートをパルス
駆動したときに強誘電体メモリセルキャパシタから読み
出される電荷をビット線に充分に読み出すことができ、
読み出し電荷の無駄がないという作用を有する。
の発明において、ワード線を選択状態とした後にセルプ
レートをパルス駆動することで、セルプレートをパルス
駆動したときに強誘電体メモリセルキャパシタから読み
出される電荷をビット線に充分に読み出すことができ、
読み出し電荷の無駄がないという作用を有する。
【００１２】請求項３に記載の発明は、請求項１に記載
の発明において、ワード線を電源電圧より高い電圧とし
ないことで、特別な昇圧回路が不要であり、さらにワー
ド線を昇圧しないため強誘電体メモリセルキャパシタに
はメモリセルトランジスタのしきい値だけ低い電圧値し
か印加されない。このため、強誘電体メモリセルキャパ
シタのエンデュランス（寿命）特性が向上するという作
用を有する。
の発明において、ワード線を電源電圧より高い電圧とし
ないことで、特別な昇圧回路が不要であり、さらにワー
ド線を昇圧しないため強誘電体メモリセルキャパシタに
はメモリセルトランジスタのしきい値だけ低い電圧値し
か印加されない。このため、強誘電体メモリセルキャパ
シタのエンデュランス（寿命）特性が向上するという作
用を有する。
【００１３】請求項４に記載の発明は、請求項１に記載
の発明において、セルプレートを第１の電位から第２の
電位に遷移させた後に前記ワード線を選択状態とし、そ
の後前記セルプレートを第２の電位から第１の電位に遷
移することにより、請求項２に比較して高速動作という
作用を有する。
の発明において、セルプレートを第１の電位から第２の
電位に遷移させた後に前記ワード線を選択状態とし、そ
の後前記セルプレートを第２の電位から第１の電位に遷
移することにより、請求項２に比較して高速動作という
作用を有する。
【００１４】以下、本発明の実施の形態について、図面
を参照しながら説明する。 （例１）図１は本発明の第１の実施の形態の強誘電体メ
モリ装置における動作タイミング図、図２が強誘電体キ
ャパシタの動作のヒステリシス特性図、図３が電源電圧
とデータ読み出し時ビット線電圧の関係図である。メモ
リセル構成図は従来と同様の図６である。点Ａ〜Ｆが強
誘電体キャパシタの両電極に正負の電界を印加したとき
のヒステリシス特性、点Ｐ２０１〜Ｐ２０３が強誘電体
キャパシタの読み出し時の状態を示す点である。
を参照しながら説明する。 （例１）図１は本発明の第１の実施の形態の強誘電体メ
モリ装置における動作タイミング図、図２が強誘電体キ
ャパシタの動作のヒステリシス特性図、図３が電源電圧
とデータ読み出し時ビット線電圧の関係図である。メモ
リセル構成図は従来と同様の図６である。点Ａ〜Ｆが強
誘電体キャパシタの両電極に正負の電界を印加したとき
のヒステリシス特性、点Ｐ２０１〜Ｐ２０３が強誘電体
キャパシタの読み出し時の状態を示す点である。
【００１５】動作について、図１および図２を参照しな
がら説明する。まず、ビット線プリチャージ信号ＢＰに
よってビット線ＢＬ０と／ＢＬ０は論理電圧“Ｌ”にプ
リチャージされている。また、強誘電体キャパシタＣ０
０およびＣ０１の初期状態は図２の点Ｂと点Ｅである。
次に、ワード線ＷＬ０を論理電圧“Ｈ”、セルプレート
信号ＣＰを論理電圧“Ｈ”とする。ここでは、ワード線
ＷＬ０の論理電圧“Ｈ”の電位レベルは電源電圧ＶＣＣ
以上で強誘電体キャパシタに印加される電圧は電源電圧
ＶＣＣ以上に昇圧された電圧からメモリセルトランジス
タのしきい値だけ低い電圧である。このとき、強誘電体
キャパシタＣ００およびＣ０１の両電極に電界がかかり
強誘電体キャパシタとビット線容量の容量比で決まる電
位がビット線ＢＬ０と／ＢＬ０に生じるデータが読み出
される。次に、セルプレート信号ＣＰを論理電圧“Ｌ”
とする。このとき、ビット線ＢＬ０と／ＢＬ０に読み出
された電位は低下するが、それらの電位差はメモリセル
トランジスタのしきい値の影響がなくなるため大きくな
る。強誘電体キャパシタＣ００およびＣ０１の状態は図
２の点Ｐ２０３と点Ｅである。この後、センスアンプを
作動させる。これによって、ビット線に読み出された電
位が電源電圧ＶＤＤと接地電圧ＶＳＳまでに増幅される
とともに、再書き込み動作も行われる。強誘電体キャパ
シタＣ００およびＣ０１の状態は図２の点Ａと点Ｅであ
る。点Ａの状態ではワード線が昇圧されているため強誘
電体キャパシタには電源電圧ＶＣＣの電圧が印加されて
いる。この後センスアンプを停止し、ビット線プリチャ
ージ信号ＢＰによってビット線ＢＬ０と／ＢＬ０は論理
電圧“Ｌ”にプリチャージする。強誘電体キャパシタＣ
００およびＣ０１の状態は図２の点Ｂと点Ｅである。
がら説明する。まず、ビット線プリチャージ信号ＢＰに
よってビット線ＢＬ０と／ＢＬ０は論理電圧“Ｌ”にプ
リチャージされている。また、強誘電体キャパシタＣ０
０およびＣ０１の初期状態は図２の点Ｂと点Ｅである。
次に、ワード線ＷＬ０を論理電圧“Ｈ”、セルプレート
信号ＣＰを論理電圧“Ｈ”とする。ここでは、ワード線
ＷＬ０の論理電圧“Ｈ”の電位レベルは電源電圧ＶＣＣ
以上で強誘電体キャパシタに印加される電圧は電源電圧
ＶＣＣ以上に昇圧された電圧からメモリセルトランジス
タのしきい値だけ低い電圧である。このとき、強誘電体
キャパシタＣ００およびＣ０１の両電極に電界がかかり
強誘電体キャパシタとビット線容量の容量比で決まる電
位がビット線ＢＬ０と／ＢＬ０に生じるデータが読み出
される。次に、セルプレート信号ＣＰを論理電圧“Ｌ”
とする。このとき、ビット線ＢＬ０と／ＢＬ０に読み出
された電位は低下するが、それらの電位差はメモリセル
トランジスタのしきい値の影響がなくなるため大きくな
る。強誘電体キャパシタＣ００およびＣ０１の状態は図
２の点Ｐ２０３と点Ｅである。この後、センスアンプを
作動させる。これによって、ビット線に読み出された電
位が電源電圧ＶＤＤと接地電圧ＶＳＳまでに増幅される
とともに、再書き込み動作も行われる。強誘電体キャパ
シタＣ００およびＣ０１の状態は図２の点Ａと点Ｅであ
る。点Ａの状態ではワード線が昇圧されているため強誘
電体キャパシタには電源電圧ＶＣＣの電圧が印加されて
いる。この後センスアンプを停止し、ビット線プリチャ
ージ信号ＢＰによってビット線ＢＬ０と／ＢＬ０は論理
電圧“Ｌ”にプリチャージする。強誘電体キャパシタＣ
００およびＣ０１の状態は図２の点Ｂと点Ｅである。
【００１６】また、上記の読み出し動作としてセルプレ
ート信号ＣＰを論理電圧“Ｈ”とした後にセルプレート
信号ＣＰを論理電圧“Ｌ”としたときのビット線ＢＬ０
と／ＢＬ０にデータが読み出されたときのビット線ＢＬ
０と／ＢＬ０の電位と電源電圧との関係が図３に示され
ている。図３のようにビット線ＢＬ０と／ＢＬ０の電位
差は従来より大きな電圧となる。また、セルプレート信
号ＣＰを論理電圧“Ｌ”とするときセンスアンプは作動
していないためビット線はフローティング状態であり負
荷が小さいため、動作が速いという効果もある。また、
センスアンプの作動と同時に強誘電体キャパシタへのデ
ータ再書き込み動作も行われるという効果もある。実際
の動作下限電圧としては２.０Ｖから１.５Ｖ程度にまで
低電圧化が可能である。
ート信号ＣＰを論理電圧“Ｈ”とした後にセルプレート
信号ＣＰを論理電圧“Ｌ”としたときのビット線ＢＬ０
と／ＢＬ０にデータが読み出されたときのビット線ＢＬ
０と／ＢＬ０の電位と電源電圧との関係が図３に示され
ている。図３のようにビット線ＢＬ０と／ＢＬ０の電位
差は従来より大きな電圧となる。また、セルプレート信
号ＣＰを論理電圧“Ｌ”とするときセンスアンプは作動
していないためビット線はフローティング状態であり負
荷が小さいため、動作が速いという効果もある。また、
センスアンプの作動と同時に強誘電体キャパシタへのデ
ータ再書き込み動作も行われるという効果もある。実際
の動作下限電圧としては２.０Ｖから１.５Ｖ程度にまで
低電圧化が可能である。
【００１７】（例２）図４は本発明の第２の実施の形態
の強誘電体メモリ装置における強誘電体キャパシタの動
作のヒステリシス特性図である。点Ａ〜Ｆが強誘電体キ
ャパシタの両電極に正負の電界を印加したときのヒステ
リシス特性、点Ｐ４０１〜Ｐ４０３が強誘電体キャパシ
タの読み出し時の状態を示す点である。動作タイミング
については第１の例の図１と同様である。この例の特徴
はワード線を昇圧しないことにあり、強誘電体キャパシ
タのＨ側のデータ書き込み時に電源電圧までの高い電圧
を印加せず、強誘電体キャパシタの寿命、特に読み出し
書き込み回数の寿命を伸ばすことにある。
の強誘電体メモリ装置における強誘電体キャパシタの動
作のヒステリシス特性図である。点Ａ〜Ｆが強誘電体キ
ャパシタの両電極に正負の電界を印加したときのヒステ
リシス特性、点Ｐ４０１〜Ｐ４０３が強誘電体キャパシ
タの読み出し時の状態を示す点である。動作タイミング
については第１の例の図１と同様である。この例の特徴
はワード線を昇圧しないことにあり、強誘電体キャパシ
タのＨ側のデータ書き込み時に電源電圧までの高い電圧
を印加せず、強誘電体キャパシタの寿命、特に読み出し
書き込み回数の寿命を伸ばすことにある。
【００１８】動作について説明する。まず、ビット線プ
リチャージ信号ＢＰによってビット線ＢＬ０と／ＢＬ０
は論理電圧“Ｌ”にプリチャージされている。また、強
誘電体キャパシタＣ００およびＣ０１の初期状態は図４
の点Ｂと点Ｅである。次に、ワード線ＷＬ０を論理電圧
“Ｈ”、セルプレート信号ＣＰを論理電圧“Ｈ”とす
る。ここでは、ワード線ＷＬ０の論理電圧“Ｈ”の電位
レベルは電源電圧ＶＣＣで強誘電体キャパシタに印加さ
れる電圧は電源電圧ＶＣＣからメモリセルトランジスタ
のしきい値だけ低い電圧である。このとき、強誘電体キ
ャパシタＣ００およびＣ０１の両電極に電界がかかり強
誘電体キャパシタとビット線容量の容量比で決まる電位
がビット線ＢＬ０と／ＢＬ０に生じるデータが読み出さ
れる。次に、セルプレート信号ＣＰを論理電圧“Ｌ”と
する。このとき、ビット線ＢＬ０と／ＢＬ０に読み出さ
れた電位は低下するが、それらの電位差はメモリセルト
ランジスタのしきい値の影響がなくなるため大きくな
る。強誘電体キャパシタＣ００およびＣ０１の状態は図
４の点Ｐ４０３と点Ｅである。この後、センスアンプを
作動させる。これによって、ビット線に読み出された電
位が電源電圧ＶＤＤと接地電圧ＶＳＳまでに増幅される
とともに、再書き込み動作も行われる。強誘電体キャパ
シタＣ００およびＣ０１の状態は図４の点Ａと点Ｅであ
る。点Ａの状態ではワード線が昇圧されていないため強
誘電体キャパシタには電源電圧ＶＣＣからメモリセルト
ランジスタのしきい値だけ低い電圧しか印加されない。
この後センスアンプを停止し、ビット線プリチャージ信
号ＢＰによってビット線ＢＬ０と／ＢＬ０は論理電圧
“Ｌ”にプリチャージする。強誘電体キャパシタＣ００
およびＣ０１の状態は図４の点Ｂと点Ｅである。
リチャージ信号ＢＰによってビット線ＢＬ０と／ＢＬ０
は論理電圧“Ｌ”にプリチャージされている。また、強
誘電体キャパシタＣ００およびＣ０１の初期状態は図４
の点Ｂと点Ｅである。次に、ワード線ＷＬ０を論理電圧
“Ｈ”、セルプレート信号ＣＰを論理電圧“Ｈ”とす
る。ここでは、ワード線ＷＬ０の論理電圧“Ｈ”の電位
レベルは電源電圧ＶＣＣで強誘電体キャパシタに印加さ
れる電圧は電源電圧ＶＣＣからメモリセルトランジスタ
のしきい値だけ低い電圧である。このとき、強誘電体キ
ャパシタＣ００およびＣ０１の両電極に電界がかかり強
誘電体キャパシタとビット線容量の容量比で決まる電位
がビット線ＢＬ０と／ＢＬ０に生じるデータが読み出さ
れる。次に、セルプレート信号ＣＰを論理電圧“Ｌ”と
する。このとき、ビット線ＢＬ０と／ＢＬ０に読み出さ
れた電位は低下するが、それらの電位差はメモリセルト
ランジスタのしきい値の影響がなくなるため大きくな
る。強誘電体キャパシタＣ００およびＣ０１の状態は図
４の点Ｐ４０３と点Ｅである。この後、センスアンプを
作動させる。これによって、ビット線に読み出された電
位が電源電圧ＶＤＤと接地電圧ＶＳＳまでに増幅される
とともに、再書き込み動作も行われる。強誘電体キャパ
シタＣ００およびＣ０１の状態は図４の点Ａと点Ｅであ
る。点Ａの状態ではワード線が昇圧されていないため強
誘電体キャパシタには電源電圧ＶＣＣからメモリセルト
ランジスタのしきい値だけ低い電圧しか印加されない。
この後センスアンプを停止し、ビット線プリチャージ信
号ＢＰによってビット線ＢＬ０と／ＢＬ０は論理電圧
“Ｌ”にプリチャージする。強誘電体キャパシタＣ００
およびＣ０１の状態は図４の点Ｂと点Ｅである。
【００１９】上記動作の強誘電体メモリ装置により強誘
電体キャパシタの寿命、特に読み出し書き込み回数の寿
命が伸び、さらに、強誘電体キャパシタに印加される電
圧が電源電圧ＶＣＣよりしきい値分だけ低いため駆動の
ための消費電力も少ないという効果がある。
電体キャパシタの寿命、特に読み出し書き込み回数の寿
命が伸び、さらに、強誘電体キャパシタに印加される電
圧が電源電圧ＶＣＣよりしきい値分だけ低いため駆動の
ための消費電力も少ないという効果がある。
【００２０】（例３）図５は本発明の第３の実施の形態
の強誘電体メモリ装置における動作タイミング図であ
る。強誘電体キャパシタの動作のヒステリシス特性図は
第２の例と同様の図４で説明する。
の強誘電体メモリ装置における動作タイミング図であ
る。強誘電体キャパシタの動作のヒステリシス特性図は
第２の例と同様の図４で説明する。
【００２１】この例の特徴は、ワード線を選択する前に
セルプレート信号を駆動しワード線を選択したときにす
ぐ強誘電体キャパシタから電荷を読み出すようにしたこ
とにあり、高速動作を実現するものである。センスアン
プの作動は第１および２の例と同様でセルプレート信号
を再駆動し強誘電体キャパシタに電界をかからない方向
にもどした後に行っている。
セルプレート信号を駆動しワード線を選択したときにす
ぐ強誘電体キャパシタから電荷を読み出すようにしたこ
とにあり、高速動作を実現するものである。センスアン
プの作動は第１および２の例と同様でセルプレート信号
を再駆動し強誘電体キャパシタに電界をかからない方向
にもどした後に行っている。
【００２２】動作について説明する。まず、ビット線プ
リチャージ信号ＢＰによってビット線ＢＬ０と／ＢＬ０
は論理電圧“Ｌ”にプリチャージされている。また、強
誘電体キャパシタＣ００およびＣ０１の初期状態は図４
の点Ｂと点Ｅである。次に、セルプレート信号ＣＰを論
理電圧“Ｈ”とする。このとき、強誘電体キャパシタの
状態は特に変わらない。次に、ワード線ＷＬ０を論理電
圧“Ｈ”とする。ここでは、ワード線ＷＬ０の論理電圧
“Ｈ”の電位レベルは電源電圧ＶＣＣとするが、昇圧す
ることも可能である。このとき、セルプレート信号ＣＰ
は既に論理電圧“Ｈ”であるため、強誘電体キャパシタ
Ｃ００およびＣ０１の両電極に電界がかかり強誘電体キ
ャパシタとビット線容量の容量比で決まる電位がビット
線ＢＬ０と／ＢＬ０に生じるデータが読み出される。次
に、セルプレート信号ＣＰを論理電圧“Ｌ”とする。こ
のとき、ビット線ＢＬ０と／ＢＬ０に読み出された電位
は低下するが、それらの電位差はメモリセルトランジス
タのしきい値の影響がなくなるため大きくなる。強誘電
体キャパシタＣ００およびＣ０１の状態は図４の点Ｐ４
０３と点Ｅである。この後、センスアンプを作動させ
る。これによって、ビット線に読み出された電位が電源
電圧ＶＤＤと接地電圧ＶＳＳまでに増幅されるととも
に、再書き込み動作も行われる。強誘電体キャパシタＣ
００およびＣ０１の状態は図４の点Ａと点Ｅである。点
Ａの状態ではワード線が昇圧されていないため強誘電体
キャパシタには電源電圧ＶＣＣからメモリセルトランジ
スタのしきい値だけ低い電圧しか印加されない。この後
センスアンプを停止し、ビット線プリチャージ信号ＢＰ
によってビット線ＢＬ０と／ＢＬ０は論理電圧“Ｌ”に
プリチャージする。強誘電体キャパシタＣ００およびＣ
０１の状態は図４の点Ｂと点Ｅである。
リチャージ信号ＢＰによってビット線ＢＬ０と／ＢＬ０
は論理電圧“Ｌ”にプリチャージされている。また、強
誘電体キャパシタＣ００およびＣ０１の初期状態は図４
の点Ｂと点Ｅである。次に、セルプレート信号ＣＰを論
理電圧“Ｈ”とする。このとき、強誘電体キャパシタの
状態は特に変わらない。次に、ワード線ＷＬ０を論理電
圧“Ｈ”とする。ここでは、ワード線ＷＬ０の論理電圧
“Ｈ”の電位レベルは電源電圧ＶＣＣとするが、昇圧す
ることも可能である。このとき、セルプレート信号ＣＰ
は既に論理電圧“Ｈ”であるため、強誘電体キャパシタ
Ｃ００およびＣ０１の両電極に電界がかかり強誘電体キ
ャパシタとビット線容量の容量比で決まる電位がビット
線ＢＬ０と／ＢＬ０に生じるデータが読み出される。次
に、セルプレート信号ＣＰを論理電圧“Ｌ”とする。こ
のとき、ビット線ＢＬ０と／ＢＬ０に読み出された電位
は低下するが、それらの電位差はメモリセルトランジス
タのしきい値の影響がなくなるため大きくなる。強誘電
体キャパシタＣ００およびＣ０１の状態は図４の点Ｐ４
０３と点Ｅである。この後、センスアンプを作動させ
る。これによって、ビット線に読み出された電位が電源
電圧ＶＤＤと接地電圧ＶＳＳまでに増幅されるととも
に、再書き込み動作も行われる。強誘電体キャパシタＣ
００およびＣ０１の状態は図４の点Ａと点Ｅである。点
Ａの状態ではワード線が昇圧されていないため強誘電体
キャパシタには電源電圧ＶＣＣからメモリセルトランジ
スタのしきい値だけ低い電圧しか印加されない。この後
センスアンプを停止し、ビット線プリチャージ信号ＢＰ
によってビット線ＢＬ０と／ＢＬ０は論理電圧“Ｌ”に
プリチャージする。強誘電体キャパシタＣ００およびＣ
０１の状態は図４の点Ｂと点Ｅである。
【００２３】上記動作の強誘電体メモリ装置により、ワ
ード線の選択と同時に強誘電体キャパシタから電荷を読
み出されるため高速動作を実現できる。さらに第２の例
と組み合わせた実施によって両方の効果を得ることもで
きる。
ード線の選択と同時に強誘電体キャパシタから電荷を読
み出されるため高速動作を実現できる。さらに第２の例
と組み合わせた実施によって両方の効果を得ることもで
きる。
【００２４】以上、２Ｔ２Ｃ型構成の強誘電体メモリ装
置について説明したが、この構成に限ったものではなく
１Ｔ１Ｃ構成の強誘電体メモリ装置についても同様の動
作方法により実施でき同様の効果が得られる。
置について説明したが、この構成に限ったものではなく
１Ｔ１Ｃ構成の強誘電体メモリ装置についても同様の動
作方法により実施でき同様の効果が得られる。
【００２５】
【発明の効果】本発明によれば、強誘電体メモリセルキ
ャパシタからビット線に読み出される電位は、メモリセ
ルトランジスタのしきい値の影響がなく低電圧動作が可
能で、また、セルプレート信号遷移時の負荷も小さく高
速動作の強誘電体メモリ装置とすることができるという
効果がある。
ャパシタからビット線に読み出される電位は、メモリセ
ルトランジスタのしきい値の影響がなく低電圧動作が可
能で、また、セルプレート信号遷移時の負荷も小さく高
速動作の強誘電体メモリ装置とすることができるという
効果がある。
【図１】本発明の第１の実施の形態の強誘電体キャパシ
タの動作タイミング図
タの動作タイミング図
【図２】本発明の第１の実施の形態の動作のヒステリシ
ス特性図
ス特性図
【図３】本発明の第１の実施の形態における電源電圧と
データ読み出し時ビット線電圧の関係図
データ読み出し時ビット線電圧の関係図
【図４】本発明の第２の実施の形態の強誘電体キャパシ
タの動作のヒステリシス特性図
タの動作のヒステリシス特性図
【図５】本発明の第３の実施の形態の動作タイミング図
【図６】メモリセルの構成の一例を示す図
【図７】センスアンプ回路の構成の一例を示す図
【図８】従来例の動作タイミング図
【図９】従来例の強誘電体キャパシタの動作のヒステリ
シス特性図
シス特性図
【図１０】従来例の電源電圧とデータ読み出し時ビット
線電圧の関係図
線電圧の関係図
Ｐ２０１〜Ｐ２０３、Ｐ４０１〜Ｐ４０３、Ｐ９０１〜
Ｐ９０３ 強誘電体キャパシタの読み出し時の状態を示
す点 Ｃ００〜Ｃ３７ 強誘電体キャパシタ ＣＰＤ セルプレートドライバ ＳＡ０〜ＳＡ３ センスアンプ ＣＰ セルプレート信号 ＷＬ０〜ＷＬ３ ワード線 ＢＬ０〜ＢＬ３、／ＢＬ０〜／ＢＬ３ ビット線 ＢＰ ビット線プリチャージ信号 ／ＳＡＰ、ＳＡＮ センスアンプ制御信号 ＶＳＳ 接地電圧 ＶＣＣ 電源電圧
Ｐ９０３ 強誘電体キャパシタの読み出し時の状態を示
す点 Ｃ００〜Ｃ３７ 強誘電体キャパシタ ＣＰＤ セルプレートドライバ ＳＡ０〜ＳＡ３ センスアンプ ＣＰ セルプレート信号 ＷＬ０〜ＷＬ３ ワード線 ＢＬ０〜ＢＬ３、／ＢＬ０〜／ＢＬ３ ビット線 ＢＰ ビット線プリチャージ信号 ／ＳＡＰ、ＳＡＮ センスアンプ制御信号 ＶＳＳ 接地電圧 ＶＣＣ 電源電圧
Claims (4)
- 【請求項１】 ゲートがワード線、ドレインがビット線
であるメモリセルトランジスタと、第１の電極がセルプ
レート、第２の電極が前記メモリセルトランジスタのソ
ースである強誘電体キャパシタと、前記ビット線に接続
されたセンスアンプで構成され、前記セルプレートをパ
ルス駆動した後に前記ビット線の電位を前記センスアン
プで増幅することを特徴とする強誘電体メモリ装置。 - 【請求項２】 前記ワード線を選択状態とした後に前記
セルプレートをパルス駆動することを特徴とする請求項
１記載の強誘電体メモリ装置。 - 【請求項３】 前記ワード線を電源電圧より高い電圧と
しない動作を特徴とする請求項１記載の強誘電体メモリ
装置。 - 【請求項４】 前記セルプレートを第１の電位から第２
の電位に遷移させた後に前記ワード線を選択状態とし、
その後前記セルプレートを第２の電位から第１の電位に
遷移する動作を特徴とする請求項１記載の強誘電体メモ
リ装置。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8060528A JPH1040687A (ja) | 1996-03-18 | 1996-03-18 | 強誘電体メモリ装置 |
| TW086103312A TW322578B (ja) | 1996-03-18 | 1997-03-17 | |
| PCT/JP1997/000882 WO1997035314A1 (fr) | 1996-03-18 | 1997-03-18 | Procede de lecture de donnees pour memoire ferroelectrique et memoire ferroelectrique |
| US08/952,395 US6028782A (en) | 1996-03-18 | 1997-03-18 | Data reading method of ferroelectric memory device, and ferroelectric memory device |
| JP53335697A JP3621705B2 (ja) | 1996-03-18 | 1997-03-18 | 強誘電体メモリ装置、及び強誘電体メモリ装置のデータの読み出し方法 |
| KR1019970708247A KR100445879B1 (ko) | 1996-03-18 | 1997-03-18 | 강유전체메모리장치의데이터판독방법및강유전체메모리장치 |
| DE69717052T DE69717052T2 (de) | 1996-03-18 | 1997-03-18 | Verfahren zum lesen von daten für einen ferroelektrischen speicher und ferroelektrischer speicher |
| CN97190219A CN1183165A (zh) | 1996-03-18 | 1997-03-18 | 强电介质存储器件的数据读出方法及强电介质存储器件 |
| EP97907370A EP0844618B1 (en) | 1996-03-18 | 1997-03-18 | Data reading method for ferroelectric memory, and ferroelectric memory |
| JP2004156564A JP2004288367A (ja) | 1996-03-18 | 2004-05-26 | 強誘電体メモリ装置、及び強誘電体メモリ装置のデータの読み出しおよび再書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8060528A JPH1040687A (ja) | 1996-03-18 | 1996-03-18 | 強誘電体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1040687A true JPH1040687A (ja) | 1998-02-13 |
Family
ID=13144909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8060528A Pending JPH1040687A (ja) | 1996-03-18 | 1996-03-18 | 強誘電体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1040687A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020509523A (ja) * | 2017-02-07 | 2020-03-26 | マイクロン テクノロジー，インク． | アレイのメモリセルのプリライト |
| JP2021522641A (ja) * | 2018-05-04 | 2021-08-30 | マイクロン テクノロジー，インク． | メモリセルのアレイに対するアクセス線管理 |
| US11315617B2 (en) | 2018-05-04 | 2022-04-26 | Micron Technology, Inc. | Access line management for an array of memory cells |
-
1996
- 1996-03-18 JP JP8060528A patent/JPH1040687A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020509523A (ja) * | 2017-02-07 | 2020-03-26 | マイクロン テクノロジー，インク． | アレイのメモリセルのプリライト |
| US11127450B2 (en) | 2017-02-07 | 2021-09-21 | Micron Technology, Inc. | Pre-writing memory cells of an array |
| JP2021522641A (ja) * | 2018-05-04 | 2021-08-30 | マイクロン テクノロジー，インク． | メモリセルのアレイに対するアクセス線管理 |
| US11315617B2 (en) | 2018-05-04 | 2022-04-26 | Micron Technology, Inc. | Access line management for an array of memory cells |
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