KR100445879B1 - 강유전체메모리장치의데이터판독방법및강유전체메모리장치 - Google Patents

강유전체메모리장치의데이터판독방법및강유전체메모리장치 Download PDF

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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

저전압 동작이 종래에 비해 더 한층 확실히 행해지는 강유전체 메모리 장치의 판독 방법 및 강유전체 메모리 장치를 제공하는 것을 목적으로 한다. 이 목적을 달성하기 위해, 예를 들면 도 1에 도시된 바와 같이, 셀 플레이트 전극에 펄스형상의 셀 플레이트 신호(CP)를 전압을 인가한 후에 비트선 BL0과 /BL0의 전위를 각각 센스 앰프에 의해 논리 전압 "H" 와 "L" 로 하는 동작을 한다. 즉, 셀 플레이트 전극에 대하여 강유전체 커패시터에 일단 전계를 걸고, 그 후 전계를 걸지 않도록 신호의 인가를 제어한 후에, 비트선의 전위를 센스 앰프로 증폭한다.

Description

강유전체 메모리 장치의 데이터 판독 방법 및 강유전체 메모리 장치
최근, 메모리 셀의 커패시터에 강유전체 재료를 이용함으로써 기억 데이터의 비휘발성을 실현한 강유전체 메모리 장치가 고안되어 있다. 강유전체 커패시터는 히스테리시스 특성을 갖고, 전계가 0일 때에도 이력에 따른 다른 극성의 잔류 분극이 남는다. 기억 데이터를 강유전체 커패시터의 잔류 분극으로 나타냄으로써 비휘발성 메모리 장치를 실현하는 것이다.
미국 특허 4,873,664호 명세서에는 두가지 타입의 강유전체 메모리 장치가 개시되어 있다. 제 1 타입은 메모리 셀이 1비트당 1트랜지스터 및 1커패시터(1T1C)로 구성한 것이며, 예를 들면 256개의 본체 메모리 셀(노멀 셀)마다 1개의 레퍼런스 메모리 셀이 설치된다. 제 2 타입은 레퍼런스 메모리 셀을 설치하지 않고 메모리 셀이 1비트당 2트랜지스터 및 2 커패시터(2T2C)로 구성한 것이며, 1쌍의 상보 데이터가 1쌍의 강유전체 커패시터에 기억된다.
커패시터를 구성하는 강유전체 재료로서는, KNO3, PbLa2O3-ZrO2-TiO2및PbTiO3-PbZrO3등이 알려져 있다. PCT 국제공개 제 WO93/12542 공보에 의하면, 강유전체 메모리 장치에 적합한 PbTiO3-PbZrO3에 비해 매우 피로가 작은 강유전체 재료도 알려져 있다.
예를 들면 2T2C 구성의 강유전체 메모리 장치의 구성과 그 종래의 동작 형태에 대하여 간단히 설명하기로 한다. 도 31은 메모리 셀 구성도, 도 32는 센스 앰프 회로도, 도 33은 동작 타이밍도, 도 34는 강유전체 커패시터 동작의 히스테리시스 특성도, 도 35는 전원 전압과 데이터 판독시 비트선 전압의 관계도이다.
또한, 도 31에서 C00∼C37은 강유전체 커패시터, CPD는 셀 플레이트 드라이버, SA0∼SA3는 센스 앰프, CP는 셀 플레이트 신호, WL0∼WL3는 워드선, BL0∼BL3, /BL0∼/BL3는 비트선이다. 또한, 도 32에서 BP는 비트선 프리차지 신호, /SAP, SAN은 센스 앰프 제어신호, VSS는 접지 전압, VDD는 전원 전압이다.
또한, 도 34에서 점 A∼F는 강유전체 커패시터의 양전극에 정부(+,-)의 전계를 전압을 가하였을 때의 히스테리시스 특성을 도시하는 점이며, 점 P901∼P903이 강유전체 커패시터의 판독시의 상태를 도시하는 점이다.
메모리 셀 구성은, 예를 들면 센스 앰프 SA0에 비트선 BL0과 /BL0가 접속되고, 비트선 BL0,/BL0에는 워드선 WL0을 게이트로 하는 N 채널형 MOS 트랜지스터를 통해 각각 강유전체 커패시터 C00, C01가 접속되어 있다. 또 강유전체 커패시터 C00, C01은 셀 플레이트 드라이버 CPD에서 구동되는 셀 플레이트 신호 CP에 접속되어 있다. 또한, 센스 앰프 SA0은 센스 앰프 제어신호/SAP, SAN으로 제어되고, 비트선 프리차지 신호 BP에 의해서 비트선 BL0와 /BL0의 프리차지가 제어되는 회로구성이다.
다음에, 동작에 대해서는 도 33 및 도 34를 참조하면서 설명하기로 한다.
우선, 비트선 프리차지 신호 BP에 의해 비트선 BL0과 /BL0는 논리 전압 "L로 프리차지되어 있다. 그 후, 비트선 프리차지 신호 BP를 논리 전압 "L" 로 하고, 비트선 BL0과 /BL0는 플로팅 상태가 된다.
또한, 강유전체 커패시터 C00 및 C01의 초기 상태는, 각각 도 34의 점 B와 점 E이다. 다음에, 워드선 WL0을 논리 전압 "H" , 셀 플레이트 신호 CP를 논리 전압 "H" 로 한다. 여기서는, 워드선 WL0의 논리 전압 "H" 의 전위 레벨은 전원 전압 VDD 이상으로 승압한 전압이다. 이 때, 강유전체 커패시터 C00 및 C01의 양전극에 전계가 걸리고 강유전체 커패시터와 기생 용량 등을 포함하는 비트선 용량의 용량비로 결정되는 전위가 비트선 BL0과 /BL0에 생긴다. 그들 쌍방의 전압은 판독된 데이터로 된다. 강유전체 커패시터 C00 및 C01의 상태는 각각 도 34의 점 P901과 점 P902이다.
이 후, 센스 앰프 제어신호 /SAP를 논리 전압 "L", SAN을 논리 전압 "H" 로 하여, 센스 앰프 SA0를 작동시킨다. 이에 의해, 비트선으로부터 판독된 전위가 전원 전압 VDD와 접지전압 VSS로 증폭된다. 즉, 센스 앰프 SA0의 동작에 의해, 비트선 BL0,/BL0로부터 판독된 전위 중, 보다 높은 전위를 나타낸 비트선 BL0에 전원 전압 VDD가 인가된다. 이에 따라, 비트선 BL0의 전위가 논리 전압 "H" 로 변한다. 이와 동시에, 보다 낮은 전위를 나타낸 비트선 /BL0에 접지 전압 VSS가 인가되어,비트선 BL0의 전위가 논리 전압 "L" 로 변한다. 이렇게 하여, 쌍방의 비트선의 전위를, 그 전위의 차이에 따라 논리 전압 "H" 와 "L" 로 전환할 수 있다.
요컨대, 양방의 비트선의 전위차가 센스 앰프 SA0에 의해 전원 전압 VDD와 접지 전압 VSS의 전위차까지 증폭되는 것이다. 이러한 동작을 본 명세서에서는 단순히 비트선으로부터 판독된 전위를 전원 전압 VDD와 접지 전압 VSS로 증폭한다고 한다.
이 때, 강유전체 커패시터 C00 및 C01의 상태는 각각 도 34의 점 P903과 점 D이다.
다음에, 재기입 동작으로서 셀 플레이트 신호 CP를 논리 전압 "L" 로 한다. 이 재기입 동작은 강유전체 커패시터의 분극 레벨의 감소를 방지하여 다음 판독 동작이 자연스럽게 행해지도록 하기 위한 동작이다. 강유전체 커패시터 C00 및 C01의 상태는 각각 도 34의 점 A와 점 E이다.
이 후, 센스 앰프를 정지하여 비트선 프리차지 신호 BP에 의해 비트선 BL0와 /BL0는 논리 전압 "L" 로 프리차지한다. 강유전체 커패시터 C00 및 C01의 상태는 도 34의 점 B와 점 E이다.
또한, 상기의 판독 동작으로서 셀 플레이트 신호 CP를 논리 전압 "H" 로 하여 비트선 BL0와 /BL0에 데이터가 판독되었을 때의 비트선 BL0와 /BL0의 전위와 전원 전압의 관계가 도 35에 표시되어 있다. 도 35에 도시한 점선은 워드선 WL0의 논리 전압 "H" 의 전위 레벨이 전원 전압 VDD보다 충분히 높고, 메모리 셀 트랜지스터의 임계값의 영향이 없다고 하였을 때의 비트선 BL0의 전위를 나타내는 선이다.그러나, 실제로는 점선으로 표시된 전위보다도 낮은 실선으로 표시된 전위로 된다.
그러나, 종래의 2T2C 구성의 강유전체 메모리 장치에서는 상기한 바와 같이 메모리 셀 트랜지스터의 임계값의 영향에 의해 비트선에 판독되는 전위가 낮아지는 일이 있고, 이 경우에는 비트선쌍 사이의 전위차, 즉 비트선 BL0과 /BL0의 전위차가 작아진다. 특히 저전압에서는 그 영향이 커져 저전압 동작이 곤란하게 된다는 문제점이 있었다.
그 때문에, 이 문제점을 해결하기 위해 워드선을 승압하면, 회로적으로 복잡하게 되는 동시에, 고전원 전압으로 워드선을 승압함으로써 메모리 셀 트랜지스터의 내압 등의 점에서 과제가 생긴다.
또한, 판독 동작에서의 비트선의 논리 전압 "L" 측의 동작에서는 강유전체 커패시터에 대하여, 전원 전압과 같은 값의 전압이, 더구나 한방향으로 인가되므로 강유전체 커패시터의 판독 회수의 수명에서 불리하게 되는 일이 있다는 과제가 있었다. 또, 이들의 과제는 2T2C 구성의 강유전체 메모리 장치에 한정된 것은 아니고, 1T1C 구성의 강유전체 메모리 장치에 대해서도 말할 수 있다.
본 발명은 강유전체 메모리 장치의 판독 방법 및 강유전체 메모리 장치에 관한 것이다.
도 1은 본 발명의 제 1 실시예의 강유전체 커패시터의 동작 타이밍도이다.
도 2는 본 발명의 제 1 실시예의 강유전체 커패시터의 동작의 히스테리시스 특성도이다.
도 3은 본 실시예의 다른 예의 강유전체 커패시터의 동작 타이밍도이다.
도 4는 본 실시예의 다른 예의 강유전체 커패시터의 동작의 히스테리시스 특성도이다.
도 5는 본 발명의 제 1 실시예에서의 전원 전압과 데이터 판독시 비트선 전압의 관계도이다.
도 6은 본 발명의 제 2 실시예의 강유전체 커패시터의 동작의 히스테리시스 특성도이다.
도 7은 본 발명의 제 3 실시예의 동작 타이밍도이다.
도 8은 본 발명의 제 4 실시예에서의 동작 타이밍도이다.
도 9는 본 발명의 제 4 실시예에서의 강유전체 커패시터 동작의 히스테리시스 특성도이다.
도 10은 본 발명의 제 4 실시예에서의 전원 전압과 데이터 판독시 비트선 전압의 관계도이다.
도 11은 본 발명에서의 플레이트 천이 동작 방식과 제 4 실시예에서의 플레이트 펄스 구동 동작 방식의 선택 전환점의 전원 전압 의존성을 도시한 도면이다.
도 12는 본 발명의 제 5 실시예에서의 강유전체 커패시터 동작의 히스테리시스 특성도이다.
도 13은 본 발명의 제 5 실시예에서의 전원 전압과 데이터 판독시 비트선 전압의 관계도이다.
도 14는 1T1C형의 메모리 셀 구성도이다.
도 15는 본 발명의 제 6 실시예에서의 동작 타이밍도이다.
도 16은 본 발명의 제 7 실시예에서의 동작 타이밍도이다.
도 17은 본 발명의 제 8 실시예에서의 동작 타이밍도이다.
도 18은 본 발명의 제 8 실시예에서의 강유전체 커패시터 동작의 히스테리시스 특성도이다.
도 19는 본 발명의 제 9 실시예에서의 동작 타이밍도이다.
도 20은 본 발명의 제 8, 제 9 실시예의 동작에서의 플레이트 구동회수와 비트선 판독 전압의 관계도이다.
도 21은 본 발명의 제 10 실시예에서의 동작 타이밍도이다.
도 22는 본 발명의 제 10 실시예에서의 강유전체 커패시터 동작의 히스테리시스 특성도이다.
도 23은 본 발명의 제 11 실시예에서의 동작 타이밍도이다.
도 24는 본 발명의 제 11 실시예에서의 강유전체 커패시터 동작의 히스테리시스 특성도이다.
도 25는 본 발명의 제 12 실시예에서의 동작 타이밍도이다.
도 26은 본 발명의 제 12 실시예에서의 강유전체 커패시터 동작의 히스테리시스 특성도이다.
도 27은 2T2C형 메모리 셀 구성도이다.
도 28은 종래예의 동작 타이밍도이다.
도 29는 종래예의 강유전체 커패시터 동작의 히스테리시스 특성도이다.
도 30은 종래예의 비트선 용량과 비트선 전압의 관계도이다.
도 31은 메모리 셀 구성의 예를 도시한 도면이다.
도 32는 센스 앰프 회로의 구성의 예를 도시한 도면이다.
도 33은 종래예의 동작 타이밍도이다.
도 34는 종래예의 강유전체 커패시터 동작의 히스테리시스 특성도이다.
도 35는 종래예의 전원 전압과 데이터 판독시 비트선 전압의 관계도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 메모리 셀 2 : 비트선 프리차지 회로
3 : 센스 앰프 4 : 레퍼런스 전압 발생회로
P201∼P203, P401∼P403, P901∼P903 : 강유전체 커패시터의 판독시의 상태를 도시한 점
C0∼C9, C00∼C09, C10∼C37 : 강유전체 커패시터
CPD : 셀 플레이트 드라이버 SA0∼SA3 : 센스 앰프
CP : 셀 플레이트 신호 WL, WL0∼WL3 : 워드선
BL, /BL, BL0∼BL3, /BL0∼/BL3 : 비트선
BP : 비트선 프리차지 신호
/SAP, SAN, SAE : 센스 앰프 제어신호
VSS : 접지 전압 VDD : 전원 전압
RCP : 레퍼런스 셀 플레이트 신호 RWL : 레퍼런스 워드선
EQ0, EQ1 : 비트선 이퀄라이즈 신호
INV : 부정회로 Qn0∼Qn27 : N채널형 MOS 트랜지스터
Qp21∼Qp23 : P채널형 MOS 트랜지스터
t11∼t218 : 시각
L1H∼L3H, L1L∼L3L : 비트선 용량을 도시한 직선
H11∼H215, L11∼L215 : 각 동작상태에서의 강유전체 커패시터의 상태를 도시한 점
VH1∼VH21 : "H" 의 판독 전압
VL1∼VL21 : "L" 의 판독 전압
△V1∼△V21 : 판독 전위차
본 발명은 이러한 종래의 과제를 고려하여 저전압 동작이 종래에 비해 더욱 확실히 할 수 있는 강유전체 메모리 장치의 판독 방법 및 강유전체 메모리 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 청구항 1 기재의 본 발명은, 워드선에 접속된 게이트와 비트선에 접속된 드레인을 갖는 메모리 셀 트랜지스터와, 셀 플레이트에 접속된 제 1 전극과 상기 메모리 셀 트랜지스터의 소스에 접속된 제 2 전극을 가지며, 데이터를 기억하는 강유전체 커패시터와, 상기 비트선에 접속된 센스 앰프를 구비하는 강유전체 메모리 장치에 기억된 데이터의 판독 방법에 있어서, 상기 셀 플레이트를 제 1 전위로부터 제 2 전위로 천이시키고, 또한 상기 제 2 전위로부터 상기 제 1 전위로 천이시키는 일련의 동작을 적어도 1회 행한 후, 상기 센스 앰프에 의해 상기 비트선의 전위를 상기 센스 앰프의 동작 전압값으로 전환하고, 상기 동작 전압값을 판독하는 강유전체 메모리 장치의 데이터 판독 방법이다.
청구항 2 기재의 본 발명은, 상기 동작 전압값으로 전환하는 동작을 상기 셀 플레이트의 상기 일련의 동작 후에 행할 것인지, 상기 셀 플레이트를 상기 제 1 전위로부터 상기 제 2 전위로 천이시킨 후에 할 것인지를 상기 비트선의 비트선 용량의 값 및/또는 상기 강유전체 메모리 장치의 동작 전원 전압으로서의 상기 제 1 전위에 기초하여 선택하는 강유전체 메모리 장치의 데이터 판독 방법이다.
청구항 3 기재의 본 발명은 강유전체 메모리 장치에 있어서, 워드선에 접속된 게이트와 비트선에 접속된 드레인을 갖는 메모리 셀 트랜지스터와, 제 1 전위로 천이하는 셀 플레이트와, 상기 셀 플레이트에 접속된 제 1 전극과 상기 메모리 셀 트랜지스터의 소스에 접속된 제 2 전극을 가지며, 데이터를 기억하는 강유전체 커패시터와, 상기 비트선에 접속된 센스 앰프를 구비하며, 상기 강유전체 메모리 장치는 상기 셀 플레이트를 상기 제 1 전위로부터 제 2 전위로 천이시키고, 또 상기 제 2 전위로부터 상기 제 1 전위로 천이시키며, 상기 센스 앰프에 대하여 상기 비트선의 전위를 상기 센스 앰프의 동작 전압값으로 전환하도록 하는 강유전체 메모리 장치이다.
청구항 8 기재의 본 발명은 강유전체 메모리 장치에 있어서, 워드선에 접속된 게이트와 비트선에 접속된 드레인을 갖는 메모리 셀 트랜지스터와, 셀 플레이트에 접속된 제 1 전극과 상기 메모리 셀 트랜지스터의 소스에 접속된 제 2 전극을 갖는 강유전체 커패시터와, 상기 비트선에 접속된 센스 앰프를 구비하며, 상기 강유전체 메모리 장치는 상기 셀 플레이트를 천이 및 구동시키는 제 1 구동모드 또는 상기 셀 플레이트를 펄스에 의해 구동시키는 제 2 구동모드중 어느 하나의 구동모드로 전환시키기 위한 전원 전압을 검지함으로써 획득된 검지 전압에 기초하여, 상기 검지 전압이 특정 기준을 만족하는지의 여부에 따라, 상기 셀 플레이트의 구동을 제어하는 강유전체 메모리 장치이다.
상기 구성에 의해, 본 발명은 예를 들면 셀 플레이트 신호를 펄스 구동하고, 강유전체 메모리 셀 커패시터에 전계를 한방향으로 인가한 후, 다시 무인가 또는 역방향으로 인가한 후에, 센스 앰프를 구동하는 판독 방식에 의해, 혹은 셀 플레이트 신호를 복수회 천이시킨 후에 센스 앰프를 구동하는 판독 방식에 의해, 판독하여 비트선 전압차를 크게한다. 또한, 전원 전압검지신호에 의해, 상기 구동방식을 선택적으로 사용함으로써 광전원 전압 범위에서 판독 비트선 전압차를 크게 한다. 또한, 셀 플레이트 신호를 복수회 천이시키는 판독 방식에 있어서, 그 천이 회수를 소비전류를 고려하여 최적화할 수 있고, 또한, 셀 플레이트 신호의 천이시의 전압을 최적화할 수도 있다.
이하, 본 발명의 실시예에 대하여 도면을 참조하면서 설명하기로 한다.
( 제 1 실시예 )
여기에서는, 본 발명의 강유전체 메모리 장치의 실시예에 대하여 도면을 이용하여 설명하기로 한다.
즉, 도 1은 본 발명의 제 1 실시예의 강유전체 메모리 장치에서의 동작 타이밍도, 도 2는 강유전체 커패시터의 동작의 히스테리시스 특성도, 도 5는 전원 전압과 데이터 판독시 비트선 전압의 관계도이다.
메모리 셀의 구성은 종래와 같은 구성이고, 도 31에 도시하는 바와 같다. 또, 센스 앰프의 회로도도 종래와 마찬가지고, 도 32에 도시하는 바와 같다. 따라서, 본 실시예의 강유전체 메모리 장치의 회로 구성의 설명은 생략하기로 한다. 단, 센스 앰프나 셀 플레이트 신호(CP)를 제어하는 제어회로(도시생략)는 종래와 다른 것이다. 이 점에 있어서는, 이하에 나타내는 동작 설명에서 언급하기로 한다.
한편, 도 2에서 점 A∼F는 강유전체 커패시터의 양전극에 정부의 전계를 전압을 가하였을 때의 히스테리시스 특성을 도시하며, 점 P201∼P203은 강유전체 커패시터의 판독시의 상태를 도시하는 점이다.
또, 본 발명의 전위 변경 수단은 도 31에 도시된 센스 앰프(SA0∼SA3)에 대응한다.
이하, 본 실시예의 동작에 대하여 도 1 및 도 2를 참조하여 설명하고, 본 발명의 강유전체 메모리 장치의 데이터 판독 방법의 실시예에 대해서도 동시에 설명하기로 한다.
우선, 비트선 프리차지 신호(BP)(도시생략)가 H일 때, 비트선 BL0과 /BL0은 논리 전압 "L" 로 프리차지되어 있다.
다음에, 비트선 프리차지 신호(BP)를 L로 하면, 비트선 BL0과 /BL0는 플로팅 상태로 된다. 또한, 강유전체 커패시터 C00 및 C01의 초기 상태는 각각 도 2에 도시된 점 B와 점 E에 대응하는 상태에 있다.
다음에, 제어회로(도시생략)로부터의 지시에 따라 워드선(WL0)을 논리 전압 "H" , 셀 플레이트 신호(CP)를 논리 전압 "H" 로 한다. 여기에서는, 워드선(WL0)의논리 전압 "H" 의 전위 레벨은 전원 전압(VDD) 이상으로 하고 있다. 그 때문에 강유전체 커패시터에 인가되는 전압은 전원 전압(VDD) 이상으로 승압된 전압으로부터 메모리 셀 트랜지스터의 임계값만큼 낮은 전압으로 된다. 예를 들면, 전원 전압(VDD)이 3.0V, 승압된 전압이 4.0V, 임계값이 1.5V라면 강유전체 커패시터에 인가되는 전압은 4.0-1.5=2.5V로 된다. 승압된 전압이 전원 전압(VDD)으로부터 메모리 셀 트랜지스터의 임계값 전압 이상인 경우는, 예를 들면 3.0+1.5=4.5V 이상이면 강유전체 커패시터에 인가되는 전압은 전원 전압(VDD)(3.0V)이다.
이 때, 강유전체 커패시터 C00 및 C01의 양전극에 전계가 걸리고, 강유전체 커패시터와 기생 용량 등을 포함하는 비트선 용량의 용량비로 결정되는 전위가 비트선 BL0과 /BL0에 생긴다. 이 때, 강유전체 커패시터 C00 및 C01의 상태는 각각 도 2에 도시된 점 P201과 점 P202에 대응하는 상태이다.
다음에, 제어회로로부터의 지시에 의해 셀 플레이트 신호(CP)를 논리 전압 "L" 로 한다. 이 때, 비트선 BL0과 /BL0에 판독된 전위는 저하되지만, 그들 상호의 전위차는 셀 플레이트 신호(CP)를 논리 전압 "L" 로 하기 전에 비해 더 한층 크게 할 수 있다. 또, 메모리 셀 트랜지스터의 임계값의 영향이 있었다고 해도, 그 영향을 적게 할 수 있다. 그 이유는, 다음과 같다.
즉, 비트선 전위가 저하되기 때문에 워드선에 접속된 메모리 셀 트랜지스터의 게이트 전압과, 비트선에 접속된 메모리 셀 트랜지스터의 드레인 또는 소스와의 전위차가 커지기 때문에 임계값의 영향을 받기 어렵게 된다. 이 전위차, 즉 워드선과 비트선 사이의 전위차가 임계값 이상이면 임계값의 영향은 거의 받지 않는다.여기에서는, 강유전체 커패시터 C00 및 C01의 상태는, 도 2에 도시된 점 P203과 거의 점 E가 된다.
이 후, 제어회로에서 출력할 수 있는 센스 앰프 제어신호(/SAP)를 논리 전압 "L", SAN을 논리 전압 "H" 로 하여, 센스 앰프(SA0)를 작동시킨다. 이에 의해, 비트선으로부터 판독된 전위가 전원 전압(VDD)와 접지 전압(VSS)으로 증폭되는 동시에, 재기입 동작도 행하여진다. 강유전체 커패시터 C00 및 C01의 상태는 도 2의 점 A와 점 E이다. 또, 본 발명의 제어수단은 상기 제어회로에 대응한다.
여기에서, 점 A의 상태에서는 상술한 바와 같이, 워드선(WL0)이 충분히 승압되어 있기 때문에 강유전체 커패시터에는 전원 전압(VDD)의 전압이 인가되어 있다.
이 후, 제어회로로부터의 신호에 의해 센스 앰프의 동작을 정지하고, 비트선 프리차지 신호(BP)가 L에서 H로 변화함으로써 비트선 BL0과 /BL0는 논리 전압 "L"로 프리차지된다. 강유전체 커패시터 C00 및 C01의 상태는 도 2의 점 B와 점 E이다.
또, 상기 판독 동작으로서, 셀 플레이트 신호(CP)를 논리 전압 "H" 로 하고, 그 후, 셀 플레이트 신호(CP)를 논리 전압 "L" 로 한 후, 비트선 BL0과 /BL0에 데이터가 판독된 경우의 비트선 BL0과 /BL0의 전위와 전원 전압과의 관계가 도 5에 도시되어 있다. 도 5와 같이 비트선 BL0와 /BL0의 전위차는 종래의 경우보다 큰 전압이 된다.
또한, 셀 플레이트 신호(CP)를 논리 전압 "L" 로 할 때, 센스 앰프는 작동하지 않는다. 그 때문에 비트선은 플로팅 상태이고 부하가 작기 때문에 동작이 빠르고 소비 전력도 적다는 효과가 있다.
또한, 센스 앰프의 작동과 동시에, 강유전체 커패시터로의 데이터 재기입 동작도 행하여진다는 효과도 있다. 실제의 경우, 동작의 하한 전압은 2.0V에서 1.5V정도까지 내리는 것이 가능하고, 따라서 저전압화가 가능하다.
또한, 판독 동작에서 강유전체 커패시터(C01)에는 P202의 점에서 전원 전압보다 낮은 전압밖에 인가되지 않기 때문에 강유전체 커패시터의 판독 회수의 수명에서도 종래에 비해 유리하다.
다음에, 도 1에 도시된 셀 플레이트 신호(CP)의 구동 전압이 비트선 BL0,/BL0의 구동 전압보다도 크게 한 경우의 예를, 도 3, 도 4를 참조하여 설명하기로 한다. 여기서, 도 3, 도 4는 각각 도 1, 도 2에 대응한다. 즉, 도 3은 본 실시예의 강유전체 메모리 장치에서의 동작 타이밍도이고, 도 4는 그 강유전체 커패시터 동작의 히스테리시스 특성도이다.
즉, 도 3에 도시된 바와 같이, 셀 플레이트 신호(CP)의 논리 전압 "H" 의 전압 레벨을 센스 앰프의 구동 전압(여기서는, 전원 전압(VDD)이다)보다 크게 함으로써, 비트선(BL0)과 비트선(/BL0)의 전위차를 도 1에 도시된 경우에 비해 더욱 크게 할 수 있다. 따라서, 이 경우, 도 1에 도시된 동작을 하는 상기의 예에 비해 데이터의 판독 전위차가 커지기 때문에 더욱 저전압 동작이 가능하다.
( 제 2 실시예 )
도 6은 발명의 제 2 실시예의 강유전체 메모리 장치에서의 강유전체 커패시터 동작의 히스테리시스 특성도이고, 동 도면을 참조하여 본 실시예를 설명하기로한다.
즉, 도 6에서 점 A∼F는 강유전체 커패시터의 양전극에 정부의 전계를 전압을 가했을 때의 히스테리시스 특성, 점 P401∼P403은 강유전체 커패시터의 판독시의 상태를 도시한 점이다.
본 실시예의 동작 타이밍에서는 제 1 실시예에서 나타낸 도 1과 마찬가지이다. 본 실시예의 특징은 상기 실시예와 달리 워드선을 승압하지 않는 것이다. 즉, 강유전체 커패시터의 H측의 데이터의 재기입시 또는 기입시에 전원 전압과 같은 높은 전압을 인가하지 않고, 강유전체 커패시터의 수명, 특히 판독 기입 회수의 수명을 늘리는 연구를 한 것이다.
이하, 본 실시예의 동작에 대하여 설명하기로 한다.
우선, 비트선 프리차지 신호(BP)에 의해 비트선 BL0과 /BL0는 논리 전압 "L" 로 프리차지되어 있다. 또한, 강유전체 커패시터 C00 및 C01의 초기 상태는 도 6의 점 B와 점 E이다.
다음에, 워드선(WL0)을 논리 전압 "H" , 셀 플레이트 신호(CP)를 논리 전압 "H" 로 한다. 여기서는, 워드선(WL0)의 논리 전압 "H" 의 전위 레벨은 전원 전압(VDD)이다. 강유전체 커패시터에 인가되는 전압은 전원 전압(VDD)에서 메모리 셀 트랜지스터의 임계값만큼 낮은 전압이다. 이 때, 강유전체 커패시터 C00 및 C01의 양전극에 전계가 걸리고, 강유전체 커패시터와 기생 용량 등을 포함하는 비트선 용량의 용량비로 결정되는 전위가 비트선 BL0과 /BL0에 생긴다.
다음에, 제어회로로부터의 지시에 의해 셀 플레이트 신호(CP)를 논리 전압"L" 로 한다. 이 때, 비트선 BL0과 /BL0에 판독된 전위는 저하되지만, 그들 상호의 전위차는 셀 플레이트 신호(CP)를 논리 전압 "L" 로 하기 전에 비해 더 한층 커진다. 또한, 메모리 셀 트랜지스터의 임계값의 영향이 있었다고 해도, 그 영향을 적게 할 수 있다. 강유전체 커패시터 C00 및 C01의 상태는 도시된 점 P403과 점 E이다.
이 후, 상기 제 1 실시예와 마찬가지로 센스 앰프(SA0)를 작동시킨다. 이에 의해 비트선에 판독된 전위가 전원 전압(VDD)과 접지 전압(VSS)으로 증폭되는 동시에, 재기입 동작도 행하여진다. 강유전체 커패시터 C00 및 C01의 상태는 도 6에 도시된 점 A와 점 E이다.
본 실시예의 경우, 상술한 바와 같이, 점 A의 상태에서는 워드선이 승압되어 있지 않기 때문에 강유전체 커패시터에는 전원 전압(VDD)에서 메모리 셀 트랜지스터의 임계값만큼 낮은 전압밖에 인가되지 않는다.
이 후, 센스 앰프를 정지하고, 비트선 프리차지 신호(BP)에 의해 비트선 BL0와 /BL0는 논리 전압 "L" 로 프리차지된다. 강유전체 커패시터 C00 및 C01의 상태는 도 6에 도시된 점 B와 점 E에 대응하는 상태이다.
본 실시예의 강유전체 메모리 장치에서는 제 1 실시예에서 설명한 바와 같이 판독 동작에서의 강유전체 커패시터 C01로의 인가 전압이, 전원 전압(VDD)보다 낮게 된다. 또한, 본 강유전체 메모리 장치의 경우, 재기입시에 있어서 강유전체 커패시터(C00)에 대하여, 전원 전압(VDD)에서 메모리 셀 트랜지스터의 임계값만큼 낮은 전압밖에 인가되지 않는다. 그 때문에 본 강유전체 메모리 장치의 강유전체 커패시터(C00, C01)의 수명, 특히 판독 기입 회수의 수명이 신장된다는 효과가 있다. 또, 재기입시에 있어서, 강유전체 커패시터에 인가되는 전압이 전원 전압(VDD)보다 임계값만큼 낮기 때문에 구동을 위한 소비 전력도 적다는 효과도 있다.
( 제 3 실시예 )
도 7은 본 발명의 제 3 실시예의 강유전체 메모리 장치에서의 동작 타이밍도이고, 도 7을 참조하여 본 실시예를 설명하기로 한다.
본 실시예의 강유전체 커패시터 동작의 히스테리시스 특성은 제 2 실시예의 경우와 마찬가지이며, 도 6을 이용하여 설명하기로 한다.
본 실시예의 특징은 워드선을 선택하기 전에 셀 플레이트 신호를 구동하고, 워드선을 선택했을 때에 곧 강유전체 커패시터로부터 전하를 판독하도록 한 것이고, 고속동작을 실현하는 것이다. 또, 센스 앰프(SA0)의 작동 타이밍은 제 1 및 제 2 실시예와 마찬가지다.
다음에, 본 실시예의 동작에 대하여 설명하기로 한다.
우선, 비트선 프리차지 신호(BP)에 의해 비트선 BL0와 /BL0는 논리 전압 "L" 로 프리차지되어 있다. 또한, 강유전체 커패시터 C00 및 C01의 초기 상태는 도 6의 점 B와 점 E이다.
다음에, 셀 플레이트 신호(CP)를 논리 전압 "H" 로 한다. 이 때, 강유전체 커패시터의 상태는 특별히 변하지 않는다.
다음에, 워드선(WL0)을 논리 전압 "H" 로 한다. 여기에서는 워드선(WL0)의 논리 전압 "H" 의 전위 레벨은 전원 전압(VDD)으로 하지만, 승압하는 것도 가능하다. 이 때, 셀 플레이트 신호(CP)는 이미 논리 전압 "H" 이기 때문에, 강유전체 커패시터 C00 및 C01의 양전극에 전계가 걸리고, 강유전체 커패시터와 기생 용량등을 포함하는 비트선 용량의 용량비로 결정되는 전위가 비트선 BL0과 /BL0에 생긴다. 그리고, 그들의 전위가 판독된다.
다음에, 셀 플레이트 신호(CP)를 논리 전압 "L" 로 한다. 이 때, 비트선 BL0과 /BL0에 판독된 전위는 저하되지만, 그들의 전위차는 메모리 셀 트랜지스터의 임계값의 영향이 없어지기 때문에 커진다. 강유전체 커패시터 C00 및 C01의 상태는 도 6의 점 P403과 거의 점 E로 된다.
이 후, 센스 앰프를 작동시킨다. 이에 의해 비트선에 판독된 전위가 전원 전압(VDD)과 접지 전압(VSS)에 증폭되는 동시에, 재기입 동작도 행하여진다. 강유전체 커패시터 C00 및 C01의 상태는 도 6의 점 A와 점 E이다. 점 A의 상태에서는 워드선이 승압되어 있지 않기 때문에 강유전체 커패시터에는 전원 전압(VDD)에서 메모리 셀 트랜지스터의 임계값만큼 낮은 전압밖에 인가되지 않는다.
이 후, 센스 앰프를 정지하고, 비트선 프리차지 신호(BP)에 의해 비트선 BL0과 /BL0는 논리 전압 "L" 로 프리차지한다. 강유전체 커패시터 C00 및 C01의 상태는 도 6의 점 B와 점 E이다.
이렇게, 본 실시예의 강유전체 메모리 장치에 의하면 워드선의 선택과 동시에, 강유전체 커패시터로부터 전하가 판독되기 때문에 고속 동작을 실현할 수 있다. 또, 제 2 실시예와 조합시킨 실시예에 의해 양쪽의 효과를 얻을 수도 있다.
이상, 2T2C형 구성의 강유전체 메모리 장치에 대하여 설명하였는데, 이 구성에 한정되는 것은 아니고, 1T1C형 구성의 강유전체 메모리 장치에 대해서도 같은 동작 방법으로 실시할 수 있고, 동일한 효과를 얻을 수 있다. 이하, 셀 플레이트를 일단 H레벨로 올리고, 그 후, L레벨로 내린 후, 센스 앰프를 작동시킨다는, 상술한 바와 같은 동작 방법을 플레이트 펄스구동 동작방식이라고 부른다.
이와 같이, 상술한 실시예에 의하면 강유전체 메모리 셀 커패시터로부터 비트선에 판독되는 전위는 메모리 셀 트랜지스터의 임계값의 영향이 없고, 저전압 동작이 가능하다. 또한, 셀 플레이트 신호 천이시의 부하도 작고, 고속 동작이 가능하며 저소비 전력의 강유전체 메모리 장치로 할 수 있다는 효과가 있다.
그런데, 상술한 실시예는 비트선 용량의 값 및 전원 전압의 값이 소정의 조건하에 있는 경우, 특히, 후술하는 바와 같이, 비트선용량의 값이 작은 경우나, 전원 전압이 작은 경우에 효율적으로 작용하는 것이다. 그러나, 강유전체 메모리 장치의 비트선 용량이나 전원 전압은 동작중에 변동하는 일도 있고, 또한, 의도적으로 각종 값의 설정을 전환하는 일도 있다. 이와 같이, 비트선 용량이나 전원 전압이 변화함에 따라, 상술한 비트선 사이의 전위차는 변화한다.
그래서, 이하에, 비트선 용량이나 전원 전압의 변화도 고려하여 상기 플레이트 펄스 구동 동작을 실시하는 경우 등의 실시예를 설명하기로 한다.
실시예의 설명에 들어 가기 전에, 우선 상술한 비트선 용량이나 전원 전압이 변화함에 따라 비트선 사이의 전위차가 변화하는 점에 대하여 종래의 구성을 기초로 하여 설명하기로 한다.
즉, 종래의 2T2C형 구성의 강유전체 메모리 장치에 대하여 그 구성과 동작에대하여 간단히 설명하기로 한다.
도 27은 메모리 셀 및 그 주변회로 구성도, 도 28은 동작 타이밍도, 도 29는 강유전체 커패시터의 동작의 히스테리시스 특성도, 도 30은 비트선 용량과 비트선 전압의 관계도이다. 또한, C21∼C22가 강유전체 커패시터, CP가 셀 플레이트 신호이다. 또한, WL은 워드선, BL, /BL은 비트선이다. 또, BP는 비트선 프리차지 신호, SAE가 센스 앰프 제어신호, VSS는 접지 전압이다. 또한, INV가 부정 회로, Qn21∼Qn27이 N채널형 MOS 트랜지스터, Qp21∼Qp23이 P채널형 MOS 트랜지스터이다. 또한, 1이 메모리 셀, 2가 비트선 프리차지 회로, 3이 센스 앰프를 나타낸다. t211∼t218은 시각(타이밍)을 나타내며, L1H, L1L은 비트선 용량을 나타내는 직선이다. 또한, H211∼H215, L211∼L215는 각 동작 상태에서의 강유전체 커패시터의 상태를 나타내는 점이다. 또한, VH21은 "H" 의 판독 전압, VL21은 "L" 의 판독 전압, △V21은 판독 전위차이다.
회로 구성은 센스 앰프(3)에 비트선 BL과 /BL이 접속되고, 비트선(BL, /BL)에는 워드선(WL)을 게이트로 하는 N채널형 MOS 트랜지스터(Qn21, Qn22)을 통해 각각 강유전체 커패시터(C21, C22)가 접속된다. 또, 강유전체 커패시터(C21, C22)는 셀 플레이트 신호(CP)에 접속되어 있다. 또한, 센스 앰프(3)는 센스 앰프 제어신호(SAE)에서 제어되고, 비트선 프리차지 신호(BP)에 의해서 비트선 BL과 /BL의 프리차지가 제어되는 회로 구성이다.
다음에, 상기 2T2C형 구성의 강유전체 메모리 장치의 동작에 대하여 도 28 및 도 29를 참조하여 설명하기로 한다.
우선, 비트선 프리차지 신호(BP)에 의해 비트선 BL과 /BL은 논리 전압 "L"로 프리차지되어 있다. 이 때, 강유전체 커패시터 C21 및 C22의 초기 상태는 도 29의 점 H211와 점 L211이다.
시각 t211에서 비트선 BL과 /BL을 플로팅 상태로 하고, 시각 t212에서 워드선(WL)을 논리 전압 "H" , 시각 t213에서 셀 플레이트 신호(CP)를 논리 전압 "H"로 한다. 여기에서는 워드선(WL)의 논리 전압 "H" 의 전위 레벨은 전원 전압(VDD)이상으로 승압한 전압이다. 이 때, 강유전체 커패시터 C21 및 C22의 양전극에 전계가 걸리고, 강유전체 커패시터와 기생 용량 등을 포함하는 비트선 용량의 용량비로 결정되는 전위가 비트선 BL과 /BL에 판독된다. 강유전체 커패시터 C21 및 C22의 상태는 도 29의 점 H213와 점 L213이다.
시각 t214에서 센스 앰프 제어신호(SAE)를 논리 전압 "H" 로 하고, 센스 앰프를 작동시킨다. 이에 의해 비트선에 판독된 전위가 전원 전압(VDD)과 접지 전압(VSS)으로 증폭된다. 강유전체 커패시터 C21 및 C22의 상태는 도 29의 점 H214와 점 L214이다.
시각 t215에서 재기입 동작으로서 셀 플레이트 신호(CP)를 논리 전압 "L" 로 한다. 강유전체 커패시터 C21 및 C22의 상태는 도 29의 점 H215와 점 L215이다.
이 후, 센스 앰프를 정지하여 비트선 프리차지 신호(BP)에 의해 비트선 BL과 /BL은 논리 전압 "L" 에 프리차지한다. 강유전체 커패시터 C21 및 C22의 상태는 도 29의 점 H211와 점 L211이다.
다음에, 도 30의 판독 동작에서의 비트선 용량과 비트선 전압의 관계에 대하여 설명하기로 한다. 판독 동작에서의 비트선 전압은 비트선 용량에 따라 변한다. 이 점에 대해서는 도 29에서 비트선 용량을 나타내는 직선 L1H 및 직선 L1L의 경사(비트선 용량)의 변화에 의해 판독 비트선 전압(VH21, VL21)이 변하는 것이 표시되고 있다. 또한, 이것에 수반하여 비트선 BL과 /BL의 비트선 전압차(△V21)도 변한다. 이 도 30의 판독 동작에 있어서의 비트선 용량과 비트선 전압의 관계도로부터 비트선 BL과 /BL의 비트선 전압차(△V21)는 극대값을 갖는 것을 알 수 있다. 또한, 이 극대값을 가질 때의 치를 비트선 용량값은 메모리 셀 용량과 관계가 있고, 비트선 용량과 메모리 셀 용량의 비로 결정되는 것이다.
이와 같이, 비트선 용량값을 최적화함에 따라, 비트선 BL과 /BL의 비트선 전압차(△V21)를 크게 할 수 있고, 센스 앰프의 동작을 안정시킬 수 있는 것이다. 그러나, 실제의 디바이스에서는 비트선 용량이 대단히 작은 일이 있고, 비트선 BL과 /BL의 판독 비트선 전압차가 작고, 저전압 동작이 곤란해 지는 일이 있다.
그래서, 다음에 이러한 비트선 전압차의 변화를 고려하여, 예를 들면 비트선 용량이 작을 때, 혹은 전원 전압이 낮은 경우에는 상기 플레이트 펄스 구동 동작방식을 사용하고, 그 이외의 조건에서는 종래의 플레이트 천이 동작방식을 사용한다는 구동 방식의 전환을 하는 경우를 중심으로 설명하기로 한다. 또, 그 밖의 실시예에 대해서도 구체적으로 설명하기로 한다.
이하, 본 발명의 강유전체 메모리 장치의 실시예에 대하여 도면을 참조하여 설명하기로 한다.
( 제 4 실시예 )
도 8은 본 실시예의 강유전체 메모리 장치에서, 어떤 전원 전압값 이하에서 선택적으로 사용하는 동작 타이밍도, 도 9는 강유전체 커패시터 동작의 히스테리시스 특성도이다. 또한, 도 10은 비트선 용량과 비트선 전압의 관계도이다. 또한, 도 11은 종래의 플레이트 천이 동작 방식과 도 8의 플레이트 펄스구동 동작방식의 선택 전환점의 전원 전압 의존성을 도시한 도면이다. 메모리 셀 및 그 주변회로 구성도는 종래예와 같은 도 27이다. 도 27 중의 기호에 대해서는 종래예와 같다. 또, L2H, L2L은 셀 플레이트 신호(CP)를 내려서 "L" 로 하였을 때의 비트선 용량을 나타내는 직선이다.
본 실시예의 동작에 대하여 도 8 및 도 9를 참조하여 설명하기로 한다.
우선, 비트선 프리차지 신호(BP)에 의해 비트선 BL과 /BL은 논리 전압 "L"로 프리차지되어 있다.
이 때, 강유전체 커패시터 C21 및 C22의 초기 상태는 도 9의 점 H11과 점 L11이다.
시각 t11에서 비트선 BL과 /BL을 플로팅 상태로 하고, 시각 t12에서 워드선(WL)을 논리 전압 "H" , 시각 t13에서 셀 플레이트 신호(CP)를 논리 전압 "H" 로 한다. 여기에서는, 워드선(WL)의 논리 전압 "H" 의 전위 레벨은 전원 전압(VDD) 이상으로 승압한 전압이다. 이 때, 강유전체 커패시터 C21 및 C22의 양전극에 전계가 걸리고 강유전체 커패시터와 기생 용량 등을 포함하는 비트선 용량의 용량비로 결정되는 전위가 비트선 BL과 /BL에 판독된다. 강유전체 커패시터 C21 및 C22의 상태는 도 9의 점 H13와 점 L13이다.
다음에, 시각 t14에서 셀 플레이트 신호 CP를 논리 전압 "L" 로 한다. 강유전체 커패시터 C21 및 C22의 상태는 도 9의 점 H14와 점 L14이다. 비트선 전압차는 △V1로 된다.
시각 t15에서 센스 앰프 제어신호(SAE)를 논리 전압 "H" 로 하고 센스 앰프를 작동시킨다. 이에 의해 비트선에 판독된 전위가 전원 전압(VDD)과 접지 전압(VSS)으로 증폭되는 동시에 재기입된다. 강유전체 커패시터 C21 및 C22의 상태는 도 9의 점 H15와 점 L15이다.
이 후, 센스 앰프를 정지하고, 비트선 프리차지 신호(BP)에 의해 비트선 BL과 /BL은 논리 전압 "L" 로 프리차지된다. 강유전체 커패시터 C21 및 C22의 상태는 도 9의 점 H11와 점 L11이다.
다음에, 상기 플레이트 펄스구동 동작방식에 있어서의 비트선 용량과 비트선 전압의 관계에 대하여 도 10을 참조하여 설명하기로 한다. 비트선 전압차는 비트선 용량에 따라 변한다. 비트선 전압차는 플레이트 펄스 구동방식에서는 △V1, 종래의 플레이트 천이 동작 방식에서는 △V21로 되고, 비트선 용량이 1.8 이하에서는 플레이트 펄스구동 동작방식쪽이 비트선 전압차는 커진다. 또한, 이 도 10은 전원 전압이 5V일 때의 도면이다. 도 10에 도시하는 것보다 더욱 전원 전압이 낮게 되면, 비트선 용량이 큰 경우에도 플레이트 펄스구동 동작방식쪽이, 플레이트 천이 동작방식보다도 비트선 전위차 면에서 유리하게 된다. 이 관계를 도시하는 것이 도 11이다.
본 실시예에서는 전원 전압에 의해 어느 쪽의 동작 방식쪽이, 판독 전위차를크게 할 수 있는지의 관점에서 더 한층 유리한 동작방식을 선택하는 것이다. 예를 들면, 비트선 용량이 3.5일 때에는 전원 전압 검지를 3V로 하고, 전원 전압이 3V 이하에서는 플레이트 펄스구동 동작방식을 선택하며, 전원 전압이 3V 이상에서는 플레이트 천이 동작 방식을 선택할 수 있다. 또, 플레이트 펄스구동 동작방식은 센스 앰프의 작동과 동시에 강유전체 커패시터로의 데이터 재기입 동작도 행하여진다는 효과도 있다.
( 제 5 실시예 )
제 5 실시예에서는 제 4 실시예의 동작 방식을 메모리 셀의 워드선(WL)의 논리 전압 "H" 의 전위 레벨을 전원 전압(VDD)으로 하였을 때의 것이다. 회로구성, 동작 방식에 있어서는 제 4 실시예와 마찬가지이다. 워드선을 승압하지 않고 전원 전압으로 했을 때에는 워드선이 게이트인 메모리 셀 트랜지스터의 임계값의 영향이 있고, 비트선에 H의 데이터가 충분히 판독되지 않는 일이 있다. 저전압으로 비트선의 용량이 작을 때에 이 영향은 크다.
동작에 대하여, 도 8, 도 9 및 도 12를 참조하여 설명하기로 한다. 우선, 비트선 프리차지 신호(BP)에 의해 비트선 BL과 /BL은 논리 전압 "L" 로 프리차지되어 있다. 이 때, 강유전체 커패시터 C21 및 C22의 초기 상태는 도 12의 점 H21와 점 L21이다. 도 8에 도시된 바와 같이, 시각 t11에서 비트선 BL과 /BL을 플로팅 상태로 하고, 시각 t12에서 워드선(WL)을 논리 전압 "H" , 시각 t13에서 셀 플레이트 신호(CP)를 논리 전압 "H" 로 한다. 여기에서는, 워드선(WL)의 논리 전압 "H" 의 전위 레벨은 전원 전압(VDD)이다. 이 때, 강유전체 커패시터 C21 및 C22의 양전극에 전계가 걸리고 강유전체 커패시터와 기생 용량 등을 포함하는 비트선 용량의 용량비로 결정되는 전위가 비트선 BL과 /BL에 판독된다. 단, 메모리 셀 트랜지스터의 임계값(Vt)의 영향으로 비트선의 H의 데이터가 충분히 판독되지 않기 때문에 강유전체 커패시터 C21 및 C22의 상태는 도 12의 점 B23와 점 L23이다. 이 때의 비트선 전압차는 △V2로 된다. 다음에, 시각 t14에서 셀 플레이트 신호(CP)를 논리 전압 "L" 로 한다. 강유전체 커패시터 C21 및 C22의 상태는 도 12의 점 H24와 점 L24이다. 비트선 전압차는 △V3로 된다. 시각 t15로 센스 앰프 제어신호(SAE)를 논리 전압 "H" 로 하여 센스 앰프를 작동시킨다. 이에 의해 비트선에 판독된 전위가 전원 전압(VDD)과 접지 전압(VSS)으로 증폭되는 동시에 재기입된다. 강유전체 커패시터 C21 및 C22의 상태는 도 12의 점 H25와 점 L25이다. 이 후 센스 앰프를 정지하고, 비트선 프리차지 신호(BP)에 의해서 비트선 BL과 /BL은 논리 전압 "L"로 프리차지된다. 강유전체 커패시터 C21 및 C22의 상태는 도 12의 점 H21와 점 L21이다.
다음에, 상기 플레이트 펄스구동 동작방식과 종래의 플레이트 천이 동작 방식에 있어서의 비트선 용량과 비트선 전압의 관계에 대하여 도 13을 참조하여 설명하기로 한다. 비트선 전압차는 비트선 용량에 따라 변하고, 플레이트 펄스구동 동작방식에서는 △V3, 종래의 플레이트 천이 동작 방식에서는 △V2로 된다. 워드선을 승압하고 있지 않기 때문에 종래의 플레이트 천이 동작 방식에서는 비트선 용량이 작을 때에 제 4 실시예보다 급격히 나빠진다. 비트선 용량이 3.5 이하에서는 플레이트 펄스구동 동작방식쪽이 비트선 전압차는 커진다.
본 실시예에서는 제 4 실시예와 마찬가지로 전원 전압에 의해 판독 전위차가유리한 동작방식을 선택하는 것이지만, 워드선을 승압하지 않은 본 실시예에서는 제 4 실시예에 비해 저전압 동작으로 그 효과가 크다.
( 제 6 실시예 )
제 6 실시예는 1T1C 구성의 강유전체 메모리 장치에 있어서, 제 4 실시예나 2와 같이 전원 전압에 의해 선택적으로 동작 방식을 변경하는 것이다.
도 14가 메모리 셀 및 그 주변회로 구성도, 도 15가 동작 타이밍도이다. C0∼C7은 강유전체 커패시터, CP는 셀 플레이트 신호, RCP는 레퍼런스 셀 플레이트 신호, WL0, WL1은 워드선, RWL은 레퍼런스 워드선, BL0∼BL1, /BL0∼/BL1은 비트선, EQ0, EQ1은 비트선 이퀄라이즈 신호, BP는 비트선 프리차지 신호, SAE는 센스 앰프 제어신호, Qn0∼Qn9는 N채널형 MOS 트랜지스터, 1은 메모리 셀, 2는 비트선 프리차지 회로, 3은 센스 앰프, 4는 레퍼런스 전압 발생회로이다. t81∼t89는 시각이다. 또, 1T1C 구성의 강유전체 메모리 장치는 상술한 바와 같이, 하나의 레퍼런스 메모리 셀에 대하여, 예를 들면 256개의 본체 메모리 셀(1)이 설정되어 있고, 따라서 워드선도 256개 설치된다. 도 14에서는 설명의 간략화를 위해 하나의 레퍼런스 메모리 셀에 대하여 1개의 워드선밖에 기재하고 있지 않다. 또한, 비트선(BL0)에 대하여, 메모리 셀 커패시터(C0, C4)가 전기적으로 접속되고, 비트선(/BL0)에 대하여 메모리 셀 커패시터(C1, C5)가 전기적으로 접속된다. 또한, 비트선(BL1)에 대하여, 메모리 셀 커패시터(C2, C6)가 전기적으로 접속되고, 비트선(/BL1)에 대하여, 메모리 셀 커패시터(C3, C7)가 전기적으로 접속된다.
회로 구성은 센스 앰프(3)에 비트선 BL0과 /BL0가 접속되고, 비트선 BL0,BL1에는 워드선(WL0)을 게이트로 하는 N채널형 MOS 트랜지스터(Qn0, Qn2)를 통해 각각 강유전체 커패시터(C0, C2)가 접속되고, 또 강유전체 커패시터(C0, C2)는 셀 플레이트 신호(CP)에 접속되어 있다. 또한, 비트선(/BL0,/BL1)에는 워드선(RWL0)을 게이트로 하는 N채널형 MOS 트랜지스터(Qn5, Qn7)를 통해 각각 강유전체 커패시터(C5, C7)가 접속되고, 또 강유전체 커패시터(C5, C7)는 레퍼런스 셀 플레이트 신호(RCP)에 접속된다. 또한, 비트선 BL0과 BL1 및 비트선 /BL0과 /BL1은 각각 게이트가 비트선 이퀄라이즈 신호(EQ0, EQ1)인 N채널형 MOS 트랜지스터(Qn8, Qn9)를 통해 전기적으로 접속할 수 있다. 또한, 센스 앰프(3)는 센스 앰프 제어신호(SAE)에서 제어되고, 비트선 프리차지 신호(BP)에 의해 비트선 BL0과 /BL0, BL1과 /BL1의 프리차지가 제어되는 회로 구성이다.
본 실시예의 동작에 대하여 도 15를 참조하여 설명하기로 한다.
여기에서는 플레이트 펄스 구동동작을 중심으로 설명하고, 플레이트 천이 동작에서는 상기 실시예에서 설명한 내용과 동일하기 때문에 그 설명을 생략하기로 한다.
우선, 비트선 프리차지 신호(BP)에 의해 비트선은 논리 전압 "L" 로 프리차지되어 있다. 시각 t81에서 비트선을 플로팅 상태로 하고, 시각 t82에서 워드선(WL0), 레퍼런스 워드선(RWL0)을 논리 전압 "H" , 시각 t83에서 셀 플레이트 신호(CP), 레퍼런스 셀 플레이트 신호(RCP)를 논리 전압 "H" 로 한다. 여기에서 강유전체 커패시터의 양전극에 전계가 걸리고 강유전체 커패시터와 기생 용량 등을 포함하는 비트선 용량의 용량비로 결정되는 전위가 비트선에 판독된다. 또한, 레퍼런스 강유전체 커패시터 메모리 셀로부터 판독된 H와 L의 데이터는 비트선 /BL0과 /BL1에 의해 이퀄라이즈되기 때문에 본체 메모리 셀로부터 판독된 H 또는 L의 데이터 전위의 1/2로 되어 있다.
다음에, 시각 t84에서 셀 플레이트 신호(CP), 레퍼런스 셀 플레이트 신호(RCP)를 논리 전압 "L" 로 한다. 다음에, 시각 t85에서 비트선 이퀄라이즈 신호(EQ0)를 논리 전압 "L" 로 하고, 레퍼런스 전위가 발생되어 있는 비트선 /BL0과 /BL1을 전기적으로 분리하고, 시각 t86에서 센스 앰프 제어신호(SAE)를 논리 전압 "H" 로 하여 센스 앰프를 작동시킨다. 이에 의해 비트선에 판독된 전위가 전원 전압(VDD)와 접지 전압(VSS)으로 증폭된다. 이 후 센스 앰프를 정지하고, 비트선 프리차지 신호(BP)에 의해 비트선을 논리 전압 "L" 로 프리차지한다.
이 실시예에서의 동작의 특징은 셀 플레이트 신호(CP) 및 레퍼런스 셀 플레이트 신호(RCP)를 펄스 구동한 후, 즉 셀 플레이트 신호(CP) 및 레퍼런스 셀 플레이트 신호(RCP)를 논리 전압 "L" 로 한 후, 비트선 이퀄라이즈 신호(EQ0)를 논리 전압 "L" 로 하고, 레퍼런스 전위가 발생되어 있는 비트선을 전기적으로 분리하는 것에 있다. 이러한 동작을 함으로써, 레퍼런스 전위를 정확히 본체 메모리 셀로부터 판독된 H데이터와 L데이터의 중간 전위로 할 수 있다. 만약에 셀 플레이트 신호를 논리 전압 "L" 로 하기 전에, 비트선을 이퀄라이즈하면 원하는 중간 전위로부터 약간 벗어나는 일이 있다.
( 제 7 실시예 )
제 7 실시예도 제 6 실시예와 마찬가지로, 1T1C 구성의 강유전체 메모리 장치에 있어서, 제 4 실시예나 제 5 실시예와 같이 전원 전압에 의해 선택적으로 동작 방식을 변경하는 것이다.
도 14는 메모리 셀 및 그 주변회로 구성도, 도 16은 동작 타이밍도이다.
동작에 대하여 도 16을 참조하여 설명하기로 한다. 우선, 비트선 프리차지신호(BP)에 의해 비트선은 논리 전압 "L" 로 프리차지되어 있다. 시각 t91에서 비트선을 플로팅 상태로 하고, 시각 t92에서 워드선(WL0), 레퍼런스 워드선(RWL0)을 논리 전압 "H" , 시각 t93에서 셀 플레이트 신호(CP), 레퍼런스 셀 플레이트 신호(RCP)를 논리 전압 "H" 로 한다. 여기에서 강유전체 커패시터의 양전극에 전계가 걸리고 강유전체 커패시터와 기생 용량 등을 포함하는 비트선 용량의 용량비로 결정되는 전위가 비트선에 판독된다. 또한, 레퍼런스 강유전체 커패시터 메모리 셀로부터 판독된 H와 L의 데이터는 비트선 /BL0과 /BL1로 이퀄라이즈되어 본체 메모리 셀로부터 판독된 H 또는 L의 데이터의 전위의 1/2로 되어 있다. 다음에, 시각 t94에서 비트선 이퀄라이즈 신호(EQ0)를 논리 전압 "L" 로 하고, 레퍼런스 전위가 발생되어 있는 비트선 /BL0와 /BL1을 전기적으로 분리한다. 다음에, 시각 t95에서 셀 플레이트 신호(CP), 레퍼런스 셀 플레이트 신호(RCP)를 논리 전압 "L" 로 한다. 시각 t96에서 센스 앰프 제어신호(SAE)를 논리 전압 "H" 로 하고 센스 앰프를 작동시킨다. 이에 의해 비트선에 판독된 전위가 전원 전압(VDD)과 접지 전압(VSS)으로 증폭된다. 이 후 센스 앰프를 정지하고, 비트선 프리차지 신호(BP)에 의해 비트선을 논리 전압 "L" 로 프리차지된다.
이 실시예에서의 동작의 특징은 셀 플레이트 신호 및 레퍼런스 셀 플레이트신호(RCP)를 펄스 구동하는 도중에, 즉 논리 전압 "H" 로 한 후, 비트선 이퀄라이즈 신호(EQ0)를 논리 전압 "L" 로 하고, 레퍼런스 전위가 발생되어 있는 비트선을 전기적으로 분리하고, 그 후 셀 플레이트 신호 및 레퍼런스 셀 플레이트 신호(RCP)를 논리 전압 "L" 로 하는 것에 있다 이러한 동작을 함으로써 레퍼런스 전위발생 및 센스 앰프 기동의 고속 동작화를 할수 있다.
( 제 8 실시예 )
도 17은 본 실시예에서의 동작 타이밍도이고, 도 18은 강유전체 커패시터 동작의 히스테리시스 특성도이다. 이 제 8 실시예의 동작의 특징은 셀 플레이트를 복수회 구동한 후 셀 플레이트를 논리 전압 "H" 로 하고, 비트선의 판독 전위차를 크게하는 것에 있다. 여기에서는, 회로 구성도는 도 27에 도시된 2T2C의 회로도이다. 물론 이것은 1T1C형 메모리 구성에도 적용할 수 있다.
본 실시예의 동작에 대하여 도 17 및 도 18을 참조하여 설명하기로 한다.
우선, 비트선 프리차지 신호(BP)에 의해서 비트선 BL과 /BL은 논리 전압 "L" 로 프리차지되어 있다. 이 때, 강유전체 커패시터 C21 및 C22의 초기 상태는 도 18의 점 H101과 점 L101이다. 시각 t101에서 비트선 BL과 /BL을 플로팅 상태로 하고, 시각 t102에서 워드선(WL)을 논리 전압 "H" , 시각 t103에서 셀 플레이트 신호(CP)를 논리 전압 "H" 로 한다. 이 때, 강유전체 커패시터 C21 및 C22의 양전극에 전계가 걸리고 강유전체 커패시터와 기생 용량 등을 포함하는 비트선 용량의 용량비로 결정되는 전위가 비트선 BL과 /BL에 판독된다. 강유전체 커패시터 C21 및 C22의 상태는 도 18의 점 H103와 점 L103이다. 다음에, 시각 t104에서 셀 플레이트신호(CP)를 논리 전압 "L" 로 한다. 강유전체 커패시터 C21 및 C22의 상태는 도 18의 점 H104과 점 L104이다. 다음에, 시각 t105에서 셀 플레이트 신호(CP)를 논리 전압 "H" 로 한다. 강유전체 커패시터 C21 및 C22의 상태는 도 18의 점 H105와 점 L105이다. 비트선 전압차는 △V10로 된다. 시각 t106에서 센스 앰프 제어신호(SAE)를 논리 전압 "H" 로 하여 센스 앰프를 작동시킨다. 이에 의해 비트선에 판독된 전위가 전원 전압(VDD)과 접지 전압(VSS)으로 증폭된다. 시각 t107에서 재기입 동작으로서 셀 플레이트 신호(CP)를 논리 전압 "L" 로 한다. 강유전체 커패시터 C21 및 C22의 상태는 도 18의 점 H107과 점L107이다. 이 후 센스 앰프를 정지하고, 비트선 프리차지 신호(BP)에 의해 비트선 BL과 /BL은 논리 전압 "L" 로 프리차지된다. 강유전체 커패시터 C21 및 C22의 상태는 도 18의 점 H101과 점 L101이다.
도 18에서 알 수 있는 바와 같이, 시각 t103에서 판독된 비트선 전압차보다도 시각 t105에서 판독된 비트선 전압차쪽이 크다. 본 동작 방식에 의하면 판독되는 비트선 전압차가 커져 안정동작을 할 수 있고, 특히 메모리 셀 커패시터의 특성 결함 등에 대해서도 강하게 된다는 효과가 있다.
( 제 9 실시예 )
도 19는 본 실시예에서의 동작 타이밍도이다. 이 실시예는 제 8 실시예와 마찬가지로 플레이트를 복수회 구동함으로써, 판독되는 비트선 전압차를 크게 하는 것이지만, 제 8 실시예보다도 플레이트의 펄스 구동 회수가 1회 많은 것이다. 동작에 있어서는 기본적으로 제 8 실시예와 동일하다. 도 20은 플레이트의 펄스 구동 회수와 판독된 비트선 전압차와의 관계를 도시한 것이다. 플레이트의 펄스 구동 회수가 5회 정도로부터 비트선 전압차는 상당히 포화되고 있다. 플레이트의 펄스 구동 회수를 많게 하면 비트선 전압차는 커지지만, 그만큼 소비 전류도 많아진다. 그 때문에 적당한 회수의 플레이트의 펄스 구동 회수가 바람직하다. 제 8 실시예나 제 9 실시예가 현실적인 것이다.
( 제 10 실시예 )
도 21은 본 실시예에서의 동작 타이밍도, 도 22가 강유전체 커패시터 동작의 히스테리시스 특성도이다. 이 실시예에서의 동작 특징은 플레이트를 복수회 구동한 후에 플레이트를 논리 전압 "L" 로 하고, 비트선의 판독 전위차를 크게하는 것에 있다. 여기에서는, 회로 구성도는 도 27에 도시된 2T2C이다. 물론, 이것은 1T1C 형의 메모리 구성에도 적용할 수 있다.
동작에 대하여 도 21 및 도 22를 참조하여 설명하기로 한다. 우선, 비트선 프리차지 신호(BP)에 의해 비트선 BL과 /BL은 논리 전압 "L" 로 프리차지되어 있다. 이 때, 강유전체 커패시터 C21 및 C22의 초기 상태는 도 22의 점 H141와 점 L141이다. 시각 t141에서 비트선 BL과 /BL을 플로팅 상태로 하고, 시각 t142에서 워드선(WL)을 논리 전압 "H" , 시각 t143에서 셀 플레이트 신호(CP)를 논리 전압 "H" 로 한다. 이 때, 강유전체 커패시터 C21 및 C22의 양전극에 전계가 걸리고 강유전체 커패시터와 기생 용량 등을 포함하는 비트선 용량의 용량비로 결정되는 전위가 비트선 BL과 /BL에 판독된다. 강유전체 커패시터 C21 및 C22의 상태는 도 22의 점 H143와 점 L143이다. 다음에, 시각 t144에서 셀 플레이트 신호(CP)를 논리 전압 "L" 로 한다. 강유전체 커패시터 C21 및 C22의 상태는 도 22의 점 H144와 점L144이다. 다음에, 시각 t145에서 셀 플레이트 신호(CP)를 논리 전압 "H" 로 한다. 강유전체 커패시터 C21 및 C22의 상태는 도 22의 점 H145과 점 L145이다. 다음에 시각 t146에서 셀 플레이트 신호(CP)를 논리 전압 "L" 로 한다. 강유전체 커패시터 C21 및 C22의 상태는 도 22의 점 H146와 점 L146이다. 비트선 전압차는 △V14로 된다. 시각 t147에서 센스 앰프 제어신호(SAE)를 논리 전압 "H" 로 하여 센스 앰프를 작동시킨다. 이에 의해 비트선에 판독된 전위가 전원 전압(VDD)과 접지 전압(VSS)으로 증폭되는 동시에 데이터의 재기입이 행하여진다. 이 후 센스 앰프를 정지하고, 비트선 프리차지 신호(BP)에 의해 비트선 BL과 /BL은 논리 전압 "L" 로 프리차지된다. 강유전체 커패시터 C21 및 C22의 상태는 도 22의 점 H141과 점 L141이다.
도 22에서 알 수 있는 바와 같이, 시각 t144에서 판독된 비트선 전압차보다도 시각 t146에서 판독된 비트선 전압차쪽이 크다. 본 동작방식에 의하면 판독되는 비트선 전압차가 커져 안정동작을 할 수 있고, 특히 메모리 셀 커패시터의 특성 격차 등에 대해서도 강하게 된다는 효과가 있다.
( 제 11 실시예 )
본 실시예에서의 동작 타이밍은 제 8 실시예와 마찬가지이지만, 플레이트를 복수회 구동할 때의 전압 레벨을 바꿔 진폭 전압을 작게 한 것이다.
도 23이 본 실시예에서의 동작 타이밍도, 도 24가 강유전체 커패시터 동작의 히스테리시스 특성도이다. 동작에 있어서는 제 8 실시예와 같다.
이 실시예에서는 플레이트의 진폭 전압이 작기 때문에 소비전력이 작아진다는 효과가 있다. 또한, 판독 비트선 전위차에 대해서도 진폭 전압의 설정에 따라서는 제 8 실시예와 거의 같은 정도로 할 수 있다.
( 제 12 실시예 )
본 실시예에서의 동작 타이밍은 제 10 실시예와 마찬가지이지만, 플레이트를 복수회 구동할 때의 전압 레벨을 바꿔 진폭 전압을 작게 한 것이다.
도 25가 본 실시예에서의 동작 타이밍도, 도 26이 강유전체 커패시터 동작의 히스테리시스 특성도이다. 동작에 있어서는 제 10 실시예와 같다.
이 실시예에서는 플레이트의 진폭 전압이 작기 때문에 소비 전력이 작아진다는 효과가 있다. 또한, 판독 비트선 전위차에 대해서도 진폭 전압의 설정에 따라서는 제 10 실시예와 거의 같은 정도로 할 수 있다.
본 발명의 청구항 1, 3에 기재한 발명은, 예를 들면 강유전체 메모리 셀 커패시터로부터 비트선에 판독되는 전위는 메모리 셀 트랜지스터의 임계값의 영향이 없고, 더욱 저전압 동작이 가능해진다는 작용을 갖는다. 특히 비트선의 용량값이 강유전체 메모리 셀 커패시터의 용량값보다 작을 때에 유효하다.
이상의 설명에서 알 수 있는 바와 같이, 본 발명의 청구항 5에 기재된 발명은 청구항 3에 기재된 발명에 있어서, 예를 들면 워드선을 선택 상태로 한 후에 셀 플레이트를 펄스 구동함으로써, 셀 플레이트를 펄스 구동했을 때에 강유전체 메모리 셀 커패시터로부터 판독되는 전하를 비트선으로 충분히 판독할 수 있고, 판독 전하의 낭비가 없다는 작용을 갖는다.
또, 본 발명의 청구항 6에 기재된 발명은 청구항 3에 기재한 발명에 있어서, 예를 들면 워드선을 전원 전압보다 높은 전압으로 하지 않은 것으로, 특별한 승압회로가 불필요하고, 또 워드선을 승압하지 않기 때문에 강유전체 메모리 셀 커패시터에는 메모리 셀 트랜지스터의 임계값만큼 낮은 전압값 밖에 인가되지 않는다. 이 때문에, 강유전체 메모리 셀 커패시터의 지속성에 의한 열화가 억제되고, 지속(endurance) 특성(고쳐쓰기 특성)이 향상되어, 고쳐쓰기 회수의 수명이 향상된다는 작용을 갖는다.
본 발명의 청구항 7에 기재한 발명은 청구항 3에 기재한 발명에 있어서, 예를 들면 셀 플레이트를 제 1 전위로부터 제 2 전위로 천이시킨 후, 상기 워드선을 선택 상태로 하고, 그 후 상기 셀 플레이트를 제 2 전위로부터 제 1 전위로 천이함에 따라, 청구항 5에 기재한 발명에 비하여 고속 동작이라는 작용을 갖는다.
본 발명의 청구항 2, 8에 기재된 발명은, 예를 들면 플레이트 천이 동작방식과 플레이트 펄스구동 동작방식을 전원 전압 검지신호에 의해 선택적으로 바꿈으로써 넓은 전원전압 범위에서 판독 비트선 전압차를 크게 할 수 있고, 저전압 동작이 가능해지는 효과가 있다. 특히 플레이트 펄스구동 동작방식은 비트선의 용량값이 작아 저전압에서 유효하다.
본 발명의 청구항 9에 기재된 발명은, 예를 들면 메모리 셀의 워드선을 승압하지 않는 디바이스에 있어서, 청구항 8과 같은 플레이트 천이 동작 방식과 플레이트 펄스구동 동작방식을 전원 전압 검지신호에 의해 선택적으로 바꿈으로써, 비트선의 용량값이 작은 경우, 종래의 플레이트 천이 동작 방식 고정의 경우에 비해 저전압 동작에 대하여 대단히 효과가 있다.
본 발명의 청구항 10에 기재된 발명은, 예를 들면 1T1C형 메모리 셀에 플레이트 펄스 구동 동작 방식을 이용하는 경우에, 플레이트 펄스 구동후에 H데이터와 L데이터의 레퍼런스 비트선을 분할함으로써, H데이터와 L데이터의 1/2의 전위를 정확히 발생할 수 있다는 효과가 있다.
본 발명의 청구항 11에 기재한 발명은, 예를 들면 1T1C형 메모리 셀에 플레이트 펄스구동 동작방식을 이용하는 경우에, 플레이트 펄스 구동의 도중에서 H데이터와 L데이터의 레퍼런스 비트선을 분할함에 따라 레퍼런스 전위발생 및 센스 앰프 기동의 고속 동작이라는 효과가 있다.
본 발명의 청구항 12∼15에 기재한 발명은, 예를 들면 셀 플레이트 신호를 복수회 천이시킴으로써, 강유전체 메모리 셀 커패시터로부터 비트선에 판독되는 전하량이 커진다는 효과가 있다. 청구항 14에 기재한 발명에서는, 예를 들면 셀 플레이트 신호를 복수회 천이시키고 강유전체 메모리 셀 커패시터에 전압인가 상태로 센스 앰프 구동함으로써, 종래의 플레이트 천이 동작 방식보다 확실히 큰 판독 전위차를 얻을 수 있다. 또한, 청구항 15에 기재한 발명에서는, 예를 들면 셀 플레이트 신호를 복수회 천이시키고 강유전체 메모리 셀 커패시터에 전압 무인가 상태로 센스 앰프 구동을 행함으로써 워드선을 승압하지 않은 디바이스나 저전압 동작에 있어서는 큰 판독 전위차를 얻을 수 있다.
본 발명의 청구항 16에 기재한 발명은, 예를 들면 상기 청구항 12에 기재한 셀 플레이트 신호 복수회 천이동작에 있어서, 천이 회수를 늘림으로써 판독 전위차는 커지지만, 이 판독 전위차는 포화되기 때문에 천이 회수를 최적화함으로써, 저소비 전력의 효과가 있다.
본 발명의 청구항 17∼19에 기재한 발명은, 예를 들면 청구항 12∼15에 기재된 발명과 같이 셀 플레이트 신호를 복수회 천이시킬 때, 그 천이 전압을 전원 전압보다 작은 전압으로 하고, 판독 전위차를 크게 하는 동시에 저소비 전력의 효과가 있다.
이렇게 본 발명에 의하면, 셀 플레이트 신호를 복수회 천이시킴으로써, 강유전체 메모리 셀 커패시터로부터 비트선에 판독되는 전하량을 크게 할 수 있고, 특히 저전압 동작이 가능한 강유전체 메모리 장치의 데이터 판독 방법 및 강유전체 메모리 장치를 실현할 수 있다는 효과가 있다.
이상 설명한 바와 같이, 본 발명은, 예를 들면 셀 플레이트 전극에 펄스형상의 셀 플레이트 신호(CP)를 전압을 인가한 후의, 비트선 BL0과 /BL0와 전위를 이용하여 그들의 전위를 센스 앰프에 의해 논리 전압 "H" 와 "L" 로 변화시키는 구성으로 함으로써, 저전압에서의 동작이 종래에 비해 더 한층 확실히 행해지는 강유전체 메모리 장치의 판독 방법 및 강유전체 메모리 장치를 제공할 수 있다.

Claims (19)

  1. 워드선에 접속된 게이트와 비트선에 접속된 드레인을 갖는 메모리 셀 트랜지스터와, 셀 플레이트에 접속된 제 1 전극과 상기 메모리 셀 트랜지스터의 소스에 접속된 제 2 전극을 가지며, 데이터를 기억하는 강유전체 커패시터와, 상기 비트선에 접속된 센스 앰프를 구비하는 강유전체 메모리 장치에 기억된 데이터의 판독 방법에 있어서,
    상기 셀 플레이트를 제 1 전위로부터 제 2 전위로 천이시키고, 또한 상기 제 2 전위로부터 상기 제 1 전위로 천이시키는 일련의 동작을 적어도 1회 행한 후, 상기 센스 앰프에 의해 상기 비트선의 전위를 상기 센스 앰프의 동작 전압값으로 전환하고, 상기 동작 전압값을 판독하는 것을 특징으로 하는 강유전체 메모리 장치의 데이터 판독 방법.
  2. 제 1 항에 있어서,
    상기 동작 전압값으로 전환하는 동작을 상기 셀 플레이트의 상기 일련의 동작 후에 행할 것인지, 상기 셀 플레이트를 상기 제 1 전위로부터 상기 제 2 전위로 천이시킨 후에 할 것인지를 상기 비트선의 비트선 용량의 값 및/또는 상기 강유전체 메모리 장치의 동작 전원 전압으로서의 상기 제 1 전위에 기초하여 선택하는 것을 특징으로 하는 강유전체 메모리 장치의 데이터 판독 방법.
  3. 강유전체 메모리 장치에 있어서,
    워드선에 접속된 게이트와 비트선에 접속된 드레인을 갖는 메모리 셀 트랜지스터와,
    제 1 전위로 천이하는 셀 플레이트와,
    상기 셀 플레이트에 접속된 제 1 전극과 상기 메모리 셀 트랜지스터의 소스에 접속된 제 2 전극을 가지며, 데이터를 기억하는 강유전체 커패시터와,
    상기 비트선에 접속된 센스 앰프를 구비하며,
    상기 강유전체 메모리 장치는,
    상기 셀 플레이트를 상기 제 1 전위로부터 제 2 전위로 천이시키고, 또 상기 제 2 전위로부터 상기 제 1 전위로 천이시키며, 상기 센스 앰프에 대하여 상기 비트선의 전위를 상기 센스 앰프의 동작 전압값으로 전환하도록 하는 것을 특징으로 하는 강유전체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 전위로 천이한다는 것은 제 1 전압으로 천이하는 것이고, 상기 셀 플레이트의 상기 제 1 전위와 상기 제 2 전위의 전위차는 상기 센스 앰프의 구동 전압보다 큰 것을 특징으로 하는 강유전체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 제 1 전위로 천이한다는 것은 상기 제 1 전압으로 천이하는 것이고, 상기 제 1 전위와 상기 제 2 전위는 펄스형상의 전압파형의 로우(L) 레벨과 하이(H)레벨에 대응하며, 상기 강유전체 메모리 장치는 상기 워드선을 선택상태로 한 후에 상기 셀 플레이트에 대하여 상기 펄스형상의 전압 파형을 출력시키도록 하는 것을 특징으로 하는 강유전체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 워드선으로의 인가 전압은 전원 전압 이하의 전압인 것을 특징으로 하는 강유전체 메모리 장치.
  7. 제 3 항에 있어서,
    상기 강유전체 메모리 장치는 상기 셀 플레이트를 상기 제 1 전위로부터 상기 제 2 전위로 천이시킨 후에 상기 워드선을 선택 상태로 하고, 또한 상기 셀 플레이트를 상기 제 2 전위로부터 상기 제 1 전위로 천이시키는 것을 특징으로 하는 강유전체 메모리 장치.
  8. 강유전체 메모리 장치에 있어서,
    워드선에 접속된 게이트와 비트선에 접속된 드레인을 갖는 메모리 셀 트랜지스터와,
    셀 플레이트에 접속된 제 1 전극과 상기 메모리 셀 트랜지스터의 소스에 접속된 제 2 전극을 갖는 강유전체 커패시터와,
    상기 비트선에 접속된 센스 앰프를 구비하며,
    상기 강유전체 메모리 장치는,
    상기 셀 플레이트를 천이 및 구동시키는 제 1 구동모드 또는 상기 셀 플레이트를 펄스에 의해 구동시키는 제 2 구동모드중 어느 하나의 구동모드로 전환시키기 위한 전원 전압을 검지함으로써 획득된 검지 전압에 기초하여, 상기 검지 전압이 특정 기준을 만족하는지의 여부에 따라, 상기 셀 플레이트의 구동을 제어하는 것을 특징으로 하는 강유전체 메모리 장치.
  9. 제 8항에 있어서,
    상기 워드선의 선택 상태의 전압은 전원 전압 이하의 전압인 것을 특징으로 하는 강유전체 메모리 장치.
  10. 강유전체 메모리 장치에 있어서,
    제 1 워드선에 접속된 게이트와 제 1 비트선에 접속된 드레인을 갖는 제 1 메모리 셀 트랜지스터와,
    셀 플레이트에 접속된 제 1 전극과 상기 제 1 메모리 셀 트랜지스터의 소스에 접속된 제 2 전극을 갖는 제 1 강유전체 커패시터와,
    제 2 워드선에 접속된 게이트와 제 2 비트선에 접속된 드레인을 갖는 제 2 메모리 셀 트랜지스터와,
    셀 플레이트에 접속된 제 3 전극과 상기 제 2 메모리 셀 트랜지스터의 소스에 접속된 제 4 전극을 갖는 제 2 강유전체 커패시터와,
    상기 제 1 비트선 및 상기 제 2 비트선을 전기적으로 접속하는 스위치 트랜지스터와,
    상기 제 1 비트선 또는 상기 제 2 비트선에 접속된 센스 앰프를 구비하며,
    상기 강유전체 메모리 장치는,
    상기 제 1 워드선과 상기 제 2 워드선이 선택되고, 상기 스위치 트랜지스터가 온 상태에서, 상기 셀 플레이트가 제 1 전원 전압으로부터 제 2 전원 전압으로 천이하고 또한 상기 제 1 전원 전압으로 천이한 후에 상기 스위치 트랜지스터를 턴오프 상태로 하는 것을 특징으로 하는 강유전체 메모리 장치.
  11. 강유전체 메모리 장치에 있어서,
    제 1 워드선에 접속된 게이트와 제 1 비트선에 접속된 드레인을 갖는 제 1 메모리셀 트랜지스터와,
    셀 플레이트에 접속된 제 1 전극과 제 1 메모리 셀 트랜지스터의 소스에 접속된 제 2 전극을 갖는 제 1 강유전체 커패시터와,
    제 2 워드선에 접속된 게이트와 제 2 비트선에 접속된 드레인을 갖는 제 2 메모리 셀 트랜지스터와,
    셀 플레이트에 접속된 제 3 전극과 상기 제 2 메모리 셀 트랜지스터의 소스에 접속된 제 4 전극을 갖는 제 2강유전체 커패시터와,
    상기 제 1 비트선 또는 상기 제 2 비트선을 전기적으로 접속하는 스위치 트랜지스터와,
    상기 제 1 비트선 및 상기 제 2 비트선에 접속된 센스 앰프를 구비하며,
    상기 강유전체 메모리 장치는,
    상기 제 1 워드선 및 상기 제 2 워드선이 선택되고, 상기 스위치 트랜지스터가 온 상태에서, 상기 셀 플레이트가 제 1 전원 전압으로부터 제 2 전원 전압으로 천이하며, 상기 스위치 트랜지스터가 턴오프 상태로 된 후에 상기 셀 플레이트가 상기 제 1 전원 전압으로 천이하는 것을 특징으로 하는 강유전체 메모리 장치.
  12. 강유전체 메모리 장치에 있어서,
    워드선에 접속된 게이트와 비트선에 접속된 드레인을 갖는 메모리 셀 트랜지스터와,
    셀 플레이트에 접속된 제 1 전극과 상기 메모리 셀 트랜지스터의 소스에 접속된 제 2 전극을 갖는 강유전체 커패시터와,
    상기 비트선에 접속된 센스 앰프를 구비하며,
    상기 강유전체 메모리 장치는 상기 셀 플레이트와 상기 센스 앰프를 제어하고,
    상기 센스 앰프는 상기 셀 플레이트를 제 1 전원 전압과 제 2 전원 전압으로 복수회 천이시킨 후에 동작되는 것을 특징으로 하는 강유전체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제 1 전원 전압과 상기 제 2 전원 전압의 전압차는 상기 센스 앰프의 구동전압보다 큰 것을 특징으로 하는 강유전체 메모리 장치.
  14. 강유전체 메모리 장치에 있어서,
    워드선에 접속된 게이트와 비트선에 접속된 드레인을 갖는 메모리 셀 트랜지스터와,
    셀 플레이트에 접속된 제 1 전극과 상기 메모리 셀 트랜지스터의 소스에 접속된 제 2 전극을 갖는 강유전체 커패시터와,
    상기 비트선에 접속된 센스 앰프를 구비하며,
    상기 강유전체 메모리 장치는 상기 셀 플레이트와 상기 센스 앰프를 제어하고,
    상기 셀 플레이트의 초기 전압은 제 1 전원 전압이고, 상기 셀 플레이트는 상기 제 1 전원 전압과 제 2 전원 전압으로 복수회 천이되며, 그 후에 상기 제 2 전원 전압으로 천이되고, 다음으로 상기 센스 앰프가 동작되는 것을 특징으로 하는 강유전체 메모리 장치.
  15. 강유전체 메모리 장치에 있어서,
    워드선에 접속된 게이트와 비트선에 접속된 드레인을 갖는 메모리 셀 트랜지스터와,
    셀 플레이트에 접속된 제 1 전극과 상기 메모리 셀 트랜지스터의 소스에 접속된 제 2 전극을 갖는 강유전체 커패시터와,
    상기 비트선에 접속된 센스 앰프를 구비하며,
    상기 강유전체 메모리 장치는 상기 셀 플레이트와 상기 센스 앰프를 제어하고,
    상기 셀 플레이트의 초기 전압은 제 1 전원 전압이고, 상기 셀 플레이트는 상기 제 1 전원 전압과 제 2 전원 전압으로 복수회 천이되며, 그 후에 상기 제 1 전원 전압으로 천이되고, 다음으로 상기 센스 앰프가 동작되는 것을 특징으로 하는 강유전체 메모리 장치.
  16. 강유전체 메모리 장치에 있어서,
    워드선에 접속된 게이트와 비트선에 접속된 드레인을 갖는 메모리 셀 트랜지스터와,
    셀 플레이트에 접속된 제 1 전극과 상기 메모리 셀 트랜지스터의 소스에 접속된 제 2 전극을 갖는 강유전체 커패시터와,
    상기 비트선에 접속된 센스 앰프를 구비하며,
    상기 강유전체 메모리 장치는 상기 셀 플레이트와 상기 센스 앰프를 제어하고,
    상기 센스 앰프가 상기 셀 플레이트를 제 1 전원 전압과 제 2 전원 전압으로 복수회 천이시킨 후에 동작되는 경우, 상기 비트선으로의 판독 전하량의 최대값의 실질상 반이상이 될 때까지 상기 셀 플레이트를 천이시키는 것을 특징으로 하는 강유전체 메모리 장치.
  17. 강유전체 메모리 장치에 있어서,
    워드선에 접속된 게이트와 비트선에 접속된 드레인을 갖는 메모리 셀 트랜지스터와,
    셀 플레이트에 접속된 제 1 전극과 상기 메모리 셀 트랜지스터의 소스에 접속된 제 2 전극을 갖는 강유전체 커패시터와,
    상기 비트선에 접속된 센스 앰프를 구비하며,
    상기 강유전체 메모리 장치는 상기 셀 플레이트와 상기 센스 앰프를 제어하고,
    상기 셀 플레이트의 초기 전압은 제 1 전원 전압이고, 상기 셀 플레이트는 제 2 전원 전압과 제 3 전원 전압으로 복수회 천이되고, 다음으로 상기 센스 앰프가 동작되는 것을 특징으로 하는 강유전체 메모리 장치.
  18. 강유전체 메모리 장치에 있어서,
    워드선에 접속된 게이트와 비트선에 접속된 드레인을 갖는 메모리 셀 트랜지스터와,
    셀 플레이트에 접속된 제 1 전극과 상기 메모리 셀 트랜지스터의 소스에 접속된 제 2 전극을 갖는 강유전체 커패시터와,
    상기 비트선에 접속된 센스 앰프를 구비하며,
    상기 강유전체 메모리 장치는 상기 셀 플레이트와 상기 센스 앰프를 제어하고,
    상기 셀 플레이트의 초기 전압은 제 1 전원 전압이고, 상기 셀 플레이트는 제 2 전원 전압과 제 3 전원 전압으로 복수회 천이되며, 그 후에 상기 제 3 전원 전압으로 천이되고, 다음으로 상기 센스 앰프가 동작되는 것을 특징으로 하는 강유전체 메모리 장치.
  19. 강유전체 메모리 장치에 있어서,
    워드선에 접속된 게이트와 비트선에 접속된 드레인을 갖는 메모리 셀 트랜지스터와,
    셀 플레이트에 접속된 제 1 전극과 상기 메모리 셀 트랜지스터의 소스에 접속된 제 2 전극을 갖는 강유전체 커패시터와,
    상기 비트선에 접속된 센스 앰프를 구비하며,
    상기 강유전체 메모리 장치는 상기 셀 플레이트와 상기 센스 앰프를 제어하고,
    상기 셀 플레이트의 초기 전압은 제 1 전원 전압이고, 상기 셀 플레이트는 제 2 전원 전압과 제 3 전원 전압으로 복수회 천이되며, 그 후에 상기 제 1 전원 전압으로 천이되고, 다음으로 상기 센스 앰프가 동작되는 것을 특징으로 하는 강유전체 메모리 장치.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19830569C1 (de) * 1998-07-08 1999-11-18 Siemens Ag FeRAM-Anordnung
JP2000268581A (ja) * 1999-03-17 2000-09-29 Fujitsu Ltd Ｒｏｍデータを保持する強誘電体メモリ装置
US6535446B2 (en) 2001-05-24 2003-03-18 Ramtron International Corporation Two stage low voltage ferroelectric boost circuit
US6430093B1 (en) 2001-05-24 2002-08-06 Ramtron International Corporation CMOS boosting circuit utilizing ferroelectric capacitors
NO20015735D0 (no) * 2001-11-23 2001-11-23 Thin Film Electronics Asa Barrierelag
US6646904B2 (en) * 2001-12-21 2003-11-11 Intel Corporation Ferroelectric memory and method of reading the same
JP4146680B2 (ja) * 2002-07-18 2008-09-10 松下電器産業株式会社 強誘電体記憶装置及びその読み出し方法
JP3777611B2 (ja) * 2003-10-31 2006-05-24 セイコーエプソン株式会社 強誘電体メモリ装置及び電子機器
US7652909B2 (en) * 2007-10-21 2010-01-26 Ramtron International Corporation 2T/2C ferroelectric random access memory with complementary bit-line loads
JP2018181398A (ja) * 2017-04-21 2018-11-15 富士通セミコンダクター株式会社 強誘電体メモリ及びその制御方法
US10586583B2 (en) 2018-03-08 2020-03-10 Cypress Semiconductor Corporation Ferroelectric random access memory sensing scheme
US10529401B2 (en) * 2018-05-04 2020-01-07 Micron Technology, Inc. Access line management for an array of memory cells

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4873664A (en) * 1987-02-12 1989-10-10 Ramtron Corporation Self restoring ferroelectric memory
DE3887924T3 (de) * 1987-06-02 1999-08-12 Nat Semiconductor Corp Nichtflüchtige Speicheranordnung mit einem kapazitiven ferroelektrischen Speicherelement.
US5086412A (en) * 1990-11-21 1992-02-04 National Semiconductor Corporation Sense amplifier and method for ferroelectric memory
WO1993012542A1 (en) * 1991-12-13 1993-06-24 Symetrix Corporation Layered superlattice material applications
JP2930168B2 (ja) * 1992-10-09 1999-08-03 シャープ株式会社 強誘電体メモリ装置の駆動方法
US5381364A (en) * 1993-06-24 1995-01-10 Ramtron International Corporation Ferroelectric-based RAM sensing scheme including bit-line capacitance isolation
JPH08263989A (ja) * 1995-03-23 1996-10-11 Sony Corp 強誘電体記憶装置
US5532953A (en) * 1995-03-29 1996-07-02 Ramtron International Corporation Ferroelectric memory sensing method using distinct read and write voltages
US5530668A (en) * 1995-04-12 1996-06-25 Ramtron International Corporation Ferroelectric memory sensing scheme using bit lines precharged to a logic one voltage

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