JPH1040688A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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- JPH1040688A JPH1040688A JP8176079A JP17607996A JPH1040688A JP H1040688 A JPH1040688 A JP H1040688A JP 8176079 A JP8176079 A JP 8176079A JP 17607996 A JP17607996 A JP 17607996A JP H1040688 A JPH1040688 A JP H1040688A
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Abstract
(57)【要約】
【課題】 従来はワード線を昇圧しないと強誘電体キャ
パシタからの電荷を十分ビット線に読み出すことができ
ず、低電圧動作に課題があった。また、セルプレート電
極の駆動か１回であるため充分な電荷読み出しができな
かった。 【解決手段】 セルプレート電極に複数回のパルスを印
加したのちに読み出されたデータをセンスアンプで増幅
する動作を行う。これにより、強誘電体キャパシタから
実質的に多くの電荷を読み出すことができ低電圧動作を
行うことができる。
パシタからの電荷を十分ビット線に読み出すことができ
ず、低電圧動作に課題があった。また、セルプレート電
極の駆動か１回であるため充分な電荷読み出しができな
かった。 【解決手段】 セルプレート電極に複数回のパルスを印
加したのちに読み出されたデータをセンスアンプで増幅
する動作を行う。これにより、強誘電体キャパシタから
実質的に多くの電荷を読み出すことができ低電圧動作を
行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体メモリ装
置に関するものである。
置に関するものである。
【０００２】
【従来の技術】近年、メモリセルのキャパシタに強誘電
体材料を用いることにより記憶データの不揮発性を実現
した強誘電体メモリ装置が考案されている。強誘電体キ
ャパシタはヒステリシス特性を有し、電界が零のときで
も履歴に応じた異なる極性の残留分極が残る。記憶デー
タを強誘電体キャパシタの残留分極で表わすことにより
不揮発性メモリ装置を実現するものである。
体材料を用いることにより記憶データの不揮発性を実現
した強誘電体メモリ装置が考案されている。強誘電体キ
ャパシタはヒステリシス特性を有し、電界が零のときで
も履歴に応じた異なる極性の残留分極が残る。記憶デー
タを強誘電体キャパシタの残留分極で表わすことにより
不揮発性メモリ装置を実現するものである。
【０００３】アメリカ特許４,８７３,６６４号明細書に
は、二つのタイプの強誘電体メモリ装置が開示されてい
る。第１のタイプは、メモリセルが１ビットあたり１ト
ランジスタおよび１キャパシタ（１Ｔ１Ｃ）で構成した
ものであり、たとえば２５６個の本体メモリセル（ノー
マルセル）毎に１個のリファレンスメモリセルが設けら
れる。第２のタイプは、リファレンスメモリセルを設け
ずに、メモリセルが１ビットあたり２トランジスタおよ
び２キャパシタ（２Ｔ２Ｃ）で構成したものであり、１
対の相補データが１対の強誘電体キャパシタに記憶され
る。
は、二つのタイプの強誘電体メモリ装置が開示されてい
る。第１のタイプは、メモリセルが１ビットあたり１ト
ランジスタおよび１キャパシタ（１Ｔ１Ｃ）で構成した
ものであり、たとえば２５６個の本体メモリセル（ノー
マルセル）毎に１個のリファレンスメモリセルが設けら
れる。第２のタイプは、リファレンスメモリセルを設け
ずに、メモリセルが１ビットあたり２トランジスタおよ
び２キャパシタ（２Ｔ２Ｃ）で構成したものであり、１
対の相補データが１対の強誘電体キャパシタに記憶され
る。
【０００４】キャパシタを構成する強誘電体材料として
は、ＫＮＯ3、ＰｂＬａ2Ｏ3−ＺｒＯ2−ＴｉＯ2、およ
びＰｂＴｉＯ3−ＰｂＺｒＯ3などが知られている。ＰＣ
Ｔ国際公開第ＷＯ９３／１２５４２公報によれば、強誘
電体メモリ装置に適した、ＰｂＴｉＯ3−ＰｂＺｒＯ3に
比べて極端に疲労の小さい強誘電体材料も知られてい
る。
は、ＫＮＯ3、ＰｂＬａ2Ｏ3−ＺｒＯ2−ＴｉＯ2、およ
びＰｂＴｉＯ3−ＰｂＺｒＯ3などが知られている。ＰＣ
Ｔ国際公開第ＷＯ９３／１２５４２公報によれば、強誘
電体メモリ装置に適した、ＰｂＴｉＯ3−ＰｂＺｒＯ3に
比べて極端に疲労の小さい強誘電体材料も知られてい
る。
【０００５】例えば従来の２Ｔ２Ｃ構成の強誘電体メモ
リ装置について、その構成と動作について簡単に説明す
る。図２０がメモリセルおよびその周辺回路構成図、図
２１が動作タイミング図、図２２が強誘電体キャパシタ
の動作のヒステリシス特性図、図２３がビット線容量と
ビット線電圧の関係図である。また、Ｃ２１〜Ｃ２２が
強誘電体キャパシタ、ＣＰがセルプレート信号、ＷＬが
ワード線、ＢＬ、／ＢＬがビット線、ＢＰがビット線プ
リチャージ信号、ＳＡＥがセンスアンプ制御信号、ＶＳ
Ｓが接地電圧、ＩＮＶが否定回路、Ｑｎ２１〜Ｑｎ２７
がＮチャネル型ＭＯＳトランジスタ、Ｑｐ２１〜Ｑｐ２
３がＰチャネル型ＭＯＳトランジスタ、１がメモリセ
ル、２がビット線プリチャージ回路、３がセンスアンプ
である。ｔ２１１〜ｔ２１８は時間、Ｌ１Ｈ、Ｌ１Ｌは
ビット線容量を示す直線、Ｈ２１１〜Ｈ２１５、Ｌ２１
１〜Ｌ２１５は各動作状態での強誘電体キャパシタの状
態を示す点、ＶＨ２１は“Ｈ”の読み出し電圧、ＶＬ２
１は“Ｌ”の読み出し電圧、ΔＶ２１は読み出し電位差
である。
リ装置について、その構成と動作について簡単に説明す
る。図２０がメモリセルおよびその周辺回路構成図、図
２１が動作タイミング図、図２２が強誘電体キャパシタ
の動作のヒステリシス特性図、図２３がビット線容量と
ビット線電圧の関係図である。また、Ｃ２１〜Ｃ２２が
強誘電体キャパシタ、ＣＰがセルプレート信号、ＷＬが
ワード線、ＢＬ、／ＢＬがビット線、ＢＰがビット線プ
リチャージ信号、ＳＡＥがセンスアンプ制御信号、ＶＳ
Ｓが接地電圧、ＩＮＶが否定回路、Ｑｎ２１〜Ｑｎ２７
がＮチャネル型ＭＯＳトランジスタ、Ｑｐ２１〜Ｑｐ２
３がＰチャネル型ＭＯＳトランジスタ、１がメモリセ
ル、２がビット線プリチャージ回路、３がセンスアンプ
である。ｔ２１１〜ｔ２１８は時間、Ｌ１Ｈ、Ｌ１Ｌは
ビット線容量を示す直線、Ｈ２１１〜Ｈ２１５、Ｌ２１
１〜Ｌ２１５は各動作状態での強誘電体キャパシタの状
態を示す点、ＶＨ２１は“Ｈ”の読み出し電圧、ＶＬ２
１は“Ｌ”の読み出し電圧、ΔＶ２１は読み出し電位差
である。
【０００６】回路構成は、センスアンプ３にビット線Ｂ
Ｌと／ＢＬが接続され、ビット線ＢＬ、／ＢＬにはワー
ド線ＷＬをゲートとするＮチャネル型ＭＯＳトランジス
タＱｎ２１、Ｑｎ２２を介してそれぞれ強誘電体キャパ
シタＣ２１、Ｃ２２が接続され、さらに強誘電体キャパ
シタＣ２１、Ｃ２２はセルプレート信号ＣＰに接続され
ている。また、センスアンプ３はセンスアンプ制御信号
ＳＡＥで制御され、ビット線プリチャージ信号ＢＰによ
ってビット線ＢＬと／ＢＬのプリチャージが制御される
回路構成である。
Ｌと／ＢＬが接続され、ビット線ＢＬ、／ＢＬにはワー
ド線ＷＬをゲートとするＮチャネル型ＭＯＳトランジス
タＱｎ２１、Ｑｎ２２を介してそれぞれ強誘電体キャパ
シタＣ２１、Ｃ２２が接続され、さらに強誘電体キャパ
シタＣ２１、Ｃ２２はセルプレート信号ＣＰに接続され
ている。また、センスアンプ３はセンスアンプ制御信号
ＳＡＥで制御され、ビット線プリチャージ信号ＢＰによ
ってビット線ＢＬと／ＢＬのプリチャージが制御される
回路構成である。
【０００７】動作について図２１および図２２を参照し
ながら説明する。まず、ビット線プリチャージ信号ＢＰ
によってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリ
チャージされている。このとき、強誘電体キャパシタＣ
２１およびＣ２２の初期状態は図２２の点Ｈ２１１と点
Ｌ２１１である。時間ｔ２１１でビット線ＢＬと／ＢＬ
をフローティング状態とし、時間ｔ２１２でワード線Ｗ
Ｌを論理電圧“Ｈ”、時間ｔ２１３でセルプレート信号
ＣＰを論理電圧“Ｈ”とする。ここでは、ワード線ＷＬ
の論理電圧“Ｈ”の電位レベルは電源電圧ＶＣＣ以上に
昇圧した電圧である。このとき、強誘電体キャパシタＣ
２１およびＣ２２の両電極に電界がかかり強誘電体キャ
パシタとビット線容量の容量比で決まる電位がビット線
ＢＬと／ＢＬに読み出される。強誘電体キャパシタＣ２
１およびＣ２２の状態は図２２の点Ｈ２１３と点Ｌ２１
３である。時間ｔ２１４でセンスアンプ制御信号ＳＡＥ
を論理電圧“Ｈ”としセンスアンプを作動させる。これ
によって、ビット線に読み出された電位が電源電圧ＶＤ
Ｄと接地電圧ＶＳＳまでに増幅される。強誘電体キャパ
シタＣ２１およびＣ２２の状態は図２２の点Ｈ２１４と
点Ｌ２１４である。時間ｔ２１５で再書き込み動作とし
てセルプレート信号ＣＰを論理電圧“Ｌ”とする。強誘
電体キャパシタＣ２１およびＣ２２の状態は図２２の点
Ｈ２１５と点Ｌ２１５である。この後センスアンプを停
止し、ビット線プリチャージ信号ＢＰによってビット線
ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャージする。強
誘電体キャパシタＣ２１およびＣ２２の状態は図２２の
点Ｈ２１１と点Ｌ２１１である。
ながら説明する。まず、ビット線プリチャージ信号ＢＰ
によってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリ
チャージされている。このとき、強誘電体キャパシタＣ
２１およびＣ２２の初期状態は図２２の点Ｈ２１１と点
Ｌ２１１である。時間ｔ２１１でビット線ＢＬと／ＢＬ
をフローティング状態とし、時間ｔ２１２でワード線Ｗ
Ｌを論理電圧“Ｈ”、時間ｔ２１３でセルプレート信号
ＣＰを論理電圧“Ｈ”とする。ここでは、ワード線ＷＬ
の論理電圧“Ｈ”の電位レベルは電源電圧ＶＣＣ以上に
昇圧した電圧である。このとき、強誘電体キャパシタＣ
２１およびＣ２２の両電極に電界がかかり強誘電体キャ
パシタとビット線容量の容量比で決まる電位がビット線
ＢＬと／ＢＬに読み出される。強誘電体キャパシタＣ２
１およびＣ２２の状態は図２２の点Ｈ２１３と点Ｌ２１
３である。時間ｔ２１４でセンスアンプ制御信号ＳＡＥ
を論理電圧“Ｈ”としセンスアンプを作動させる。これ
によって、ビット線に読み出された電位が電源電圧ＶＤ
Ｄと接地電圧ＶＳＳまでに増幅される。強誘電体キャパ
シタＣ２１およびＣ２２の状態は図２２の点Ｈ２１４と
点Ｌ２１４である。時間ｔ２１５で再書き込み動作とし
てセルプレート信号ＣＰを論理電圧“Ｌ”とする。強誘
電体キャパシタＣ２１およびＣ２２の状態は図２２の点
Ｈ２１５と点Ｌ２１５である。この後センスアンプを停
止し、ビット線プリチャージ信号ＢＰによってビット線
ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャージする。強
誘電体キャパシタＣ２１およびＣ２２の状態は図２２の
点Ｈ２１１と点Ｌ２１１である。
【０００８】次に、図２３に読み出し動作におけるビッ
ト線容量とビット線電圧の関係について説明する。読み
出し動作におけるビット線電圧はビット線容量によって
変わる。これは図２２でビット線容量を示す直線Ｌ１Ｈ
および直線Ｌ１Ｌの傾き（ビット線容量）の変化によっ
て読み出しビット線電圧ＶＨ２１、ＶＬ２１が変わるこ
とが示されている。また、これにともない、ビット線Ｂ
Ｌと／ＢＬはビット線電圧差ΔＶ２１も変わる。この図
２３に読み出し動作におけるビット線容量とビット線電
圧の関係図からビット線ＢＬと／ＢＬはビット線電圧差
ΔＶ２１は極大値をもつことがわかる。また、この極大
値をもつときのビット線容量値は、メモリセル容量と関
係があり、ビット線容量とメモリセル容量との比で決ま
るものである。このように、ビット線容量値を最適化す
ることにより、ビット線ＢＬと／ＢＬのビット線電圧差
ΔＶ２１を大きくすることができ、センスアンプの動作
を安定させることができものである。しかし、実際のデ
バイスでは、ビット線容量が非常に小さいことがあり、
ビット線ＢＬと／ＢＬの読み出しビット線電圧差が小さ
く、低電圧動作が困難となることがある。
ト線容量とビット線電圧の関係について説明する。読み
出し動作におけるビット線電圧はビット線容量によって
変わる。これは図２２でビット線容量を示す直線Ｌ１Ｈ
および直線Ｌ１Ｌの傾き（ビット線容量）の変化によっ
て読み出しビット線電圧ＶＨ２１、ＶＬ２１が変わるこ
とが示されている。また、これにともない、ビット線Ｂ
Ｌと／ＢＬはビット線電圧差ΔＶ２１も変わる。この図
２３に読み出し動作におけるビット線容量とビット線電
圧の関係図からビット線ＢＬと／ＢＬはビット線電圧差
ΔＶ２１は極大値をもつことがわかる。また、この極大
値をもつときのビット線容量値は、メモリセル容量と関
係があり、ビット線容量とメモリセル容量との比で決ま
るものである。このように、ビット線容量値を最適化す
ることにより、ビット線ＢＬと／ＢＬのビット線電圧差
ΔＶ２１を大きくすることができ、センスアンプの動作
を安定させることができものである。しかし、実際のデ
バイスでは、ビット線容量が非常に小さいことがあり、
ビット線ＢＬと／ＢＬの読み出しビット線電圧差が小さ
く、低電圧動作が困難となることがある。
【０００９】
【発明が解決しようとする課題】上記で示した従来の動
作方法では、ビット線容量が小さいときには読み出しビ
ット線電圧差が小さくなり、これは低電圧で特に顕著に
なり、低電圧動作が困難となるという課題がある。
作方法では、ビット線容量が小さいときには読み出しビ
ット線電圧差が小さくなり、これは低電圧で特に顕著に
なり、低電圧動作が困難となるという課題がある。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、例えばセルプレート信号をパルス駆動し、強誘電体
メモリセルキャパシタに電界を印加および無印加とした
後にセンスアンプを駆動する読み出し方式、また、セル
プレート信号を複数回遷移させた後にセンスアンプを駆
動する読み出し方式により、読み出しビット線電圧差を
大きくする。また、電源電圧検知信号により、上記駆動
方式を選択的に使用することにより、広電源電圧範囲で
読み出しビット線電圧差を大きくする。また、セルプレ
ート信号を複数回遷移させる読み出し方式において、そ
の遷移回数を消費電流を考慮して最適化でき、また、セ
ルプレート信号の遷移時の電圧を最適化もでき、これら
の動作を行う強誘電体メモリ装置とする。
に、例えばセルプレート信号をパルス駆動し、強誘電体
メモリセルキャパシタに電界を印加および無印加とした
後にセンスアンプを駆動する読み出し方式、また、セル
プレート信号を複数回遷移させた後にセンスアンプを駆
動する読み出し方式により、読み出しビット線電圧差を
大きくする。また、電源電圧検知信号により、上記駆動
方式を選択的に使用することにより、広電源電圧範囲で
読み出しビット線電圧差を大きくする。また、セルプレ
ート信号を複数回遷移させる読み出し方式において、そ
の遷移回数を消費電流を考慮して最適化でき、また、セ
ルプレート信号の遷移時の電圧を最適化もでき、これら
の動作を行う強誘電体メモリ装置とする。
【００１１】
【発明の実施の形態】本発明の請求項１に記載の発明
は、プレート遷移動作方式とプレートパルス駆動動作方
式とを電源電圧検知信号により選択的に切り換えること
により広電源電圧範囲で読み出しビット線電圧差を大き
くでき、低電圧動作が可能となる効果がある。特にプレ
ートパルス駆動動作方式はビット線の容量値が小さく低
電圧で有効である。
は、プレート遷移動作方式とプレートパルス駆動動作方
式とを電源電圧検知信号により選択的に切り換えること
により広電源電圧範囲で読み出しビット線電圧差を大き
くでき、低電圧動作が可能となる効果がある。特にプレ
ートパルス駆動動作方式はビット線の容量値が小さく低
電圧で有効である。
【００１２】本発明の請求項２に記載の発明は、メモリ
セルのワード線を昇圧しないデバイスにおいて、請求項
１と同様のプレート遷移動作方式とプレートパルス駆動
動作方式とを電源電圧検知信号により選択的に切り換え
ることにより、ビット線の容量値が小さい場合、従来の
プレート遷移動作方式固定の場合に比べて、低電圧動作
に対して非常に効果がある。
セルのワード線を昇圧しないデバイスにおいて、請求項
１と同様のプレート遷移動作方式とプレートパルス駆動
動作方式とを電源電圧検知信号により選択的に切り換え
ることにより、ビット線の容量値が小さい場合、従来の
プレート遷移動作方式固定の場合に比べて、低電圧動作
に対して非常に効果がある。
【００１３】本発明の請求項３に記載の発明は、１Ｔ１
Ｃ型のメモリセルにプレートパルス駆動動作方式を用い
る場合で、プレートパルス駆動の後にＨデータとＬデー
タのリファレンスビット線を分割することにより、Ｈデ
ータとＬデータの１／２の電位を正確に発生できるとい
う効果がある。
Ｃ型のメモリセルにプレートパルス駆動動作方式を用い
る場合で、プレートパルス駆動の後にＨデータとＬデー
タのリファレンスビット線を分割することにより、Ｈデ
ータとＬデータの１／２の電位を正確に発生できるとい
う効果がある。
【００１４】本発明の請求項４に記載の発明は、１Ｔ１
Ｃ型のメモリセルにプレートパルス駆動動作方式を用い
る場合で、プレートパルス駆動の途中でＨデータとＬデ
ータのリファレンスビット線を分割することにより、リ
ファレンス電位発生およびセンスアンプ起動の高速動作
という効果がある。
Ｃ型のメモリセルにプレートパルス駆動動作方式を用い
る場合で、プレートパルス駆動の途中でＨデータとＬデ
ータのリファレンスビット線を分割することにより、リ
ファレンス電位発生およびセンスアンプ起動の高速動作
という効果がある。
【００１５】本発明の請求項５〜７に記載の発明は、セ
ルプレート信号を複数回遷移させることにより、強誘電
体メモリセルキャパシタからビット線に読み出される電
荷量が大きくなるという効果がある。請求項６に記載の
発明では、セルプレート信号を複数回遷移させ強誘電体
メモリセルキャパシタに電圧印加状態でセンスアンプ駆
動を行うもので、従来のプレート遷移動作方式より確実
に大きな読み出し電位差が得られる。また、請求項７に
記載の発明では、セルプレート信号を複数回遷移させ強
誘電体メモリセルキャパシタに電圧無印加状態でセンス
アンプ駆動を行うもので、ワード線を昇圧しないデバイ
スや低電圧動作においては、大きな読み出し電位差が得
られる。
ルプレート信号を複数回遷移させることにより、強誘電
体メモリセルキャパシタからビット線に読み出される電
荷量が大きくなるという効果がある。請求項６に記載の
発明では、セルプレート信号を複数回遷移させ強誘電体
メモリセルキャパシタに電圧印加状態でセンスアンプ駆
動を行うもので、従来のプレート遷移動作方式より確実
に大きな読み出し電位差が得られる。また、請求項７に
記載の発明では、セルプレート信号を複数回遷移させ強
誘電体メモリセルキャパシタに電圧無印加状態でセンス
アンプ駆動を行うもので、ワード線を昇圧しないデバイ
スや低電圧動作においては、大きな読み出し電位差が得
られる。
【００１６】本発明の請求項８に記載の発明は、上記請
求項５のセルプレート信号複数回遷移動作において、遷
移回数を増やすことにより読み出し電位差は大きくなる
が、この読み出し電位差は飽和するため、遷移回数を最
適化することにより、低消費電力の効果がある。
求項５のセルプレート信号複数回遷移動作において、遷
移回数を増やすことにより読み出し電位差は大きくなる
が、この読み出し電位差は飽和するため、遷移回数を最
適化することにより、低消費電力の効果がある。
【００１７】本発明の請求項９〜１１に記載の発明は、
請求項５〜７のようにセルプレート信号を複数回遷移さ
せるときに、その遷移電圧を電源電圧より小さな電圧と
し、読み出し電位差を大きくするとともに低消費電力の
効果がある。
請求項５〜７のようにセルプレート信号を複数回遷移さ
せるときに、その遷移電圧を電源電圧より小さな電圧と
し、読み出し電位差を大きくするとともに低消費電力の
効果がある。
【００１８】以下、本発明の実施の形態について、図面
を参照しながら説明する。 （実施の形態１）図１は本実施の形態の強誘電体メモリ
装置で、ある電源電圧値以下で選択的に使用する動作タ
イミング図、図２が強誘電体キャパシタの動作のヒステ
リシス特性図、図３がビット線容量とビット線電圧の関
係図、図４が従来のプレート遷移動作方式と図１のプレ
ートパルス駆動動作方式との選択切り換え点の電源電圧
依存性を示す図である。メモリセルおよびその周辺回路
構成図は従来例と同じ図２０である。図中の記号につい
ては、従来例と同様である。
を参照しながら説明する。 （実施の形態１）図１は本実施の形態の強誘電体メモリ
装置で、ある電源電圧値以下で選択的に使用する動作タ
イミング図、図２が強誘電体キャパシタの動作のヒステ
リシス特性図、図３がビット線容量とビット線電圧の関
係図、図４が従来のプレート遷移動作方式と図１のプレ
ートパルス駆動動作方式との選択切り換え点の電源電圧
依存性を示す図である。メモリセルおよびその周辺回路
構成図は従来例と同じ図２０である。図中の記号につい
ては、従来例と同様である。
【００１９】動作について図１および図２を参照しなが
ら説明する。まず、ビット線プリチャージ信号ＢＰによ
ってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャ
ージされている。このとき、強誘電体キャパシタＣ２１
およびＣ２２の初期状態は図２の点Ｈ１１と点Ｌ１１で
ある。時間ｔ１１でビット線ＢＬと／ＢＬをフローティ
ング状態とし、時間ｔ１２でワード線ＷＬを論理電圧
“Ｈ”、時間ｔ１３でセルプレート信号ＣＰを論理電圧
“Ｈ”とする。ここでは、ワード線ＷＬの論理電圧
“Ｈ”の電位レベルは電源電圧ＶＣＣ以上に昇圧した電
圧である。このとき、強誘電体キャパシタＣ２１および
Ｃ２２の両電極に電界がかかり強誘電体キャパシタとビ
ット線容量の容量比で決まる電位がビット線ＢＬと／Ｂ
Ｌに読み出される。強誘電体キャパシタＣ２１およびＣ
２２の状態は図２の点Ｈ１３と点Ｌ１３である。次に、
時間ｔ１４でセルプレート信号ＣＰを論理電圧“Ｌ”と
する。強誘電体キャパシタＣ２１およびＣ２２の状態は
図２の点Ｈ１４と点Ｌ１４である。ビット線電圧差はΔ
Ｖ１となる。時間ｔ１５でセンスアンプ制御信号ＳＡＥ
を論理電圧“Ｈ”としセンスアンプを作動させる。これ
によって、ビット線に読み出された電位が電源電圧ＶＤ
Ｄと接地電圧ＶＳＳまでに増幅されると同時に再書き込
みされる。強誘電体キャパシタＣ２１およびＣ２２の状
態は図２の点Ｈ１５と点Ｌ１５である。この後センスア
ンプを停止し、ビット線プリチャージ信号ＢＰによって
ビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャージ
する。強誘電体キャパシタＣ２１およびＣ２２の状態は
図２の点Ｈ１１と点Ｌ１１である。
ら説明する。まず、ビット線プリチャージ信号ＢＰによ
ってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャ
ージされている。このとき、強誘電体キャパシタＣ２１
およびＣ２２の初期状態は図２の点Ｈ１１と点Ｌ１１で
ある。時間ｔ１１でビット線ＢＬと／ＢＬをフローティ
ング状態とし、時間ｔ１２でワード線ＷＬを論理電圧
“Ｈ”、時間ｔ１３でセルプレート信号ＣＰを論理電圧
“Ｈ”とする。ここでは、ワード線ＷＬの論理電圧
“Ｈ”の電位レベルは電源電圧ＶＣＣ以上に昇圧した電
圧である。このとき、強誘電体キャパシタＣ２１および
Ｃ２２の両電極に電界がかかり強誘電体キャパシタとビ
ット線容量の容量比で決まる電位がビット線ＢＬと／Ｂ
Ｌに読み出される。強誘電体キャパシタＣ２１およびＣ
２２の状態は図２の点Ｈ１３と点Ｌ１３である。次に、
時間ｔ１４でセルプレート信号ＣＰを論理電圧“Ｌ”と
する。強誘電体キャパシタＣ２１およびＣ２２の状態は
図２の点Ｈ１４と点Ｌ１４である。ビット線電圧差はΔ
Ｖ１となる。時間ｔ１５でセンスアンプ制御信号ＳＡＥ
を論理電圧“Ｈ”としセンスアンプを作動させる。これ
によって、ビット線に読み出された電位が電源電圧ＶＤ
Ｄと接地電圧ＶＳＳまでに増幅されると同時に再書き込
みされる。強誘電体キャパシタＣ２１およびＣ２２の状
態は図２の点Ｈ１５と点Ｌ１５である。この後センスア
ンプを停止し、ビット線プリチャージ信号ＢＰによって
ビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャージ
する。強誘電体キャパシタＣ２１およびＣ２２の状態は
図２の点Ｈ１１と点Ｌ１１である。
【００２０】次に、上記プレートパルス駆動動作方式に
おけるビット線容量とビット線電圧の関係について図３
で説明する。ビット線電圧差はビット線容量によって変
わり、プレートパルス駆動動作方式ではΔＶ１、従来の
プレート遷移動作方式ではΔＶ２１となり、ビット線容
量が１．８以下ではプレートパルス駆動動作方式の方が
ビット線電圧差は大きくなる。また、この図３は電源電
圧が５Ｖのときのものであるが、電源電圧は低くなると
ビット線容量が大きな場合にもプレートパルス駆動動作
方式の方がビット線電位差の点で有利となる。この関係
を示したものが図４である。
おけるビット線容量とビット線電圧の関係について図３
で説明する。ビット線電圧差はビット線容量によって変
わり、プレートパルス駆動動作方式ではΔＶ１、従来の
プレート遷移動作方式ではΔＶ２１となり、ビット線容
量が１．８以下ではプレートパルス駆動動作方式の方が
ビット線電圧差は大きくなる。また、この図３は電源電
圧が５Ｖのときのものであるが、電源電圧は低くなると
ビット線容量が大きな場合にもプレートパルス駆動動作
方式の方がビット線電位差の点で有利となる。この関係
を示したものが図４である。
【００２１】本実施の形態では、電源電圧によって、読
み出し電位差の有利な動作方式を選択するものである
が、例えばビット線容量が３．５の時には、電源電圧検
知を３Ｖとし、電源電圧が３Ｖ以下ではプレートパルス
駆動動作方式、電源電圧が３Ｖ以上ではプレート遷移動
作方式とすることができる。また、プレートパルス駆動
動作方式はセンスアンプの作動と同時に強誘電体キャパ
シタへのデータ再書き込み動作も行われるという効果も
ある。
み出し電位差の有利な動作方式を選択するものである
が、例えばビット線容量が３．５の時には、電源電圧検
知を３Ｖとし、電源電圧が３Ｖ以下ではプレートパルス
駆動動作方式、電源電圧が３Ｖ以上ではプレート遷移動
作方式とすることができる。また、プレートパルス駆動
動作方式はセンスアンプの作動と同時に強誘電体キャパ
シタへのデータ再書き込み動作も行われるという効果も
ある。
【００２２】（実施の形態２）本実施の形態２では、実
施の形態１の動作方式をメモリセルのワード線ＷＬの論
理電圧“Ｈ”の電位レベルを電源電圧ＶＣＣとしたとき
のものである。回路構成、動作方式については実施例１
と同様である。ワード線を昇圧せずに電源電圧としたと
きには、ワード線がゲートであるメモリセルトランジス
タのしきい値の影響があり、ビット線にＨのデータが十
分に読み出されないことがある。低電圧でビット線の容
量が小さいときにこの影響は大きい。
施の形態１の動作方式をメモリセルのワード線ＷＬの論
理電圧“Ｈ”の電位レベルを電源電圧ＶＣＣとしたとき
のものである。回路構成、動作方式については実施例１
と同様である。ワード線を昇圧せずに電源電圧としたと
きには、ワード線がゲートであるメモリセルトランジス
タのしきい値の影響があり、ビット線にＨのデータが十
分に読み出されないことがある。低電圧でビット線の容
量が小さいときにこの影響は大きい。
【００２３】動作について図２および図５を参照しなが
ら説明する。まず、ビット線プリチャージ信号ＢＰによ
ってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャ
ージされている。このとき、強誘電体キャパシタＣ２１
およびＣ２２の初期状態は図５の点Ｈ２１と点Ｌ２１で
ある。時間ｔ１１でビット線ＢＬと／ＢＬをフローティ
ング状態とし、時間ｔ１２でワード線ＷＬを論理電圧
“Ｈ”、時間ｔ１３でセルプレート信号ＣＰを論理電圧
“Ｈ”とする。ここでは、ワード線ＷＬの論理電圧
“Ｈ”の電位レベルは電源電圧ＶＣＣである。このと
き、強誘電体キャパシタＣ２１およびＣ２２の両電極に
電界がかかり強誘電体キャパシタとビット線容量の容量
比で決まる電位がビット線ＢＬと／ＢＬに読み出され
る。ただし、メモリセルトランジスタのしきい値Ｖｔの
影響でビット線のＨのデータが十分に読み出されないた
め、強誘電体キャパシタＣ２１およびＣ２２の状態は図
５の点Ｂ２３と点Ｌ２３である。このときのビット線電
圧差はΔＶ２となる。次に、時間ｔ１４でセルプレート
信号ＣＰを論理電圧“Ｌ”とする。強誘電体キャパシタ
Ｃ２１およびＣ２２の状態は図５の点Ｈ２４と点Ｌ２４
である。ビット線電圧差はΔＶ３となる。時間ｔ１５で
センスアンプ制御信号ＳＡＥを論理電圧“Ｈ”としセン
スアンプを作動させる。これによって、ビット線に読み
出された電位が電源電圧ＶＤＤと接地電圧ＶＳＳまでに
増幅されると同時に再書き込みされる。強誘電体キャパ
シタＣ２１およびＣ２２の状態は図５の点Ｈ２５と点Ｌ
２５である。この後センスアンプを停止し、ビット線プ
リチャージ信号ＢＰによってビット線ＢＬと／ＢＬは論
理電圧“Ｌ”にプリチャージする。強誘電体キャパシタ
Ｃ２１およびＣ２２の状態は図５の点Ｈ２１と点Ｌ２１
である。
ら説明する。まず、ビット線プリチャージ信号ＢＰによ
ってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャ
ージされている。このとき、強誘電体キャパシタＣ２１
およびＣ２２の初期状態は図５の点Ｈ２１と点Ｌ２１で
ある。時間ｔ１１でビット線ＢＬと／ＢＬをフローティ
ング状態とし、時間ｔ１２でワード線ＷＬを論理電圧
“Ｈ”、時間ｔ１３でセルプレート信号ＣＰを論理電圧
“Ｈ”とする。ここでは、ワード線ＷＬの論理電圧
“Ｈ”の電位レベルは電源電圧ＶＣＣである。このと
き、強誘電体キャパシタＣ２１およびＣ２２の両電極に
電界がかかり強誘電体キャパシタとビット線容量の容量
比で決まる電位がビット線ＢＬと／ＢＬに読み出され
る。ただし、メモリセルトランジスタのしきい値Ｖｔの
影響でビット線のＨのデータが十分に読み出されないた
め、強誘電体キャパシタＣ２１およびＣ２２の状態は図
５の点Ｂ２３と点Ｌ２３である。このときのビット線電
圧差はΔＶ２となる。次に、時間ｔ１４でセルプレート
信号ＣＰを論理電圧“Ｌ”とする。強誘電体キャパシタ
Ｃ２１およびＣ２２の状態は図５の点Ｈ２４と点Ｌ２４
である。ビット線電圧差はΔＶ３となる。時間ｔ１５で
センスアンプ制御信号ＳＡＥを論理電圧“Ｈ”としセン
スアンプを作動させる。これによって、ビット線に読み
出された電位が電源電圧ＶＤＤと接地電圧ＶＳＳまでに
増幅されると同時に再書き込みされる。強誘電体キャパ
シタＣ２１およびＣ２２の状態は図５の点Ｈ２５と点Ｌ
２５である。この後センスアンプを停止し、ビット線プ
リチャージ信号ＢＰによってビット線ＢＬと／ＢＬは論
理電圧“Ｌ”にプリチャージする。強誘電体キャパシタ
Ｃ２１およびＣ２２の状態は図５の点Ｈ２１と点Ｌ２１
である。
【００２４】次に、上記プレートパルス駆動動作方式と
従来のプレート遷移動作方式におけるビット線容量とビ
ット線電圧の関係について図６で説明する。ビット線電
圧差はビット線容量によって変わり、プレートパルス駆
動動作方式ではΔＶ３、従来のプレート遷移動作方式で
はΔＶ２となる。ワード線を昇圧していないため、従来
のプレート遷移動作方式では、ビット線容量が小さいと
きに実施例１より急激に悪くなる。ビット線容量が３．
５以下ではプレートパルス駆動動作方式の方がビット線
電圧差は大きくなる。
従来のプレート遷移動作方式におけるビット線容量とビ
ット線電圧の関係について図６で説明する。ビット線電
圧差はビット線容量によって変わり、プレートパルス駆
動動作方式ではΔＶ３、従来のプレート遷移動作方式で
はΔＶ２となる。ワード線を昇圧していないため、従来
のプレート遷移動作方式では、ビット線容量が小さいと
きに実施例１より急激に悪くなる。ビット線容量が３．
５以下ではプレートパルス駆動動作方式の方がビット線
電圧差は大きくなる。
【００２５】本実施の形態では、実施の形態１と同様
に、電源電圧によって読み出し電位差の有利な動作方式
を選択するものであるが、ワード線を昇圧していない本
実施例では実施例１に比べて低電圧動作でその効果が大
きい。
に、電源電圧によって読み出し電位差の有利な動作方式
を選択するものであるが、ワード線を昇圧していない本
実施例では実施例１に比べて低電圧動作でその効果が大
きい。
【００２６】（実施の形態３）実施の形態３は１Ｔ１Ｃ
構成の強誘電体メモリ装置において、実施の形態１や２
のように電源電圧によって選択的に動作方式を変更する
ものである。
構成の強誘電体メモリ装置において、実施の形態１や２
のように電源電圧によって選択的に動作方式を変更する
ものである。
【００２７】図７がメモリセルおよびその周辺回路構成
図、図８が動作タイミング図である。Ｃ０〜Ｃ７が強誘
電体キャパシタ、ＣＰがセルプレート信号、ＲＣＰがリ
ファレンスセルプレート信号、ＷＬ０、ＷＬ１がワード
線、ＲＷＬがリファレンスワード線、ＢＬ０〜ＢＬ１、
／ＢＬ０〜／ＢＬ１がビット線、ＥＱ０、ＥＱ１がビッ
ト線イコライズ信号、ＢＰがビット線プリチャージ信
号、ＳＡＥがセンスアンプ制御信号、Ｑｎ０〜Ｑｎ９が
Ｎチャネル型ＭＯＳトランジスタ、１がメモリセル、２
がビット線プリチャージ回路、３がセンスアンプ、４が
リファレンス電圧発生回路である。ｔ８１〜ｔ８９は時
間である。
図、図８が動作タイミング図である。Ｃ０〜Ｃ７が強誘
電体キャパシタ、ＣＰがセルプレート信号、ＲＣＰがリ
ファレンスセルプレート信号、ＷＬ０、ＷＬ１がワード
線、ＲＷＬがリファレンスワード線、ＢＬ０〜ＢＬ１、
／ＢＬ０〜／ＢＬ１がビット線、ＥＱ０、ＥＱ１がビッ
ト線イコライズ信号、ＢＰがビット線プリチャージ信
号、ＳＡＥがセンスアンプ制御信号、Ｑｎ０〜Ｑｎ９が
Ｎチャネル型ＭＯＳトランジスタ、１がメモリセル、２
がビット線プリチャージ回路、３がセンスアンプ、４が
リファレンス電圧発生回路である。ｔ８１〜ｔ８９は時
間である。
【００２８】回路構成は、センスアンプ３にビット線Ｂ
Ｌ０と／ＢＬ０が接続され、ビット線ＢＬ０、ＢＬ１に
はワード線ＷＬ０をゲートとするＮチャネル型ＭＯＳト
ランジスタＱｎ０、Ｑｎ２を介してそれぞれ強誘電体キ
ャパシタＣ０、Ｃ２が接続され、さらに強誘電体キャパ
シタＣ０、Ｃ２はセルプレート信号ＣＰに接続されてい
る。また、ビット線／ＢＬ０、／ＢＬ１にはワード線Ｒ
ＷＬ０をゲートとするＮチャネル型ＭＯＳトランジスタ
Ｑｎ５、Ｑｎ７を介してそれぞれ強誘電体キャパシタＣ
５、Ｃ７が接続され、さらに強誘電体キャパシタＣ５、
Ｃ７はリファレンスセルプレート信号ＲＣＰに接続され
ている。また、ビット線ＢＬ０とＢＬ１およびビット線
／ＢＬ０と／ＢＬ１はそれぞれゲートがビット線イコラ
イズ信号ＥＱ０、ＥＱ１であるＮチャネル型ＭＯＳトラ
ンジスタＱｎ８、Ｑｎ９を介して電気的に接続できる。
また、センスアンプ３はセンスアンプ制御信号ＳＡＥで
制御され、ビット線プリチャージ信号ＢＰによってビッ
ト線ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１のプリチャー
ジが制御される回路構成である。
Ｌ０と／ＢＬ０が接続され、ビット線ＢＬ０、ＢＬ１に
はワード線ＷＬ０をゲートとするＮチャネル型ＭＯＳト
ランジスタＱｎ０、Ｑｎ２を介してそれぞれ強誘電体キ
ャパシタＣ０、Ｃ２が接続され、さらに強誘電体キャパ
シタＣ０、Ｃ２はセルプレート信号ＣＰに接続されてい
る。また、ビット線／ＢＬ０、／ＢＬ１にはワード線Ｒ
ＷＬ０をゲートとするＮチャネル型ＭＯＳトランジスタ
Ｑｎ５、Ｑｎ７を介してそれぞれ強誘電体キャパシタＣ
５、Ｃ７が接続され、さらに強誘電体キャパシタＣ５、
Ｃ７はリファレンスセルプレート信号ＲＣＰに接続され
ている。また、ビット線ＢＬ０とＢＬ１およびビット線
／ＢＬ０と／ＢＬ１はそれぞれゲートがビット線イコラ
イズ信号ＥＱ０、ＥＱ１であるＮチャネル型ＭＯＳトラ
ンジスタＱｎ８、Ｑｎ９を介して電気的に接続できる。
また、センスアンプ３はセンスアンプ制御信号ＳＡＥで
制御され、ビット線プリチャージ信号ＢＰによってビッ
ト線ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１のプリチャー
ジが制御される回路構成である。
【００２９】動作について図８を参照しながら説明す
る。まず、ビット線プリチャージ信号ＢＰによってビッ
ト線は論理電圧“Ｌ”にプリチャージされている。時間
ｔ８１でビット線をフローティング状態とし、時間ｔ８
２でワード線ＷＬ０、リファレンスワード線ＲＷＬ０を
論理電圧“Ｈ”、時間ｔ８３でセルプレート信号ＣＰ、
リファレンスセルプレート信号ＲＣＰを論理電圧“Ｈ”
とする。ここで強誘電体キャパシタの両電極に電界がか
かり強誘電体キャパシタとビット線容量の容量比で決ま
る電位がビット線に読み出される。また、リファレンス
強誘電体キャパシタメモリセルから読み出されたＨとＬ
のデータはビット線／ＢＬ０と／ＢＬ１でイコライズさ
れ本体メモリセルから読み出されたＨまたはＬのデータ
の電位の１／２となっている、次に、時間ｔ８４でセル
プレート信号ＣＰ、リファレンスセルプレート信号ＲＣ
Ｐを論理電圧“Ｌ”とする。次に、時間ｔ８５で、ビッ
ト線イコライズ信号ＥＱ０を論理電圧“Ｌ”とし、リフ
ァレンス電位が発生されているビット線／ＢＬ０と／Ｂ
Ｌ１を電気的に分離し、時間ｔ８６でセンスアンプ制御
信号ＳＡＥを論理電圧“Ｈ”としセンスアンプを作動さ
せる。これによって、ビット線に読み出された電位が電
源電圧ＶＤＤと接地電圧ＶＳＳまでに増幅される。この
後センスアンプを停止し、ビット線プリチャージ信号Ｂ
Ｐによってビット線を論理電圧“Ｌ”にプリチャージす
る。
る。まず、ビット線プリチャージ信号ＢＰによってビッ
ト線は論理電圧“Ｌ”にプリチャージされている。時間
ｔ８１でビット線をフローティング状態とし、時間ｔ８
２でワード線ＷＬ０、リファレンスワード線ＲＷＬ０を
論理電圧“Ｈ”、時間ｔ８３でセルプレート信号ＣＰ、
リファレンスセルプレート信号ＲＣＰを論理電圧“Ｈ”
とする。ここで強誘電体キャパシタの両電極に電界がか
かり強誘電体キャパシタとビット線容量の容量比で決ま
る電位がビット線に読み出される。また、リファレンス
強誘電体キャパシタメモリセルから読み出されたＨとＬ
のデータはビット線／ＢＬ０と／ＢＬ１でイコライズさ
れ本体メモリセルから読み出されたＨまたはＬのデータ
の電位の１／２となっている、次に、時間ｔ８４でセル
プレート信号ＣＰ、リファレンスセルプレート信号ＲＣ
Ｐを論理電圧“Ｌ”とする。次に、時間ｔ８５で、ビッ
ト線イコライズ信号ＥＱ０を論理電圧“Ｌ”とし、リフ
ァレンス電位が発生されているビット線／ＢＬ０と／Ｂ
Ｌ１を電気的に分離し、時間ｔ８６でセンスアンプ制御
信号ＳＡＥを論理電圧“Ｈ”としセンスアンプを作動さ
せる。これによって、ビット線に読み出された電位が電
源電圧ＶＤＤと接地電圧ＶＳＳまでに増幅される。この
後センスアンプを停止し、ビット線プリチャージ信号Ｂ
Ｐによってビット線を論理電圧“Ｌ”にプリチャージす
る。
【００３０】この実施の形態における動作の特徴は、セ
ルプレート信号ＣＰおよびリファレンスセルプレート信
号ＲＣＰをパルス駆動した後、すなわち論理電圧“Ｌ”
とした後に、ビット線イコライズ信号ＥＱ０を論理電圧
“Ｌ”とし、リファレンス電位が発生されているビット
線を電気的に分離することにある。このような動作を行
うことによって、リファレンス電位を正確に本体メモリ
セルから読み出されたＨデータとＬデータの中間電位と
することができる。
ルプレート信号ＣＰおよびリファレンスセルプレート信
号ＲＣＰをパルス駆動した後、すなわち論理電圧“Ｌ”
とした後に、ビット線イコライズ信号ＥＱ０を論理電圧
“Ｌ”とし、リファレンス電位が発生されているビット
線を電気的に分離することにある。このような動作を行
うことによって、リファレンス電位を正確に本体メモリ
セルから読み出されたＨデータとＬデータの中間電位と
することができる。
【００３１】（実施の形態４）実施の形態４も実施の形
態３と同様で、１Ｔ１Ｃ構成の強誘電体メモリ装置にお
いて、実施の形態１や２のように電源電圧によって選択
的に動作方式を変更するものである。
態３と同様で、１Ｔ１Ｃ構成の強誘電体メモリ装置にお
いて、実施の形態１や２のように電源電圧によって選択
的に動作方式を変更するものである。
【００３２】図７がメモリセルおよびその周辺回路構成
図、図９が動作タイミング図である。
図、図９が動作タイミング図である。
【００３３】動作について図９を参照しながら説明す
る。まず、ビット線プリチャージ信号ＢＰによってビッ
ト線は論理電圧“Ｌ”にプリチャージされている。時間
ｔ９１でビット線をフローティング状態とし、時間ｔ９
２でワード線ＷＬ０、リファレンスワード線ＲＷＬ０を
論理電圧“Ｈ”、時間ｔ９３でセルプレート信号ＣＰ、
リファレンスセルプレート信号ＲＣＰを論理電圧“Ｈ”
とする。ここで強誘電体キャパシタの両電極に電界がか
かり強誘電体キャパシタとビット線容量の容量比で決ま
る電位がビット線に読み出される。また、リファレンス
強誘電体キャパシタメモリセルから読み出されたＨとＬ
のデータはビット線／ＢＬ０と／ＢＬ１でイコライズさ
れ本体メモリセルから読み出されたＨまたはＬのデータ
の電位の１／２となっている、次に、時間ｔ９４で、ビ
ット線イコライズ信号ＥＱ０を論理電圧“Ｌ”とし、リ
ファレンス電位が発生されているビット線／ＢＬ０と／
ＢＬ１を電気的に分離する。次に、時間ｔ９５でセルプ
レート信号ＣＰ、リファレンスセルプレート信号ＲＣＰ
を論理電圧“Ｌ”とする。時間ｔ９６でセンスアンプ制
御信号ＳＡＥを論理電圧“Ｈ”としセンスアンプを作動
させる。これによって、ビット線に読み出された電位が
電源電圧ＶＤＤと接地電圧ＶＳＳまでに増幅される。こ
の後センスアンプを停止し、ビット線プリチャージ信号
ＢＰによってビット線を論理電圧“Ｌ”にプリチャージ
する。
る。まず、ビット線プリチャージ信号ＢＰによってビッ
ト線は論理電圧“Ｌ”にプリチャージされている。時間
ｔ９１でビット線をフローティング状態とし、時間ｔ９
２でワード線ＷＬ０、リファレンスワード線ＲＷＬ０を
論理電圧“Ｈ”、時間ｔ９３でセルプレート信号ＣＰ、
リファレンスセルプレート信号ＲＣＰを論理電圧“Ｈ”
とする。ここで強誘電体キャパシタの両電極に電界がか
かり強誘電体キャパシタとビット線容量の容量比で決ま
る電位がビット線に読み出される。また、リファレンス
強誘電体キャパシタメモリセルから読み出されたＨとＬ
のデータはビット線／ＢＬ０と／ＢＬ１でイコライズさ
れ本体メモリセルから読み出されたＨまたはＬのデータ
の電位の１／２となっている、次に、時間ｔ９４で、ビ
ット線イコライズ信号ＥＱ０を論理電圧“Ｌ”とし、リ
ファレンス電位が発生されているビット線／ＢＬ０と／
ＢＬ１を電気的に分離する。次に、時間ｔ９５でセルプ
レート信号ＣＰ、リファレンスセルプレート信号ＲＣＰ
を論理電圧“Ｌ”とする。時間ｔ９６でセンスアンプ制
御信号ＳＡＥを論理電圧“Ｈ”としセンスアンプを作動
させる。これによって、ビット線に読み出された電位が
電源電圧ＶＤＤと接地電圧ＶＳＳまでに増幅される。こ
の後センスアンプを停止し、ビット線プリチャージ信号
ＢＰによってビット線を論理電圧“Ｌ”にプリチャージ
する。
【００３４】この実施の形態における動作の特徴は、セ
ルプレート信号およびリファレンスセルプレート信号Ｒ
ＣＰをパルス駆動する途中で、すなわち論理電圧“Ｈ”
とした後に、ビット線イコライズ信号ＥＱ０を論理電圧
“Ｌ”とし、リファレンス電位が発生されているビット
線を電気的に分離し、その後セルプレート信号およびリ
ファレンスセルプレート信号ＲＣＰを論理電圧“Ｌ”と
することにある。このような動作を行うことによって、
リファレンス電位発生およびセンスアンプ起動の高速動
作化ができる。
ルプレート信号およびリファレンスセルプレート信号Ｒ
ＣＰをパルス駆動する途中で、すなわち論理電圧“Ｈ”
とした後に、ビット線イコライズ信号ＥＱ０を論理電圧
“Ｌ”とし、リファレンス電位が発生されているビット
線を電気的に分離し、その後セルプレート信号およびリ
ファレンスセルプレート信号ＲＣＰを論理電圧“Ｌ”と
することにある。このような動作を行うことによって、
リファレンス電位発生およびセンスアンプ起動の高速動
作化ができる。
【００３５】（実施の形態５）図１０は本実施の形態に
おける動作タイミング図、図１１が強誘電体キャパシタ
の動作のヒステリシス特性図である。この第５の実施例
の動作の特徴はプレートを複数回駆動した後にプレート
を論理電圧“Ｈ”とし、ビット線の読み出し電位差を大
きくすることにある。ここでは、回路構成図に関しては
２Ｔ２Ｃの図２０としている。もちろん、このことは、
１Ｔ１Ｃ型のメモリ構成にも適用できる。
おける動作タイミング図、図１１が強誘電体キャパシタ
の動作のヒステリシス特性図である。この第５の実施例
の動作の特徴はプレートを複数回駆動した後にプレート
を論理電圧“Ｈ”とし、ビット線の読み出し電位差を大
きくすることにある。ここでは、回路構成図に関しては
２Ｔ２Ｃの図２０としている。もちろん、このことは、
１Ｔ１Ｃ型のメモリ構成にも適用できる。
【００３６】動作について図１０および図１１を参照し
ながら説明する。まず、ビット線プリチャージ信号ＢＰ
によってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリ
チャージされている。このとき、強誘電体キャパシタＣ
２１およびＣ２２の初期状態は図１１の点Ｈ１０１と点
Ｌ１０１である。時間ｔ１０１でビット線ＢＬと／ＢＬ
をフローティング状態とし、時間ｔ１０２でワード線Ｗ
Ｌを論理電圧“Ｈ”、時間ｔ１０３でセルプレート信号
ＣＰを論理電圧“Ｈ”とする。このとき、強誘電体キャ
パシタＣ２１およびＣ２２の両電極に電界がかかり強誘
電体キャパシタとビット線容量の容量比で決まる電位が
ビット線ＢＬと／ＢＬに読み出される。強誘電体キャパ
シタＣ２１およびＣ２２の状態は図１１の点Ｈ１０３と
点Ｌ１０３である。次に、時間ｔ１０４でセルプレート
信号ＣＰを論理電圧“Ｌ”とする。強誘電体キャパシタ
Ｃ２１およびＣ２２の状態は図１１の点Ｈ１０４と点Ｌ
１０４である。次に、時間ｔ１０５でセルプレート信号
ＣＰを論理電圧“Ｈ”とする。強誘電体キャパシタＣ２
１およびＣ２２の状態は図１１の点Ｈ１０５と点Ｌ１０
５である。ビット線電圧差はΔＶ１０となる。時間ｔ１
０６でセンスアンプ制御信号ＳＡＥを論理電圧“Ｈ”と
しセンスアンプを作動させる。これによって、ビット線
に読み出された電位が電源電圧ＶＤＤと接地電圧ＶＳＳ
までに増幅される。時間ｔ１０７で再書き込み動作とし
てセルプレート信号ＣＰを論理電圧“Ｌ”とする。強誘
電体キャパシタＣ２１およびＣ２２の状態は図１１の点
Ｈ１０７と点Ｌ１０７である。この後センスアンプを停
止し、ビット線プリチャージ信号ＢＰによってビット線
ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャージする。強
誘電体キャパシタＣ２１およびＣ２２の状態は図１１の
点Ｈ１０１と点Ｌ１０１である。
ながら説明する。まず、ビット線プリチャージ信号ＢＰ
によってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリ
チャージされている。このとき、強誘電体キャパシタＣ
２１およびＣ２２の初期状態は図１１の点Ｈ１０１と点
Ｌ１０１である。時間ｔ１０１でビット線ＢＬと／ＢＬ
をフローティング状態とし、時間ｔ１０２でワード線Ｗ
Ｌを論理電圧“Ｈ”、時間ｔ１０３でセルプレート信号
ＣＰを論理電圧“Ｈ”とする。このとき、強誘電体キャ
パシタＣ２１およびＣ２２の両電極に電界がかかり強誘
電体キャパシタとビット線容量の容量比で決まる電位が
ビット線ＢＬと／ＢＬに読み出される。強誘電体キャパ
シタＣ２１およびＣ２２の状態は図１１の点Ｈ１０３と
点Ｌ１０３である。次に、時間ｔ１０４でセルプレート
信号ＣＰを論理電圧“Ｌ”とする。強誘電体キャパシタ
Ｃ２１およびＣ２２の状態は図１１の点Ｈ１０４と点Ｌ
１０４である。次に、時間ｔ１０５でセルプレート信号
ＣＰを論理電圧“Ｈ”とする。強誘電体キャパシタＣ２
１およびＣ２２の状態は図１１の点Ｈ１０５と点Ｌ１０
５である。ビット線電圧差はΔＶ１０となる。時間ｔ１
０６でセンスアンプ制御信号ＳＡＥを論理電圧“Ｈ”と
しセンスアンプを作動させる。これによって、ビット線
に読み出された電位が電源電圧ＶＤＤと接地電圧ＶＳＳ
までに増幅される。時間ｔ１０７で再書き込み動作とし
てセルプレート信号ＣＰを論理電圧“Ｌ”とする。強誘
電体キャパシタＣ２１およびＣ２２の状態は図１１の点
Ｈ１０７と点Ｌ１０７である。この後センスアンプを停
止し、ビット線プリチャージ信号ＢＰによってビット線
ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャージする。強
誘電体キャパシタＣ２１およびＣ２２の状態は図１１の
点Ｈ１０１と点Ｌ１０１である。
【００３７】図１１より明らかなように時間ｔ１０３で
読み出されたビット線電圧差よりも、時間ｔ１０５で読
み出されたビット線電圧差の方が大きい。本動作方式に
よると読み出されるビット線電圧差が大きくなり安定動
作ができ、特にメモリセルキャパシタの特性のばらつき
などに対しても強くなるという効果がある。
読み出されたビット線電圧差よりも、時間ｔ１０５で読
み出されたビット線電圧差の方が大きい。本動作方式に
よると読み出されるビット線電圧差が大きくなり安定動
作ができ、特にメモリセルキャパシタの特性のばらつき
などに対しても強くなるという効果がある。
【００３８】（実施の形態６）図１２は本実施の形態に
おける動作タイミング図である。この実施の形態は第５
の実施の形態と同様でプレートを複数回駆動することに
よって、読み出されるビット線電圧差を大きくするもの
であるが、第５の実施の形態よりもプレートのパルス駆
動回数が１回多いものである。動作については基本的に
第５の実施の形態と同じである。図１３はプレートのパ
ルス駆動回数と読み出されたビット線電圧差との関係を
示したものである。プレートのパルス駆動回数が５回程
度からビット線電圧差はかなり飽和してきている。プレ
ートのパルス駆動回数を多くするとビット線電圧差は大
きくなるが、それだけ消費電流も多くなる。そのため、
適当な回数のプレートのパルス駆動回数が望ましい。第
５の実施の形態や第６の実施の形態が現実的なものであ
る。
おける動作タイミング図である。この実施の形態は第５
の実施の形態と同様でプレートを複数回駆動することに
よって、読み出されるビット線電圧差を大きくするもの
であるが、第５の実施の形態よりもプレートのパルス駆
動回数が１回多いものである。動作については基本的に
第５の実施の形態と同じである。図１３はプレートのパ
ルス駆動回数と読み出されたビット線電圧差との関係を
示したものである。プレートのパルス駆動回数が５回程
度からビット線電圧差はかなり飽和してきている。プレ
ートのパルス駆動回数を多くするとビット線電圧差は大
きくなるが、それだけ消費電流も多くなる。そのため、
適当な回数のプレートのパルス駆動回数が望ましい。第
５の実施の形態や第６の実施の形態が現実的なものであ
る。
【００３９】（実施の形態７）図１４は本実施の形態に
おける動作タイミング図、図１５が強誘電体キャパシタ
の動作のヒステリシス特性図である。この実施の形態に
おける動作の特徴はプレートを複数回駆動した後にプレ
ートを論理電圧“Ｌ”とし、ビット線の読み出し電位差
を大きくすることにある。ここでは、回路構成図に関し
ては２Ｔ２Ｃの図２０としている。もちろん、このこと
は、１Ｔ１Ｃ型のメモリ構成にも適用できる。
おける動作タイミング図、図１５が強誘電体キャパシタ
の動作のヒステリシス特性図である。この実施の形態に
おける動作の特徴はプレートを複数回駆動した後にプレ
ートを論理電圧“Ｌ”とし、ビット線の読み出し電位差
を大きくすることにある。ここでは、回路構成図に関し
ては２Ｔ２Ｃの図２０としている。もちろん、このこと
は、１Ｔ１Ｃ型のメモリ構成にも適用できる。
【００４０】動作について図１４および図１５を参照し
ながら説明する。まず、ビット線プリチャージ信号ＢＰ
によってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリ
チャージされている。このとき、強誘電体キャパシタＣ
２１およびＣ２２の初期状態は図１５の点Ｈ１４１と点
Ｌ１４１である。時間ｔ１４１でビット線ＢＬと／ＢＬ
をフローティング状態とし、時間ｔ１４２でワード線Ｗ
Ｌを論理電圧“Ｈ”、時間ｔ１４３でセルプレート信号
ＣＰを論理電圧“Ｈ”とする。このとき、強誘電体キャ
パシタＣ２１およびＣ２２の両電極に電界がかかり強誘
電体キャパシタとビット線容量の容量比で決まる電位が
ビット線ＢＬと／ＢＬに読み出される。強誘電体キャパ
シタＣ２１およびＣ２２の状態は図１５の点Ｈ１４３と
点Ｌ１４３である。次に、時間ｔ１４４でセルプレート
信号ＣＰを論理電圧“Ｌ”とする。強誘電体キャパシタ
Ｃ２１およびＣ２２の状態は図１５の点Ｈ１４４と点Ｌ
１４４である。次に、時間ｔ１４５でセルプレート信号
ＣＰを論理電圧“Ｈ”とする。強誘電体キャパシタＣ２
１およびＣ２２の状態は図１５の点Ｈ１４５と点Ｌ１４
５である。次に、時間ｔ１４６でセルプレート信号ＣＰ
を論理電圧“Ｌ”とする。強誘電体キャパシタＣ２１お
よびＣ２２の状態は図１５の点Ｈ１４６と点Ｌ１４６で
ある。ビット線電圧差はΔＶ１４となる。時間ｔ１４７
でセンスアンプ制御信号ＳＡＥを論理電圧“Ｈ”としセ
ンスアンプを作動させる。これによって、ビット線に読
み出された電位が電源電圧ＶＤＤと接地電圧ＶＳＳまで
に増幅されるとともにデータの再書き込みが行われる。
この後センスアンプを停止し、ビット線プリチャージ信
号ＢＰによってビット線ＢＬと／ＢＬは論理電圧“Ｌ”
にプリチャージする。強誘電体キャパシタＣ２１および
Ｃ２２の状態は図１５の点Ｈ１４１と点Ｌ１４１であ
る。
ながら説明する。まず、ビット線プリチャージ信号ＢＰ
によってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリ
チャージされている。このとき、強誘電体キャパシタＣ
２１およびＣ２２の初期状態は図１５の点Ｈ１４１と点
Ｌ１４１である。時間ｔ１４１でビット線ＢＬと／ＢＬ
をフローティング状態とし、時間ｔ１４２でワード線Ｗ
Ｌを論理電圧“Ｈ”、時間ｔ１４３でセルプレート信号
ＣＰを論理電圧“Ｈ”とする。このとき、強誘電体キャ
パシタＣ２１およびＣ２２の両電極に電界がかかり強誘
電体キャパシタとビット線容量の容量比で決まる電位が
ビット線ＢＬと／ＢＬに読み出される。強誘電体キャパ
シタＣ２１およびＣ２２の状態は図１５の点Ｈ１４３と
点Ｌ１４３である。次に、時間ｔ１４４でセルプレート
信号ＣＰを論理電圧“Ｌ”とする。強誘電体キャパシタ
Ｃ２１およびＣ２２の状態は図１５の点Ｈ１４４と点Ｌ
１４４である。次に、時間ｔ１４５でセルプレート信号
ＣＰを論理電圧“Ｈ”とする。強誘電体キャパシタＣ２
１およびＣ２２の状態は図１５の点Ｈ１４５と点Ｌ１４
５である。次に、時間ｔ１４６でセルプレート信号ＣＰ
を論理電圧“Ｌ”とする。強誘電体キャパシタＣ２１お
よびＣ２２の状態は図１５の点Ｈ１４６と点Ｌ１４６で
ある。ビット線電圧差はΔＶ１４となる。時間ｔ１４７
でセンスアンプ制御信号ＳＡＥを論理電圧“Ｈ”としセ
ンスアンプを作動させる。これによって、ビット線に読
み出された電位が電源電圧ＶＤＤと接地電圧ＶＳＳまで
に増幅されるとともにデータの再書き込みが行われる。
この後センスアンプを停止し、ビット線プリチャージ信
号ＢＰによってビット線ＢＬと／ＢＬは論理電圧“Ｌ”
にプリチャージする。強誘電体キャパシタＣ２１および
Ｃ２２の状態は図１５の点Ｈ１４１と点Ｌ１４１であ
る。
【００４１】図１５より明らかなように時間ｔ１４４で
読み出されたビット線電圧差よりも、時間ｔ１４６で読
み出されたビット線電圧差の方が大きい。本動作方式に
よると読み出されるビット線電圧差が大きくなり安定動
作ができ、特にメモリセルキャパシタの特性のばらつき
などに対しても強くなるという効果がある。
読み出されたビット線電圧差よりも、時間ｔ１４６で読
み出されたビット線電圧差の方が大きい。本動作方式に
よると読み出されるビット線電圧差が大きくなり安定動
作ができ、特にメモリセルキャパシタの特性のばらつき
などに対しても強くなるという効果がある。
【００４２】（実施の形態８）本実施の形態における動
作タイミングは第５の実施の形態と同様であるが、プレ
ートを複数回駆動するときの電圧レベルを変え振幅電圧
を小さくしたものである。
作タイミングは第５の実施の形態と同様であるが、プレ
ートを複数回駆動するときの電圧レベルを変え振幅電圧
を小さくしたものである。
【００４３】図１６が本実施の形態における動作タイミ
ング図、図１７が強誘電体キャパシタの動作のヒステリ
シス特性図である。動作については第５の実施の形態と
同様である。
ング図、図１７が強誘電体キャパシタの動作のヒステリ
シス特性図である。動作については第５の実施の形態と
同様である。
【００４４】この実施の形態ではプレートの振幅電圧が
小さいため消費電力が小さくなるという効果がある。ま
た、読み出しビット線電位差についても振幅電圧の設定
によっては第５の実施の形態とほぼ同程度にできる。
小さいため消費電力が小さくなるという効果がある。ま
た、読み出しビット線電位差についても振幅電圧の設定
によっては第５の実施の形態とほぼ同程度にできる。
【００４５】（実施の形態９）本実施の形態における動
作タイミングは第７の実施の形態と同様であるが、プレ
ートを複数回駆動するときの電圧レベルを変え振幅電圧
を小さくしたものである。
作タイミングは第７の実施の形態と同様であるが、プレ
ートを複数回駆動するときの電圧レベルを変え振幅電圧
を小さくしたものである。
【００４６】図１８が本実施の形態における動作タイミ
ング図、図１９が強誘電体キャパシタの動作のヒステリ
シス特性図である。動作については第７の実施の形態と
同様である。
ング図、図１９が強誘電体キャパシタの動作のヒステリ
シス特性図である。動作については第７の実施の形態と
同様である。
【００４７】この実施の形態ではプレートの振幅電圧が
小さいため消費電力が小さくなるという効果がある。ま
た、読み出しビット線電位差についても振幅電圧の設定
によっては第７の実施の形態とほぼ同程度にできる。
小さいため消費電力が小さくなるという効果がある。ま
た、読み出しビット線電位差についても振幅電圧の設定
によっては第７の実施の形態とほぼ同程度にできる。
【００４８】
【発明の効果】本発明によれば、セルプレート信号を複
数回遷移させることにより、強誘電体メモリセルキャパ
シタからビット線に読み出される電荷量を大きくするこ
とができ、特に低電圧動作が可能な強誘電体メモリ装置
とすることができるという効果がある。
数回遷移させることにより、強誘電体メモリセルキャパ
シタからビット線に読み出される電荷量を大きくするこ
とができ、特に低電圧動作が可能な強誘電体メモリ装置
とすることができるという効果がある。
【図１】本発明の第１の実施の形態における動作タイミ
ング図
ング図
【図２】本発明の第１の実施の形態における強誘電体キ
ャパシタの動作のヒステリシス特性図
ャパシタの動作のヒステリシス特性図
【図３】本発明の第１の実施の形態における電源電圧と
データ読み出し時ビット線電圧の関係図
データ読み出し時ビット線電圧の関係図
【図４】本発明におけるプレート遷移動作方式と第１の
実施の形態におけるプレートパルス駆動動作方式との選
択切り換え点の電源電圧依存性を示す図
実施の形態におけるプレートパルス駆動動作方式との選
択切り換え点の電源電圧依存性を示す図
【図５】本発明の第２の実施の形態における強誘電体キ
ャパシタの動作のヒステリシス特性図
ャパシタの動作のヒステリシス特性図
【図６】本発明の第２の実施の形態における電源電圧と
データ読み出し時ビット線電圧の関係図
データ読み出し時ビット線電圧の関係図
【図７】１Ｔ１Ｃ型のメモリセル構成図
【図８】本発明の第３の実施の形態における動作タイミ
ング図
ング図
【図９】本発明の第４の実施の形態における動作タイミ
ング図
ング図
【図１０】本発明の第５の実施の形態における動作タイ
ミング図
ミング図
【図１１】本発明の第５の実施の形態における強誘電体
キャパシタの動作のヒステリシス特性図
キャパシタの動作のヒステリシス特性図
【図１２】本発明の第６の実施の形態における動作タイ
ミング図
ミング図
【図１３】本発明の第５、第６の実施の形態における動
作におけるプレート駆動回数とビット線読み出し電圧の
関係図
作におけるプレート駆動回数とビット線読み出し電圧の
関係図
【図１４】本発明の第７の実施の形態における動作タイ
ミング図
ミング図
【図１５】本発明の第７の実施の形態における強誘電体
キャパシタの動作のヒステリシス特性図
キャパシタの動作のヒステリシス特性図
【図１６】本発明の第８の実施の形態における動作タイ
ミング図
ミング図
【図１７】本発明の第８の実施の形態における強誘電体
キャパシタの動作のヒステリシス特性図
キャパシタの動作のヒステリシス特性図
【図１８】本発明の第９の実施の形態における動作タイ
ミング図
ミング図
【図１９】本発明の第９の実施の形態における強誘電体
キャパシタの動作のヒステリシス特性図
キャパシタの動作のヒステリシス特性図
【図２０】２Ｔ２Ｃ型のメモリセル構成図
【図２１】従来例の動作タイミング図
【図２２】従来例の強誘電体キャパシタの動作のヒステ
リシス特性図
リシス特性図
【図２３】従来例のビット線容量とビット線電圧の関係
図
図
Ｃ０〜Ｃ２２ 強誘電体キャパシタ ＣＰ セルプレート信号 ＲＣＰ リファレンスセルプレート信号 ＷＬ、ＷＬ０、ＷＬ１ ワード線 ＲＷＬ リファレンスワード線 ＢＬ、／ＢＬ、ＢＬ０〜ＢＬ１、／ＢＬ０〜／ＢＬ１
ビット線 ＢＰ ビット線プリチャージ信号 ＳＡＥ センスアンプ制御信号 ＥＱ０、ＥＱ１ ビット線イコライズ信号 ＶＳＳ 接地電圧 ＩＮＶ 否定回路 Ｑｎ０〜Ｑｎ２７ Ｎチャネル型ＭＯＳトランジスタ Ｑｐ２１〜Ｑｐ２３ Ｐチャネル型ＭＯＳトランジスタ １ メモリセル ２ ビット線プリチャージ回路 ３ センスアンプ ４ リファレンス電圧発生回路 ｔ１１〜ｔ２１８ 時間 Ｌ１Ｈ〜Ｌ３Ｈ、Ｌ１Ｌ〜Ｌ３Ｌ ビット線容量を示す
直線 Ｈ１１〜Ｈ２１５、Ｌ１１〜Ｌ２１５ 各動作状態での
強誘電体キャパシタの状態を示す点 ＶＨ１〜ＶＨ２１ “Ｈ”の読み出し電圧 ＶＬ１〜ＶＬ２１ “Ｌ”の読み出し電圧 ΔＶ１〜ΔＶ２１ 読み出し電位差
ビット線 ＢＰ ビット線プリチャージ信号 ＳＡＥ センスアンプ制御信号 ＥＱ０、ＥＱ１ ビット線イコライズ信号 ＶＳＳ 接地電圧 ＩＮＶ 否定回路 Ｑｎ０〜Ｑｎ２７ Ｎチャネル型ＭＯＳトランジスタ Ｑｐ２１〜Ｑｐ２３ Ｐチャネル型ＭＯＳトランジスタ １ メモリセル ２ ビット線プリチャージ回路 ３ センスアンプ ４ リファレンス電圧発生回路 ｔ１１〜ｔ２１８ 時間 Ｌ１Ｈ〜Ｌ３Ｈ、Ｌ１Ｌ〜Ｌ３Ｌ ビット線容量を示す
直線 Ｈ１１〜Ｈ２１５、Ｌ１１〜Ｌ２１５ 各動作状態での
強誘電体キャパシタの状態を示す点 ＶＨ１〜ＶＨ２１ “Ｈ”の読み出し電圧 ＶＬ１〜ＶＬ２１ “Ｌ”の読み出し電圧 ΔＶ１〜ΔＶ２１ 読み出し電位差
Claims (11)
- 【請求項１】 ゲートがワード線に、ドレインがビット
線にそれぞれ接続されたメモリセルトランジスタと、第
１の電極がセルプレートに、第２の電極が前記メモリセ
ルトランジスタのソースにそれぞれ接続された強誘電体
キャパシタと、前記ビット線に接続されたセンスアンプ
と、セルプレート駆動回路と、電圧検知回路とを具備
し、前記電圧検知回路は第１の電圧を検知し、前記セル
プレートを遷移駆動する第１の駆動モードと前記セルプ
レートをパルス駆動する第２の駆動モードとを有し、前
記第１の電圧以上またはそれ以下で前記第１の駆動モー
ドと前記第２の駆動モードとを切り換えて動作すること
を特徴とする強誘電体メモリ装置。 - 【請求項２】 前記ワード線の選択状態が電源電圧より
高い電圧でないことを特徴とする請求項１記載の強誘電
体メモリ装置。 - 【請求項３】 ゲートが第１のワード線に、ドレインが
第１のビット線にそれぞれ接続された第１のメモリセル
トランジスタと、第１の電極がセルプレートに、第２の
電極が第１のメモリセルトランジスタのソースにそれぞ
れ接続された第１強誘電体キャパシタと、ゲートが第２
のワード線に、ドレインが第２のビット線にそれぞれ接
続された第２のメモリセルトランジスタと、第３の電極
がセルプレートに、第４の電極が第２のメモリセルトラ
ンジスタのソースにそれぞれ接続された第２強誘電体キ
ャパシタと、第１のビット線および第２のビット線を電
気的に接続するスイッチトランジスタと、前記第１のビ
ット線および第２のビット線に接続されたセンスアンプ
とを具備し、第１のワード線と第２のワード線が選択さ
れ、前記スイッチトランジスタがオン状態で、前記セル
プレートが第１の電源から第２の電源に遷移しさらに前
記第１の電源に遷移した後に、前記スイッチトランジス
タをオフ状態とすることを特徴とする強誘電体メモリ装
置。 - 【請求項４】 ゲートが第１のワード線に、ドレインが
第１のビット線にそれぞれ接続された第１のメモリセル
トランジスタと、第１の電極がセルプレートに、第２の
電極が第１のメモリセルトランジスタのソースにそれぞ
れ接続された第１強誘電体キャパシタと、ゲートが第２
のワード線に、ドレインが第２のビット線にそれぞれ接
続された第２のメモリセルトランジスタと、第３の電極
がセルプレートに、第４の電極が第２のメモリセルトラ
ンジスタのソースにそれぞれ接続された第２強誘電体キ
ャパシタと、第１のビット線および第２のビット線を電
気的に接続するスイッチトランジスタと、第１のビット
線および第２のビット線に接続されたセンスアンプとを
具備し、第１のワード線および第２のワード線が選択さ
れ、前記スイッチトランジスタがオン状態で、前記セル
プレートが第１の電源から第２の電源に遷移し、前記ス
イッチトランジスタがオフ状態となった後に前記セルプ
レートが前記第１の電源に遷移することを特徴とする強
誘電体メモリ装置。 - 【請求項５】 ゲートがワード線に、ドレインがビット
線にそれぞれ接続されたメモリセルトランジスタと、第
１の電極がセルプレートに、第２の電極が前記メモリセ
ルトランジスタのソースにそれぞれ接続された強誘電体
キャパシタと、前記ビット線に接続されたセンスアンプ
と、セルプレート駆動回路とを具備し、前記セルプレー
トを第１の電源と第２の電源に複数回遷移した後に、前
記センスアンプが動作することを特徴とする強誘電体メ
モリ装置。 - 【請求項６】 ゲートがワード線に、ドレインがビット
線にそれぞれ接続されたメモリセルトランジスタと、第
１の電極がセルプレートに、第２の電極が前記メモリセ
ルトランジスタのソースにそれぞれ接続された強誘電体
キャパシタと、前記ビット線に接続されたセンスアンプ
と、セルプレート駆動回路とを具備し、前記セルプレー
トの初期の電圧が第１の電圧で、前記セルプレートを第
１の電源と第２の電源に複数回遷移した後に第２の電源
とした後に、前記センスアンプが動作することを特徴と
する強誘電体メモリ装置。 - 【請求項７】 ゲートがワード線に、ドレインがビット
線にそれぞれ接続されたメモリセルトランジスタと、第
１の電極がセルプレートに、第２の電極が前記メモリセ
ルトランジスタのソースにそれぞれ接続された強誘電体
キャパシタと、前記ビット線に接続されたセンスアンプ
と、セルプレート駆動回路とを具備し、前記セルプレー
トの初期の電圧が第１の電圧で、前記セルプレートを第
１の電源と第２の電源に複数回遷移した後に第１の電源
とした後に、前記センスアンプが動作することを特徴と
する強誘電体メモリ装置。 - 【請求項８】 ゲートがワード線に、ドレインがビット
線にそれぞれ接続されたメモリセルトランジスタと、第
１の電極がセルプレートに、第２の電極が前記メモリセ
ルトランジスタのソースにそれぞれ接続された強誘電体
キャパシタと、前記ビット線に接続されたセンスアンプ
と、セルプレート駆動回路とを具備し、前記セルプレー
トを第１の電源と第２の電源に複数回遷移した後に、前
記センスアンプが動作するとき、前記ビット線への読み
出し電荷量の最大値の半分以上となる回数程度セルプレ
ートを複数回遷移することを特徴とする強誘電体メモリ
装置。 - 【請求項９】 ゲートがワード線に、ドレインがビット
線にそれぞれ接続されたメモリセルトランジスタと、第
１の電極がセルプレートに、第２の電極が前記メモリセ
ルトランジスタのソースにそれぞれ接続された強誘電体
キャパシタと、前記ビット線に接続されたセンスアンプ
と、セルプレート駆動回路とを具備し、前記セルプレー
トを第１の電源を初期の状態とし第２の電源と第３の電
源とを複数回遷移した後に、前記センスアンプが動作す
ることを特徴とする強誘電体メモリ装置。 - 【請求項１０】 ゲートがワード線に、ドレインがビッ
ト線にそれぞれ接続されたメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモリ
セルトランジスタのソースにそれぞれ接続された強誘電
体キャパシタと、前記ビット線に接続されたセンスアン
プと、セルプレート駆動回路とを具備し、前記セルプレ
ートを第１の電源を初期の状態とし第２の電源と第３の
電源とを複数回遷移し、最終前記第３の電源にした後
に、前記センスアンプが動作することを特徴とする強誘
電体メモリ装置。 - 【請求項１１】 ゲートがワード線に、ドレインがビッ
ト線にそれぞれ接続されたメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモリ
セルトランジスタのソースにそれぞれ接続された強誘電
体キャパシタと、前記ビット線に接続されたセンスアン
プと、セルプレート駆動回路とを具備し、前記セルプレ
ートを第１の電源を初期の状態とし第２の電源と第３の
電源とを複数回遷移し、最終前記第１の電源にした後
に、前記センスアンプが動作することを特徴とする強誘
電体メモリ装置。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8176079A JPH1040688A (ja) | 1996-07-05 | 1996-07-05 | 強誘電体メモリ装置 |
| TW086103312A TW322578B (ja) | 1996-03-18 | 1997-03-17 | |
| EP97907370A EP0844618B1 (en) | 1996-03-18 | 1997-03-18 | Data reading method for ferroelectric memory, and ferroelectric memory |
| CN97190219A CN1183165A (zh) | 1996-03-18 | 1997-03-18 | 强电介质存储器件的数据读出方法及强电介质存储器件 |
| DE69717052T DE69717052T2 (de) | 1996-03-18 | 1997-03-18 | Verfahren zum lesen von daten für einen ferroelektrischen speicher und ferroelektrischer speicher |
| JP53335697A JP3621705B2 (ja) | 1996-03-18 | 1997-03-18 | 強誘電体メモリ装置、及び強誘電体メモリ装置のデータの読み出し方法 |
| PCT/JP1997/000882 WO1997035314A1 (fr) | 1996-03-18 | 1997-03-18 | Procede de lecture de donnees pour memoire ferroelectrique et memoire ferroelectrique |
| KR1019970708247A KR100445879B1 (ko) | 1996-03-18 | 1997-03-18 | 강유전체메모리장치의데이터판독방법및강유전체메모리장치 |
| US08/952,395 US6028782A (en) | 1996-03-18 | 1997-03-18 | Data reading method of ferroelectric memory device, and ferroelectric memory device |
| JP2004156564A JP2004288367A (ja) | 1996-03-18 | 2004-05-26 | 強誘電体メモリ装置、及び強誘電体メモリ装置のデータの読み出しおよび再書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8176079A JPH1040688A (ja) | 1996-07-05 | 1996-07-05 | 強誘電体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1040688A true JPH1040688A (ja) | 1998-02-13 |
Family
ID=16007360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8176079A Pending JPH1040688A (ja) | 1996-03-18 | 1996-07-05 | 強誘電体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1040688A (ja) |
-
1996
- 1996-07-05 JP JP8176079A patent/JPH1040688A/ja active Pending
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