JP3621705B2 - 強誘電体メモリ装置、及び強誘電体メモリ装置のデータの読み出し方法 - Google Patents
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Description
「技術分野」
本発明は、強誘電体メモリ装置の読み出し方法及び強誘電体メモリ装置に関するものである。
「背景技術」
近年、メモリセルのキャパシタに強誘電体材料を用いることにより記憶データの不揮発性を実現した強誘電体メモリ装置が考案されている。強誘電体キャパシタはヒステリシス特性を有し、電界が零のときでも履歴に応じた異なる極性の残留分極が残る。記憶データを強誘電体キャパシタの残留分極で表わすことにより不揮発性メモリ装置を実現するものである。
【０００１】
アメリカ特許4,873,664号明細書には、二つのタイプの強誘電体メモリ装置が開示されている。第１のタイプは、メモリセルが１ビットあたり１トランジスタおよび１キャパシタ（1T1C）で構成したものであり、たとえば256個の本体メモリセル（ノーマルセル）毎に１個のリファレンスメモリセルが設けられる。第２のタイプは、リファレンスメモリセルを設けずに、メモリセルが１ビットあたり２トランジスタおよび２キャパシタ（2T2C）で構成したものであり、１対の相補データが１対の強誘電体キャパシタに記憶される。
【０００２】
キャパシタを構成する強誘電体材料としては、KNO3、PbLaO3−ZrO2−TiO2、およびPbTiO3−PbZrO3などが知られている。PCT国際公開第WO93/12542公報によれば、強誘電体メモリ装置に適した、PbTiO3−PbZrO3に比べて極端に疲労の小さい強誘電体材料も知られている。
【０００３】
例えば2T2C構成の強誘電体メモリ装置の構成とその従来の動作態様について簡単に説明する。第31図がメモリセル構成図、第32図がセンスアンプ回路図、第33図が動作タイミング図、第34図が強誘電体キャパシタの動作のヒステリシス特性図、第35図が電源電圧とデータ読み出し時ビット線電圧の関係図である。
【０００４】
また、第31図において、C00〜C37が強誘電体キャパシタ、CPDがセルプレートドライバ、SA0〜SA3がセンスアンプ、CPがセルプレート信号、WL0〜WL3がワード線、BL0〜BL3、/BL0〜/BL3がビット線である。また、第32図において、BPがビット線プリチャージ信号、/SAP、SANがセンスアンプ制御信号、VSSが接地電圧、VDDが電源電圧である。
【０００５】
また、第34図において、点Ａ〜Ｆが、強誘電体キャパシタの両電極に正負の電界を印加したときのヒステリシス特性を示す点であり、点P901〜P903が強誘電体キャパシタの読み出し時の状態を示す点である。
【０００６】
メモリセル構成は、例えばセンスアンプSA0にビット線BL0と/BL0が接続され、ビット線BL0、/BL0にはワード線WL0をゲートとするＮチャネル型MOSトランジスタを介してそれぞれ強誘電体キャパシタC00、C01が接続されている。さらに強誘電体キャパシタC00、C01はセルプレートドライバCPDで駆動されるセルプレート信号CPに接続されている。また、センスアンプSA0はセンスアンプ制御信号/SAP、SANで制御され、ビット線プリチャージ信号BPによってビット線BL0と/BL0のプリチャージが制御される回路構成である。
【０００７】
次に、動作については第33図および第34図を参照しながら説明する。
【０００８】
まず、ビット線プリチャージ信号BPによってビット線BL0と/BL0は論理電圧“L"にプリチャージされている。その後、ビット線プリチャージ信号BPを論理電圧"L"にし、ビット線BL0と/BL0はフローティング状態になる。
【０００９】
また、強誘電体キャパシタC00およびC01の初期状態は、それぞれ、第34図の点Ｂと点Ｅである。次に、ワード線WL0を論理電圧“H"、セルプレート信号CPを論理電圧“H"とする。ここでは、ワード線WL0の論理電圧“H"の電位レベルは電源電圧VDD以上に昇圧した電圧である。このとき、強誘電体キャパシタC00およびC01の両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位が、ビット線BL0と/BL0に生じる。それら双方の電圧が、読み出されたデータとなる。強誘電体キャパシタC00およびC01の状態は、それぞれ、第34図の点P901と点P902である。
【００１０】
この後、センスアンプ制御信号/SAPを論理電圧“L"、SANを論理電圧“H"とし、センスアンプSA0を作動させる。これによって、ビット線から読み出された電位が電源電圧VDDと接地電圧VSSに増幅される。即ち、センスアンプSA0の動作により、ビット線BL0、/BL0から読み出された電位の内、より高い電位を示したビット線BL0に電源電圧VDDが印加される。これにより、ビット線BL0の電位が論理電圧"H"に変わる。これと同時に、より低い電位を示したビット線/BL0に接地電圧VSSが印加されて、ビット線BL0の電位が論理電圧"L"に変わる。このようにして、双方のビット線の電位を、その電位の違いに応じて、論理電圧"H"と"L"に変えることが出来る。つまり、双方のビット線の電位差が、センスアンプSA0により電源電圧VDDと接地電圧VSSとの電位差にまで増幅されるのである。この様な動作を、本明細書では、単に、ビット線から読み出された電位を電源電圧VDDと接地電圧VSSに増幅すると言う。
【００１１】
このとき、強誘電体キャパシタC00およびC01の状態は、それぞれ、第34図の点P903と点Ｄである。
【００１２】
次に、再書き込み動作としてセルプレート信号CPを論理電圧“L"とする。この再書き込み動作は、強誘電体キャパシタの分極レベルの減少を防止し、次の読み出し動作がスムーズに行える様にするための動作である。強誘電体キャパシタC00およびC01の状態は、それぞれ、第34図の点Ａと点Ｅである。
【００１３】
この後、センスアンプを停止し、ビット線プリチャージ信号BPによってビット線BL0と/BL0は論理電圧“L"にプリチャージする。強誘電体キャパシタC00およびC01の状態は第34図の点Ｂと点Ｅである。
【００１４】
また、上記の読み出し動作としてセルプレート信号CPを論理電圧“H"としビット線BL0と/BL0にデータが読み出されたときのビット線BL0と/BL0の電位と電源電圧との関係が第35図に示されている。第35図に示した点線は、ワード線WL0の論理電圧“H"の電位レベルが、電源電圧VDDより充分高く、メモリセルトランジスタのしきい値の影響が無いとしたときのビット線BL0の電位を示す線である。しかし、実際には点線で示された電位よりも低い実線で示された電位となる。
【００１５】
しかし、従来の2T2C構成の強誘電体メモリ装置では、上記でも示したように、メモリセルトランジスタのしきい値の影響によりビット線に読み出される電位が低くなることがあり、この場合にはビット線対間の電位差すなわちビット線BL0と/BL0の電位差が小さくなる。特に低電圧ではその影響が大きくなり低電圧動作が困難となると言う問題点があった。
【００１６】
そのため、この問題点を解決するためにワード線を昇圧すると、回路的に複雑になると共に、高電源電圧でワード線を昇圧することによりメモリセルトランジスタの耐圧などの点で課題が生じる。
【００１７】
また、読み出し動作における、ビット線の論理電圧“L"側の動作としては、強誘電体キャパシタに対して、電源電圧と同じ値の電圧が、しかも一方向に印加されることになるため、強誘電体キャパシタの読み出し回数の寿命の面で、不利となることがあるという課題があった。尚、これらの課題は、2T2C構成の強誘電体メモリ装置に限ったものではなく、1T1C構成の強誘電体メモリ装置についてもいえる。
「発明の開示」
本発明は、この様な従来の課題を考慮し、低電圧動作が従来に比べてより一層確実に行える強誘電体メモリ装置の読み出し方法及び強誘電体メモリ装置を提供することを目的とする。
【００１８】
上記目的を達成するため、請求項１記載の本発明は、ワード線に接続されたゲートとビット線に接続されたドレインとを有するメモリセルトランジスタと、
セルプレートに接続された第１の電極と前記メモリセルトランジスタのソースに接続された第２電極とを有する、データが記憶された強誘電体キャパシタと、
前記ビット線に接続された電位変更手段とを備えた強誘電体メモリ装置における前記記憶されたデータの読み出し方法であって、
前記セルプレートを第１の電位から第２の電位に遷移させ、更に前記第２の電位から前記第１の電位の側に遷移させる一連の動作を少なくとも１回行った後、前記ビット線の電位を前記電位変更手段により所定値に変え、その所定値を読み出すものであり、
前記所定値に変える動作を前記セルプレートの前記一連の動作の後に行うか、あるいは、前記セルプレートを前記第１の電位から前記第２の電位に遷移させた後に行うかを、
前記ビット線のビット線容量の値及び／又は前記強誘電体メモリ装置の所定の電源電圧の値に基づいて、決定することを特徴とする強誘電体メモリ装置のデータ読み出し方法である。
【００１９】
また、請求項２記載の本発明は、ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
所定の電圧を検知する電圧検知回路と、
前記検知電圧に基づいてセルプレートの駆動を制御する制御回路とを具備し、
前記制御回路は、前記電圧検知回路の検知結果が所定基準を満たすか否かに応じて、前記セルプレートを遷移駆動させる第１の駆動モード又は、前記セルプレートをパルス駆動させる第２の駆動モードの何れかの駆動モードに切り換える強誘電体メモリ装置である。
【００２０】
また、請求項３記載の本発明は、上記ワード線の選択 状態の電圧が、電源電圧であることを特徴とする請求項 ２記載の強誘電体メモリ装置である。
【００２１】
また、請求項４記載の本発明は、ゲートが第１のワー ド線に、ドレインが第１のビット線にそれぞれ接続され た第１のメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記第１ のメモリセルトランジスタのソースにそれぞれ接続され た第１強誘電体キャパシタと、
ゲートが第２のワード線に、ドレインが第２のビット 線にそれぞれ接続された第２のメモリセルトランジスタ と、
第３の電極がセルプレートに、第４の電極が前記第２ のメモリセルトランジスタのソースにそれぞれ接続され た第２強誘電体キャパシタと、
前記第１のビット線および前記第２のビット線を電気 的に接続するスイッチトランジスタと、
前記第１のビット線または前記第２のビット線に接続 されたセンスアンプとを具備し、
前記第１のワード線と前記第２のワード線か選択さ れ、
前記スイッチトランジスタがオン状態で、前記セルプ レートが第１の電源電圧から第２の電源電圧に遷移しさ らに前記第１の電源電圧に遷移した後に、前記スイッチ トランジスタをオフ状態とすることを特徴とする強誘電 体メモリ装置である。
【００２２】
また、請求項５記載の本発明は、ゲートが第１のワー ド線に、ドレインが第１のビット線にそれぞれ接続され た第１のメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が第１のメ モリセルトランジスタのソースにそれぞれ接続された第 １強誘電体キャパシタと、
ゲートが第２のワード線に、ドレインが第２のビット 線にそれぞれ接続された第２のメモリセルトランジスタ と、
第３の電極がセルプレートに、第４の電極が前記第２ のメモリセルトランジスタのソースにそれぞれ接続され た第２強誘電体キャパシタと、
前記第１のビット線および前記第２のビット線を電気 的に接続するスイッチトランジスタと、
前記第１のビット線または前記第２のビット線に接続 されたセンスアンプとを具備し、
前記第１のワード線および前記第２のワード線が選択 され、
前記スイッチトランジスタがオン状態で、前記セルプ レートが第１の電源電圧から第２の電源電圧に遷移し、 前記スイッチトランジスタがオフ状態となった後に前記 セルプレートが前記第１の電源電圧に遷移することを特 徴とする強誘電体メモリ装置である。
【００２３】
また、請求項６記載の本発明は、ゲートがワード線 に、ドレインがビット線にそれぞれ接続されたメモリセ ルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制 御回路とを具備し、
前記セルプレートを第１の電源電圧と第２の電源電圧 に複数回遷移させた後に、前記センスアンプを動作させ ることを特徴とする強誘電体メモリ装置である。
【００２４】
また、請求項７記載の本発明は、前記第１の電源電圧 と前記第２の電圧との差が前記センスアンプの駆動電圧 よりも大きいことを特徴とする請求項６記載の強誘電体 メモリ装置である。
【００２５】
また、請求項８記載の本発明は、ゲートがワード線 に、ドレインがビット線にそれぞれ接続されたメモリセ ルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する回 路とを具備し、
前記セルプレートの初期の電圧を第１の電源電圧と し、前記セルプレートを前記第１の電源電圧と第２の電 源電圧に複数回遷移させ、その後に前記第２の電源電圧 にした後に、前記センスアンプを動作させることを特徴 とする強誘電体メモリ装置である。
【００２６】
また、請求項９記載の本発明は、ゲートがワード線 に、ドレインがビット線にそれぞれ接続されたメモリセ ルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制 御回路とを具備し、
前記セルプレートの初期の電圧を第１の電源電圧と し、前記セルプレートを前記第１の電源電圧と第２の電 源電圧に複数回遷移させ、その後に前記第１の電源電圧 とした後に、前記センスアンプを動作させることを特徴 とする強誘電体メモリ装置である。
【００２７】
また、請求項10記載の本発明は、ゲートがワード線 に、ドレインがビット線にそれぞれ接続されたメモリセ ルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制 御回路とを具備し、
前記セルプレートを第１の電源電圧と第２の電源電圧 に複数回遷移した後に、前記センスアンプを動作させる 場合、前記ビット線への読み出し電荷量の最大値の実質 上半分以上となるまで、前記セルプレートを遷移させる ことを特徴とする強誘電体メモリ装置である。
【００２８】
また、請求項11記載の本発明は、ゲートがワード線 に、ドレインがビット線にそれぞれ接続されたメモリセ ルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制 御回路とを具備し、
前記セルプレートの初期の電圧を第１の電源電圧と し、前記セルプレートを第２の電源電圧と第３の電源電 圧に複数回遷移させた後に、前記センスアンプを動作さ せることを特徴とする強誘電体メモリ装置である。
【００２９】
また、請求項12記載の本発明は、ゲートがワード線 に、ドレインがビット線にそれぞれ接続されたメモリセ ルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制 御回路とを具備し、
前記セルプレートの初期の電圧を第１の電源電圧と し、
前記セルプレートを第２の電源電圧と第３の電源電圧 に複数回遷移させ、その後前記第３の電源電圧にした後 に、
前記センスアンプを動作させることを特徴とする強誘 電体メモリ装置である。
【００３０】
また、請求項13記載の本発明は、ゲートがワード線 に、ドレインがビット線にそれぞれ接続されたメモリセ ルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制 御回路とを具備し、
前記セルプレートの初期電圧を第１の電源電圧とし、前 記セルプレートを第２の電源電圧と第３の電源電圧に複 数回遷移させ、その後前記第１の電源電圧にした後に、 前記センスアンプを動作させることを特徴とする強誘電 体メモリ装置である。
【００３１】
上記構成により、本発明は、例えばセルプレート信号をパルス駆動し、強誘電体メモリセルトランジスタに電界を一方向に印加した後、更に、無印加又は逆方向に印加した後に、センスアンプを駆動する読み出し方式により、あるいは、セルプレート信号を複数回遷移させた後にセンスアンプを駆動する読み出し方式により、読み出しビット線電圧差を大きくする。また、電源電圧検知信号により、上記駆動方式を選択的に使用することにより、広電源電圧範囲で読み出しビット線電圧差を大きくする。また、セルプレート信号を複数回遷移させる読み出し方式において、その遷移回数を消費電流を考慮して最適化でき、また、セルプレート信号の遷移時の電圧を最適化することもできる。
「発明を実施するための最良の形態」
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３２】
（実施の形態１）
ここでは、本発明の強誘電体メモリ装置の一実施の形態について、図面を用いて説明する。
【００３３】
即ち、第１図は、本発明の第１の実施の形態の強誘電体メモリ装置における動作タイミング図、第２図は、強誘電体キャパシタの動作のヒステリシス特性図、第５図は、電源電圧とデータ読み出し時ビット線電圧の関係図である。
【００３４】
メモリセルの構成は、従来と同様の構成であり、第31図に示す通りである。又、センスアンプの回路図も、従来と同様であり、第32図に示す通りである。従って、本実施の形態の強誘電体メモリ装置の回路構成の説明は省略する。但し、センスアンプやセルプレート信号CPを制御する制御回路（図示省略）は、従来と異なるものである。この点については、以下に示す動作説明の中で触れる。
【００３５】
尚、第２図において、点Ａ〜Ｆは、強誘電体キャパシタの両電極に正負の電界を印加したときのヒステリシス特性を示し、点P201〜P203は、強誘電体キャパシタの読み出し時の状態を示す点である。
【００３６】
又、本発明の電位変更手段は、第31図に示すセンスアンプSA0〜SA3に対応する。
【００３７】
以下、本実施の形態の動作について、第１図および第２図を参照しながら説明し、本発明の強誘電体メモリ装置のデータ読み出し方法の一実施の形態についても同時に述べる。
【００３８】
まず、ビット線プリチャージ信号BP（図示省略）がＨのとき、ビット線BL0と/BL0は、論理電圧“L"にプリチャージされている。
【００３９】
次に、ビット線プリチャージ信号BPをＬとすると、ビット線BL0と/BL0は、フローティング状態となる。また、強誘電体キャパシタC00およびC01の初期状態は、それぞれ、第２図に示す点Ｂと点Ｅに対応する状態にある。
【００４０】
次に、制御回路（図示省略）からの指示により、ワード線WL0を論理電圧“H"、セルプレート信号CPを論理電圧“H"とする。ここでは、ワード線WL0の論理電圧“H"の電位レベルは、電源電圧VDD以上としている。そのため、強誘電体キャパシタに印加される電圧は、電源電圧VDD以上に昇圧された電圧からメモリセルトランジスタのしきい値だけ低い電圧となる。例えば、電源電圧VDDが3.0V、昇圧された電圧が4.0V、しきい値が1.5Vであれば、強誘電体キャパシタに印加される電圧は、4.0−1.5＝2.5Vとなる。昇圧された電圧が電源電圧VDDからメモリセルトランジスタのしきい値電圧以上である場合は、例えば、3.0＋1.5＝4.5V以上であれば、強誘電体キャパシタに印加される電圧は、電源電圧VDD（3.0V）である。
【００４１】
このとき、強誘電体キャパシタC00およびC01の両電極に電界がかかり、強誘電体キャパシタと寄生容量などを含むビット容量の容量比で決まる電位が、ビット線BL0と/BL0に生じる。このとき、強誘電体キャパシタC00およびC01の状態は、それぞれ、第２図に示す点P201と点P202に対応する状態である。
【００４２】
次に、制御回路からの指示によりセルプレート信号CPを論理電圧“L"とする。このとき、ビット線BL0と/BL0に読み出された電位は低下するが、それら相互の電位差は、セルプレート信号CPを論理電圧“L"とする前に比べてより一層大きくすることが出来る。又、メモリセルトランジスタのしきい値の影響があったとしても、その影響を少なく出来る。その理由は、次の通りである。
【００４３】
即ち、ビット線電位が低下するため、ワード線に接続されたメモリセルトランジスタのゲート電圧と、ビット線に接続されたメモリセルトランジスタのドレイン又はソースとの電位差が大きくなるため、しきい値の影響を受けにくくなる。この電位差、即ち、ワード線とビット線間の電位差が、しきい値以上であれば、しきい値の影響はほとんど受けない。
【００４４】
ここでは、強誘電体キャパシタC00およびC01の状態は、第２図に示す点P203とほぼ点Ｅになる。
【００４５】
この後、制御回路から出力されるセンスアンプ制御信号/SAPを論理電圧“L"、SANを論理電圧“H"とし、センスアンプSA0を作動させる。これによって、ビット線から読み出された電位が電源電圧VDDと接地電圧VSSに増幅されるとともに、再書き込み動作も行われる。強誘電体キャパシタC00およびC01の状態は、第２図の点Ａと点Ｅである。なお、本発明の制御手段は、上記制御回路に対応する。
【００４６】
ここで、点Ａの状態では、上述した通り、ワード線WL0が充分昇圧されているため、強誘電体キャパシタには電源電圧VDDの電圧が印加されている。
【００４７】
この後、制御回路からの信号によりセンスアンプの動作を停止し、ビット線プリチャージ信号BPがＬからＨに変化することによってビット線BL0と/BL0は論理電圧“L"にプリチャージする。強誘電体キャパシタC00およびC01の状態は第２図の点Ｂと点Ｅである。
【００４８】
又、上記の読み出し動作として、セルプレート信号CPを論理電圧“H"とし、その後、セルプレート信号CPを論理電圧“L"とした後に、ビット線BL0と/BL0にデータが読み出された場合の、ビット線BL0と/BL0の電位と電源電圧との関係が第５図に示されている。第５図の様にビット線BL0と/BL0の電位差は、従来の場合より大きな電圧となる。
【００４９】
また、セルプレート信号CPを論理電圧“L"とするとき、センスアンプは作動していない。そのため、ビット線はフローティング状態であり負荷が小さいため、動作が速く、消費電力も少ないという効果がある。
【００５０】
また、センスアンプの作動と同時に、強誘電体キャパシタへのデータ再書き込み動作も行われると言う効果もある。実際の場合、動作の下限電圧は、2.0Vから1.5V程度まで下げることが可能であり、従って、低電圧化が可能である。
【００５１】
また、読み出し動作において、強誘電体キャパシタC01には、P202点で、電源電圧よりも低い電圧しか印加されないので、強誘電体キャパシタの読み出し回数の寿命の面でも、従来に比べて有利である。
【００５２】
次に、第１図に示した、セルプレート信号CPの駆動電圧がビット線BL0、/BL0の駆動電圧よりも大きくした場合の例を、第３図，第４図を参照しながら述べる。ここで、第３図、第４図は、それぞれ、第１図、第２図に対応している。即ち、第３図は、本例の強誘電体メモリ装置における動作タイミング図であり、第４図がその強誘電体キャパシタの動作のヒステリシス特性図である。
【００５３】
即ち、第３図に示すように、セルプレート信号CPの論理電圧“H"の電圧レベルをセンスアンプの駆動電圧（ここでは、電源電圧VDDである）よりも大きくすることにより、ビット線BL0とビット線/BL0との電位差を、第１図に示した場合に比べて、より大きくすることが出来る。従って、この場合、第１図に示した動作を行う上記の例に比べて、データの読み出し電位差が大きくなるので、更に、低電圧動作が可能である。
【００５４】
（実施の形態２）
第６図は、本発明の第２の実施の形態の強誘電体メモリ装置における強誘電体キャパシタの動作のヒステリシス特性図であり、同図を参照しながら、本実施の形態の説明を行う。
【００５５】
即ち、同図において、点Ａ〜Ｆは、強誘電体キャパシタの両電極に正負の電界を印加したときのヒステリシス特性、点P401〜P403は、強誘電体キャパシタの読み出し時の状態を示す点である。
【００５６】
本実施の形態の動作タイミングについては、第１の実施の形態で示した第１図と同様である。本実施の形態の特徴は、上記実施の形態と異なり、ワード線を昇圧しないことにある。即ち、強誘電体キャパシタのＨ側のデータの再書き込み時又は書き込み時に、電源電圧の様な高い電圧を印加せず、強誘電体キャパシタの寿命、特に読み出し書き込み回数の寿命を伸ばす工夫をしたものである。
【００５７】
以下に、本実施の形態の動作について説明する。
【００５８】
まず、ビット線プリチャージ信号BPによってビット線BL0と/BL0は論理電圧“L"はプリチャージされている。また、強誘電体キャパシタC00およびC01の初期状態は第６図の点Ｂと点Ｅである。
【００５９】
次に、ワード線WL0を論理電圧“H"、セルプレート信号CPを論理電圧“H"とする。ここでは、ワード線WL0と論理電圧“H"の電位レベルは、電源電圧VDDである。強誘電体キャパシタに印加される電圧は、電源電圧VDDからメモリセルトランジスタのしきい値だけ低い電圧である。このとき、強誘電体キャパシタC00およびC01の両電極に電界がかり、強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線BL0と/BL0に生じる。
【００６０】
次に、制御回路から指示によりセルプレート信号CPを論理電圧“L"とする。このとき、ビット線BL0と/BL0に読み出された電位は低下するが、それら相互の電位差は、セルプレート信号CPを論理電圧“L"とする前に比べてより一層大きくなる。又、メモリセルトランジスタのしきい値の影響があったとしても、その影響を少なく出来る。強誘電体キャパシタC00およびC01の状態は第６図に示す点P403と点Ｅである。
【００６１】
この後、上記第１の実施の形態と同様に、センスアンプSA0を作動させる。これによって、ビット線に読み出された電位が電源電圧VDDと接地電圧VSSに増幅されるとともに、再書き込み動作も行われる。強誘電体キャパシタC00およびC01の状態は第６図に示す点Ａと点Ｅである。
【００６２】
本実施の形態の場合、上述した通り、点Ａの状態では、ワード線が昇圧されていないため、強誘電体キャパシタには電源電圧VDDからメモリセルトランジスタのしきい値だけ低い電圧しか印加されない。
【００６３】
この後、センスアンプを停止し、ビット線プリチャージ信号BPによってビット線BL0と/BL0は論理電圧“L"にプリチャージする。強誘電体キャパシタC00およびC01の状態は、第６図に示す点Ｂと点Ｅに対応する状態である。
【００６４】
本実施の形態の強誘電体メモリ装置では、第１の実施の形態で述べたことと同様、読み出し動作における、強誘電体キャパシタC01への印加電圧が、電源電圧VDDより低くなる。また、本強誘電体メモリ装置の場合、再書き込み時において、強誘電体キャパシタC00に対して、電源電圧VDDからメモリセルトランジスタのしきい値だけ低い電圧しか印加されない。そのために、本強誘電体メモリ装置の強誘電体キャパシタC00,C01の寿命、特に読み出し書き込み回数の寿命が伸びると言う効果がある。さらに、再書き込み時において、強誘電体キャパシタに印加される電圧が、電源電圧VDDよりしきい値分だけ低いため、駆動のための消費電力も少ないという効果もある。
【００６５】
（実施の形態３）
第７図は、本発明の第３の実施の形態の強誘電体メモリ装置における動作タイミング図であり、同図を参照しながら本実施の形態を説明する。
【００６６】
本実施の形態の強誘電体キャパシタの動作のヒステリシス特性は、第２の実施の形態の場合と同様であり、第６図を用いて説明する。
【００６７】
本実施の形態の特徴は、ワード線を選択する前にセルプレート信号を駆動し、ワード線を選択したときに、すぐに強誘電体キャパシタから電荷を読み出すようにしたことにあり、高速動作を実現するものである。尚、センスアンプSA0の作動タイミングは、第１及び第２の実施の形態と同様である。
【００６８】
次に、本実施の形態の動作について説明する。
【００６９】
まず、ビット線プリチャージ信号BPによってビット線BL0と/BL0は論理電圧“L"にプリチャージされている。また、強誘電体キャパシタC00およびC01の初期状態は第６図の点Ｂと点Ｅである。
【００７０】
次に、セルプレート信号CPを論理電圧“H"とする。このとき、強誘電体キャパシタの状態は特に変わらない。
【００７１】
次に、ワード線WL0を論理電圧“H"とする。ここでは、ワード線WL0の論理電圧“H"の電位レベルは電源電圧VDDとするが、昇圧することも可能である。このとき、セルプレート信号CPは、既に論理電圧“H"であるため、強誘電体キャパシタC00およびC01の両電極に電界がかかり、強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位が、ビット線BL0と/BL0に生じる。そして、それらの電位が読み出される。
【００７２】
次に、セルプレート信号CPを論理電圧“L"とする。このとき、ビット線BL0と/BL0に読み出された電位は低下するが、それらの電位差は、メモリセルトランジスタのしきい値の影響がなくなるため、大きくなる。強誘電体キャパシタC00およびC01の状態は、第６図の点P403と、ほぼ点Ｅとなる。
【００７３】
この後、センスアンプを作動させる。これによって、ビット線に読み出された電位が、電源電圧VDDと接地電圧VSSに増幅されるとともに、再書き込み動作も行われる。強誘電体キャパシタC00およびC01の状態は、第６図の点Ａと点Ｅである。点Ａの状態ではワード線が昇圧されていないため、強誘電体キャパシタには、電源電圧VDDからメモリセルトランジスタのしきい値だけ低い電圧しか印加されない。
【００７４】
この後、センスアンプを停止し、ビット線プリチャージ信号BPによってビット線BL0と/BL0は、論理電圧“L"にプリチャージする。強誘電体キャパシタC00およびC01の状態は、第６図の点Ｂと点Ｅである。
【００７５】
この様に、本実施の形態の強誘電体メモリ装置によれば、ワード線の選択と同時に、強誘電体キャパシタから電荷が読み出されるため、高速動作を実現できる。さらに第２の実施の形態と組み合わせた実施例によって、両方の効果を得ることもできる。
【００７６】
以上、2T2C型の構成の強誘電体メモリ装置について説明したが、この構成に限ったものではなく、1T1C型の構成の強誘電体メモリ装置についても同様の動作方法により実施でき、同様の効果が得られる。以下、セルプレートを一旦、Ｈレベルに上げ、その後、Ｌレベルに下げた後に、センスアンプを作動させると言う、上述した様な動作方法を、プレートパルス駆動動作方式と呼ぶ。
【００７７】
このように、上述した実施の形態によれぱ、強誘電体メモリセルキャパシタからビット線に読み出される電位は、メモリセルトランジスタのしきい値の影響がなく、低電位動作が可能である。また、セルプレート信号遷移時の負荷も小さく、高速動作が可能で低消費電力の強誘電体メモリ装置とすることができるという効果がある。
【００７８】
ところで、上述した実施の形態は、ビット線容量の値及び電源電圧の値が所定の条件下にある場合、特に、後述する様に、ビット線容量の値が小さい場合や、電源電圧が小さい場合に有効に作用するものである。しかし、強誘電体メモリ装置の、ビット線容量や電源電圧は、動作中において変動することもあり、また、意図的に各種値の設定を変えることもある。このように、ビット線容量や電源電圧が変化することにより、上述したビット線間の電位差は変化する。
【００７９】
そこで、以下に、ビット線容量や電源電圧の変化をも考慮して、上記プレートパルス駆動動作を実施する場合等の実施の形態を説明する。
【００８０】
実施の形態の説明に入る前に、先ず、上述した、ビット線容量や電源電圧が変化することにより、ビット線間の電位差が変化する点について、従来の構成を基にして述べる。
【００８１】
即ち、従来の2T2C型の構成の強誘電体メモリ装置について、その構成と動作について簡単に説明する。
【００８２】
第27図は、メモリセルおよびその周辺回路構成図、第28図は動作タイミング図、第29図は強誘電体キャパシタの動作ヒステリシス特性図、第30図はビット線容量とビット線電圧の関係図である。また、C21〜C22が強誘電体キャパシタ、CPがセルプレート信号である。また、WLがワード線、BL、/BLがビット線である。又、BPがビット線プリチャージ信号、SAEがセンスアンプ制御信号、VSSが接地電圧である。また、INVが否定回路、Qn21〜Qn27がＮチャネル型MOSトランジスタ、Qp21〜Qp23がＰチャネル型MOSトランジスタである。また、１がメモリセル、２がビット線プリチャージ回路、３がセンスアンプを表している。t211〜t218は、時刻（タイミング）を示し、L1H、L1Lはビット線容量を示す直線である。また、H211〜H215、L211〜L215は、各動作状態での強誘電体キャパシタの状態を示す点である。また、VH21は“H"の読み出し電圧、VL21は“L"の読み出し電圧、ΔV21は読み出し電位差である。
【００８３】
回路構成は、センスアンプ３にビット線BLと/BLが接続され、ビット線BL、/BLにはワード線WLをゲートとするＮチャネル型MOSトランジスタQn21、Qn22を介してそれぞれ強誘電体キャパシタC21、C22が接続されている。さらに、強誘電体キャパシタC21、C22は、セルプレート信号CPに接続されている。また、センスアンプ３は、センスアンプ制御信号SAEで制御され、ビット線プリチャージ信号BPによってビット線BLと/BLのプリチャージが制御される回路構成である。
【００８４】
次に、上記2T2C型の構成の強誘電体メモリ装置の動作について第28図および第29図を参照しながら説明する。
【００８５】
まず、ビット線プリチャージ信号BPによってビット線BLと/BLは論理電圧“L"にプリチャージされている。このとき、強誘電体キャパシタC21およびC22の初期状態は、第29図の点H211と点L211である。
【００８６】
時刻t211で、ビット線BLと/BLをフローティング状態とし、時刻t212で、ワード線WLを論理電圧“H"、時刻t213で、セルプレート信号CPを論理電圧“H"とする。ここでは、ワード線WLの論理電圧“H"の電位レベルは、電源電圧VDD以上に昇圧した電圧である。このとき、強誘電体キャパシタC21およびC22の両電極に電界がかかり、強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位が、ビット線BLと/BLに読み出される。強誘電体キャパシタC21およびC22の状態は第29図の点H213と点L213である。
【００８７】
時刻t214で、センスアンプ制御信号SAEを論理電圧“H"とし、センスアンプを作動させる。これによって、ビット線に読み出された電位が電源電圧VDDと接地電圧VSSに増幅される。強誘電体キャパシタC21およびC22の状態は第29図の点H214と点L214である。
【００８８】
時刻t215で、再書き込み動作としてセルプレート信号CPを論理電圧“L"とする。強誘電体キャパシタC21およびC22の状態は第29図の点H215と点L215である。
【００８９】
この後、センスアンプを停止し、ビット線プリチャージ信号BPによって、ビット線BLと/BLは、論理電圧“L"にプリチャージする。強誘電体キャパシタC21およびC22の状態は第29図の点H211と点L211である。
【００９０】
次に、第30図に読み出し動作におけるビット線容量とビット線電圧の関係について説明する。読み出し動作におけるビット線電圧は、ビット線容量によって変わる。この点については、第29図において、ビット線容量を示す直線L1Hおよび直線L1Lの傾き（ビット線容量）の変化によって読み出しビット線電圧VH21、VL21が変わることが示される。また、これにともない、ビット線BLと/BLのビット線電圧差ΔV21も変わる。この第30図に読み出し動作におけるビット線容量とビット線電圧の関係図からビット線BLと/BLのビット線電圧差ΔV21は、極大値をもつことがわかる。また、この極大値をもつときのビット線容量値は、メモリセル容量と関係があり、ビット線容量とメモリセル容量との比で決まるものである。
【００９１】
このように、ビット線容量値を最適化することにより、ビット線BLと/BLのビット線電圧差ΔV21を大きくすることができ、センスアンプの動作を安定させることができものである。しかし、実際のデバイスでは、ビット線容量が非常に小さいことがあり、ビット線BLと/BLの読み出しビット線電圧差が小さく、低電圧動作が困難となることがある。
【００９２】
そこで、次に、この様なビット線電圧差の変化を考慮して、例えば、ビット線容量が小さいとき、あるいは、電源電圧が低い場合には、上記プレートパルス駆動動作方式を使用し、それ以外の条件では、従来のプレートの遷移動作方式を使用すると言う駆動方式の切換を行う場合を中心に述べる。又、その他の実施の形態についても具体的に述べる。
【００９３】
以下、本発明の強誘電体メモリ装置の実施の形態について、図面を参照しながら説明する。
【００９４】
（実施の形態４）
第８図は本実施の形態の強誘電体メモリ装置で、ある電源電圧値以下で選択的に使用する動作タイミング図、第９図が強誘電体キャパシタの動作のヒステリシス特性図である。また、第10図がビット線容量とビット線電圧の関係図である。また、第11図が、従来のプレート遷移動作方式と第８図のプレートパルス駆動動作方式との選択切り換え点の電源電圧依存性を示す図である。メモリセルおよびその周辺回路構成図は従来例と同じ第27図である。図中の記号については、従来例と同様である。尚、L2H,L2Lは、セルプレート信号CPを立ち下げて"L"とした時のビット線容量を示す直線である。
【００９５】
本実施の形態の動作について第８図および第９図を参照しながら説明する。
【００９６】
まず、ビット線プリチャージ信号BPによってビット線BLと/BLは論理電圧“L"にプリチャージされている。
【００９７】
このとき、強誘電体キャパシタC21およびC22の初期状態は第９図の点H11と点L11である。
【００９８】
時刻t11でビット線BLと/BLをフローティング状態とし、時刻t12でワード線WLを論理電圧“H"、時刻t13でセルプレート信号CPを論理電圧“H"とする。ここでは、ワード線WLの論理電圧“H"の電位レベルは、電源電圧VDD以上に昇圧した電圧である。このとき、強誘電体キャパシタC21およびC22の両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線BLと/BLに読み出される。強誘電体キャパシタC21およびC22の状態は、第９図の点H13と点L13である。
【００９９】
次に、時刻t14でセルプレート信号CPを論理電圧“L"とする。強誘電体キャパシタC21およびC22の状態は第９図の点H14と点L14である。ビット線電圧差はΔV1となる。
【０１００】
時刻t15でセンスアンプ制御信号SAEを論理電圧“H"としセンスアンプを作動させる。これによって、ビット線に読み出された電位が電源電圧VDDと接地電圧VSSに増幅されると同時に再書き込みされる。強誘電体キャパシタC21およびC22の状態は第９図の点H15と点L15である。
【０１０１】
この後、センスアンプを停止し、ビット線プリチャージ信号BPによってビット線BLと/BLは論理電圧“L"にプリチャージする。強誘電体キャパシタC21およびC22の状態は第９図の点H11と点L11である。
【０１０２】
次に、上記プレートパルス駆動動作方式におけるビット線容量とビット線電圧の関係について第10図で説明する。ビット線電圧差はビット線容量によって変わる。ビット線電圧差は、プレートパルス駆動動作方式ではΔV1、従来のプレート遷移動作方式ではΔV21となり、ビット線容量が1.8以下ではプレートパルス駆動動作方式の方がビット線電圧差は大きくなる。また、この第10図は電源電圧が5Vのときの図である。同図に示すよりも更に電源電圧が低くなると、ビット線容量が大きな場合でも、プレートパルス駆動動作方式の方が、プレート遷移動作方式よりも、ビット線電位差の点で有利となる。この関係を示したものが第11図である。
【０１０３】
本実施の形態では、電源電圧によって、どちらの動作方式の方が、読み出し電位差を大きく出来るかと言う観点から、より一層有利な動作方式を選択するものである。例えば、ビット線容量が3.5の時には、電源電圧検知を3Vとし、電源電圧が3V以下では、プレートパルス駆動動作方式を選択し、電源電圧が3V以上ではプレート遷移動作方式を選択することができる。また、プレートパルス駆動動作方式はセンスアンプの作動と同時に強誘電体キャパシタへのデータ再書き込み動作も行われるという効果もある。
【０１０４】
（実施の形態５）
本実施の形態５では、実施の形態４の動作方式をメモリセルのワード線WLの論理電圧“H"の電位レベルを電源電圧VDDとしたときのものである。回路構成、動作方式については実施の形態４と同様である。ワード線を昇圧せずに電源電圧としたときには、ワード線がゲートであるメモリセルトランジスタのしきい値の影響があり、ビット線にＨのデータが十分に読み出されないことがある。低電圧でビット線の容量が小さいときにこの影響は大きい。
【０１０５】
動作について、第８図、第９図および第12図を参照しながら説明する。まず、ビット線プリチャージ信号BPによってビット線BLと/BLは論理電圧“L"にプリチャージされている。このとき、強誘電体キャパシタC21およびC22の初期状態は第12図の点H21と点L21である。第８図に示す様に、時刻t11でビット線BLと/BLをフローティング状態とし、時刻t12でワード線WLを論理電圧“H"、時刻t13でセルプレート信号CPを論理電圧“H"とする。ここでは、ワード線WLの論理電圧“H"の電位レベルは電源電圧VDDである。このとき、強誘電体キャパシタC21およびC22の両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線BLと/BLに読み出される。ただし、メモリセルトランジスタのしきい値Vtの影響でビット線のＨのデータが十分に読み出されないため、強誘電体キャパシタC21およびC22の状態は第12図の点B23と点L23である。このときのビット線電圧差はΔV2となる。次に、時刻t14でセルプレート信号CPを論理電圧“L"とする。強誘電体キャパシタC21およびC22の状態は第12図の点H24と点L24である。ビット線電圧差はΔV3となる。時刻t15でセンスアンプ制御信号SAEを論理電圧“H"としたセンスアンプを作動させる。これによって、ビット線に読み出された電位が電源電圧VDDと接地電圧VSSに増幅されると同時に再書き込みされる。強誘電体キャパシタC21およびC22の状態は第12図の点H25と点L25である。この後センスアンプを停止し、ビット線プリチャージ信号BPによってビット線BLと/BLは論理電圧“L"にプリチャージする。強誘電体キャパシタC21およびC22の状態は第12図の点H21と点L21である。
【０１０６】
次に、上記プレートパルス駆動動作方式と従来のプレート遷移動作方式におけるビット線容量とビット線電圧の関係について第13図で説明する。ビット線電圧差はビット線容量によって変わり、プレートパルス駆動動作方式ではΔV3、従来のプレート遷移動作方式ではΔV2となる。ワード線を昇圧していないため、従来のプレート遷移動作方式では、ビット線容量が小さいときに実施の形態４より急激に悪くなる。ビット線容量が3.5以下ではプレートパルス駆動動作方式の方がビット線電圧差は大きくなる。
【０１０７】
本実施の形態では、実施の形態４と同様に、電源電圧によって読み出し電位差の有利な動作方式を選択するものであるが、ワード線を昇圧していない本実施例では実施の形態４に比べて低電圧動作でその効果が大きい。
【０１０８】
（実施の形態６）
実施の形態６は1T1C構成の強誘電体メモリ装置において、実施の形態４や２のように電源電圧によって選択的に動作方式を変更するものである。
【０１０９】
第14図がメモリセルおよびその周辺回路構成図、第15図が動作タイミング図である。C0〜C7が強誘電体キャパシタ、CPがセルプレート信号、RCPがリファレンスセルプレート信号、WL0、WL1がワード線、RWLがリファレンスワード線、BL0〜BL1、/BL0〜/BL1がビット線、EQ0、EQ1がビット線イコライズ信号、BPがビット線プリチャージ信号、SAEがセンスアンプ制御信号、Qn0〜Qn9がＮチャネル型MOSトランジスタ、１がメモリセル、２がビット線プリチャージ回路、３がセンスアンプ、４がリファレンス電圧発生回路である。t81〜t89は時刻である。尚、1T1C構成の強誘電体メモリ装置は、上述した通り、１個のリファレンスメモリセルに対し、例えば、256個の本体メモリセル１が設けられており、従って、ワード線も256本設けられている。第14図では、説明の簡略化のために、１個のリファレンスメモリセルに対し１本のワード線しか記載していない。また、ビット線BL0に対して、メモリセルキャパシタC0,C4が電気的に接続され、ビット線/BL0に対して、メモリセルキャパシタC1,C5が電気的に接続される。また、ビット線BL1に対して、メモリセルキャパシタC2,C6が電気的に接続され、ビット線/BL1に対して、メモリセルキャパシタC3,C7が電気的に接続される。
【０１１０】
回路構成は、センスアンプ３にビット線BL0と/BL0が接続され、ビット線BL0、BL1にはワード線WL0をゲートとするＮチャネル型MOSトランジスタQn0、Qn2を介してそれぞれ強誘電体キャパシタC0、C2が接続され、さらに強誘電体キャパシタC0、C2はセルプレート信号CPに接続されている。また、ビット線/BL0、/BL1にはワード線RWL0をゲートとするＮチャネル型MOSトランジスタQn5、Qn7を介してそれぞれ強誘電体キャパシタC5、C7が接続され、さらに強誘電体キャパシタC5、C7はリファレンスセルプレート信号RCPに接続されている。また、ビット線BL0とBL1およびビット線/BL0と/BL1はそれぞれゲートがビット線イコライズ信号EQ0、EQ1であるＮチャネル型MOSトランジスタQn8、Qn9を介して電気的に接続できる。また、センスアンプ３はセンスアンプ制御信号SAEで制御され、ビット線プリチャージ信号BPによってビット線BL0と/BL0、BL1と/BL1のプリチャージが制御される回路構成である。
【０１１１】
本実施の形態の動作について、第15図を参照しながら説明する。
ここでは、プレートパルス駆動動作を中心に述べ、プレート遷移動作については、上記実施の形態で説明した内容と同じであるので、その説明を省略する。
まず、ビット線プリチャージ信号BPによってビット線は論理電圧“L"にプリチャージされている。時刻t81でビット線をフローティング状態とし、時刻t82でワード線WL0、リファレンスワード線RWL0を論理電圧“H"、時刻t83でセルプレート信号CP、リファレンスセルプレート信号RCPを論理電圧“H"とする。ここで強誘電体キャパシタの両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線に読み出される。また、リファレンス強誘電体キャパシタメモリセルから読み出されたＨとＬのデータは、ビット線/BL0と/BL1により、イコライズされるため、本体メモリセルから読み出されたＨまたはＬのデータの電位の1/2となっている。
【０１１２】
次に、時刻t84でセルプレート信号CP、リファレンスセルプレート信号RCPを論理電圧“L"とする。次に、時刻t85で、ビット線イコライズ信号EQ0を論理電圧“L"とし、リファレンス電位が発生されているビット線/BL0と/BL1を電気的に分離し、時刻t86でセンスアンプ制御信号SAEを論理電圧“H"としセンスアンプを作動させる。これによって、ビット線に読み出された電位が電源電圧VDDと接地電圧VSSに増幅される。この後センスアンプを停止し、ビット線プリチャージ信号BPによってビット線を論理電圧“L"にプリチャージする。
【０１１３】
この実施の形態における動作の特徴は、セルプレート信号CPおよびリファレンスセルプレート信号RCPをパルス駆動した後、すなわち、セルプレート信号CPおよびリファレンスセルプレート信号RCPを論理電圧“L"とした後に、ビット線イコライズ信号EQ0を論理電圧“L"とし、リファレンス電位が発生されているビット線を電気的に分離することにある。このような動作を行うことによって、リファレンス電位を正確に本体メモリセルから読み出されたＨデータとＬデータの中間電位とすることができる。もし、セルプレート信号を論理電圧"L"とする前に、ビット線をイコライズすると、所望の中間電位から少しずれることがある。
【０１１４】
（実施の形態７）
実施の形態７も実施の形態６と同様で、1T1C構成の強誘電体メモリ装置において、実施の形態４や実施の形態５のように電源電圧によって選択的に動作方式を変更するものである。
【０１１５】
第14図がメモリセルおよびその周辺回路構成図、第16図が動作タイミング図である。
【０１１６】
動作について第16図を参照しながら説明する。まず、ビット線プリチャージ信号BPによってビット線は論理電圧“L"にプリチャージされている。時刻t91でビット線をフローティング状態とし、時刻t92でワード線WL0、リファレンスワード線RWL0を論理電圧“H"、時刻t93でセルプレート信号CP、リファレンスセルプレート信号RCPを論理電圧“H"とする。ここで強誘電体キャパシタの両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線に読み出される。また、リファレンス強誘電体キャパシタメモリセルから読み出されたＨとＬのデータはビット線/BL0と/BL1でイコライズされ本体メモリセルから読み出されたＨまたはＬのデータの電位の1/2となっている、次に、時刻t94で、ビット線イコライズ信号EQ0を論理電圧“L"とし、リファレンス電位が発生されているビット線/BL0と/BL1を電気的に分離する。次に、時刻t95でセルプレート信号CP、リファレンスセルプレート信号RCPを論理電圧“L"とする。時刻t96でセンスアンプ制御信号SAEを論理電圧“H"としセンスアンプを作動させる。これによって、ビット線に読み出された電位が電源電圧VDDと接地電圧VSSに増幅される。この後センスアンプを停止し、ビット線プリチャージ信号BPによってビット線を論理電圧“L"にプリチャージする。
【０１１７】
この実施の形態における動作の特徴は、セルプレート信号およびリファレンスセルプレート信号RCPをパルス駆動する途中で、すなわち論理電圧“H"とした後に、ビット線イコライズ信号EQ0を論理電圧“L"とし、リファレンス電位が発生されているビット線を電気的に分離し、その後セルプレート信号およびリファレンスセルプレート信号RCPを論理電圧“L"とすることにある。このような動作を行うことによって、リファレンス電位発生およびセンスアンプ起動の高速動作化ができる。
【０１１８】
（実施の形態８）
第17図は、本実施の形態における動作タイミング図であり、第18図は、強誘電体キャパシタの動作のヒステリシス特性図である。この第８の実施例の動作の特徴はセルプレートを複数回駆動した後にセルプレートを論理電圧“H"とし、ビット線の読み出し電位差を大きくすることにある。ここでは、回路構成図は、第27図で示した2T2Cの回路図である。もちろん、このことは、1T1C型のメモリ構成にも適用できる。
【０１１９】
本実施の形態の動作について第17図および第18図を参照しながら説明する。
【０１２０】
まず、ビット線プリチャージ信号BPによってビット線BLと/BLは論理電圧“L"にプリチャージされている。このとき、強誘電体キャパシタC21およびC22の初期状態は第18図の点H101と点L101である。時刻t101でビット線BLと/BLをフローティング状態とし、時刻t102でワード線WLを論理電圧“H"、時刻t103でセルプレート信号CPを論理電圧“H"とする。このとき、強誘電体キャパシタC21およびC22の両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線BLと/BLに読み出される。強誘電体キャパシタC21およびC22の状態は第18図の点H103と点L103である。次に、時刻t104でセルプレート信号CPを論理電圧“L"とする。強誘電体キャパシタC21およびC22の状態は第18図の点H104と点L104である。次に、時刻t105でセルプレート信号CPを論理電圧“H"とする。強誘電体キャパシタC21およびC22の状態は第18図の点H105と点L105である。ビット線電圧差はΔV10となる。時刻t106でセンスアンプ制御信号SAEを論理電圧“H"としセンスアンプを作動させる。これによって、ビット線に読み出された電位が電源電圧VDDと接地電圧VSSに増幅される。時刻t107で再書き込み動作としてセルプレート信号CPを論理電圧“L"とする。強誘電体キャパシタC21およびC22の状態は第18図の点H107と点L107である。この後センスアンプを停止し、ビット線プリチャージ信号BPによってビット線BLと/BLは論理電圧“L"にプリチャージする。強誘電体キャパシタC21およびC22の状態は第18図の点H101と点L101である。
【０１２１】
第18図より明らかなように時刻t103で読み出されたビット線電圧差よりも、時刻t105で読み出されたビット線電圧差の方が大きい。本動作方式によると読み出されるビット線電圧差が大きくなり安定動作ができ、特にメモリセルキャパシタの特性のばらつきなどに対しても強くなるという効果がある。
【０１２２】
（実施の形態９）
第19図は本実施の形態における動作タイミング図である。この実施の形態は第８の実施の形態と同様でプレートを複数回駆動することによって、読み出されるビット線電圧差を大きくするものであるが、第８の実施の形態よりもプレートのパルス駆動回数が１回多いものである。動作については基本的に第８の実施の形態と同じである。第20図はプレートのパルス駆動回数と読み出されたビット線電圧差との関係を示したものである。プレートのパルス駆動回数が５回程度からビット線電圧差はかなり飽和してきている。プレートのパルス駆動回数を多くするとビット線電圧差は大きくなるが、それだけ消費電流も多くなる。そのため、適当な回数のプレートのパルス駆動回数が望ましい。第８の実施の形態や第９の実施の形態が現実的なものである。
【０１２３】
（実施の形態10）
第21図は本実施の形態における動作タイミング図、第22図が強誘電体キャパシタの動作のヒステリシス特性図である。この実施の形態における動作の特徴はプレートを複数回駆動した後にプレートを論理電圧“L"とし、ビット線の読み出し電位差を大きくすることにある。ここでは、回路構成図は、第27図に示した2T2Cである。もちろん、このことは、1T1C型のメモリ構成にも適用できる。
【０１２４】
動作について第21図および第22図を参照しながら説明する。まず、ビット線プリチャージ信号BPによってビット線BLと/BLは論理電圧“L"にプリチャージされている。このとき、強誘電体キャパシタC21およびC22の初期状態は第22図の点H141と点L141である。時刻t141でビット線BLと/BLをフローティング状態とし、時刻t142でワード線WLを論理電圧“H"、時刻t143でセルプレート信号CPを論理電圧“H"とする。このとき、強誘電体キャパシタC21およびC22の両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線BLと/BLに読み出される。強誘電体キャパシタC21およびC22の状態は第22図の点H143と点L143である。次に、時刻t144でセルプレート信号CPを論理電圧“L"とする。強誘電体キャパシタC21およびC22の状態は第22図の点H144と点L144である。次に、時刻t145でセルプレート信号CPを論理電圧“H"とする。強誘電体キャパシタC21およびC22の状態は第22図の点H145と点L145である。次に、時刻t146でセルプレート信号CPを論理電圧“L"とする。強誘電体キャパシタC21およびC22の状態は第22図の点H146と点L146である。ビット線電圧差はΔV14となる。時刻t147でセンスアンプ制御信号SAEを論理電圧“H"としセンスアンプを作動させる。これによって、ビット線に読み出された電位が電源電圧VDDと接地電圧VSSに増幅されるとともにデータの再書き込みが行われる。この後センスアンプを停止し、ビット線プリチャージ信号BPによってビット線BLと/BLは論理電圧“L"にプリチャージする。強誘電体キャパシタC21およびC22の状態は第22図の点H141と点L141である。
【０１２５】
第22図より明らかなように時刻t144で読み出されたビット線電圧差よりも、時刻t146で読み出されたビット線電圧差の方が大きい。本動作方式によると読み出されるビット線電圧差が大きくなり安定動作ができ、特にメモリセルキャパシタの特性のばらつきなどに対しても強くなるという効果がある。
【０１２６】
（実施の形態11）
本実施の形態における動作タイミングは第８の実施の形態と同様であるが、プレートを複数回駆動するときの電圧レベルを変え振幅電圧を小さくしたものである。
【０１２７】
第23図が本実施の形態における動作タイミング図、第24図が強誘電体キャパシタの動作のヒステリシス特性図である。動作については第８の実施の形態と同様である。
【０１２８】
この実施の形態ではプレートの振幅電圧が小さいため消費電力が小さくなるという効果がある。また、読み出しビット線電位差についても振幅電圧の設定によっては第８の実施の形態とほぼ同程度にできる。
【０１２９】
（実施の形態12）
本実施の形態における動作タイミングは第10の実施の形態と同様であるが、プレートを複数回駆動するときの電圧レベルを変え振幅電圧を小さくしたものである。
【０１３０】
第25図が本実施の形態における動作タイミング図、第26図が強誘電体キャパシタの動作のヒステリシス特性図である。動作については第10の実施の形態と同様である。
【０１３１】
この実施の形態ではプレートの振幅電圧が小さいため消費電力が小さくなるという効果がある。また、読み出しビット線電位差についても振幅電圧の設定によっては第10の実施の形態とほぼ同程度にできる。
【０１３２】
本願明細書、及び図面中に開示された一の発明（以 下、発明１と称す）は、ワード線に接続されたゲートと ビット線に接続されたドレインとを有するメモリセルト ランジスタと、セルプレートに接続された第１の電極と 前記メモリセルトランジスタのソースに接続された第２ の電極とを有する、データが記憶された強誘電体キャパ シタと、前記ビット線に接続された電位変更手段とを備 えた強誘電体メモリ装置における前記記憶されたデータ の読み出し方法であって、
前記セルプレートを第１の電位から前記第２の電位に 遷移させ、更にその第２の電位から前記第１の電位の側 に遷移させる一連の動作を少なくとも１回行った後、前 記ビット線の電位を前記電位変更手段により所定値に変 え、その所定値を読み出すことを特徴とする強誘電体メ モリ装置のデータ読み出し方法である。
【０１３３】
また、他の発明（以下、発明２と称す）は、前記所定 値に変える動作を前記セルプレートの前記一連の動作の 後に行うか、あるいは、前記セルプレートを前記第１の 電位から前記第２の電位に遷移させた後に行うかを、前 記ビット線のビット線容量の値及び／又は前記強誘電体 メモリ装置の所定の電源電圧の値に基づいて、決定する ことを特徴とする上記発明１の強誘電体メモリ装置のデ ータ読み出し方法である。
【０１３４】
また、他の発明（以下、発明３と称す）は、ワード線 に接続されたゲートとビット線に接続されたドレインと を有するメモリセルトランジスタと、
所定の電位に遷移するセルプレートと、
前記セルプレートに接続された第１の電極と前記メモ リセルトランジスタのソースに接続された第２の電極と を有する、データが記憶される強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートに対し、前記第１の電位から前記第 ２の電位に遷移させ、更にその第２の電位から前記第１ の電位の側に遷移させた後、前記センスアンプに対し、 前記ビット線の電位を所定値に変えさせる制御手段と、
を備えたことを特徴とする強誘電体メモリ装置である。
【０１３５】
また、他の発明（以下、発明４と称す）は、前記第１ の電圧の側に遷移するとは、前記第１の電圧に遷移する ことであり、前記セルプレートの前記第１の電位と前記 第２の電位の電位差が、前記センスアンプの駆動電圧よ りも大きいことを特徴とする上記発明３の強誘電体メモ リ装置である。
【０１３６】
また、他の発明（以下、発明５と称す）は、前記第１ の電圧の側に遷移するとは、前記第１の電圧に遷移する ことであり、前記第１の電位と前記第２の電位は、パル ス状の電圧波形のLoレベルとHiレベルに対応しており、 前記制御手段は、前記ワード線を選択状態とした後に前 記セルプレートに対し前記パルス状の電位波形を出力さ せることを特徴とする上記発明３の強誘電体メモリ装置 である。
【０１３７】
また、他の発明（以下、発明６と称す）は、前記ワー ド線への印加電圧が、電源電圧以下の電圧であることを 特徴とする上記発明３の強誘電体メモリ装置である。
【０１３８】
また、他の発明（以下、発明７と称す）は、前記制御 手段は、前記セルプレートに対し、前記第１の電位から 前記第２の電位に遷移させた後に前記ワード線を選択状 態とし、その後前記セルプレートに対し、前記第２の電 位から前記第１の電位に遷移させることを特徴とする上 記発明３の強誘電体メモリ装置である。
【０１３９】
また、他の発明（以下、発明８と称す）は、ゲートが ワード線に、ドレインがビット線にそれぞれ接続された メモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
所定の電圧を検知する電圧検知回路と
前記検知電圧に基づいてセルプレートの駆動を制御す る制御回路とを具備し、
前記制御回路は、前記電圧検知回路の検知結果が所定 基準を満たすか否かに応じて、前記セルプレートを遷移 駆動させる第１の駆動モード又は、前記セルプレートを パルス駆動させる第２の駆動モードの何れかの駆動モー ドに切り換えることを特徴とする強誘電体メモリ装置で ある。
【０１４０】
また、他の発明（以下、発明９と称す）は、前記ワー ド線の選択状態の電圧が、電源電圧以下の電圧であるこ とを特徴とする上記発明８の強誘電体メモリ装置であ る。
【０１４１】
また、他の発明（以下、発明10と称す）は、ゲートが 第１のワード線に、ドレインが第１のビット線にそれぞ れ接続された第１のメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記第１ のメモリセルトランジスタのソースにそれぞれ接続され た第１強誘電体キャパシタと、
ゲートが第２のワード線に、ドレインが第２のビット 線にそれぞれ接続された第２のメモリセルトランジスタ と、
第３の電極がセルプレートに、第４の電極が前記第２ のメモリセルトランジスタのソースにそれぞれ接続され た第２強誘電体キャパシタと、
前記第１のビット線および前記第２のビット線を電気 的に接続するスイッチトランジスタと、
前記第１のビット線または前記第２のビット線に接続 されたセンスアンプとを具備し、
前記第１のワード線と前記第２のワード線が選択さ れ、前記スイッチトランジスタがオン状態で、前記セル プレートが第１の電源電圧から第２の電源電圧に遷移し さらに前記第１の電源電圧に遷移した後に、前記スイッ チトランジスタをオフ状態とすることを特徴とする強誘 電体メモリ装置である。
【０１４２】
また、他の発明（以下、発明11と称す）は、ゲートが 第１のワード線に、ドレインが第１のビット線にそれぞ れ接続された第１のメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が第１のメ モリセルトランジスタのソースにそれぞれ接続された第 １強誘電体キャパシタと、
ゲートが第２のワード線に、ドレインが第２のビット 線にそれぞれ接続された第２のメモリセルトランジスタ と、
第３の電極がセルプレートに、第４の電極が前記第２ のメモリセルトランジスタのソースにそれぞれ接続され た第２強誘電体キャパシタと、
前記第１のビット線および前記第２のビット線を電気 的に接続するスイッチトランジスタと、
前記第１のビット線または前記第２のビット線に接続 されたセンスアンプとを具備し、
前記第１のワード線および前記第２のワード線が選択 され、前記スイッチトランジスタがオン状態で、前記セ ルプレートが第１の電源電圧から第２の電源電圧に遷移 し、前記スイッチトランジスタがオフ状態となった後に 前記セルプレートが前記第１の電源電圧に遷移すること を特徴とする強誘電体メモリ装置である。
【０１４３】
また、他の発明（以下、発明12と称す）は、ゲートが ワード線に、ドレインがビット線にそれぞれ接続された メモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制 御回路とを具備し、
前記セルプレートを第１の電源電圧と第２の電源電圧に 複数回遷移させた後に、前記センスアンプを動作させる ことを特徴とする強誘電体メモリ装置である。
【０１４４】
また、他の発明（以下、発明13と称す）は、前記第１ の電源電圧と前記第２の電源電圧との差が前記センスア ンプの駆動電圧よりも大きいことを特徴とする上記発明 12の強誘電体メモリ装置である。
【０１４５】
また、他の発明（以下、発明14と称す）は、ゲートが ワード線に、ドレインがビット線にそれぞれ接続された メモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する回 路とを具備し、
前記セルプレートの初期の電圧を第１の電源電圧と し、前記セルプレートを前記第１の電源電圧と第２の電 源電圧に複数回遷移させ、その後に前記第２の電源電圧 にした後に、前記センスアンプを動作させることを特徴 とする強誘電体メモリ装置である。
【０１４６】
また、他の発明（以下、発明15と称す）は、ゲートが ワード線に、ドレインがビット線にそれぞれ接続された メモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制 御回路とを具備し、
前記セルプレートの初期の電圧を第１の電源電圧と し、前記セルプレートを前記第１の電源電圧と第２の電 源電圧に複数回遷移させ、その後に前記第１の電源電圧 とした後に、前記センスアンプを動作させることを特徴 とする強誘電体メモリ装置である。
【０１４７】
また、他の発明（以下、発明16と称す）は、ゲートが ワード線に、ドレインがビット線にそれぞれ接続された メモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制 御回路とを具備し、
前記セルプレートを第１の電源電圧と第２の電源電圧 に複数回遷移した後に、前記センスアンプを動作させる 場合、前記ビット線への読み出し電荷量の最大値の実質 上半分以上なるまで、前記セルプレートを遷移させるこ とを特徴とする強誘電体メモリ装置である。
【０１４８】
また、他の発明（以下、発明17と称す）は、ゲートが ワード線に、ドレインがビット線にそれぞれ接続された メモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制 御回路とを具備し、
前記セルプレートの初期の電圧を第１の電源電圧と し、前記セルプレートを第２の電源電圧と第３の電源電 圧に複数回遷移させた後に、前記センスアンプを動作さ せることを特徴とする強誘電体メモリ装置である。
【０１４９】
また、他の発明（以下、発明18と称す）は、ゲートが ワード線に、ドレインがビット線にそれぞれ接続された メモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制 御回路とを具備し、
前記セルプレートの初期の電圧を第１の電源電圧と し、前記セルプレートを第２の電源電圧と第３の電源電 圧に複数回遷移させ、その後前記第３の電源電圧にした 後に、前記センスアンプを動作させることを特徴とする 強誘電体メモリ装置である。
【０１５０】
また、他の発明（以下、発明19と称す）は、ゲートが ワード線に、ドレインがビット線にそれぞれ接続された メモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制 御回路とを具備し、
前記セルプレートの初期電圧を第１の電源電圧とし、 前記セルプレートを第２の電源電圧と第３の電源電圧に 複数回遷移させ、その後前記第１の電源電圧にした後 に、前記センスアンプを動作させることを特徴とする強 誘電体メモリ装置である。
【０１５１】
上記発明１、３は、例えば、強誘電体メモリセルキャパシタからビット線に読み出される電位は、メモリセルトランジスタのしきい値の影響がなく、より低電圧動作が可能となるという作用を有する。特にビット線の容量値が強誘電体メモリセルキャパシタの容量値より小さいときに有効である。
【０１５２】
以上のべたところから明らかな様に、上記発明５は、上記発明３の発明において、例えば、ワード線を選択状態とした後にセルプレートをパルス駆動することで、セルプレートをパルス駆動したときに強誘電体メモリセルキャパシタから読み出される電荷をビット線に充分に読み出すことができ、読み出し電荷の無駄がないという作用を有する。
【０１５３】
また、上記発明６は、上記発明３の発明において、例えば、ワード線を電源電圧より高い電圧としないことで、特別な昇圧回路が不要であり、さらにワード線を昇圧しないため強誘電体メモリセルキャパシタにはメモリセルトランジスタのしきい値だけ低い電圧値しか印加されない。このため、強誘電体メモリセルキャパシタのエンデュランスによる劣化が抑えられ、エンデュランス特性（書き換え特性）が向上し、書き換え回数の寿命が向上するという作用を有する。
【０１５４】
上記発明７は、上記発明３の発明において、例えば、セルプレートを第１の電位から第２の電位に遷移させた後に前記ワード線を選択状態とし、その後前記セルプレートを第２の電位から第１の電位に遷移することにより、上記発明５の発明に比較して高速動作という作用を有する。
【０１５５】
上記発明２、８は、例えば、プレート遷移動作方式とプレートパルス駆動動作方式とを電源電圧検知信号により選択的に切り換えることにより広電源電圧範囲で読み出しビット線電圧差を大きくでき、低電圧動作が可能となる効果がある。特にプレートパルス駆動動作方式はビット線の容量値が小さく低電圧で有効である。
【０１５６】
上記発明９は、例えば、メモリセルのワード線を昇圧しないデバイスにおいて、上記発明８と同様のプレート遷移動作方式とプレートパルス駆動動作方式とを電源電圧検知信号により選択的に切り換えることにより、ビット線の容量値が小さい場合、従来のプレート遷移動作方式固定の場合に比べて、低電圧動作に対して非常に効果がある。
【０１５７】
上記発明10は、例えば、1T1C型のメモリセルにプレートパルス駆動動作方式を用いる場合で、プレートパルス駆動の後にＨデータとＬデータのリファレンスビット線を分割することにより、ＨデータとＬデータの1/2の電位を正確に発生できるという効果がある。
【０１５８】
上記発明11は、例えば、1T1C型のメモリセルにプレートパルス駆動動作方式を用いる場合で、プレートパルス駆動の途中でＨデータとＬデータのリファレンスビット線を分割することにより、リファレンス電位発生およびセンスアンプ起動の高速動作という効果がある。
【０１５９】
上記発明12〜15は、例えば、セルプレート信号を複数回遷移させることにより、強誘電体メモリセルキャパシタからビット線に読み出される電荷量が大きくなるという効果がある。上記発明14の発明では、例えば、セルプレート信号を複数回遷移させ強誘電体メモリセルキャパシタに電圧印加状態でセンスアンプ駆動を行うもので、従来のプレート遷移動作方式より確実に大きな読み出し電位差が得られる。また、上記発明15の発明では、例えば、セルプレート信号を複数回遷移させ強誘電体メモリセルキャパシタに電圧無印加状態でセンスアンプ駆動を行うもので、ワード線を昇圧しないデバイスや低電圧動作においては、大きな読み出し電位差が得られる。
【０１６０】
上記発明16は、例えば、上記発明12のセルプレート信号複数回遷移動作において、遷移回数を増やすことにより読み出し電位差は大きくなるが、この読み出し電位差は飽和するため、遷移回数を最適化することにより、低消費電力の効果がある。
【０１６１】
上記発明17〜19は、例えば、上記発明12〜15の発明のようにセルプレート信号を複数回遷移させるときに、その遷移電圧を電源電圧より小さな電圧とし、読み出し電位差を大きくするとともに低消費電力の効果がある。
【０１６２】
この様に本発明によれば、セルプレート信号を複数回遷移させることにより、強誘電体メモリセルキャパシタからビット線に読み出される電荷量を大きくすることができ、特に低電圧動作が可能な強誘電体メモリ装置のデータ読み出し方法及び強誘電体メモリ装置を実現することができるという効果がある。
「産業上の利用可能性」
以上説明したように、本発明は、例えば、セルプレート電極にパルス状のセルプレート信号CPを印加した後の、ビット線BL0と/BL0と電位を利用して、それらの電位をセンスアンプにより論理電圧"H"と"L"に変化させる構成としたことにより、低電圧での動作が従来に比べてより一層確実に行える強誘電体メモリ装置の読み出し方法及び強誘電体メモリ装置を提供することが出来る。
【図面の簡単な説明】
【図１】第１図は、本発明の第１の実施の形態の強誘電体キャパシタの動作タイミング図である。
【図２】第２図は、本発明の第１の実施の形態の強誘電体キャパシタの動作のヒステリシス特性図である。
【図３】第３図は、本実施の形態の他の例の強誘電体キャパシタの動作タイミング図である。
【図４】第４図は、本実施の形態の他の例の強誘電体キャパシタの動作のヒステリシス特性図である。
【図５】第５図は、本発明の第１の実施の形態における電源電圧とデータ読み出し時ビット線電圧の関係図である。
【図６】第６図は、本発明の第２の実施の形態の強誘電体キャパシタの動作のヒステリシス特性図である。
【図７】第７図は、本発明の第３の実施の形態の動作タイミング図である。
【図８】第８図は、本発明の第４の実施の形態における動作タイミング図である。
【図９】第９図は、本発明の第４の実施の形態における強誘電体キャパシタの動作のヒステリシス特性図である。
【図１０】第10図は、本発明の第４の実施の形態における電源電圧とデータ読み出し時ビット線電圧の関係図である。
【図１１】第11図は、本発明におけるプレート遷移動作方式と第４の実施の形態におけるプレートパルス駆動動作方式との選択切り換え点の電源電圧依存性を示す図である。
【図１２】第12図は、本発明の第５の実施の形態における強誘電体キャパシタの動作のヒステリシス特性図である。
【図１３】第13図は、本発明の第５の実施の形態における電源電圧とデータ読み出し時ビット線電圧の関係図である。
【図１４】第14図は、1T1C型のメモリセル構成図である。
【図１５】第15図は、本発明の第６の実施の形態における動作タイミング図である。
【図１６】第16図は、本発明の第７の実施の形態における動作タイミング図である。
【図１７】第17図は、本発明の第８の実施の形態における動作タイミング図である。
【図１８】第18図は、本発明の第８の実施の形態における強誘電体キャパシタの動作のヒステリシス特性図である。
【図１９】第19図は、本発明の第９の実施の形態における動作タイミング図である。
【図２０】第20図は、本発明の第８、第９の実施の形態における動作におけるプレート駆動回数とビット線読み出し電圧の関係図である。
【図２１】第21図は、本発明の第10の実施の形態における動作タイミング図である。
【図２２】第22図は、本発明の第10の実施の形態における強誘電体キャパシタの動作のヒステリシス特性図である。
【図２３】第23図は、本発明の第11の実施の形態における動作タイミング図である。
【図２４】第24図は、本発明の第11の実施の形態における強誘電体キャパシタの動作のヒステリシス特性図である。
【図２５】第25図は、本発明の第12の実施の形態における動作タイミング図である。
【図２６】第26図は、本発明の第12の実施の形態における強誘電体キャパシタの動作のヒステリシス特性図である。
【図２７】第27図は、2T2C型のメモリセル構成図である。
【図２８】第28図は、従来例の動作タイミング図である。
【図２９】第29図は、従来例の強誘電体キャパシタの動作のヒステリシス特性図である。
【図３０】第30図は、従来例のビット線容量とビット線電圧の関係図である。
【図３１】第31図は、メモリセルの構成の一例を示す図である。
【図３２】第32図は、センスアンプ回路の構成の一例を示す図である。
【図３３】第33図は、従来例の動作タイミング図である。
【図３４】第34図は、従来例の強誘電体キャパシタの動作のヒステリシス特性図である。
【図３５】第35図は、従来例の電源電圧とデータ読み出し時ビット線電圧の関係図である。
【符号の説明】
１ メモリセル
２ ビット線プリチャージ回路
３ センスアンプ
４ リファレンス電圧発生回路
P201〜P203、P401〜P403、P901〜903 強誘電体キャパシタの読み出し時の状態を示す点
C0〜C9、C00〜C09、C10〜C37 強誘電体キャパシタ
CPD セルプレートドライバ
SA0〜SA3 センスアンプ
CP セルプレート信号
WL、WL0〜WL3 ワード線
BL、/BL、BL0〜BL3、/BL0〜/BL3 ビット線
BP ビット線プリチャージ信号
/SAP、SAN、SAE センスアンプ制御信号
VSS 接地電圧
VDD 電源電圧
RCP リファレンスセルプレート信号
RWL リファレンスワード線
EQ0、EQ1 ビット線イコライズ信号
INV 否定回路
Qn0〜Qn27 Ｎチャネル型MOSトランジスタ
Qp21〜Qp23 Ｐチャネル型MOSトランジスタ
t11〜t218 時刻
L1H〜L3H、L1L〜L3L ビット線容量を示す直線
H11〜H215、L11〜L215 各動作状態での強誘電体キャパシタの状態を示す点
VH1〜VH21 “H"の読み出し電圧
VL1〜VL21 “L"の読み出し電圧
ΔV1〜ΔV21 読み出し電位差
本発明は、強誘電体メモリ装置の読み出し方法及び強誘電体メモリ装置に関するものである。
「背景技術」
近年、メモリセルのキャパシタに強誘電体材料を用いることにより記憶データの不揮発性を実現した強誘電体メモリ装置が考案されている。強誘電体キャパシタはヒステリシス特性を有し、電界が零のときでも履歴に応じた異なる極性の残留分極が残る。記憶データを強誘電体キャパシタの残留分極で表わすことにより不揮発性メモリ装置を実現するものである。
【０００１】
アメリカ特許4,873,664号明細書には、二つのタイプの強誘電体メモリ装置が開示されている。第１のタイプは、メモリセルが１ビットあたり１トランジスタおよび１キャパシタ（1T1C）で構成したものであり、たとえば256個の本体メモリセル（ノーマルセル）毎に１個のリファレンスメモリセルが設けられる。第２のタイプは、リファレンスメモリセルを設けずに、メモリセルが１ビットあたり２トランジスタおよび２キャパシタ（2T2C）で構成したものであり、１対の相補データが１対の強誘電体キャパシタに記憶される。
【０００２】
キャパシタを構成する強誘電体材料としては、KNO3、PbLaO3−ZrO2−TiO2、およびPbTiO3−PbZrO3などが知られている。PCT国際公開第WO93/12542公報によれば、強誘電体メモリ装置に適した、PbTiO3−PbZrO3に比べて極端に疲労の小さい強誘電体材料も知られている。
【０００３】
例えば2T2C構成の強誘電体メモリ装置の構成とその従来の動作態様について簡単に説明する。第31図がメモリセル構成図、第32図がセンスアンプ回路図、第33図が動作タイミング図、第34図が強誘電体キャパシタの動作のヒステリシス特性図、第35図が電源電圧とデータ読み出し時ビット線電圧の関係図である。
【０００４】
また、第31図において、C00〜C37が強誘電体キャパシタ、CPDがセルプレートドライバ、SA0〜SA3がセンスアンプ、CPがセルプレート信号、WL0〜WL3がワード線、BL0〜BL3、/BL0〜/BL3がビット線である。また、第32図において、BPがビット線プリチャージ信号、/SAP、SANがセンスアンプ制御信号、VSSが接地電圧、VDDが電源電圧である。
【０００５】
また、第34図において、点Ａ〜Ｆが、強誘電体キャパシタの両電極に正負の電界を印加したときのヒステリシス特性を示す点であり、点P901〜P903が強誘電体キャパシタの読み出し時の状態を示す点である。
【０００６】
メモリセル構成は、例えばセンスアンプSA0にビット線BL0と/BL0が接続され、ビット線BL0、/BL0にはワード線WL0をゲートとするＮチャネル型MOSトランジスタを介してそれぞれ強誘電体キャパシタC00、C01が接続されている。さらに強誘電体キャパシタC00、C01はセルプレートドライバCPDで駆動されるセルプレート信号CPに接続されている。また、センスアンプSA0はセンスアンプ制御信号/SAP、SANで制御され、ビット線プリチャージ信号BPによってビット線BL0と/BL0のプリチャージが制御される回路構成である。
【０００７】
次に、動作については第33図および第34図を参照しながら説明する。
【０００８】
まず、ビット線プリチャージ信号BPによってビット線BL0と/BL0は論理電圧“L"にプリチャージされている。その後、ビット線プリチャージ信号BPを論理電圧"L"にし、ビット線BL0と/BL0はフローティング状態になる。
【０００９】
また、強誘電体キャパシタC00およびC01の初期状態は、それぞれ、第34図の点Ｂと点Ｅである。次に、ワード線WL0を論理電圧“H"、セルプレート信号CPを論理電圧“H"とする。ここでは、ワード線WL0の論理電圧“H"の電位レベルは電源電圧VDD以上に昇圧した電圧である。このとき、強誘電体キャパシタC00およびC01の両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位が、ビット線BL0と/BL0に生じる。それら双方の電圧が、読み出されたデータとなる。強誘電体キャパシタC00およびC01の状態は、それぞれ、第34図の点P901と点P902である。
【００１０】
この後、センスアンプ制御信号/SAPを論理電圧“L"、SANを論理電圧“H"とし、センスアンプSA0を作動させる。これによって、ビット線から読み出された電位が電源電圧VDDと接地電圧VSSに増幅される。即ち、センスアンプSA0の動作により、ビット線BL0、/BL0から読み出された電位の内、より高い電位を示したビット線BL0に電源電圧VDDが印加される。これにより、ビット線BL0の電位が論理電圧"H"に変わる。これと同時に、より低い電位を示したビット線/BL0に接地電圧VSSが印加されて、ビット線BL0の電位が論理電圧"L"に変わる。このようにして、双方のビット線の電位を、その電位の違いに応じて、論理電圧"H"と"L"に変えることが出来る。つまり、双方のビット線の電位差が、センスアンプSA0により電源電圧VDDと接地電圧VSSとの電位差にまで増幅されるのである。この様な動作を、本明細書では、単に、ビット線から読み出された電位を電源電圧VDDと接地電圧VSSに増幅すると言う。
【００１１】
このとき、強誘電体キャパシタC00およびC01の状態は、それぞれ、第34図の点P903と点Ｄである。
【００１２】
次に、再書き込み動作としてセルプレート信号CPを論理電圧“L"とする。この再書き込み動作は、強誘電体キャパシタの分極レベルの減少を防止し、次の読み出し動作がスムーズに行える様にするための動作である。強誘電体キャパシタC00およびC01の状態は、それぞれ、第34図の点Ａと点Ｅである。
【００１３】
この後、センスアンプを停止し、ビット線プリチャージ信号BPによってビット線BL0と/BL0は論理電圧“L"にプリチャージする。強誘電体キャパシタC00およびC01の状態は第34図の点Ｂと点Ｅである。
【００１４】
また、上記の読み出し動作としてセルプレート信号CPを論理電圧“H"としビット線BL0と/BL0にデータが読み出されたときのビット線BL0と/BL0の電位と電源電圧との関係が第35図に示されている。第35図に示した点線は、ワード線WL0の論理電圧“H"の電位レベルが、電源電圧VDDより充分高く、メモリセルトランジスタのしきい値の影響が無いとしたときのビット線BL0の電位を示す線である。しかし、実際には点線で示された電位よりも低い実線で示された電位となる。
【００１５】
しかし、従来の2T2C構成の強誘電体メモリ装置では、上記でも示したように、メモリセルトランジスタのしきい値の影響によりビット線に読み出される電位が低くなることがあり、この場合にはビット線対間の電位差すなわちビット線BL0と/BL0の電位差が小さくなる。特に低電圧ではその影響が大きくなり低電圧動作が困難となると言う問題点があった。
【００１６】
そのため、この問題点を解決するためにワード線を昇圧すると、回路的に複雑になると共に、高電源電圧でワード線を昇圧することによりメモリセルトランジスタの耐圧などの点で課題が生じる。
【００１７】
また、読み出し動作における、ビット線の論理電圧“L"側の動作としては、強誘電体キャパシタに対して、電源電圧と同じ値の電圧が、しかも一方向に印加されることになるため、強誘電体キャパシタの読み出し回数の寿命の面で、不利となることがあるという課題があった。尚、これらの課題は、2T2C構成の強誘電体メモリ装置に限ったものではなく、1T1C構成の強誘電体メモリ装置についてもいえる。
「発明の開示」
本発明は、この様な従来の課題を考慮し、低電圧動作が従来に比べてより一層確実に行える強誘電体メモリ装置の読み出し方法及び強誘電体メモリ装置を提供することを目的とする。
【００１８】
上記目的を達成するため、請求項１記載の本発明は、ワード線に接続されたゲートとビット線に接続されたドレインとを有するメモリセルトランジスタと、
セルプレートに接続された第１の電極と前記メモリセルトランジスタのソースに接続された第２電極とを有する、データが記憶された強誘電体キャパシタと、
前記ビット線に接続された電位変更手段とを備えた強誘電体メモリ装置における前記記憶されたデータの読み出し方法であって、
前記セルプレートを第１の電位から第２の電位に遷移させ、更に前記第２の電位から前記第１の電位の側に遷移させる一連の動作を少なくとも１回行った後、前記ビット線の電位を前記電位変更手段により所定値に変え、その所定値を読み出すものであり、
前記所定値に変える動作を前記セルプレートの前記一連の動作の後に行うか、あるいは、前記セルプレートを前記第１の電位から前記第２の電位に遷移させた後に行うかを、
前記ビット線のビット線容量の値及び／又は前記強誘電体メモリ装置の所定の電源電圧の値に基づいて、決定することを特徴とする強誘電体メモリ装置のデータ読み出し方法である。
【００１９】
また、請求項２記載の本発明は、ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
所定の電圧を検知する電圧検知回路と、
前記検知電圧に基づいてセルプレートの駆動を制御する制御回路とを具備し、
前記制御回路は、前記電圧検知回路の検知結果が所定基準を満たすか否かに応じて、前記セルプレートを遷移駆動させる第１の駆動モード又は、前記セルプレートをパルス駆動させる第２の駆動モードの何れかの駆動モードに切り換える強誘電体メモリ装置である。
【００２０】
また、請求項３記載の本発明は、上記ワード線の選択 状態の電圧が、電源電圧であることを特徴とする請求項 ２記載の強誘電体メモリ装置である。
【００２１】
また、請求項４記載の本発明は、ゲートが第１のワー ド線に、ドレインが第１のビット線にそれぞれ接続され た第１のメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記第１ のメモリセルトランジスタのソースにそれぞれ接続され た第１強誘電体キャパシタと、
ゲートが第２のワード線に、ドレインが第２のビット 線にそれぞれ接続された第２のメモリセルトランジスタ と、
第３の電極がセルプレートに、第４の電極が前記第２ のメモリセルトランジスタのソースにそれぞれ接続され た第２強誘電体キャパシタと、
前記第１のビット線および前記第２のビット線を電気 的に接続するスイッチトランジスタと、
前記第１のビット線または前記第２のビット線に接続 されたセンスアンプとを具備し、
前記第１のワード線と前記第２のワード線か選択さ れ、
前記スイッチトランジスタがオン状態で、前記セルプ レートが第１の電源電圧から第２の電源電圧に遷移しさ らに前記第１の電源電圧に遷移した後に、前記スイッチ トランジスタをオフ状態とすることを特徴とする強誘電 体メモリ装置である。
【００２２】
また、請求項５記載の本発明は、ゲートが第１のワー ド線に、ドレインが第１のビット線にそれぞれ接続され た第１のメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が第１のメ モリセルトランジスタのソースにそれぞれ接続された第 １強誘電体キャパシタと、
ゲートが第２のワード線に、ドレインが第２のビット 線にそれぞれ接続された第２のメモリセルトランジスタ と、
第３の電極がセルプレートに、第４の電極が前記第２ のメモリセルトランジスタのソースにそれぞれ接続され た第２強誘電体キャパシタと、
前記第１のビット線および前記第２のビット線を電気 的に接続するスイッチトランジスタと、
前記第１のビット線または前記第２のビット線に接続 されたセンスアンプとを具備し、
前記第１のワード線および前記第２のワード線が選択 され、
前記スイッチトランジスタがオン状態で、前記セルプ レートが第１の電源電圧から第２の電源電圧に遷移し、 前記スイッチトランジスタがオフ状態となった後に前記 セルプレートが前記第１の電源電圧に遷移することを特 徴とする強誘電体メモリ装置である。
【００２３】
また、請求項６記載の本発明は、ゲートがワード線 に、ドレインがビット線にそれぞれ接続されたメモリセ ルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制 御回路とを具備し、
前記セルプレートを第１の電源電圧と第２の電源電圧 に複数回遷移させた後に、前記センスアンプを動作させ ることを特徴とする強誘電体メモリ装置である。
【００２４】
また、請求項７記載の本発明は、前記第１の電源電圧 と前記第２の電圧との差が前記センスアンプの駆動電圧 よりも大きいことを特徴とする請求項６記載の強誘電体 メモリ装置である。
【００２５】
また、請求項８記載の本発明は、ゲートがワード線 に、ドレインがビット線にそれぞれ接続されたメモリセ ルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する回 路とを具備し、
前記セルプレートの初期の電圧を第１の電源電圧と し、前記セルプレートを前記第１の電源電圧と第２の電 源電圧に複数回遷移させ、その後に前記第２の電源電圧 にした後に、前記センスアンプを動作させることを特徴 とする強誘電体メモリ装置である。
【００２６】
また、請求項９記載の本発明は、ゲートがワード線 に、ドレインがビット線にそれぞれ接続されたメモリセ ルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制 御回路とを具備し、
前記セルプレートの初期の電圧を第１の電源電圧と し、前記セルプレートを前記第１の電源電圧と第２の電 源電圧に複数回遷移させ、その後に前記第１の電源電圧 とした後に、前記センスアンプを動作させることを特徴 とする強誘電体メモリ装置である。
【００２７】
また、請求項10記載の本発明は、ゲートがワード線 に、ドレインがビット線にそれぞれ接続されたメモリセ ルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制 御回路とを具備し、
前記セルプレートを第１の電源電圧と第２の電源電圧 に複数回遷移した後に、前記センスアンプを動作させる 場合、前記ビット線への読み出し電荷量の最大値の実質 上半分以上となるまで、前記セルプレートを遷移させる ことを特徴とする強誘電体メモリ装置である。
【００２８】
また、請求項11記載の本発明は、ゲートがワード線 に、ドレインがビット線にそれぞれ接続されたメモリセ ルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制 御回路とを具備し、
前記セルプレートの初期の電圧を第１の電源電圧と し、前記セルプレートを第２の電源電圧と第３の電源電 圧に複数回遷移させた後に、前記センスアンプを動作さ せることを特徴とする強誘電体メモリ装置である。
【００２９】
また、請求項12記載の本発明は、ゲートがワード線 に、ドレインがビット線にそれぞれ接続されたメモリセ ルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制 御回路とを具備し、
前記セルプレートの初期の電圧を第１の電源電圧と し、
前記セルプレートを第２の電源電圧と第３の電源電圧 に複数回遷移させ、その後前記第３の電源電圧にした後 に、
前記センスアンプを動作させることを特徴とする強誘 電体メモリ装置である。
【００３０】
また、請求項13記載の本発明は、ゲートがワード線 に、ドレインがビット線にそれぞれ接続されたメモリセ ルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制 御回路とを具備し、
前記セルプレートの初期電圧を第１の電源電圧とし、前 記セルプレートを第２の電源電圧と第３の電源電圧に複 数回遷移させ、その後前記第１の電源電圧にした後に、 前記センスアンプを動作させることを特徴とする強誘電 体メモリ装置である。
【００３１】
上記構成により、本発明は、例えばセルプレート信号をパルス駆動し、強誘電体メモリセルトランジスタに電界を一方向に印加した後、更に、無印加又は逆方向に印加した後に、センスアンプを駆動する読み出し方式により、あるいは、セルプレート信号を複数回遷移させた後にセンスアンプを駆動する読み出し方式により、読み出しビット線電圧差を大きくする。また、電源電圧検知信号により、上記駆動方式を選択的に使用することにより、広電源電圧範囲で読み出しビット線電圧差を大きくする。また、セルプレート信号を複数回遷移させる読み出し方式において、その遷移回数を消費電流を考慮して最適化でき、また、セルプレート信号の遷移時の電圧を最適化することもできる。
「発明を実施するための最良の形態」
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３２】
（実施の形態１）
ここでは、本発明の強誘電体メモリ装置の一実施の形態について、図面を用いて説明する。
【００３３】
即ち、第１図は、本発明の第１の実施の形態の強誘電体メモリ装置における動作タイミング図、第２図は、強誘電体キャパシタの動作のヒステリシス特性図、第５図は、電源電圧とデータ読み出し時ビット線電圧の関係図である。
【００３４】
メモリセルの構成は、従来と同様の構成であり、第31図に示す通りである。又、センスアンプの回路図も、従来と同様であり、第32図に示す通りである。従って、本実施の形態の強誘電体メモリ装置の回路構成の説明は省略する。但し、センスアンプやセルプレート信号CPを制御する制御回路（図示省略）は、従来と異なるものである。この点については、以下に示す動作説明の中で触れる。
【００３５】
尚、第２図において、点Ａ〜Ｆは、強誘電体キャパシタの両電極に正負の電界を印加したときのヒステリシス特性を示し、点P201〜P203は、強誘電体キャパシタの読み出し時の状態を示す点である。
【００３６】
又、本発明の電位変更手段は、第31図に示すセンスアンプSA0〜SA3に対応する。
【００３７】
以下、本実施の形態の動作について、第１図および第２図を参照しながら説明し、本発明の強誘電体メモリ装置のデータ読み出し方法の一実施の形態についても同時に述べる。
【００３８】
まず、ビット線プリチャージ信号BP（図示省略）がＨのとき、ビット線BL0と/BL0は、論理電圧“L"にプリチャージされている。
【００３９】
次に、ビット線プリチャージ信号BPをＬとすると、ビット線BL0と/BL0は、フローティング状態となる。また、強誘電体キャパシタC00およびC01の初期状態は、それぞれ、第２図に示す点Ｂと点Ｅに対応する状態にある。
【００４０】
次に、制御回路（図示省略）からの指示により、ワード線WL0を論理電圧“H"、セルプレート信号CPを論理電圧“H"とする。ここでは、ワード線WL0の論理電圧“H"の電位レベルは、電源電圧VDD以上としている。そのため、強誘電体キャパシタに印加される電圧は、電源電圧VDD以上に昇圧された電圧からメモリセルトランジスタのしきい値だけ低い電圧となる。例えば、電源電圧VDDが3.0V、昇圧された電圧が4.0V、しきい値が1.5Vであれば、強誘電体キャパシタに印加される電圧は、4.0−1.5＝2.5Vとなる。昇圧された電圧が電源電圧VDDからメモリセルトランジスタのしきい値電圧以上である場合は、例えば、3.0＋1.5＝4.5V以上であれば、強誘電体キャパシタに印加される電圧は、電源電圧VDD（3.0V）である。
【００４１】
このとき、強誘電体キャパシタC00およびC01の両電極に電界がかかり、強誘電体キャパシタと寄生容量などを含むビット容量の容量比で決まる電位が、ビット線BL0と/BL0に生じる。このとき、強誘電体キャパシタC00およびC01の状態は、それぞれ、第２図に示す点P201と点P202に対応する状態である。
【００４２】
次に、制御回路からの指示によりセルプレート信号CPを論理電圧“L"とする。このとき、ビット線BL0と/BL0に読み出された電位は低下するが、それら相互の電位差は、セルプレート信号CPを論理電圧“L"とする前に比べてより一層大きくすることが出来る。又、メモリセルトランジスタのしきい値の影響があったとしても、その影響を少なく出来る。その理由は、次の通りである。
【００４３】
即ち、ビット線電位が低下するため、ワード線に接続されたメモリセルトランジスタのゲート電圧と、ビット線に接続されたメモリセルトランジスタのドレイン又はソースとの電位差が大きくなるため、しきい値の影響を受けにくくなる。この電位差、即ち、ワード線とビット線間の電位差が、しきい値以上であれば、しきい値の影響はほとんど受けない。
【００４４】
ここでは、強誘電体キャパシタC00およびC01の状態は、第２図に示す点P203とほぼ点Ｅになる。
【００４５】
この後、制御回路から出力されるセンスアンプ制御信号/SAPを論理電圧“L"、SANを論理電圧“H"とし、センスアンプSA0を作動させる。これによって、ビット線から読み出された電位が電源電圧VDDと接地電圧VSSに増幅されるとともに、再書き込み動作も行われる。強誘電体キャパシタC00およびC01の状態は、第２図の点Ａと点Ｅである。なお、本発明の制御手段は、上記制御回路に対応する。
【００４６】
ここで、点Ａの状態では、上述した通り、ワード線WL0が充分昇圧されているため、強誘電体キャパシタには電源電圧VDDの電圧が印加されている。
【００４７】
この後、制御回路からの信号によりセンスアンプの動作を停止し、ビット線プリチャージ信号BPがＬからＨに変化することによってビット線BL0と/BL0は論理電圧“L"にプリチャージする。強誘電体キャパシタC00およびC01の状態は第２図の点Ｂと点Ｅである。
【００４８】
又、上記の読み出し動作として、セルプレート信号CPを論理電圧“H"とし、その後、セルプレート信号CPを論理電圧“L"とした後に、ビット線BL0と/BL0にデータが読み出された場合の、ビット線BL0と/BL0の電位と電源電圧との関係が第５図に示されている。第５図の様にビット線BL0と/BL0の電位差は、従来の場合より大きな電圧となる。
【００４９】
また、セルプレート信号CPを論理電圧“L"とするとき、センスアンプは作動していない。そのため、ビット線はフローティング状態であり負荷が小さいため、動作が速く、消費電力も少ないという効果がある。
【００５０】
また、センスアンプの作動と同時に、強誘電体キャパシタへのデータ再書き込み動作も行われると言う効果もある。実際の場合、動作の下限電圧は、2.0Vから1.5V程度まで下げることが可能であり、従って、低電圧化が可能である。
【００５１】
また、読み出し動作において、強誘電体キャパシタC01には、P202点で、電源電圧よりも低い電圧しか印加されないので、強誘電体キャパシタの読み出し回数の寿命の面でも、従来に比べて有利である。
【００５２】
次に、第１図に示した、セルプレート信号CPの駆動電圧がビット線BL0、/BL0の駆動電圧よりも大きくした場合の例を、第３図，第４図を参照しながら述べる。ここで、第３図、第４図は、それぞれ、第１図、第２図に対応している。即ち、第３図は、本例の強誘電体メモリ装置における動作タイミング図であり、第４図がその強誘電体キャパシタの動作のヒステリシス特性図である。
【００５３】
即ち、第３図に示すように、セルプレート信号CPの論理電圧“H"の電圧レベルをセンスアンプの駆動電圧（ここでは、電源電圧VDDである）よりも大きくすることにより、ビット線BL0とビット線/BL0との電位差を、第１図に示した場合に比べて、より大きくすることが出来る。従って、この場合、第１図に示した動作を行う上記の例に比べて、データの読み出し電位差が大きくなるので、更に、低電圧動作が可能である。
【００５４】
（実施の形態２）
第６図は、本発明の第２の実施の形態の強誘電体メモリ装置における強誘電体キャパシタの動作のヒステリシス特性図であり、同図を参照しながら、本実施の形態の説明を行う。
【００５５】
即ち、同図において、点Ａ〜Ｆは、強誘電体キャパシタの両電極に正負の電界を印加したときのヒステリシス特性、点P401〜P403は、強誘電体キャパシタの読み出し時の状態を示す点である。
【００５６】
本実施の形態の動作タイミングについては、第１の実施の形態で示した第１図と同様である。本実施の形態の特徴は、上記実施の形態と異なり、ワード線を昇圧しないことにある。即ち、強誘電体キャパシタのＨ側のデータの再書き込み時又は書き込み時に、電源電圧の様な高い電圧を印加せず、強誘電体キャパシタの寿命、特に読み出し書き込み回数の寿命を伸ばす工夫をしたものである。
【００５７】
以下に、本実施の形態の動作について説明する。
【００５８】
まず、ビット線プリチャージ信号BPによってビット線BL0と/BL0は論理電圧“L"はプリチャージされている。また、強誘電体キャパシタC00およびC01の初期状態は第６図の点Ｂと点Ｅである。
【００５９】
次に、ワード線WL0を論理電圧“H"、セルプレート信号CPを論理電圧“H"とする。ここでは、ワード線WL0と論理電圧“H"の電位レベルは、電源電圧VDDである。強誘電体キャパシタに印加される電圧は、電源電圧VDDからメモリセルトランジスタのしきい値だけ低い電圧である。このとき、強誘電体キャパシタC00およびC01の両電極に電界がかり、強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線BL0と/BL0に生じる。
【００６０】
次に、制御回路から指示によりセルプレート信号CPを論理電圧“L"とする。このとき、ビット線BL0と/BL0に読み出された電位は低下するが、それら相互の電位差は、セルプレート信号CPを論理電圧“L"とする前に比べてより一層大きくなる。又、メモリセルトランジスタのしきい値の影響があったとしても、その影響を少なく出来る。強誘電体キャパシタC00およびC01の状態は第６図に示す点P403と点Ｅである。
【００６１】
この後、上記第１の実施の形態と同様に、センスアンプSA0を作動させる。これによって、ビット線に読み出された電位が電源電圧VDDと接地電圧VSSに増幅されるとともに、再書き込み動作も行われる。強誘電体キャパシタC00およびC01の状態は第６図に示す点Ａと点Ｅである。
【００６２】
本実施の形態の場合、上述した通り、点Ａの状態では、ワード線が昇圧されていないため、強誘電体キャパシタには電源電圧VDDからメモリセルトランジスタのしきい値だけ低い電圧しか印加されない。
【００６３】
この後、センスアンプを停止し、ビット線プリチャージ信号BPによってビット線BL0と/BL0は論理電圧“L"にプリチャージする。強誘電体キャパシタC00およびC01の状態は、第６図に示す点Ｂと点Ｅに対応する状態である。
【００６４】
本実施の形態の強誘電体メモリ装置では、第１の実施の形態で述べたことと同様、読み出し動作における、強誘電体キャパシタC01への印加電圧が、電源電圧VDDより低くなる。また、本強誘電体メモリ装置の場合、再書き込み時において、強誘電体キャパシタC00に対して、電源電圧VDDからメモリセルトランジスタのしきい値だけ低い電圧しか印加されない。そのために、本強誘電体メモリ装置の強誘電体キャパシタC00,C01の寿命、特に読み出し書き込み回数の寿命が伸びると言う効果がある。さらに、再書き込み時において、強誘電体キャパシタに印加される電圧が、電源電圧VDDよりしきい値分だけ低いため、駆動のための消費電力も少ないという効果もある。
【００６５】
（実施の形態３）
第７図は、本発明の第３の実施の形態の強誘電体メモリ装置における動作タイミング図であり、同図を参照しながら本実施の形態を説明する。
【００６６】
本実施の形態の強誘電体キャパシタの動作のヒステリシス特性は、第２の実施の形態の場合と同様であり、第６図を用いて説明する。
【００６７】
本実施の形態の特徴は、ワード線を選択する前にセルプレート信号を駆動し、ワード線を選択したときに、すぐに強誘電体キャパシタから電荷を読み出すようにしたことにあり、高速動作を実現するものである。尚、センスアンプSA0の作動タイミングは、第１及び第２の実施の形態と同様である。
【００６８】
次に、本実施の形態の動作について説明する。
【００６９】
まず、ビット線プリチャージ信号BPによってビット線BL0と/BL0は論理電圧“L"にプリチャージされている。また、強誘電体キャパシタC00およびC01の初期状態は第６図の点Ｂと点Ｅである。
【００７０】
次に、セルプレート信号CPを論理電圧“H"とする。このとき、強誘電体キャパシタの状態は特に変わらない。
【００７１】
次に、ワード線WL0を論理電圧“H"とする。ここでは、ワード線WL0の論理電圧“H"の電位レベルは電源電圧VDDとするが、昇圧することも可能である。このとき、セルプレート信号CPは、既に論理電圧“H"であるため、強誘電体キャパシタC00およびC01の両電極に電界がかかり、強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位が、ビット線BL0と/BL0に生じる。そして、それらの電位が読み出される。
【００７２】
次に、セルプレート信号CPを論理電圧“L"とする。このとき、ビット線BL0と/BL0に読み出された電位は低下するが、それらの電位差は、メモリセルトランジスタのしきい値の影響がなくなるため、大きくなる。強誘電体キャパシタC00およびC01の状態は、第６図の点P403と、ほぼ点Ｅとなる。
【００７３】
この後、センスアンプを作動させる。これによって、ビット線に読み出された電位が、電源電圧VDDと接地電圧VSSに増幅されるとともに、再書き込み動作も行われる。強誘電体キャパシタC00およびC01の状態は、第６図の点Ａと点Ｅである。点Ａの状態ではワード線が昇圧されていないため、強誘電体キャパシタには、電源電圧VDDからメモリセルトランジスタのしきい値だけ低い電圧しか印加されない。
【００７４】
この後、センスアンプを停止し、ビット線プリチャージ信号BPによってビット線BL0と/BL0は、論理電圧“L"にプリチャージする。強誘電体キャパシタC00およびC01の状態は、第６図の点Ｂと点Ｅである。
【００７５】
この様に、本実施の形態の強誘電体メモリ装置によれば、ワード線の選択と同時に、強誘電体キャパシタから電荷が読み出されるため、高速動作を実現できる。さらに第２の実施の形態と組み合わせた実施例によって、両方の効果を得ることもできる。
【００７６】
以上、2T2C型の構成の強誘電体メモリ装置について説明したが、この構成に限ったものではなく、1T1C型の構成の強誘電体メモリ装置についても同様の動作方法により実施でき、同様の効果が得られる。以下、セルプレートを一旦、Ｈレベルに上げ、その後、Ｌレベルに下げた後に、センスアンプを作動させると言う、上述した様な動作方法を、プレートパルス駆動動作方式と呼ぶ。
【００７７】
このように、上述した実施の形態によれぱ、強誘電体メモリセルキャパシタからビット線に読み出される電位は、メモリセルトランジスタのしきい値の影響がなく、低電位動作が可能である。また、セルプレート信号遷移時の負荷も小さく、高速動作が可能で低消費電力の強誘電体メモリ装置とすることができるという効果がある。
【００７８】
ところで、上述した実施の形態は、ビット線容量の値及び電源電圧の値が所定の条件下にある場合、特に、後述する様に、ビット線容量の値が小さい場合や、電源電圧が小さい場合に有効に作用するものである。しかし、強誘電体メモリ装置の、ビット線容量や電源電圧は、動作中において変動することもあり、また、意図的に各種値の設定を変えることもある。このように、ビット線容量や電源電圧が変化することにより、上述したビット線間の電位差は変化する。
【００７９】
そこで、以下に、ビット線容量や電源電圧の変化をも考慮して、上記プレートパルス駆動動作を実施する場合等の実施の形態を説明する。
【００８０】
実施の形態の説明に入る前に、先ず、上述した、ビット線容量や電源電圧が変化することにより、ビット線間の電位差が変化する点について、従来の構成を基にして述べる。
【００８１】
即ち、従来の2T2C型の構成の強誘電体メモリ装置について、その構成と動作について簡単に説明する。
【００８２】
第27図は、メモリセルおよびその周辺回路構成図、第28図は動作タイミング図、第29図は強誘電体キャパシタの動作ヒステリシス特性図、第30図はビット線容量とビット線電圧の関係図である。また、C21〜C22が強誘電体キャパシタ、CPがセルプレート信号である。また、WLがワード線、BL、/BLがビット線である。又、BPがビット線プリチャージ信号、SAEがセンスアンプ制御信号、VSSが接地電圧である。また、INVが否定回路、Qn21〜Qn27がＮチャネル型MOSトランジスタ、Qp21〜Qp23がＰチャネル型MOSトランジスタである。また、１がメモリセル、２がビット線プリチャージ回路、３がセンスアンプを表している。t211〜t218は、時刻（タイミング）を示し、L1H、L1Lはビット線容量を示す直線である。また、H211〜H215、L211〜L215は、各動作状態での強誘電体キャパシタの状態を示す点である。また、VH21は“H"の読み出し電圧、VL21は“L"の読み出し電圧、ΔV21は読み出し電位差である。
【００８３】
回路構成は、センスアンプ３にビット線BLと/BLが接続され、ビット線BL、/BLにはワード線WLをゲートとするＮチャネル型MOSトランジスタQn21、Qn22を介してそれぞれ強誘電体キャパシタC21、C22が接続されている。さらに、強誘電体キャパシタC21、C22は、セルプレート信号CPに接続されている。また、センスアンプ３は、センスアンプ制御信号SAEで制御され、ビット線プリチャージ信号BPによってビット線BLと/BLのプリチャージが制御される回路構成である。
【００８４】
次に、上記2T2C型の構成の強誘電体メモリ装置の動作について第28図および第29図を参照しながら説明する。
【００８５】
まず、ビット線プリチャージ信号BPによってビット線BLと/BLは論理電圧“L"にプリチャージされている。このとき、強誘電体キャパシタC21およびC22の初期状態は、第29図の点H211と点L211である。
【００８６】
時刻t211で、ビット線BLと/BLをフローティング状態とし、時刻t212で、ワード線WLを論理電圧“H"、時刻t213で、セルプレート信号CPを論理電圧“H"とする。ここでは、ワード線WLの論理電圧“H"の電位レベルは、電源電圧VDD以上に昇圧した電圧である。このとき、強誘電体キャパシタC21およびC22の両電極に電界がかかり、強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位が、ビット線BLと/BLに読み出される。強誘電体キャパシタC21およびC22の状態は第29図の点H213と点L213である。
【００８７】
時刻t214で、センスアンプ制御信号SAEを論理電圧“H"とし、センスアンプを作動させる。これによって、ビット線に読み出された電位が電源電圧VDDと接地電圧VSSに増幅される。強誘電体キャパシタC21およびC22の状態は第29図の点H214と点L214である。
【００８８】
時刻t215で、再書き込み動作としてセルプレート信号CPを論理電圧“L"とする。強誘電体キャパシタC21およびC22の状態は第29図の点H215と点L215である。
【００８９】
この後、センスアンプを停止し、ビット線プリチャージ信号BPによって、ビット線BLと/BLは、論理電圧“L"にプリチャージする。強誘電体キャパシタC21およびC22の状態は第29図の点H211と点L211である。
【００９０】
次に、第30図に読み出し動作におけるビット線容量とビット線電圧の関係について説明する。読み出し動作におけるビット線電圧は、ビット線容量によって変わる。この点については、第29図において、ビット線容量を示す直線L1Hおよび直線L1Lの傾き（ビット線容量）の変化によって読み出しビット線電圧VH21、VL21が変わることが示される。また、これにともない、ビット線BLと/BLのビット線電圧差ΔV21も変わる。この第30図に読み出し動作におけるビット線容量とビット線電圧の関係図からビット線BLと/BLのビット線電圧差ΔV21は、極大値をもつことがわかる。また、この極大値をもつときのビット線容量値は、メモリセル容量と関係があり、ビット線容量とメモリセル容量との比で決まるものである。
【００９１】
このように、ビット線容量値を最適化することにより、ビット線BLと/BLのビット線電圧差ΔV21を大きくすることができ、センスアンプの動作を安定させることができものである。しかし、実際のデバイスでは、ビット線容量が非常に小さいことがあり、ビット線BLと/BLの読み出しビット線電圧差が小さく、低電圧動作が困難となることがある。
【００９２】
そこで、次に、この様なビット線電圧差の変化を考慮して、例えば、ビット線容量が小さいとき、あるいは、電源電圧が低い場合には、上記プレートパルス駆動動作方式を使用し、それ以外の条件では、従来のプレートの遷移動作方式を使用すると言う駆動方式の切換を行う場合を中心に述べる。又、その他の実施の形態についても具体的に述べる。
【００９３】
以下、本発明の強誘電体メモリ装置の実施の形態について、図面を参照しながら説明する。
【００９４】
（実施の形態４）
第８図は本実施の形態の強誘電体メモリ装置で、ある電源電圧値以下で選択的に使用する動作タイミング図、第９図が強誘電体キャパシタの動作のヒステリシス特性図である。また、第10図がビット線容量とビット線電圧の関係図である。また、第11図が、従来のプレート遷移動作方式と第８図のプレートパルス駆動動作方式との選択切り換え点の電源電圧依存性を示す図である。メモリセルおよびその周辺回路構成図は従来例と同じ第27図である。図中の記号については、従来例と同様である。尚、L2H,L2Lは、セルプレート信号CPを立ち下げて"L"とした時のビット線容量を示す直線である。
【００９５】
本実施の形態の動作について第８図および第９図を参照しながら説明する。
【００９６】
まず、ビット線プリチャージ信号BPによってビット線BLと/BLは論理電圧“L"にプリチャージされている。
【００９７】
このとき、強誘電体キャパシタC21およびC22の初期状態は第９図の点H11と点L11である。
【００９８】
時刻t11でビット線BLと/BLをフローティング状態とし、時刻t12でワード線WLを論理電圧“H"、時刻t13でセルプレート信号CPを論理電圧“H"とする。ここでは、ワード線WLの論理電圧“H"の電位レベルは、電源電圧VDD以上に昇圧した電圧である。このとき、強誘電体キャパシタC21およびC22の両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線BLと/BLに読み出される。強誘電体キャパシタC21およびC22の状態は、第９図の点H13と点L13である。
【００９９】
次に、時刻t14でセルプレート信号CPを論理電圧“L"とする。強誘電体キャパシタC21およびC22の状態は第９図の点H14と点L14である。ビット線電圧差はΔV1となる。
【０１００】
時刻t15でセンスアンプ制御信号SAEを論理電圧“H"としセンスアンプを作動させる。これによって、ビット線に読み出された電位が電源電圧VDDと接地電圧VSSに増幅されると同時に再書き込みされる。強誘電体キャパシタC21およびC22の状態は第９図の点H15と点L15である。
【０１０１】
この後、センスアンプを停止し、ビット線プリチャージ信号BPによってビット線BLと/BLは論理電圧“L"にプリチャージする。強誘電体キャパシタC21およびC22の状態は第９図の点H11と点L11である。
【０１０２】
次に、上記プレートパルス駆動動作方式におけるビット線容量とビット線電圧の関係について第10図で説明する。ビット線電圧差はビット線容量によって変わる。ビット線電圧差は、プレートパルス駆動動作方式ではΔV1、従来のプレート遷移動作方式ではΔV21となり、ビット線容量が1.8以下ではプレートパルス駆動動作方式の方がビット線電圧差は大きくなる。また、この第10図は電源電圧が5Vのときの図である。同図に示すよりも更に電源電圧が低くなると、ビット線容量が大きな場合でも、プレートパルス駆動動作方式の方が、プレート遷移動作方式よりも、ビット線電位差の点で有利となる。この関係を示したものが第11図である。
【０１０３】
本実施の形態では、電源電圧によって、どちらの動作方式の方が、読み出し電位差を大きく出来るかと言う観点から、より一層有利な動作方式を選択するものである。例えば、ビット線容量が3.5の時には、電源電圧検知を3Vとし、電源電圧が3V以下では、プレートパルス駆動動作方式を選択し、電源電圧が3V以上ではプレート遷移動作方式を選択することができる。また、プレートパルス駆動動作方式はセンスアンプの作動と同時に強誘電体キャパシタへのデータ再書き込み動作も行われるという効果もある。
【０１０４】
（実施の形態５）
本実施の形態５では、実施の形態４の動作方式をメモリセルのワード線WLの論理電圧“H"の電位レベルを電源電圧VDDとしたときのものである。回路構成、動作方式については実施の形態４と同様である。ワード線を昇圧せずに電源電圧としたときには、ワード線がゲートであるメモリセルトランジスタのしきい値の影響があり、ビット線にＨのデータが十分に読み出されないことがある。低電圧でビット線の容量が小さいときにこの影響は大きい。
【０１０５】
動作について、第８図、第９図および第12図を参照しながら説明する。まず、ビット線プリチャージ信号BPによってビット線BLと/BLは論理電圧“L"にプリチャージされている。このとき、強誘電体キャパシタC21およびC22の初期状態は第12図の点H21と点L21である。第８図に示す様に、時刻t11でビット線BLと/BLをフローティング状態とし、時刻t12でワード線WLを論理電圧“H"、時刻t13でセルプレート信号CPを論理電圧“H"とする。ここでは、ワード線WLの論理電圧“H"の電位レベルは電源電圧VDDである。このとき、強誘電体キャパシタC21およびC22の両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線BLと/BLに読み出される。ただし、メモリセルトランジスタのしきい値Vtの影響でビット線のＨのデータが十分に読み出されないため、強誘電体キャパシタC21およびC22の状態は第12図の点B23と点L23である。このときのビット線電圧差はΔV2となる。次に、時刻t14でセルプレート信号CPを論理電圧“L"とする。強誘電体キャパシタC21およびC22の状態は第12図の点H24と点L24である。ビット線電圧差はΔV3となる。時刻t15でセンスアンプ制御信号SAEを論理電圧“H"としたセンスアンプを作動させる。これによって、ビット線に読み出された電位が電源電圧VDDと接地電圧VSSに増幅されると同時に再書き込みされる。強誘電体キャパシタC21およびC22の状態は第12図の点H25と点L25である。この後センスアンプを停止し、ビット線プリチャージ信号BPによってビット線BLと/BLは論理電圧“L"にプリチャージする。強誘電体キャパシタC21およびC22の状態は第12図の点H21と点L21である。
【０１０６】
次に、上記プレートパルス駆動動作方式と従来のプレート遷移動作方式におけるビット線容量とビット線電圧の関係について第13図で説明する。ビット線電圧差はビット線容量によって変わり、プレートパルス駆動動作方式ではΔV3、従来のプレート遷移動作方式ではΔV2となる。ワード線を昇圧していないため、従来のプレート遷移動作方式では、ビット線容量が小さいときに実施の形態４より急激に悪くなる。ビット線容量が3.5以下ではプレートパルス駆動動作方式の方がビット線電圧差は大きくなる。
【０１０７】
本実施の形態では、実施の形態４と同様に、電源電圧によって読み出し電位差の有利な動作方式を選択するものであるが、ワード線を昇圧していない本実施例では実施の形態４に比べて低電圧動作でその効果が大きい。
【０１０８】
（実施の形態６）
実施の形態６は1T1C構成の強誘電体メモリ装置において、実施の形態４や２のように電源電圧によって選択的に動作方式を変更するものである。
【０１０９】
第14図がメモリセルおよびその周辺回路構成図、第15図が動作タイミング図である。C0〜C7が強誘電体キャパシタ、CPがセルプレート信号、RCPがリファレンスセルプレート信号、WL0、WL1がワード線、RWLがリファレンスワード線、BL0〜BL1、/BL0〜/BL1がビット線、EQ0、EQ1がビット線イコライズ信号、BPがビット線プリチャージ信号、SAEがセンスアンプ制御信号、Qn0〜Qn9がＮチャネル型MOSトランジスタ、１がメモリセル、２がビット線プリチャージ回路、３がセンスアンプ、４がリファレンス電圧発生回路である。t81〜t89は時刻である。尚、1T1C構成の強誘電体メモリ装置は、上述した通り、１個のリファレンスメモリセルに対し、例えば、256個の本体メモリセル１が設けられており、従って、ワード線も256本設けられている。第14図では、説明の簡略化のために、１個のリファレンスメモリセルに対し１本のワード線しか記載していない。また、ビット線BL0に対して、メモリセルキャパシタC0,C4が電気的に接続され、ビット線/BL0に対して、メモリセルキャパシタC1,C5が電気的に接続される。また、ビット線BL1に対して、メモリセルキャパシタC2,C6が電気的に接続され、ビット線/BL1に対して、メモリセルキャパシタC3,C7が電気的に接続される。
【０１１０】
回路構成は、センスアンプ３にビット線BL0と/BL0が接続され、ビット線BL0、BL1にはワード線WL0をゲートとするＮチャネル型MOSトランジスタQn0、Qn2を介してそれぞれ強誘電体キャパシタC0、C2が接続され、さらに強誘電体キャパシタC0、C2はセルプレート信号CPに接続されている。また、ビット線/BL0、/BL1にはワード線RWL0をゲートとするＮチャネル型MOSトランジスタQn5、Qn7を介してそれぞれ強誘電体キャパシタC5、C7が接続され、さらに強誘電体キャパシタC5、C7はリファレンスセルプレート信号RCPに接続されている。また、ビット線BL0とBL1およびビット線/BL0と/BL1はそれぞれゲートがビット線イコライズ信号EQ0、EQ1であるＮチャネル型MOSトランジスタQn8、Qn9を介して電気的に接続できる。また、センスアンプ３はセンスアンプ制御信号SAEで制御され、ビット線プリチャージ信号BPによってビット線BL0と/BL0、BL1と/BL1のプリチャージが制御される回路構成である。
【０１１１】
本実施の形態の動作について、第15図を参照しながら説明する。
ここでは、プレートパルス駆動動作を中心に述べ、プレート遷移動作については、上記実施の形態で説明した内容と同じであるので、その説明を省略する。
まず、ビット線プリチャージ信号BPによってビット線は論理電圧“L"にプリチャージされている。時刻t81でビット線をフローティング状態とし、時刻t82でワード線WL0、リファレンスワード線RWL0を論理電圧“H"、時刻t83でセルプレート信号CP、リファレンスセルプレート信号RCPを論理電圧“H"とする。ここで強誘電体キャパシタの両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線に読み出される。また、リファレンス強誘電体キャパシタメモリセルから読み出されたＨとＬのデータは、ビット線/BL0と/BL1により、イコライズされるため、本体メモリセルから読み出されたＨまたはＬのデータの電位の1/2となっている。
【０１１２】
次に、時刻t84でセルプレート信号CP、リファレンスセルプレート信号RCPを論理電圧“L"とする。次に、時刻t85で、ビット線イコライズ信号EQ0を論理電圧“L"とし、リファレンス電位が発生されているビット線/BL0と/BL1を電気的に分離し、時刻t86でセンスアンプ制御信号SAEを論理電圧“H"としセンスアンプを作動させる。これによって、ビット線に読み出された電位が電源電圧VDDと接地電圧VSSに増幅される。この後センスアンプを停止し、ビット線プリチャージ信号BPによってビット線を論理電圧“L"にプリチャージする。
【０１１３】
この実施の形態における動作の特徴は、セルプレート信号CPおよびリファレンスセルプレート信号RCPをパルス駆動した後、すなわち、セルプレート信号CPおよびリファレンスセルプレート信号RCPを論理電圧“L"とした後に、ビット線イコライズ信号EQ0を論理電圧“L"とし、リファレンス電位が発生されているビット線を電気的に分離することにある。このような動作を行うことによって、リファレンス電位を正確に本体メモリセルから読み出されたＨデータとＬデータの中間電位とすることができる。もし、セルプレート信号を論理電圧"L"とする前に、ビット線をイコライズすると、所望の中間電位から少しずれることがある。
【０１１４】
（実施の形態７）
実施の形態７も実施の形態６と同様で、1T1C構成の強誘電体メモリ装置において、実施の形態４や実施の形態５のように電源電圧によって選択的に動作方式を変更するものである。
【０１１５】
第14図がメモリセルおよびその周辺回路構成図、第16図が動作タイミング図である。
【０１１６】
動作について第16図を参照しながら説明する。まず、ビット線プリチャージ信号BPによってビット線は論理電圧“L"にプリチャージされている。時刻t91でビット線をフローティング状態とし、時刻t92でワード線WL0、リファレンスワード線RWL0を論理電圧“H"、時刻t93でセルプレート信号CP、リファレンスセルプレート信号RCPを論理電圧“H"とする。ここで強誘電体キャパシタの両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線に読み出される。また、リファレンス強誘電体キャパシタメモリセルから読み出されたＨとＬのデータはビット線/BL0と/BL1でイコライズされ本体メモリセルから読み出されたＨまたはＬのデータの電位の1/2となっている、次に、時刻t94で、ビット線イコライズ信号EQ0を論理電圧“L"とし、リファレンス電位が発生されているビット線/BL0と/BL1を電気的に分離する。次に、時刻t95でセルプレート信号CP、リファレンスセルプレート信号RCPを論理電圧“L"とする。時刻t96でセンスアンプ制御信号SAEを論理電圧“H"としセンスアンプを作動させる。これによって、ビット線に読み出された電位が電源電圧VDDと接地電圧VSSに増幅される。この後センスアンプを停止し、ビット線プリチャージ信号BPによってビット線を論理電圧“L"にプリチャージする。
【０１１７】
この実施の形態における動作の特徴は、セルプレート信号およびリファレンスセルプレート信号RCPをパルス駆動する途中で、すなわち論理電圧“H"とした後に、ビット線イコライズ信号EQ0を論理電圧“L"とし、リファレンス電位が発生されているビット線を電気的に分離し、その後セルプレート信号およびリファレンスセルプレート信号RCPを論理電圧“L"とすることにある。このような動作を行うことによって、リファレンス電位発生およびセンスアンプ起動の高速動作化ができる。
【０１１８】
（実施の形態８）
第17図は、本実施の形態における動作タイミング図であり、第18図は、強誘電体キャパシタの動作のヒステリシス特性図である。この第８の実施例の動作の特徴はセルプレートを複数回駆動した後にセルプレートを論理電圧“H"とし、ビット線の読み出し電位差を大きくすることにある。ここでは、回路構成図は、第27図で示した2T2Cの回路図である。もちろん、このことは、1T1C型のメモリ構成にも適用できる。
【０１１９】
本実施の形態の動作について第17図および第18図を参照しながら説明する。
【０１２０】
まず、ビット線プリチャージ信号BPによってビット線BLと/BLは論理電圧“L"にプリチャージされている。このとき、強誘電体キャパシタC21およびC22の初期状態は第18図の点H101と点L101である。時刻t101でビット線BLと/BLをフローティング状態とし、時刻t102でワード線WLを論理電圧“H"、時刻t103でセルプレート信号CPを論理電圧“H"とする。このとき、強誘電体キャパシタC21およびC22の両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線BLと/BLに読み出される。強誘電体キャパシタC21およびC22の状態は第18図の点H103と点L103である。次に、時刻t104でセルプレート信号CPを論理電圧“L"とする。強誘電体キャパシタC21およびC22の状態は第18図の点H104と点L104である。次に、時刻t105でセルプレート信号CPを論理電圧“H"とする。強誘電体キャパシタC21およびC22の状態は第18図の点H105と点L105である。ビット線電圧差はΔV10となる。時刻t106でセンスアンプ制御信号SAEを論理電圧“H"としセンスアンプを作動させる。これによって、ビット線に読み出された電位が電源電圧VDDと接地電圧VSSに増幅される。時刻t107で再書き込み動作としてセルプレート信号CPを論理電圧“L"とする。強誘電体キャパシタC21およびC22の状態は第18図の点H107と点L107である。この後センスアンプを停止し、ビット線プリチャージ信号BPによってビット線BLと/BLは論理電圧“L"にプリチャージする。強誘電体キャパシタC21およびC22の状態は第18図の点H101と点L101である。
【０１２１】
第18図より明らかなように時刻t103で読み出されたビット線電圧差よりも、時刻t105で読み出されたビット線電圧差の方が大きい。本動作方式によると読み出されるビット線電圧差が大きくなり安定動作ができ、特にメモリセルキャパシタの特性のばらつきなどに対しても強くなるという効果がある。
【０１２２】
（実施の形態９）
第19図は本実施の形態における動作タイミング図である。この実施の形態は第８の実施の形態と同様でプレートを複数回駆動することによって、読み出されるビット線電圧差を大きくするものであるが、第８の実施の形態よりもプレートのパルス駆動回数が１回多いものである。動作については基本的に第８の実施の形態と同じである。第20図はプレートのパルス駆動回数と読み出されたビット線電圧差との関係を示したものである。プレートのパルス駆動回数が５回程度からビット線電圧差はかなり飽和してきている。プレートのパルス駆動回数を多くするとビット線電圧差は大きくなるが、それだけ消費電流も多くなる。そのため、適当な回数のプレートのパルス駆動回数が望ましい。第８の実施の形態や第９の実施の形態が現実的なものである。
【０１２３】
（実施の形態10）
第21図は本実施の形態における動作タイミング図、第22図が強誘電体キャパシタの動作のヒステリシス特性図である。この実施の形態における動作の特徴はプレートを複数回駆動した後にプレートを論理電圧“L"とし、ビット線の読み出し電位差を大きくすることにある。ここでは、回路構成図は、第27図に示した2T2Cである。もちろん、このことは、1T1C型のメモリ構成にも適用できる。
【０１２４】
動作について第21図および第22図を参照しながら説明する。まず、ビット線プリチャージ信号BPによってビット線BLと/BLは論理電圧“L"にプリチャージされている。このとき、強誘電体キャパシタC21およびC22の初期状態は第22図の点H141と点L141である。時刻t141でビット線BLと/BLをフローティング状態とし、時刻t142でワード線WLを論理電圧“H"、時刻t143でセルプレート信号CPを論理電圧“H"とする。このとき、強誘電体キャパシタC21およびC22の両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線BLと/BLに読み出される。強誘電体キャパシタC21およびC22の状態は第22図の点H143と点L143である。次に、時刻t144でセルプレート信号CPを論理電圧“L"とする。強誘電体キャパシタC21およびC22の状態は第22図の点H144と点L144である。次に、時刻t145でセルプレート信号CPを論理電圧“H"とする。強誘電体キャパシタC21およびC22の状態は第22図の点H145と点L145である。次に、時刻t146でセルプレート信号CPを論理電圧“L"とする。強誘電体キャパシタC21およびC22の状態は第22図の点H146と点L146である。ビット線電圧差はΔV14となる。時刻t147でセンスアンプ制御信号SAEを論理電圧“H"としセンスアンプを作動させる。これによって、ビット線に読み出された電位が電源電圧VDDと接地電圧VSSに増幅されるとともにデータの再書き込みが行われる。この後センスアンプを停止し、ビット線プリチャージ信号BPによってビット線BLと/BLは論理電圧“L"にプリチャージする。強誘電体キャパシタC21およびC22の状態は第22図の点H141と点L141である。
【０１２５】
第22図より明らかなように時刻t144で読み出されたビット線電圧差よりも、時刻t146で読み出されたビット線電圧差の方が大きい。本動作方式によると読み出されるビット線電圧差が大きくなり安定動作ができ、特にメモリセルキャパシタの特性のばらつきなどに対しても強くなるという効果がある。
【０１２６】
（実施の形態11）
本実施の形態における動作タイミングは第８の実施の形態と同様であるが、プレートを複数回駆動するときの電圧レベルを変え振幅電圧を小さくしたものである。
【０１２７】
第23図が本実施の形態における動作タイミング図、第24図が強誘電体キャパシタの動作のヒステリシス特性図である。動作については第８の実施の形態と同様である。
【０１２８】
この実施の形態ではプレートの振幅電圧が小さいため消費電力が小さくなるという効果がある。また、読み出しビット線電位差についても振幅電圧の設定によっては第８の実施の形態とほぼ同程度にできる。
【０１２９】
（実施の形態12）
本実施の形態における動作タイミングは第10の実施の形態と同様であるが、プレートを複数回駆動するときの電圧レベルを変え振幅電圧を小さくしたものである。
【０１３０】
第25図が本実施の形態における動作タイミング図、第26図が強誘電体キャパシタの動作のヒステリシス特性図である。動作については第10の実施の形態と同様である。
【０１３１】
この実施の形態ではプレートの振幅電圧が小さいため消費電力が小さくなるという効果がある。また、読み出しビット線電位差についても振幅電圧の設定によっては第10の実施の形態とほぼ同程度にできる。
【０１３２】
本願明細書、及び図面中に開示された一の発明（以 下、発明１と称す）は、ワード線に接続されたゲートと ビット線に接続されたドレインとを有するメモリセルト ランジスタと、セルプレートに接続された第１の電極と 前記メモリセルトランジスタのソースに接続された第２ の電極とを有する、データが記憶された強誘電体キャパ シタと、前記ビット線に接続された電位変更手段とを備 えた強誘電体メモリ装置における前記記憶されたデータ の読み出し方法であって、
前記セルプレートを第１の電位から前記第２の電位に 遷移させ、更にその第２の電位から前記第１の電位の側 に遷移させる一連の動作を少なくとも１回行った後、前 記ビット線の電位を前記電位変更手段により所定値に変 え、その所定値を読み出すことを特徴とする強誘電体メ モリ装置のデータ読み出し方法である。
【０１３３】
また、他の発明（以下、発明２と称す）は、前記所定 値に変える動作を前記セルプレートの前記一連の動作の 後に行うか、あるいは、前記セルプレートを前記第１の 電位から前記第２の電位に遷移させた後に行うかを、前 記ビット線のビット線容量の値及び／又は前記強誘電体 メモリ装置の所定の電源電圧の値に基づいて、決定する ことを特徴とする上記発明１の強誘電体メモリ装置のデ ータ読み出し方法である。
【０１３４】
また、他の発明（以下、発明３と称す）は、ワード線 に接続されたゲートとビット線に接続されたドレインと を有するメモリセルトランジスタと、
所定の電位に遷移するセルプレートと、
前記セルプレートに接続された第１の電極と前記メモ リセルトランジスタのソースに接続された第２の電極と を有する、データが記憶される強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートに対し、前記第１の電位から前記第 ２の電位に遷移させ、更にその第２の電位から前記第１ の電位の側に遷移させた後、前記センスアンプに対し、 前記ビット線の電位を所定値に変えさせる制御手段と、
を備えたことを特徴とする強誘電体メモリ装置である。
【０１３５】
また、他の発明（以下、発明４と称す）は、前記第１ の電圧の側に遷移するとは、前記第１の電圧に遷移する ことであり、前記セルプレートの前記第１の電位と前記 第２の電位の電位差が、前記センスアンプの駆動電圧よ りも大きいことを特徴とする上記発明３の強誘電体メモ リ装置である。
【０１３６】
また、他の発明（以下、発明５と称す）は、前記第１ の電圧の側に遷移するとは、前記第１の電圧に遷移する ことであり、前記第１の電位と前記第２の電位は、パル ス状の電圧波形のLoレベルとHiレベルに対応しており、 前記制御手段は、前記ワード線を選択状態とした後に前 記セルプレートに対し前記パルス状の電位波形を出力さ せることを特徴とする上記発明３の強誘電体メモリ装置 である。
【０１３７】
また、他の発明（以下、発明６と称す）は、前記ワー ド線への印加電圧が、電源電圧以下の電圧であることを 特徴とする上記発明３の強誘電体メモリ装置である。
【０１３８】
また、他の発明（以下、発明７と称す）は、前記制御 手段は、前記セルプレートに対し、前記第１の電位から 前記第２の電位に遷移させた後に前記ワード線を選択状 態とし、その後前記セルプレートに対し、前記第２の電 位から前記第１の電位に遷移させることを特徴とする上 記発明３の強誘電体メモリ装置である。
【０１３９】
また、他の発明（以下、発明８と称す）は、ゲートが ワード線に、ドレインがビット線にそれぞれ接続された メモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
所定の電圧を検知する電圧検知回路と
前記検知電圧に基づいてセルプレートの駆動を制御す る制御回路とを具備し、
前記制御回路は、前記電圧検知回路の検知結果が所定 基準を満たすか否かに応じて、前記セルプレートを遷移 駆動させる第１の駆動モード又は、前記セルプレートを パルス駆動させる第２の駆動モードの何れかの駆動モー ドに切り換えることを特徴とする強誘電体メモリ装置で ある。
【０１４０】
また、他の発明（以下、発明９と称す）は、前記ワー ド線の選択状態の電圧が、電源電圧以下の電圧であるこ とを特徴とする上記発明８の強誘電体メモリ装置であ る。
【０１４１】
また、他の発明（以下、発明10と称す）は、ゲートが 第１のワード線に、ドレインが第１のビット線にそれぞ れ接続された第１のメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記第１ のメモリセルトランジスタのソースにそれぞれ接続され た第１強誘電体キャパシタと、
ゲートが第２のワード線に、ドレインが第２のビット 線にそれぞれ接続された第２のメモリセルトランジスタ と、
第３の電極がセルプレートに、第４の電極が前記第２ のメモリセルトランジスタのソースにそれぞれ接続され た第２強誘電体キャパシタと、
前記第１のビット線および前記第２のビット線を電気 的に接続するスイッチトランジスタと、
前記第１のビット線または前記第２のビット線に接続 されたセンスアンプとを具備し、
前記第１のワード線と前記第２のワード線が選択さ れ、前記スイッチトランジスタがオン状態で、前記セル プレートが第１の電源電圧から第２の電源電圧に遷移し さらに前記第１の電源電圧に遷移した後に、前記スイッ チトランジスタをオフ状態とすることを特徴とする強誘 電体メモリ装置である。
【０１４２】
また、他の発明（以下、発明11と称す）は、ゲートが 第１のワード線に、ドレインが第１のビット線にそれぞ れ接続された第１のメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が第１のメ モリセルトランジスタのソースにそれぞれ接続された第 １強誘電体キャパシタと、
ゲートが第２のワード線に、ドレインが第２のビット 線にそれぞれ接続された第２のメモリセルトランジスタ と、
第３の電極がセルプレートに、第４の電極が前記第２ のメモリセルトランジスタのソースにそれぞれ接続され た第２強誘電体キャパシタと、
前記第１のビット線および前記第２のビット線を電気 的に接続するスイッチトランジスタと、
前記第１のビット線または前記第２のビット線に接続 されたセンスアンプとを具備し、
前記第１のワード線および前記第２のワード線が選択 され、前記スイッチトランジスタがオン状態で、前記セ ルプレートが第１の電源電圧から第２の電源電圧に遷移 し、前記スイッチトランジスタがオフ状態となった後に 前記セルプレートが前記第１の電源電圧に遷移すること を特徴とする強誘電体メモリ装置である。
【０１４３】
また、他の発明（以下、発明12と称す）は、ゲートが ワード線に、ドレインがビット線にそれぞれ接続された メモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制 御回路とを具備し、
前記セルプレートを第１の電源電圧と第２の電源電圧に 複数回遷移させた後に、前記センスアンプを動作させる ことを特徴とする強誘電体メモリ装置である。
【０１４４】
また、他の発明（以下、発明13と称す）は、前記第１ の電源電圧と前記第２の電源電圧との差が前記センスア ンプの駆動電圧よりも大きいことを特徴とする上記発明 12の強誘電体メモリ装置である。
【０１４５】
また、他の発明（以下、発明14と称す）は、ゲートが ワード線に、ドレインがビット線にそれぞれ接続された メモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する回 路とを具備し、
前記セルプレートの初期の電圧を第１の電源電圧と し、前記セルプレートを前記第１の電源電圧と第２の電 源電圧に複数回遷移させ、その後に前記第２の電源電圧 にした後に、前記センスアンプを動作させることを特徴 とする強誘電体メモリ装置である。
【０１４６】
また、他の発明（以下、発明15と称す）は、ゲートが ワード線に、ドレインがビット線にそれぞれ接続された メモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制 御回路とを具備し、
前記セルプレートの初期の電圧を第１の電源電圧と し、前記セルプレートを前記第１の電源電圧と第２の電 源電圧に複数回遷移させ、その後に前記第１の電源電圧 とした後に、前記センスアンプを動作させることを特徴 とする強誘電体メモリ装置である。
【０１４７】
また、他の発明（以下、発明16と称す）は、ゲートが ワード線に、ドレインがビット線にそれぞれ接続された メモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制 御回路とを具備し、
前記セルプレートを第１の電源電圧と第２の電源電圧 に複数回遷移した後に、前記センスアンプを動作させる 場合、前記ビット線への読み出し電荷量の最大値の実質 上半分以上なるまで、前記セルプレートを遷移させるこ とを特徴とする強誘電体メモリ装置である。
【０１４８】
また、他の発明（以下、発明17と称す）は、ゲートが ワード線に、ドレインがビット線にそれぞれ接続された メモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制 御回路とを具備し、
前記セルプレートの初期の電圧を第１の電源電圧と し、前記セルプレートを第２の電源電圧と第３の電源電 圧に複数回遷移させた後に、前記センスアンプを動作さ せることを特徴とする強誘電体メモリ装置である。
【０１４９】
また、他の発明（以下、発明18と称す）は、ゲートが ワード線に、ドレインがビット線にそれぞれ接続された メモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制 御回路とを具備し、
前記セルプレートの初期の電圧を第１の電源電圧と し、前記セルプレートを第２の電源電圧と第３の電源電 圧に複数回遷移させ、その後前記第３の電源電圧にした 後に、前記センスアンプを動作させることを特徴とする 強誘電体メモリ装置である。
【０１５０】
また、他の発明（以下、発明19と称す）は、ゲートが ワード線に、ドレインがビット線にそれぞれ接続された メモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモ リセルトランジスタのソースにそれぞれ接続された強誘 電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制 御回路とを具備し、
前記セルプレートの初期電圧を第１の電源電圧とし、 前記セルプレートを第２の電源電圧と第３の電源電圧に 複数回遷移させ、その後前記第１の電源電圧にした後 に、前記センスアンプを動作させることを特徴とする強 誘電体メモリ装置である。
【０１５１】
上記発明１、３は、例えば、強誘電体メモリセルキャパシタからビット線に読み出される電位は、メモリセルトランジスタのしきい値の影響がなく、より低電圧動作が可能となるという作用を有する。特にビット線の容量値が強誘電体メモリセルキャパシタの容量値より小さいときに有効である。
【０１５２】
以上のべたところから明らかな様に、上記発明５は、上記発明３の発明において、例えば、ワード線を選択状態とした後にセルプレートをパルス駆動することで、セルプレートをパルス駆動したときに強誘電体メモリセルキャパシタから読み出される電荷をビット線に充分に読み出すことができ、読み出し電荷の無駄がないという作用を有する。
【０１５３】
また、上記発明６は、上記発明３の発明において、例えば、ワード線を電源電圧より高い電圧としないことで、特別な昇圧回路が不要であり、さらにワード線を昇圧しないため強誘電体メモリセルキャパシタにはメモリセルトランジスタのしきい値だけ低い電圧値しか印加されない。このため、強誘電体メモリセルキャパシタのエンデュランスによる劣化が抑えられ、エンデュランス特性（書き換え特性）が向上し、書き換え回数の寿命が向上するという作用を有する。
【０１５４】
上記発明７は、上記発明３の発明において、例えば、セルプレートを第１の電位から第２の電位に遷移させた後に前記ワード線を選択状態とし、その後前記セルプレートを第２の電位から第１の電位に遷移することにより、上記発明５の発明に比較して高速動作という作用を有する。
【０１５５】
上記発明２、８は、例えば、プレート遷移動作方式とプレートパルス駆動動作方式とを電源電圧検知信号により選択的に切り換えることにより広電源電圧範囲で読み出しビット線電圧差を大きくでき、低電圧動作が可能となる効果がある。特にプレートパルス駆動動作方式はビット線の容量値が小さく低電圧で有効である。
【０１５６】
上記発明９は、例えば、メモリセルのワード線を昇圧しないデバイスにおいて、上記発明８と同様のプレート遷移動作方式とプレートパルス駆動動作方式とを電源電圧検知信号により選択的に切り換えることにより、ビット線の容量値が小さい場合、従来のプレート遷移動作方式固定の場合に比べて、低電圧動作に対して非常に効果がある。
【０１５７】
上記発明10は、例えば、1T1C型のメモリセルにプレートパルス駆動動作方式を用いる場合で、プレートパルス駆動の後にＨデータとＬデータのリファレンスビット線を分割することにより、ＨデータとＬデータの1/2の電位を正確に発生できるという効果がある。
【０１５８】
上記発明11は、例えば、1T1C型のメモリセルにプレートパルス駆動動作方式を用いる場合で、プレートパルス駆動の途中でＨデータとＬデータのリファレンスビット線を分割することにより、リファレンス電位発生およびセンスアンプ起動の高速動作という効果がある。
【０１５９】
上記発明12〜15は、例えば、セルプレート信号を複数回遷移させることにより、強誘電体メモリセルキャパシタからビット線に読み出される電荷量が大きくなるという効果がある。上記発明14の発明では、例えば、セルプレート信号を複数回遷移させ強誘電体メモリセルキャパシタに電圧印加状態でセンスアンプ駆動を行うもので、従来のプレート遷移動作方式より確実に大きな読み出し電位差が得られる。また、上記発明15の発明では、例えば、セルプレート信号を複数回遷移させ強誘電体メモリセルキャパシタに電圧無印加状態でセンスアンプ駆動を行うもので、ワード線を昇圧しないデバイスや低電圧動作においては、大きな読み出し電位差が得られる。
【０１６０】
上記発明16は、例えば、上記発明12のセルプレート信号複数回遷移動作において、遷移回数を増やすことにより読み出し電位差は大きくなるが、この読み出し電位差は飽和するため、遷移回数を最適化することにより、低消費電力の効果がある。
【０１６１】
上記発明17〜19は、例えば、上記発明12〜15の発明のようにセルプレート信号を複数回遷移させるときに、その遷移電圧を電源電圧より小さな電圧とし、読み出し電位差を大きくするとともに低消費電力の効果がある。
【０１６２】
この様に本発明によれば、セルプレート信号を複数回遷移させることにより、強誘電体メモリセルキャパシタからビット線に読み出される電荷量を大きくすることができ、特に低電圧動作が可能な強誘電体メモリ装置のデータ読み出し方法及び強誘電体メモリ装置を実現することができるという効果がある。
「産業上の利用可能性」
以上説明したように、本発明は、例えば、セルプレート電極にパルス状のセルプレート信号CPを印加した後の、ビット線BL0と/BL0と電位を利用して、それらの電位をセンスアンプにより論理電圧"H"と"L"に変化させる構成としたことにより、低電圧での動作が従来に比べてより一層確実に行える強誘電体メモリ装置の読み出し方法及び強誘電体メモリ装置を提供することが出来る。
【図面の簡単な説明】
【図１】第１図は、本発明の第１の実施の形態の強誘電体キャパシタの動作タイミング図である。
【図２】第２図は、本発明の第１の実施の形態の強誘電体キャパシタの動作のヒステリシス特性図である。
【図３】第３図は、本実施の形態の他の例の強誘電体キャパシタの動作タイミング図である。
【図４】第４図は、本実施の形態の他の例の強誘電体キャパシタの動作のヒステリシス特性図である。
【図５】第５図は、本発明の第１の実施の形態における電源電圧とデータ読み出し時ビット線電圧の関係図である。
【図６】第６図は、本発明の第２の実施の形態の強誘電体キャパシタの動作のヒステリシス特性図である。
【図７】第７図は、本発明の第３の実施の形態の動作タイミング図である。
【図８】第８図は、本発明の第４の実施の形態における動作タイミング図である。
【図９】第９図は、本発明の第４の実施の形態における強誘電体キャパシタの動作のヒステリシス特性図である。
【図１０】第10図は、本発明の第４の実施の形態における電源電圧とデータ読み出し時ビット線電圧の関係図である。
【図１１】第11図は、本発明におけるプレート遷移動作方式と第４の実施の形態におけるプレートパルス駆動動作方式との選択切り換え点の電源電圧依存性を示す図である。
【図１２】第12図は、本発明の第５の実施の形態における強誘電体キャパシタの動作のヒステリシス特性図である。
【図１３】第13図は、本発明の第５の実施の形態における電源電圧とデータ読み出し時ビット線電圧の関係図である。
【図１４】第14図は、1T1C型のメモリセル構成図である。
【図１５】第15図は、本発明の第６の実施の形態における動作タイミング図である。
【図１６】第16図は、本発明の第７の実施の形態における動作タイミング図である。
【図１７】第17図は、本発明の第８の実施の形態における動作タイミング図である。
【図１８】第18図は、本発明の第８の実施の形態における強誘電体キャパシタの動作のヒステリシス特性図である。
【図１９】第19図は、本発明の第９の実施の形態における動作タイミング図である。
【図２０】第20図は、本発明の第８、第９の実施の形態における動作におけるプレート駆動回数とビット線読み出し電圧の関係図である。
【図２１】第21図は、本発明の第10の実施の形態における動作タイミング図である。
【図２２】第22図は、本発明の第10の実施の形態における強誘電体キャパシタの動作のヒステリシス特性図である。
【図２３】第23図は、本発明の第11の実施の形態における動作タイミング図である。
【図２４】第24図は、本発明の第11の実施の形態における強誘電体キャパシタの動作のヒステリシス特性図である。
【図２５】第25図は、本発明の第12の実施の形態における動作タイミング図である。
【図２６】第26図は、本発明の第12の実施の形態における強誘電体キャパシタの動作のヒステリシス特性図である。
【図２７】第27図は、2T2C型のメモリセル構成図である。
【図２８】第28図は、従来例の動作タイミング図である。
【図２９】第29図は、従来例の強誘電体キャパシタの動作のヒステリシス特性図である。
【図３０】第30図は、従来例のビット線容量とビット線電圧の関係図である。
【図３１】第31図は、メモリセルの構成の一例を示す図である。
【図３２】第32図は、センスアンプ回路の構成の一例を示す図である。
【図３３】第33図は、従来例の動作タイミング図である。
【図３４】第34図は、従来例の強誘電体キャパシタの動作のヒステリシス特性図である。
【図３５】第35図は、従来例の電源電圧とデータ読み出し時ビット線電圧の関係図である。
【符号の説明】
１ メモリセル
２ ビット線プリチャージ回路
３ センスアンプ
４ リファレンス電圧発生回路
P201〜P203、P401〜P403、P901〜903 強誘電体キャパシタの読み出し時の状態を示す点
C0〜C9、C00〜C09、C10〜C37 強誘電体キャパシタ
CPD セルプレートドライバ
SA0〜SA3 センスアンプ
CP セルプレート信号
WL、WL0〜WL3 ワード線
BL、/BL、BL0〜BL3、/BL0〜/BL3 ビット線
BP ビット線プリチャージ信号
/SAP、SAN、SAE センスアンプ制御信号
VSS 接地電圧
VDD 電源電圧
RCP リファレンスセルプレート信号
RWL リファレンスワード線
EQ0、EQ1 ビット線イコライズ信号
INV 否定回路
Qn0〜Qn27 Ｎチャネル型MOSトランジスタ
Qp21〜Qp23 Ｐチャネル型MOSトランジスタ
t11〜t218 時刻
L1H〜L3H、L1L〜L3L ビット線容量を示す直線
H11〜H215、L11〜L215 各動作状態での強誘電体キャパシタの状態を示す点
VH1〜VH21 “H"の読み出し電圧
VL1〜VL21 “L"の読み出し電圧
ΔV1〜ΔV21 読み出し電位差
Claims (13)
- ワード線に接続されたゲートとビット線に接続されたドレインとを有するメモリセルトランジスタと、
セルプレートに接続された第１の電極と前記メモリセルトランジスタのソースに接続された第２の電極とを有する、データが記憶された強誘電体キャパシタと、
前記ビット線に接続された電位変更手段とを備えた強誘電体メモリ装置における前記記憶されたデータの読み出し方法であって、
前記セルプレートを第１の電位から第２の電位に遷移させ、更に前記第２の電位から前記第１の電位の側に遷移させる一連の動作を少なくとも１回行った後、前記ビット線の電位を前記電位変更手段により所定値に変え、その所定値を読み出すものであり、
前記所定値に変える動作を前記セルプレートの前記一連の動作の後に行うか、あるいは、前記セルプレートを前記第１の電位から前記第２の電位に遷移させた後に行うかを、
前記ビット線のビット線容量の値及び／又は前記強誘電体メモリ装置の所定の電源電圧の値に基づいて、決定することを特徴とする強誘電体メモリ装置のデータ読み出し方法。 - ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
所定の電圧を検知する電圧検知回路と、
前記検知電圧に基づいてセルプレートの駆動を制御する制御回路とを具備し、
前記制御回路は、前記電圧検知回路の検知結果が所定基準を満たすか否かに応じて、前記セルプレートを遷移駆動させる第１の駆動モード又は、前記セルプレートをパルス駆動させる第２の駆動モードの何れかの駆動モードに切り換えることを特徴とする強誘電体メモリ装置。 - 前記ワード線の選択状態の電圧が、電源電圧であることを特徴とする請求項２記載の強誘電体メモリ装置。
- ゲートが第１のワード線に、ドレインが第１のビット線にそれぞれ接続された第１のメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記第１のメモリセルトランジスタのソースにそれぞれ接続された第１強誘電体キャパシタと、
ゲートが第２のワード線に、ドレインが第２のビット線にそれぞれ接続された第２のメモリセルトランジスタと、
第３の電極がセルプレートに、第４の電極が前記第２のメモリセルトランジスタのソースにそれぞれ接続された第２強誘電体キャパシタと、
前記第１のビット線および前記第２のビット線を電気的に接続するスイッチトランジスタと、
前記第１のビット線または前記第２のビット線に接続されたセンスアンプとを具備し、
前記第１のワード線と前記第２のワード線が選択され、
前記スイッチトランジスタがオン状態で、前記セルプレートが第１の電源電圧から第２の電源電圧に遷移しさらに前記第１の電源電圧に遷移した後に、前記スイッチトランジスタをオフ状態とすることを特徴とする強誘電体メモリ装置。 - ゲートが第１のワード線に、ドレインが第１のビット線にそれぞれ接続された第１のメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が第１のメモリセルトランジスタのソースにそれぞれ接続された第１強誘電体キャパシタと、
ゲートが第２のワード線に、ドレインが第２のビット線にそれぞれ接続された第２のメモリセルトランジスタと、
第３の電極がセルプレートに、第４の電極が前記第２のメモリセルトランジスタのソースにそれぞれ接続された第２強誘電体キャパシタと、
前記第１のビット線および前記第２のビット線を電気的に接続するスイッチトランジスタと、
前記第１のビット線または前記第２のビット線に接続されたセンスアンプとを具備し、
前記第１のワード線および前記第２のワード線が選択され、
前記スイッチトランジスタがオン状態で、前記セルプレートが第１の電源電圧から第２の電源電圧に遷移し、前記スイッチトランジスタがオフ状態となった後に前記セルプレートが前記第１の電源電圧に遷移することを特徴とする強誘電体メモリ装置。 - ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制御回路とを具備し、
前記セルプレートを第１の電源電圧と第２の電源電圧に複数回遷移させた後に、前記センスアンプを動作させることを特徴とする強誘電体メモリ装置。 - 前記第１の電源電圧と前記第２の電源電圧との差が前記センスアンプの駆動電圧よりも大きいことを特徴とする請求項６記載の強誘電体メモリ装置。
- ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する回路とを具備し、
前記セルプレートの初期の電圧を第１の電源電圧とし、前記セルプレートを前記第１の電源電圧と第２の電源電圧に複数回遷移させ、その後に前記第２の電源電圧にした後に、前記センスアンプを動作させることを特徴とする強誘電体メモリ装置。 - ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制御回路とを具備し、
前記セルプレートの初期の電圧を第１の電源電圧とし、前記セルプレートを前記第１の電源電圧と第２の電源電圧に複数回遷移させ、その後に前記第１の電源電圧とした後に、前記センスアンプを動作させることを特徴とする強誘電体メモリ装置。 - ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制御回路とを具備し、
前記セルプレートを第１の電源電圧と第２の電源電圧に複数回遷移した後に、前記センスアンプを動作させる場合、前記ビット線への読み出し電荷量の最大値の実質上半分以上となるまで、前記セルプレートを遷移させることを特徴とする強誘電体メモリ装置。 - ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制御回路とを具備し、
前記セルプレートの初期の電圧を第１の電源電圧とし、前記セルプレートを第２の電源電圧と第３の電源電圧に複数回遷移させた後に、前記センスアンプを動作させることを特徴とする強誘電体メモリ装置。 - ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制御回路とを具備し、
前記セルプレートの初期の電圧を第１の電源電圧とし、
前記セルプレートを第２の電源電圧と第３の電源電圧に複数回遷移させ、その後前記第３の電源電圧にした後に、
前記センスアンプを動作させることを特徴とする強誘電体メモリ装置。 - ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制御回路とを具備し、
前記セルプレートの初期電圧を第１の電源電圧とし、前記セルプレートを第２の電源電圧と第３の電源電圧に複数回遷移させ、その後前記第１の電源電圧にした後に、前記センスアンプを動作させることを特徴とする強誘電体メモリ装置。
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