WO1997035314A1

WO1997035314A1 - Procede de lecture de donnees pour memoire ferroelectrique et memoire ferroelectrique

Info

Publication number: WO1997035314A1
Application number: PCT/JP1997/000882
Authority: WO
Inventors: Hiroshige Hirano; Koji Asari
Original assignee: Matsushita Electronics Corporation
Priority date: 1996-03-18
Filing date: 1997-03-18
Publication date: 1997-09-25
Also published as: TW322578B; EP0844618A4; DE69717052D1; CN1183165A; EP0844618A1; DE69717052T2; JP3621705B2; US6028782A; JP2004288367A; KR19990014902A; KR100445879B1; EP0844618B1

Description

明細書

強誘電体メモリ装置のデータ読み出し方法及び強誘電体メモリ装置技術分野

本発明は、強誘電体メモリ装置の読み取り方法及び強誘電体メモリ装置に関するものである。背景技術

近年、メモリセルのキャパシタに強誘電体材料を用いることにより記憶データの不揮発性を実現した強誘電体メモリ装置が考案されている。強誘電体キャパシタはヒステリシス特性を有し、電界が零のときでも履歴に応じた異なる極性の残留分極が残る。記憶データを強誘電体キャパシタの残留分極で表わすことにより不揮発性メモリ装置を実現するものである。

ァメリ力特許 4, 873, 664号明細書には、二つのタイプの強誘電体メモリ装置が開示されている。第 1のタイプは、メモリセルが 1ビットあたり 1 トランジスタおよび 1キャパシタ（1 T1 C) で構成したものであり、たとえば 256 個の本体メモリセル（ノーマルセル）毎に 1個のリファレンスメモリセルが設けられる。第 2のタイプは、リファレンスメモリセルを設けずに、メモリセルが 1 ビットあたり 2 トランジスタおよび 2キャパシタ（2 T2C) で構成したものであり、 1対の相補データが 1対の強誘電体キャパシタに記憶される。

キャパシタを構成する強誘電体材料としては、 KN0₃、 P b L a ₂0₃-Z r 0₂— T i〇₂、および P b T i〇₃-P b Z r〇₃などが知られている。 PCT国際公開第 WO 93 12542公報によれば、強誘電体メモリ装置に適した、 P b T i O3-P b Z r 0₃に比べて極端に疲労の小さい強誘電体材料も知られている。

例えば 2 T 2 C構成の強誘電体メモリ装置の構成とその従来の動作態様について簡単に説明する。第 31図がメモリセル構成図、第 32図がセンスアンプ回路図、第 33図が動作タイミング図、第 34図が強誘罨体キャパシタの動作のヒステリシス特性図、第 35図が電源電圧とデータ読み出し時ビット線霪圧の関係図 Cあな。

また、第 31図において、 C 00〜C 37が強誘電体キャパシタ、 CPDがセルプレートドライバ、 S A0〜S A3がセンスアンプ、 CPがセルプレート信号、 WL 0〜WL 3がヮード線、 B L 0〜B L 3、 /B L 0〜/B L 3がビット線である。また、第 32図において、 BPがビット線プリチャージ信号、 ZSAP、 SANがセンスアンプ制御信号、 VS Sが接地電圧、 VDDが霉源電圧である。また、第 34図において、点 A〜Fが、強誘電体キャパシタの両電極に正負の電界を印加したときのヒステリシス特性を示す点であり、点 P 901〜P 903 が強誘電体キャパシタの読み出し時の状態を示す点である。

メモリセル構成は、例えばセンスアンプ S AOにビット線 BLOと /BL 0が接続され、ビット線 BL0、 /BLOにはワード線 WLOをゲートとする Nチヤネル型 MOS トランジスタを介してそれぞれ強誘電体キャパシタ CO 0、 CO 1 が接続されている。さらに強誘電体キャパシタ C 00、 C 01はセルブレートドライバ CPDで駆動されるセルプレート信号 CPに接続されている。また、センスアンプ S AOはセンスアンプ制御信号/ SAP、 SANで制御され、ビット線プリチャージ信号 B Pによってビット線 B L 0と/ B L 0のプリチャージが制御される回路構成である。次に、動作については第 33図および第 34図を参照しながら説明する。まず、ビット線プリチャージ信号 BPによってビット線 BLOとノ BL0は論理電圧 "L" にプリチャージされている。その後、ビット線プリチャージ信号 B Pを論理電圧" L" にし、ビット線 BLOと ZBLOはフローティング状態になる。

また、強誘電体キャパシタ C 00および CO 1の初期状態は、それぞれ、第 34図の点 Bと点 Eである。次に、ワード線 WLOを論理電圧 "H" 、セルプレート信号 CPを論理電圧 "H" とする。ここでは、ワード線 WL0の論理電圧 "H" の電位レベルは電源電圧 VDD以上に昇圧した電圧である。このとき、強誘電体キャパシタ C 00および C 01の両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位が、ビット線 B L0 と ZBL Oに生じる。それら双方の電圧が、読み出されたデータとなる。強誘電体キャパシタ C 00および C 01の状態は、それぞれ、第 34図の点 P 901と点 P 902である。

この後、センスアンプ制御信号 ZSAPを論理電圧 "L" 、 S ANを論理電圧 "H" とし、センスアンプ S AOを作動させる。これによつて、ビット線から読み出された電位が電源電圧 VDDと接地電圧 VS Sに増幅される。即ち、センスアンプ S AOの動作により、ビット線 BL0、 /BL 0から読み出された電位の内、より高い電位を示したビット線 BL0に電源電圧 VDDが印加される。これにより、ビット線 BLOの電位が論理電圧" H" に変わる。これと同時に、より低い電位を示したビット線 ZB L 0に接地電圧 VS Sが印加されて、ビット線 B L0の電位が論理電圧" L" に変わる。このようにして、双方のビット線の電位を、その電位の違いに応じて、論理電圧" H" と" L" に変えることが出来る。 P JP97/00882

つまり、双方のビット線の電位差が、センスアンプ S AOにより電源電圧 VDD と接地電圧 VS Sとの電位差にまで増幅されるのである。この様な動作を、本明細誊では、単に、ビット線から読み出された電位を電源電圧 VDDと接地電圧 V S Sに增蝠すると言う。

このとき、強誘電体キャパシタ C 00および C 01の状態は、それぞれ、第 3 4図の点 P .903と点 Dである。

次に、再書き込み動作としてセルプレート信号 CPを論理電圧 "L" とする。この再甞き込み動作は、強誘電体キャパシタの分極レベルの減少を防止し、次の読み出し動作がスムーズに行える様にするための動作である。強誘電体キャパシタ C 00および C 01の状態は、それぞれ、第 34図の点 Aと点 Eである。この後、センスアンプを停止し、ビット線プリチャージ信号 B Pによってビット線 BL0と ZBL0は綸理霪圧 "L" にプリチャージする。強锈電体キャパシタ C 00および C 01の状態は第 34図の点 Bと点 Eである。

また、上記の読み出し動作としてセルプレート信号 CPを論理電圧 "H" としビット線 B L 0と ZB L 0にデータが読み出されたときのビット線 B L 0と ZB L 0の電位と電源電圧との関係が第 35図に示されている。第 35図に示した点線は、ワード線 WLOの論理電圧 "H" の電位レベルが、電源電圧 VDDより充分高く、メモリセルトランジスタのしきい値の影響が無いとしたときのビット線 BLOの電位を示す線である。しかし、実際には点線で示された電位よりも低い実線で示された霉位となる。

しかし、従来の 2 T 2 C構成の強誘電体メモリ装置では、上記でも示したように、メモリセルトランジスタのしきい値の影響によりビット線に読み出される電位が低くなることがあり、この場合にはビット線対間の電位差すなわちビット線 B L Oと ZB L 0の電位差が小さくなる。特に低電圧ではその影饗が大きくなり低電圧動作が困難となると言う問題点があった。

そのため、この問題点を解決するためにワード線を昇圧すると、回路的に複雑になると共に、高電源電圧でヮード線を昇圧することによりメモリセルトランジスタの耐圧などの点で課題が生じる。

また、読み出し動作における、ビット線の論理電圧 " L " 側の動作としては、強誘電体キャパシタに対して、電源電圧と同じ値の電圧が、しかも一方向に印加されることになるため、強誘電体キャパシタの読み出し回数の寿命の面で、不利となることがあるという課題があった。尚、これらの課題は、 2 T 2 C構成の強锈電体メモリ装置に限ったものではなく、 1 T 1 C構成の強锈電体メモリ装置についてもいえる。発明の開示

本発明は、この様な従来の課題を考慮し、低電圧動作が従来に比べてより一層確実に行える強誘電体メモリ装置の読み出し方法及び強誘電体メモリ装置を提供することを目的とする。

上記目的を達成するため、請求項 1記載の本発明は、ワード線に接続されたゲートとビット線に接続されたドレインとを有するメモリセルトランジスタと、セルプレートに接続された第 1の電極と前記メモリセルトランジスタのソースに接統された第 2の電極とを有する、データが記憶された強誘電体キャパシタと、前記ビット線に接続された電位変更手段とを備えた強誘電体メモリ装置における前記記憶されたデータの読み出し方法であって、前記セルプレートを第 1の電位から前記第 2の電位に遷移させ、更にその第 2の位から前記第 1の電位の側に遷移させる一連の動作を少なくとも 1回行った後、前記ビット線の霪位を前記電位変更手段により所定値に変え、その所定値を読み出す強誘電体メモリ装置のデータ読み出し方法である。

請求項記載 2の本発明は、上記所定値に変える動作を前記セルブレートの前記 —連の動作の後に行うか、あるいは、前記第 1の電位から前記第 2の電位に遷移させた後に行うかを、前記ビット線のビット線容量の値及びノ又は前記強誘電体メモリ装置の所定の電源電圧の値に基づいて、決定する強誘電体メモリ装置のデータ読み出し方法である。

請求項 3記載の本発明は、ワード線に接続されたゲートとビット線に接続されたドレインとを有するメモリセルトランジスタと、所定の電位に遷移するセルブレートと、前記セルブレートに接続された第 1の電極と前記メモリセルトランジスタのソースに接続された第 2の電極とを有する、データが記憶される強誘電体キャパシタと、前記ビット線に接続されたセンスアンプと、前記セルプレートに対し前記第 1の電位から前記第 2の電位に遷移させ、更にその第 2の電位から前記第 1の電位の側に遷移させた後、前記センスアンプに対し、前記ビット線の電位を所定値に変えさせる制御手段とを備えた強誘電体メモリ装置である。

請求項 8記載の本発明は、ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセルトランジスタと、第 1の電極がセルプレートに、第 2の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強誘電体キヤパシタと、前記ビット線に接続されたセンスアンプと、所定の電圧を検知する電圧検知回路と前記検知電圧に基づいて、セルプレートの駆動を制御する制御回路とを具備し、前記制御回路は、前記電圧検知回路の検知結果が所定基準を満たすか否かに応じて、前記セルプレートを遷移駆動させる第 1の駆動モード又は、前記セルブレートをパルス駆動させる第 2の駆動モードの何れかの駆動モードに切り換える強誘電体メモリ装置である。

上記構成により、本発明は、例えばセルプレート信号をパルス駆動し、強誘電体メモリセルキャパシタに電界を一方向に印加した後、更に、無印加又は逆方向に印加した後に、センスアンプを駆動する読み出し方式により、あるいは、セルプレート信号を複数回遷移させた後にセンスアンプを駆動する読み出し方式により、読み出しビット線電圧差を大きくする。また、電源電圧検知信号により、上記駆動方式を選択的に使用することにより、広電源電圧範囲で読み出しビット線電圧差を大きくする。また、セルプレート信号を複数回遷移させる読み出し方式において、その遷移回数を消費電流を考慮して最適化でき、また、セルプレート信号の遷移時の電圧を最適化することもできる。図面の簡単な説明

第 1図は、本発明の第 1の実施の形態の強誘電体キャパシタの動作タイミング図である。

第 2図は、本発明の第 1の実施の形態の強誘電体キャパシタの動作のヒステリシス特性図である。

第 3図は、本実施の形態の他の例の強誘電体キャパシタの動作タイミング図である。

第 4図は、本実施の形態の他の例の強誘電体キャパシタの動作のヒステリシス特性図である。

第 5図は、本発明の第 1の実施の形態における電源電圧とデータ読み出し時ビット線電圧の関係図である„ 第 6図は、本発明の第 2の実施の形態の強锈電体キャパシタの動作のヒステリ. シス特性図である。

第 Ί図は、本発明の第 3の実施の形態の動作タィミング図である。

第 8図は、本発明の第 4の実施の形態における動作タイミング図である。

第 9図は、本発明の第 4の実施の形態における強锈霪体キャパシタの動作のヒステリシス特性図である。

第 1 0図は、本発明の第 4の実施の形態における電源電圧とデータ読み出し時ビット線電圧の関係図である。

第 1 1図は、本発明におけるプレート遷移動作方式と第 4の実施の形態におけるブレートパルス駆動動作方式との選択切り換え点の電源電圧依存性を示す図である。

第 1 2図は、本発明の第 5の実施の形態における強誘霉体キャパシタの動作のヒステリシス特性図である。

第 1 3図は、本発明の第 5の実施の形態における電源電圧とデータ読み出し時ビット線電圧の関係図である。

第 1 4図は、 1 T 1 C型のメモリセル構成図である。

第 1 5図は、本発明の第 6の実施の形態における動作タイミング図である。第 1 6図は、本発明の第 7の実施の形態における動作タイミング図である。第 1 7図は、本発明の第 8の実施の形態における動作タイミング図である。第 1 8図は、本発明の第 8の実施の形態における強锈電体キャパシタの動作のヒステリシス特性図である。

第 1 9図は、本発明の第 9の実施の形態における動作タイミング図である。笫 2 0図は、本発明の第 8、第 9の実施の形態における動作におけるプレート駆動回数とビット線読み出し電圧の関係図である。

第 2 1図は、本発明の第 1 0の実施の形態における動作タイミング図である。第 2 2図は、本発明の第 1 0の実施の形態における強誘電体キャパシタの動作のヒステリシス特性図である。

第 2 3図は、本発明の第 1 1の実施の形態における動作タイミング図である。第 2 4図は、本発明の第 1 1の実施の形態における強誘電体キャパシタの動作のヒステリシス特性図である。

第 2 5図は、本発明の第 1 2の実施の形態における動作タイミング図である。第 2 6図は、本発明の第 1 2の実施の形態における強誘電体キャパシタの動作のヒステリシス特性図である。

第 2 7図は、 2 T 2 C型のメモリセル構成図である。

第 2 8図は、従来例の動作タイミング図である。

第 2 9図は、従来例の強誘電体キャパシタの動作のヒステリシス特性図である。第 3 0図は、従来例のビット線容量とビット線電圧の関係図である。

第 3 1図は、メモリセルの構成の一例を示す図である。

第 3 2図は、センスアンプ回路の構成の一例を示す図である。

第 3 3図は、従来例の動作タイミング図である。

第 3 4図は、従来例の強誘電体キャパシタの動作のヒステリシス特性図である。第 3 5図は、従来例の電源電圧とデータ読み出し時ビット線電圧の関係図である。符号の説明

1 メモリセル 2 ビット線プリチャージ回路

3 センスアンプ

リファレンス電圧発生回路

P 201〜P 203、 P401〜P403、 P 901〜P 903 強誘電体キャパシタの読み出し時の状態を示す点

CO〜C 9、 C00〜C09、 C 10〜C 37 強誘電体キャパシタ

CPD セルプレートドライバ

SA0〜SA3 センスアンプ

CP セルプレート信号

WL, WL 0~WL 3 ワード線

B L、ノ B L、 B L 0〜B L 3、 ZB L 0〜 B L 3 ビット線

BP ビット線プリチャージ信号

/SAP, SAN, SAE センスアンプ制御信号

V S S 接地電圧

VDD 電源電圧

RCP リファレンスセルプレート信号

R L リファレンスワード線

EQ0、 EQ 1 ビット線ィコライズ信号

I NV 否定回路

Qn O〜Qn 27 Nチャネル型 MO S トランジスタ

Qp 21〜Qp 23 Pチャネル型 MO S トランジスタ

t 11〜 t 218 時刻

L 1H〜L 3H、 L 1 L〜L 3 L ビット線容量を示す直線 H11〜H215、 L 1 1〜L215 各動作状態での強誘電体キャパシタの状態を示す点

VH1〜VH21 "H" の読み出し電圧

VL 1〜VL21 "L" の読み出し電圧

厶 V 1〜 Δ V 21 読み出し電位差発明を実施するための最良の形態

以下、本発明の実施の形態について、図面を参照しながら説明する。

(実施の形態 1)

ここでは、本発明の強誘電体メモリ装置の一実施の形態について、図面を用いて説明する。

即ち、第 1図は、本発明の第 1の実施の形態の強誘電体メモリ装置における動作タイミング図、第 2図は、強誘電体キャパシタの動作のヒステリシス特性図、第 5図は、電源電圧とデータ読み出し時ビッ卜線電圧の関係図である。

メモリセルの構成は、従来と同様の構成であり、第 31図に示す通りである。又、センスアンプの回路図も、従来と同様であり、第 32図に示す通りである。従って、本実施の形態の強誘電体メモリ装置の回路構成の説明は省略する。但し、センスアンプやセルプレート信号 CPを制御する制御回路（図示省略）は、従来と異なるものである。この点については、以下に示す動作説明の中で触れる。尚、第 2図において、点 A〜Fは、強誘電体キャパシタの両電極に正負の電界を印加したときのヒステリシス特性を示し、点？201〜？ 203は、強誘電体キャパシタの読み出し時の状態を示す点である。

又、本発明の電位変更手段は、第 31図に示すセンスアンプ SA0〜SA3に対応する。

以下、本実施の形態の動作について、第 1図および第 2図を参照しながら説明し、本発明の強誘電体メモリ装置のデータ読み出し方法の一実施の形態についても同時に述べる。

まず、ビット線プリチャージ信号 BP (図示省略）が Hのとき、ビット線 BL 0と/ BL0は、論理電圧 "L" にプリチャージされている。

次に、ビット線プリチャージ信号 BPを Lとすると、ビット線 BLOと ZBL 0は、フローティング状態となる。また、強誘電体キャパシタ CO 0および CO 1の初期状態は、それぞれ、第 2図に示す点 Bと点 Eに対応する状態にある。次に、制御回路（図示省略）からの指示により、ワード線 WLOを論理電圧 " H" 、セルプレート信号 CPを論理電圧 "H" とする。ここでは、ワード線 WL 0の論理電圧 "H" の電位レベルは、電源電圧 VDD以上としている。そのため、強誘電体キャパシタに印加される電圧は、電源電圧 VDD以上に昇圧された電圧からメモリセルトランジスタのしきい値だけ低い電圧となる。例えば、電源電圧 VDDが 3. 0V、畀圧された電圧が 4. 0V、しきい値が 1. 5 Vであれば、強誘電体キャパシタに印加される電圧は、 4. 0—1. 5 = 2. 5Vとなる。昇圧された電圧が電源電圧 VDDからメモリセルトランジスタのしきレ、値電圧以上である場合は、例えば、 3. 0+1. 5 = 4. 5V以上であれば、強誘電体キヤパシタに印加される電圧は、霪源電圧 VDD (3. Ό V) である。

このとき、強誘電体キャパシタ CO 0および CO 1の両電極に電界がかかり、強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位が, ビット線 B L 0と ZB L 0に生じる。このとき、強誘電体キャパシタ C 00および CO 1の状態は、それぞれ、第 2図に示す点 P 201と点 P 202に対応する状態である。

次に、制御回路からの指示によりセルプレート信号 CPを掄理電圧 " L" とする。このとき、ビット線 BL0と/ BL0に読み出された電位は低下するが、それら相互の電位差は、セルプレート信号 CPを論理電圧 "L" とする前に比べてより一層大きくすることが出来る。又、メモリセルトランジスタのしきい値の影饗があったとしても、その影響を少なく出来る。その理由は、次の通りである。即ち、ビット線電位が低下するため、ワード線に接続されたメモリセルトランジスタのゲ一ト電圧と、ビット線に接続されたメモリセルトランジスタのドレイン又はソースとの電位差が大きくなるため、しきい値の影響を受けにくくなる。この電位差、即ち、ワード線とビット線問の電位差が、しきい値以上であれば、しきい値の影響はほとんど受けない。

ここでは、強誘電体キャパシタ C 00および C 01の状態は、第 2図に示す点 P 203とほぼ点 Eになる。

この後、制御回路から出力されるセンスアンプ制御信号 ZS A Pを論理電圧 " L" 、 S ANを論理電圧 "H" とし、センスアンプ S AOを作動させる。これによって、ビット線から読み出された電位が電源電圧 VDDと接地電圧 VS Sに增幅されるとともに、再害き込み動作も行われる。強誘電体キャパシタ CO 0および C O 1の状態は、第 2図の点 Aと点 Eである。なお、本発明の制御手段は、上記制御回路に対応する。

ここで、点 Aの状態では、上述した通り、ワード線 WL 0が充分昇圧されているため、強誘電体キャパシタには電源電圧 VDDの電圧が印加されている。

この後、制御回路からの信号によりセンスアンプの動作を停止し、ビット線ブリチャージ信号 B Pが Lから Hに変化することによってビット線 B L 0と ZB L 9 一

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0は論理電圧 "L" にプリチャージする。強誘霪体キャパシタ CO 0および CO 1の状態は第 2図の点 Bと点 Eである。

又、上記の読み出し動作として、セルプレート信号 CPを論理電圧 "H" とし、その後、セルプレート信号 CPを論理 ¾圧 "L" とした後に、ビット線 BLOと ZB L 0にデータが読み出された場合の、ビット線 B L 0と/ B L 0の電位と電源電圧との関係が第 5図に示されている。第 5図の様にビット線 B L0と ZBL 0の電位差は、従来の場合より大きな電圧となる。

また、セルプレート信号 CPを論理電圧 "L" とするとき、センスアンプは作動していない。そのため、ビット線はフローティング状態であり負荷が小さいため、動作が速く、消費電力も少ないという効果がある。

また、センスアンプの作動と同時に、強誘電体キャパシタへのデータ再害き込み動作も行われると言う効果もある。実際の場合、動作の下限電圧は、 2.0Vから 1.5 V程度まで下げることが可能であり、従って、低電圧化が可能である。また、読み出し動作において、強誘電体キャパシタ C 01には、 P 202の点で、電源電圧よりも低い電圧しか印加されないので、強誘電体キャパシタの読み出し回数の寿命の面でも、従来に比べて有利である。

次に、第 1図に示した、セルプレート信号 CPの駆動電圧がビット線 BLO、 ZBL0の駆動電圧よりも大きくした場合の例を、第 3図，第 4図を参照しながら述べる。ここで、第 3P、第 4図は、それぞれ、第 1図、第 2図に対応している。即ち、第 3図は、本例の強誘電体メモリ装置における動作タイミング図であり、第 4図がその強誘電体キャパシタの動作のヒステリシス特性図である。

即ち、第 3図に示すように、セルプレート信号 CPの論理電圧 "H" の電圧レベルをセンスアンプの駆動電圧（ここでは、電源電圧 VDDである）よりも大きくすることにより、ビット線 BL0とビット線/ BL0との鴛位差を、第 1図に示した場合に比べて、より大きくすることが出来る。従って、この場合、第 1図に示した動作を行う上記の例に比べて、データの読み出し電位差が大きくなるので、更に、低電圧動作が可能である。

(実施の形態 2)

第 6図は、本発明の第 2の実施の形態の強誘電体メモリ装置における強誘電体キャパシタの動作のヒステリシス特性図であり、同図を参照しながら、本実施の形餱の説明を行う。

即ち、同図において、点 A〜Fは、強誘電体キャパシタの両電極に正負の電界を印加したときのヒステリシス特性、点？ 401〜 403は、強誘電体キャパシタの読み出し時の状態を示す点である。

本実施の形態の動作タイミングについては、第 1の実施の形態で示した第 1図と同様である。本実施の形態の特徴は、上記実施の形態と異なり、ワード線を昇圧しないことにある。即ち、強誘電体キャパシタの H側のデータの再書き込み時又は書き込み時に、電源電圧の様な高い電圧を印加せず、強誘電体キャパシタの寿命、特に読み出し書き込み回数の寿命を伸ばす工夫をしたものである。

以下に、本実施の形態の動作について説明する。

まず、ビット線プリチャージ信号 BPによってビット線 B L Oと/ B LOは論理電圧 "L" にプリチャージされている。また、強誘電体キャパシタ C 00および C 01の初期状態は第 6図の点 Bと点 Eである。

次に、ワード線 WL0を論理電圧 "H" 、セルプレート信号 CPを論理電圧 " H" とする。ここでは、ワード線 WLOの論理電圧 "H" の II位レベルは、電源電圧 VDDである。強誘電体キャパシタに印加される電圧は、電源電圧 VDDからメモリセルトランジスタのしきい値だけ低い電圧である。このとき、強锈電体キャパシタ CO 0および CO 1の両電極に饞界がかかり、強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線 BL0と ZB L0に生じる。

次に、制御回路からの指示によりセルプレート信号 CPを ϋ理電圧 "L" とする。このとき、ビット線 BLOと/ BLOに読み出された亀位は低下するが、それら相互の電位差は、セルプレート倌号 CPを論理電圧とする前に比べてより一層大きくなる。又、メモリセルトランジスタのしきい値の影饗があったとしても、その影饗を少なく出来る。強誘電体キャパシタ C 00および C 01の状態は第 6図に示す点 P 403と点 Eである。

この後、上記第 1の実施の形態と同様に、センスアンプ SA0を作動させる。これによつて、ビット線に読み出された電位が電源電圧 VDDと接地電圧 VS S に增幅されるとともに、再書き込み動作も行われる。強誘電体キャパシタ C O 0 および C 01の状態は第 6図に示す点 Aと点 Eである。

本実施の形餱の場合、上述した通り、点 Aの状態では、ワード線が昇圧されていないため、強誘電体キャパシタには電源電圧 VDDからメモリセルトランジスタのしきい値だけ低い電圧しか印加されない。

この後、センスアンプを停止し、ビット線プリチャージ信号 B Pによってビット線 BL0と/ BL 0は論理電圧 "L" にプリチャージする。強誘電体キャパシタ C 00および C01の状態は、第 6図に示す点 Bと点 Eに対応する状態である。本実施の形態の強锈鼋体メモリ装置では、第 1の実施の形態で述べたことと同様、読み出し動作における、強誘電体キャパシタ CO 1への印加電圧が、電源電圧 VDDより低くなる。また、本強誘電体メモリ装置の場合、再甞き込み時において、強誘霪体キャパシタ C 00に対して、電源電圧 VDDからメモリセルトランジスタのしきい値だけ低い電圧しか印加されない。そのために、本強誘電体メモリ装置の強誘電体キャパシタ CO 0， CO 1の寿命、特に読み出し害き込み回数の寿命が伸びると言う効果がある。さらに、再書き込み時において、強誘電体キャパシタに印加される電圧が、電源電圧 VDDよりしきい値分.だけ低いため、駆動のための消费電力も少ないという効果もある。

(実施の形態 3 )

第 7図は、本発明の第 3の実施の形態の強誘電体メモリ装置における動作タイミング図であり、同図を参照しながら本実施の形態を説明する。

本実施の形態の強誘電体キャパシタの動作のヒステリシス特性は、第 2の実施の形態の場合と同様であり、第 6図を用いて説明する。

本実施の形態の特徴は、ヮード線を選択する前にセルプレート信号を駆動し、ヮード線を選択したときに、すぐに強誘電体キャパシタから電荷を読み出すようにしたことにあり、高速動作を実現するものである。尚、センスアンプ SA0の作動タイミングは、第 1及び第 2の実施の形態と同様である。

次に、本実施の形態の動作について説明する。

まず、ビット線ブリチャージ信号 BPによってビット線 BL0と/ BL 0は論理電圧 "L" にプリチャージされている。また、強誘電体キャパシタ CO 0および C 01の初期状態は第 6図の点 Bと点 Eである。

次に、セルプレート信号 CPを論理電圧 "H" とする。このとき、強誘電体キャパシタの状態は特に変わらない。

次に、ワード線 WL0を論理電圧 " H" とする。ここでは、ワード線 WL 0の論理電圧 "H" の電位レベルは電源圧 VDDとするが、昇圧することも可能である。このとき、セルプレート信号 CPは、既に論理電圧 "H" であるため、強踩電体キャパシタ C 00および CO 1の両電極に電界がかかり、強誘電体キャパシタと寄生容量などを含むビット線容置の容量比で決まる電位が、ビット線 BL 0と ZBL0に生じる。そして、それらの锺位が読み出される。

次に、セルプレート信号 CPを論理電圧 " L" とする。このとき、ビット線 B L 0と ZB L 0に読み出された電位は低下するが、それらの ®位差は、メモリセルトランジスタのしきい値の影饗がなくなるため、大きくなる。強誘電体キャパシタ CO 0および CO 1の状態は、第 6図の点 P403と、ほぼ点 Eとなる。

この後、センスアンプを作動させる。これによつて、ビット線に読み出された電位が、電源電圧 VDDと接地電圧 VSSに増幅されるとともに、再書き込み動作も行われる。強誘電体キャパシタ CO 0および CO 1の状態は、第 6図の点 A と点 Eである。点 Aの状態ではワード線が昇圧されていないため、強锈電体キヤパシタには、電源電圧 VDDからメモリセルトランジスタのしきい値だけ低い電圧しか印加されない。

この後、センスアンプを停止し、ビット線プリチャージ信号 B Pによってビット線 BL0と ZBL0は、論理電圧 "L" にプリチャージする。強誘電体キャパシタ CO 0および CO 1の状餱は、第 6図の点 Bと点 Eである。

この様に、本実施の形態の強锈電体メモリ装箧によれば、ワード線の選択と同時に、強誘電体キャパシタから！;荷が読み出されるため、高速動作を実現できる。さらに第 2の実施の形態と組合わせた実施例によって、両方の効果を得ることもできる。

以上、 2T 2 C型の構成の強誘電体メモリ装置について説明したが、この構成に限ったものではなく、 1 T 1 C型の構成の強誘霪体メモリ装置についても同様の動作方法により実施でき、同様の効果が得られる。以下、セルプレートを一旦、 Hレベルに上げ、その後、 Lレベルに下げた後に、センスアンブを作動させると言う、上述した様な動作方法を、プレートパルス駆動動作方式と呼ぶ。

このように、上述した実施の形態によれば、強誘電体メモリセルキャパシタからビット線に読み出される電位は、メモリセルトランジスタのしきい値の影鬱がなく、低電圧動作が可能である。また、セルプレート信号遷移時の負荷も小さく、高速動作が可能で低消費電力の強誘電体メモリ装置とすることができるという効果がある。

ところで、上述した実施の形態は、ビット線容量の値及び電源電圧の値が所定の条件下にある場合、特に、後述する様に、ビット線容量の値が小さい場合や、電源電圧が小さい場合に有効に作用するものである。し力し、強誘電体メモリ装置の、ビット線容量や電源電圧は、動作中において変動することもあり、また、意図的に各種値の設定を変えることもある。このように、ビット線容量や電源電圧が変化することにより、上述したビッ卜線間の電位差は変化する。

そこで、以下に、ビット線容量や電源電圧の変化をも考慮して、上記プレートパルス駆動動作を実施する場合等の実施の形態を説明する。

実施の形態の説明に入る前に、先ず、上述した、ビット線容量や電源電圧が変化することにより、ビット線間の電位差が変化する点について、従来の構成を基にして述べる。

即ち、従来の 2 T 2 C型の構成の強誘電体メモリ装置について、その構成と動作について簡単に説明する。

第 2 7図は、メモリセルおよびその周辺回路構成図、第 2 8図は動作タイミング図、第 2 9図は強誘電体キャパシタの動作のヒステリシス特性図、第 3 0図はビット線容量とビット線電圧の関係図である。また、 C21〜C 22が強誘電体キャパシタ、 CPがセルプレート信号である。また、 WLがワード線、 BL、 / BLがビット線である。又、 BPがビット線プリチャージ信号、 SAEがセンスアンプ制御信号、 VS Sが接地電圧である。また、 INVが否定回路、 Qn 21 〜Qn 27が Nチャネル型 MO S トランジスタ、 Qp 2 l〜Qp 23が Pチヤネル型 MOS トランジスタである。また、 1がメモリセル、 2がビット線プリチヤージ回路、 3がセンスアンプを表している。 t 211〜 t 218は、時刻（タイミング）を示し、 L 1H、 L 1 Lはビット線容量を示す直線である。また、 H2 1 1〜H215、 L 21 1〜L215は、各動作状態での強誘電体キャパシタの状態を示す点である。また、 VH21は "H" の読み出し電圧、 VL 2 :n^ "L " の読み出し電圧、 Δν21は読み出し電位差である。

回路構成は、センスアンプ 3にビット線 BLと/ B Lが接続され、ビット線 Β L、 /B Lにはヮード線 WLをゲートとする Nチャネル型 MOS トランジスタ Q n 21、 Qn 22を介してそれぞれ強誘電体キャパシタ C 21、 C 22が接続されている。さらに、強誘電体キャパシタ C 21、 C22は、セルプレート信号 C Pに接続されている。また、センスアンプ 3は、センスアンプ制御信号 SAEで制御され、ビット線プリチャージ信号 BPによってビット線 BLと /BLのプリチャージが制御される回路構成である。

次に、上記 2 T 2 C型の構戎の強誘電体メモリ装置の動作について第 28図および第 29図を参照しながら説明する。

まず、ビット線プリチャージ信号 BPによってビット線 BLと/ BLは論理電圧 "L" にプリチャージされている。このとき、強誘電体キャパシタ C 21および 22の初期状態は、第 29図の点 H 211と点 L 211である。時刻 t 21 1で、ビット線 B Lと ZB Lをフローティング状態とし、時刻 t 2 12で、ワード線 WLを論理電圧 "H" 、時刻 t 213で、セルプレート信号 C Pを論理電圧 "H" とする。ここでは、ワード線 WLの論理電圧 "H" の鼋位レベルは、電源電圧 VDD以上に昇圧した電圧である。このとき、強誘電体キャパシタ C 21および C 22の両電極に電界がかかり、強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位が、ビット線 BLと/ BLに読み出される。強誘電体キャパシタ C 21および C22の状態は第 29図の点 H2 1 3と点 L 213である。

時刻 t 214で、センスアンプ制御信号 SAEを論理電圧 'Ή" とし、センスアンプを作動させる。これによつて、ビット線に読み出された電位が電源電圧 V DDと接地電圧 VS Sに増幅される。強誘電体キャパシタ C21および C 22の状態は第 29図の点 Η 214と点 L 214である。

時刻 t 215で、再書き込み動作としてセルプレート信号 CPを論理電圧 "L " とする。強誘電体キャパシタ C 21および C 22の状態は第 29図の点 H 21 5と点 L 215である。

この後、センスアンプを停止し、ビット線プリチャージ信号 B Pによって、ビット線 BLと/: BLは、論理電圧 "L" にプリチャージする。強誘鼈体キャパシタ C 21および C 22の状態は第 29図の点 H 21 1と点 L 21 1である。

次に、第 30図に読み出し動作におけるビッ卜線容量とビット線電圧の関係について説明する。読み出し動作におけるビット線電圧は、ビット線容量によって変わる。この点については、第 29図において、ビット線容量を示す直線 L 1 H および直線 L 1 Lの傾き（ビット線容量）の変化によって読み出しビット線電圧 VH21、 VL 21が変わることが示されている。また、これにともない、ビット線 B Lとノ B Lのビット線電圧差 A V 2 1も変わる。この第 3 0図に読み出し動作におけるビット線容量とビット線電圧の関係図からビット線 B Lとのビット線電圧差△ V 2 1は、極大値をもつことがわかる。また、この極大値をもつときのビット線容量値は、メモリセル容量と関係があり、ビット線容量とメモリセル容量との比で決まるものである。

このように、ビット線容量値を最適化することにより、ビット線 B Lとノ B L のビット線電圧差 A V 2 1を大きくすることができ、センスアンプの動作を安定させることができものである。しかし、実際のデバイスでは、ビット線容量が非常に小さいことがあり、ビット線 B Lと Z B Lの読み出しビット線霪圧差が小さく、低電圧動作が困難となることがある。

そこで、次に、この様なビット線電圧差の変化を考慮して、例えば、ビット線容量が小さいとき、あるいは、電源電圧が低い場合には、上記プレートパルス駆動動作方式を使用し、それ以外の条件では、従来のプレート遷移動作方式を使用すると言う駆動方式の切換を行う場合を中心に述べる。又、その他の実施の形態についても具体的に述べる。

以下、本発明の強誘電体メモリ装箧の実施の形態について、図面を参照しながら説明する。

(実施の形態 4 )

第 8図は本実施の形態の強誘電体メモリ装置で、ある電源電圧値以下で選択的に使用する動作タイミング図、第 9図が強誘電体キャパシタの動作のヒステリシス特性図である。また、第 1 0図がビット線容量とビット線電圧の関係図である。また、第 1 1図が、従来のプレート遷移動作方式と第 8図のブレー卜パルス駆動動作方式との選択切り換え点の電源電圧依存性を示す図である。メモリセルおよびその周辺回路構成図は従来例と同じ第 27図である。図中の記号については、従来例と同様である。尚、 L 2H, L 2Lは、セルプレート信号 CPを立ち下げて" L" とした時のビット線容量を示す直線である。

本実施の形態の動作について第 8囡および第 9図を参照しながら説明する。まず、ビット線プリチャージ信号 B Pによってビット線 BLと ZBLは論理電圧 "L" にプリチャージされている。

このとき、強誘電体キャパシタ C 21および C 22の初期状態は第 9図の点 H 11と点 L 1 1である。

時刻 t 1 1でビット線 BLと ZBLをフローティング状態とし、時刻 t 12でワード線 WLを論理電圧 "H" 、時刻 t 13でセルプレート信号 CPを論理電圧 "H" とする。ここでは、ワード線 WLの論理電圧 "H" の電位レベルは、電源電圧 VDD以上に昇圧した電圧である。このとき、強誘電体キャパシタ C21および C 22の両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線 B Lと ZB Lに読み出される。強誘電体キャパシタ C 21および C 22の状態は、第 9図の点 HI 3と点 L 13である。

次に、時刻 t 14でセルプレート信号 CPを論理電圧 "L" とする。強誘電体キャパシタ C 21および C 22の状態は第 9図の点 H 14と点 L 14である。ビット線電圧差は Δν 1となる。

時刻 t 15でセンスアンプ制御信号 SAEを論理電圧 "H" としセンスアンプを作動させる。これによつて、ビット線に読み出された電位が電源電圧 VDDと接地電圧 VS Sに増幅されると同時に再書き込みされる。強誘電体キャパシタ C 21および C 22の状態は第 9図の点 HI 5と点 L 15である。この後、センスアンプを停止し、ビット線プリチャージ信号 B Pによってビット線 B Lと Z B Lは論理電圧 " L" にプリチャージする。強銹霪体キャパシタ C 2 1および C 2 2の状態は第 9図の点 H I 1と点 L 1 1である。

次に、上記ブレートパルス駆動動作方式におけるビット線容量とビット線電圧の関係について第 1 0図で説明する。ビット線電圧差はビット線容量によって変わる。ビット線電圧差は、プレートパルス駆動動作方式では Δ ν 1、従来のプレート遷移動作方式では A V 2 1となり、ビット線^量が 1 . 8以下ではプレートパルス駆動動作方式の方がビット線電圧差は大きくなる。また、この第 1 0図は電源電圧が 5 Vのときの図である。同図に示すよりも更に電源電圧が低くなると、ビット線容量が大きな場合でも、プレートパルス駆動動作方式の方が、プレート遷移動作方式よりも、ビット線電位差の点で有利となる。この関係を示したものが第 1 1図である。

本実施の形態では、鼋源電圧によって、どちらの動作方式の方が、読み出し電位差を大きく出来るかと言う観点から'、より一層有利な動作方式を選択するものである。例えば、ビット線容量が 3 . 5の時には、電源電圧検知を 3 Vとし、電源電圧が 3 V以下では、プレートパルス駆動動作方式を選択し、電源電圧が 3 V 以上ではプレート遷移動作方式を選択することができる。また、ブレー卜パルス駆動動作方式はセンスアンプの作動と同時に強誘電体キャパシタへのデータ再書き込み動作も行われるという効果もある。

(実施の形態 5 )

本実施の形態 5では、実施の形態 4の動作方式をメモリセルのヮ一ド線 W Lの論理電圧 "Η" の電位レベルを電源電圧 V D Dとしたときのものである。回路構成、動作方式については実施の形態 4と同様である。ワード線を昇圧せずに電源電圧としたときには、ヮード線がグートであるメモリセルトランジスタのしきい値の影饗があり、ビット線に Hのデータが十分に読み出されないことがある。低電圧でビット線の容量が小さいときにこの影響は大きい。

動作について、第 8図、第 9図および第 12図を参照しながら説明する。まず、ビット線プリチャージ信号 BPによってビット線 BLと/ BLは論理電圧 "L" にブリチャージされている。このとき、強誘電体キャパシタ C 21および C 22 の初期状態は第 12図の点 H21と点 L21である。第 8図に示す様に、時刻 t 11でビット線 B Lと/ B Lをフローティング状態とし、時刻 t 12でヮ一ド線 WLを論理電圧 "H" 、時刻 t 13でセルプレート信号 CPを論理電圧 "H" とする。ここでは、ワード線 WLの論理電圧 "H" の電位レベルは電源電圧 VDD である。このとき、強誘電体キャパシタ C 21および C 22の両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線 B Lと ZB Lに読み出される。ただし、メモリセルトランジスタのしきい値 V tの影響でビット線の Hのデータが十分に読み出されないため、強誘霪体キャパシタ C 21および C 22の状態は第 12図の点 B 23と点 L 23である。このときのビット線電圧差は AV 2となる。次に、時刻 t 14でセルブレート信号 CPを論理電圧 "L" とする。強誘電体キャパシタ C 21および C 22の状態は第 12図の点 H 24と点 L 24である。ビット線電圧差は AV 3となる。時刻 t 15でセンスアンプ制御信号 SAEを論理電圧 "H" としセンスアンプを作動させる。これによつて、ビット線に読み出された電位が電源電圧 VDDと接地電圧 V S Sに增幅されると同時に再書き込みされる。強誘電体キャパシタ C 2 1および C 22の状態は第 12図の点 H 25と点 L 25である。この後センスァンプを停止し、ビット線プリチャージ信号 BPによってビット線 BLと ZBLは論理電圧 "L" にプリチャージする。強誘電体キャパシタ C 21および C 22の状態は第 12図の点 H 21と点 L 21である。

次に、上記ブレートパルス駆動動作方式と従来のブレー卜遷移動作方式におけるビット線容量とビット線電圧の関係について第 13図で説明する。ビット線電圧差はビット線容量によって変わり、ブレートパルス駆動動作方式では Δν 3、従来のブレート遷移動作方式では AV 2となる。ヮード線を昇圧していないため、従来のプレート遷移動作方式では、ビット線容量が小さいときに実施の形態 4より急激に悪くなる。ビット線容量が 3. 5以下ではプレートパルス駆動動作方式の方がビット線電圧差は大きくなる。

本実施の形態では、実施の形態 4と同様に、電源電圧によって読み出し電位差の有利な動作方式を選択するものであるが、ヮ一ド線を昇圧していない本実施例では実施の形態 4に比べて低電圧動作でその効果が大きい。

(実施の形態 6)

実施の形態 6は 1 Τ 1 C構成の強誘電体メモリ装置において、実施の形態 4や 2のように電源電圧によって選択的に動作方式を変更するものである。

第 14図がメモリセルおよびその周辺回路構成図、第 1 5図が動作タイミング図である。 C 0〜C 7が強誘電体キャパシタ、 CPがセルプレート信号、 RCP がリファレンスセルプレート信号、 WL0、 WL 1がワード線、 RWLがリファレンスヮード線、 BL0〜BL 1、 /BL 0〜/BL 1がビット線、 EQO、 E Q 1がビット線ィコライズ信号、 B Pがビット線プリチャージ信号、 SAEがセンスアンプ制御信号、 Qn 0〜Qn 9が Nチャネル型 MOSトランジスタ、 1がメモリセル、 2がビット線プリチャージ回路、 3がセンスアンプ、 4がリファレンス電圧発生回路である。 t 81〜 t 89は時刻である。尚、 1 T1 C構成の強誘 ¾体メモリ装釁は、上述した通り、 1個のリファレンスメモリセルに対し、例えば、 256個の本体メモリセル 1が設けられており、従って、ワード線も 25 6本設けられている。第 14図では、説明の簡略化のために、 1個のリファレンスメモリセルに対し 1本のワード線しか記載していない。また、ビット線 BL0 に対して、メモリセルキャパシタ CO, C4が電気的に接続され、ビット線/ B L0に対して、メモリセルキャパシタ Cl， C 5が電気的に接続される。また、ビット線 BL1に対して、メモリセルキャパシタ C 2, C 6が電気的に接続され、ビット線 ZB L 1に対して、メモリセルキャパシタ C 3， C 7が電気的に接続される。

回路構成は、センスアンプ 3にビット線 BL0とノ BL0が接続され、ビット線 BL0、 B L 1にはワード線 WL 0をゲートとする Nチャネル型 MO Sトランジスタ QnO、 Qn 2を介してそれぞれ強誘電体キャパシタ C 0、 C 2が接統され、さらに強誘電体キャパシタ C0、 C2はセルプレート信号 CPに接続されている。また、ビット線/ BL0、 ZB L 1にはワード線 RWL 0をゲートとする Nチャネル型 MOSトランジスタ Qn 5、 Qn 7を介してそれぞれ強誘電体キヤパシタ C5、 C 7が接続され、さらに強誘電体キャパシタ C 5、 C 7はリファレンスセルプレート信号 RCPに接統されている。また、ビット線: BL0と BL1 およぴビット線/ B L 0と/ B L 1はそれぞれゲートがビット線ィコライズ信号 EQ0、 EQ 1である Nチャネル型 MOSトランジスタ Qn 8、 Qn 9を介して電気的に接続できる。また、センスアンプ 3はセンスアンプ制御信号 S AEで制御され、ビット線プリチャージ信号 BPによってビット線 BL0とノ BL0、 B L 1と ZBL 1のプリチャージが制御される回路構成である。

本実施の形態の動作について、第 15図を参照しながら説明する。ここでは、プレートパルス駆動動作を中心に述べ、プレート遷移動作については、上記実施の形態で説明した内容と同じであるので、その説明を省略する。

まず、ビット線プリチャージ信号 B Pによってビット線は論理電圧 "L" にプリチャージされている。時刻 t 81でビット線をフローティング状態とし、時刻 t 82でヮード線 0、リファレンスワード線 RWL 0を論理電圧 "H" 、時刻 t 83でセルプレート信号 CP、リファレンスセルプレート信号 R CPを論理電圧 "H" とする。ここで強誘電体キャパシタの両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線に読み出される。また、リファレンス強誘電体キャパシタメモリセルから読み出された Hと Lのデータは、ビット線ノ B L 0と ZBL 1により、ィコライズされるため、本体メモリセルから読み出された Hまたは Lのデータの電位の 1Z2となつている。

次に、時刻 t 84でセルプレート信号 CP、リファレンスセルプレート信号 R CPを論理電圧 "L" とする。次に、時刻 t 85で、ビット線ィコライズ信号 E Q0を論理霪圧 "L" とし、リファレンス電位が発生されているビット線/ BL 0と/ B L 1を電気的に分離し、時刻 t 86でセンスアンプ制御信号 SAEを論理電圧 "H" としセンスアンプを作動させる。これによつて、ビット線に読み出された電位が電源電圧 VDDと接地電圧 VS Sに増幅される。この後センスアンブを停止し、ビット線プリチャージ信号 BPによってビット線を論理電圧 "L" にプリチャージする。

この実施の形態における動作の特徴は、セルプレート信号 CPおよびリファレンスセルプレート信号： CPをパルス駆動した後、すなわち、セルプレート信号 CPおよびリブァレンスセルブレー卜信号 R CPを論理電圧 "L" とした後に、ビット線ィコライズ信号 E Q Oを論理電圧 " L " とし、リファレンス電位が発生されているビット線を電気的に分離することにある。このような動作を行うことによって、リファレンス電位を正確に本体メモリセルから読み出された Hデータと Lデータの中間電位とすることができる。もし、セルプレート信号を論理電圧 " L " とする前に、ビット線をィコライズすると、所望の中問電位から少しずれることがある。

(実施の形態 7 )

実施の形態 7も実施の形態 6と同様で、 1 T 1 C構成の強誘電体メモリ装置において、実施の形態 4や実施の形態 5のように電源電圧によって選択的に動作方式を変更するものである。

第 1 4図がメモリセルおよびその周辺回路構成図、第 1 6図が動作タイミング図である。

動作について第 1 6図を参照しながら説明する。まず、ビット線プリチャージ信号 B Pによってビット線は論理電圧 "L " にプリチャージされている。時刻 t 9 1でビット線をフローティング状態とし、時刻 t 9 2でヮード線 WL 0、リフアレンスワード線 RW L 0を論理電圧 "H" 、時刻 t 9 3でセルプレート信号 C P、リファレンスセルプレート信号 R C Pを論理電圧 'Ή" とする。ここで強誘電体キャパシタの両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線に読み出される。また、リファレンス強誘電体キャパシタメモリセルから読み出された Ηと Lのデータはビット線 ZB L 0と ZB L 1でィコライズされ本体メモリセルから読み出された Ηまたは Lのデータの電位の 1 / 2となっている、次に、時刻 t 9 4で、ビット線ィコライズ信号 E Q 0を論理電圧 " L " とし、リファレンス電位が発生されているビット線 ZBLOと/ B LIを電気的に分離する。次に、時刻 t 95でセルブレート信号 CP、リファレンスセルプレート信号 RCPを論理霪圧 "L" とする。時刻 t 96でセンスアンプ制御信号 SAEを論理電圧 "H" としセンスアンプを作動させる。これによつて、ビット線に読み出された電位が電源電圧 VDDと接地雹圧 VSSに増幅される。この後センスアンプを停止し、ビット線プリチャージ信号 BPによってビット線を論理電圧 "L" にプリチャージする。

この実施の形態における動作の特徴は、セルプレート信号およびリファレンスセルプレート信号 R CPをパルス駆動する途中で、すなわち論理電圧 "H" とした後に、ビット線ィコライズ信号 EQ0を論理電圧 " L" とし、リファレンス電位が発生されているビット線を電気的に分離し、その後セルプレート信号およびリファレンスセルプレート信号 RCPを論理電圧 "L" とすることにある。このような動作を行うことによって、リファレンス電位発生およびセンスアンプ起動の高速動作化ができる。

(実施の形態 8)

第 17図は、本実施の形態における動作タイミング図であり、第 18図は、強誘電体キャパシタの動作のヒステリシス特性図である。この第 8の実施例の動作の特徴はセルプレートを複数回駆動した後にセルプレートを論理！;圧 "H" とし、ビット線の読み出し電位差を大きくすることにある。ここでは、回路構成図は、第 27図で示した 2 T 2 Cの回路図である。もちろん、このことは、 1T1 C型のメモリ構成にも適用できる。

本実施の形態の動作について第 17図および第 18図を参照しながら説明する。まず、ビット線プリチャージ信号 BPによってビット線 BLと ZBLは論理電圧 "L" にブリチャージされている。このとき、強誘電体キャパシタ C 21および 22の初期状態は第 18図の点 HI 01と点 L 101である。時刻 t 101 でビット線 B Lと/ B Lをフローティング状態とし、時刻 t 102でヮード線 W Lを論理電圧 "H" 、時刻 t 103でセルプレート信号 CPを論理電圧 "H" とする。このとき、強誘電体キャパシタ C 21および C 22の両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線 B Lと/ B Lに読み出される。強誘電体キャパシタ C 21および C 2 2の状態は第 18図の点 H 103と点 L 103である。次に、時刻 t 104でセルプレート信号 CPを論理電圧 "L" とする。強誘電体キャパシタ C 21および C 22の状艏は第 18図の点 H 104と点 L 104である。次に、時刻 t 105 でセルプレート信号 CPを論理電圧 "H" とする。強锈電体キャパシタ C 21および C 22の状態は第 18図の点 H 105と点 L 105である。ビット線電圧差は厶 V 10となる。時刻 t 106でセンスアンプ制御信号 S A Eを論理電圧 "H " としセンスアンプを作動させる。これによつて、ビット線に読み出された電位が電源電圧 VDDと接地電圧 VS Sに增幅される。時刻 t 107で再書き込み動作としてセルプレート信号 CPを論理電圧 "L" とする。強誘電体キャパシタ C 21および C 22の状態は第 18図の点 H 107と点 L 107である。この後センスアンプを停止し、ビット線プリチャージ信号 B Pによってビット線 BLと BLは論理電圧 "L" にプリチャージする。強誘電体キャパシタ C 21および C 22の状態は第 18図の点 H 101と点 L 101である。

第 18図より明らかなように時刻 t 103で読み出されたビット線電圧差よりも、時刻 t 105で読み出されたビット線電圧差の方が大きい。本動作方式によると読み出されるビット線電圧差が大きくなり安定動作ができ、特にメモリセルキャパシダの特性のばらつきなどに対しても強くなるという効果がある。 (実施の形態 9)

第 1 9図は本実施の形態における動作タイミング図でる。この実施の形態は第 8の実施の形態と同様でプレートを複数回駆動することによって、読み出されるビット線鸳圧差を大きくするものであるが、第 8の実施の形態よりもブレートのパルス駆動回数が 1回多いものである。動作については基本的に第 8の実施の形態と同じである。第 20図はブレートのパルス駆動回数と読み出されたビット線電圧差との関係を示したものである。プレートのパルス駆動回数が 5回程度からビット線電圧差はかなり飽和してきている。ブレー卜のパルス駆動回数を多くするとビット線電圧差は大きくなるが、それだけ消費電流も多くなる。そのため、適当な回数のプレートのパルス駆動回数が望ましい。第 8の実施の形態や第 9の実施の形態が現実的なものである。

(実施の形態 10)

第 2 1図は本実施の形態における動作タイミング図、第 22図が強誘電体キヤパシタの動作のヒステリシス特性図である。この実施の形態における動作の特徴はプレートを複数回駆動した後にプレートを論理鼈圧 "L" とし、ビット線の読み出し電位差を大きくすることにある。ここでは、回路構成図は、第 27図に示した 2 T2 Cである。もちろん、このことは、 1 T 1 C型のメモリ構成にも適用できる。

動作について第 21図および第 22図を参照しながら説明する。まず、ビット線プリチャージ信号 BPによってビット線 BLと/ B Lは論理電圧 "L" にプリチャージされている。このとき、強誘電体キャパシタ C 21および C 22の初期状態は第 22図の点 H 1 1と点 L 141である。時刻 t 141でビット線 B L とノ BLをフローティング状態とし、時刻 t 142でヮード線 WLを論理電圧 " H" 、時刻 t 143でセルプレート信号 CPを論理電圧 "H" とする。このとき、強銹電体キャパシタ C 21および C 22の両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線 B Lと ZB Lに読み出される。強誘電体キャパシタ C21および C 22の状態は第 22 図の点 H 143と点 L 143である。次に、時刻 t 144でセルプレート信号 C Pを論理電圧 "L" とする。強誘電体キャパシタ C 21および C 22の状態は第 22図の点 H 144と点 L 144である。次に、時刻 t 1 5でセルブレート信号 CPを論理電圧 " H" とする。強誘電体キャパシタ C 21および C 22の状態は第 22図の点 HI 45と点 L 145である。次に、時刻 t 146でセルブレート信号 CPを論理電圧 " L" とする。強誘電体キャパシタ C 21および C 22の状態は第 22図の点 H 146と点 L 146である。ビット線電圧差は Δν 14となる。時刻 t 147でセンスアンプ制御信号 SAEを.論理電圧 "H" としセンスアンプを作動させる。これによつて、ビット線に読み出された電位が電源電圧 V DDと接地電圧 VS Sに増幅されるとともにデータの再書き込みが行われる。この後センスアンプを停止し、ビット線プリチャージ信号 B Pによってビット線 B Lとノ B Lは論理電圧 "L" にプリチャージする。強誘電体キャパシタ C 21および C 22の状態は第 22図の点 H 141と点 L 141である。

第 22図より明らかなように時刻 t 144で読み出されたビット線電圧差よりも、時刻 t 146で読み出されたビット線電圧差の方が大きい。本動作方式によると読み出されるビット線電圧差が大きくなり安定動作ができ、特にメモリセルキャパシタの特性のばらつきなどに対しても強くなるという効果がある。

(実施の形態 11)

本実施の形態における動作タイミングは第 8の実施の形態と同様であるが、プレートを複数回駆動するときの電圧レベルを変え振幅霪圧を小さくしたものである。

第 2 3図が本実施の形態における動作タイミング図、第 2 4図が強誘電体キヤパシタの動作のヒステリシス特性図である。動作については第 8の実施の形態と同様である。

この実施の形態ではプレー卜の振幅電圧が小さいため消費電力が小さくなるという効果がある。また、読み出しビット線電位差についても振幅電圧の設定によつては第 8の実施の形態とほぼ同程度にできる。

(実施の形態 1 2 )

本実施の形態における動作タイミングは第 1 0の実施の形態と同様であるが、プレートを複数回駆動するときの電圧レベルを変え振幅電圧を小さくしたものである。

第 2 5図が本実施の形態における動作タイミング図、第 2 6図が強誘電体キヤパシタの動作のヒステリシス特性図である。動作については第 1 0の実施の形態と同様である。

この実施の形態ではブレートの振幅電圧が小さいため消費電力が小さくなるという効果がある。また、読み出しビット線電位差についても振幅電圧の設定によつては第 1 0の実施の形態とほぼ同程度にできる。

本発明の請求項 1、 3に記載の発明は、例えば、強誘電体メモリセルキャパシタからビット線に読み出される電位は、メモリセルトランジスタのしきい値の影響がなく、より低電圧動作が可能となるという作用を有する。特にビット線の容量値が強誘電体メモリセルキャパシタの容量値より小さいときに有効である。以上のベたところから明らかな様に、本発明の請求項 5に記載の発明は、請求項 3に記載の発明において、例えば、ワード線を選択状艏とした後にセルプレートをパルス駆動することで、セルプレートをパルス駆動したときに強誘電体メモリセルキャパシタから読み出される電荷をビット線に充分に読み出すことができ, 読み出し霪荷の無駄がないという作用を有する。

また、本発明の請求項 6に記載の発明は、請求項 3に記載の発明において、例えば、ワード線を電源電圧より高い電圧としないことで、特別な昇圧回路が不要であり、さらにヮ一ド線を昇圧しないため強誘電体メモリセルキャパシタにはメモリセルトランジスタのしきい値だけ低い電圧値しか印加されない。このため、強锈電体メモリセルキャパシタのエンデユランスによる劣化が抑えられ、エンデュランス特性（書き換え特性）が向上し、書き換え回数の寿命が向上するという作用を有する。

本発明の請求項 7に記載の発明は、請求項 3に記載の発明において、例えば、セルプレートを第 1の電位から第 2の電位に遷移させた後に前記ヮード線を選択状態とし、その後前記セルプレートを第 2の電位から第 1の電位に遷移することにより、請求項 5に記載の発明に比較して高速動作という作用を有する。

本発明の請求項 2、 8に記載の発明は、例えば、プレート遷移動作方式とブレ一トパルス駆動動作方式とを電源電圧検知信号により選択的に切り換えることにより広電源電圧範囲で読み出しビット線電圧差を大きくでき、低電圧動作が可能となる効果がある。特にプレートパルス駆動動作方式はビット線の容量値が小さく低電圧で有効である。

本発明の請求項 9に記載の発明は、例えば、メモリセルのワード線を昇圧しないデバイスにおいて、請求項 8と同様のブレート遷移動作方式とプレートパルス駆動動作方式とを電源電圧検知信号により選択的に切り換えることにより、ビット線の容量値が小さい場合、従来のブレート遷移動作方式固定の場合に比べて、低電圧動作に対して非常に効果がある。

本発明の請求項 1 0に記載の発明は、例えば、 1 T 1 C型のメモリセルにプレ一トパルス駆動動作方式を用いる場合で、プレートパルス駆動の後に Hデータと Lデータのリファレンスビット線を分割することにより、 Hデータと Lデータの 1 / 2の電位を正確に発生できるという効果がある。

本発明の請求項 1 1に記載の発明は、例えば、 1 T 1 C型のメモリセルにブレ一トパルス駆動動作方式を用いる場合で、ブレートパルス駆動の途中で Hデータと Lデータのリファレンスビット線を分割することにより、リファレンス電位発生およびセンスアンプ起動の高速動作という効果がある。

本発明の請求項 1 2〜1 5に記載の発明は、例えば、セルプレート信号を複数回遷移させることにより、強誘電体メモリセルキャパシタからビット線に読み出される電荷量が大きくなるという効果がある。請求項 1 4に記載の発明では、例えば、セルブレート信号を複数回遷移させ強誘電体メモリセルキャパシタに電圧印加状態でセンスアンプ駆動を行うもので、従来のプレート遷移動作方式より確実に大きな読み出し電位差が得られる。また、請求項 1 5に記載の発明では、例えば、セルブレー卜信号を複数回遷移させ強锈電体メモリセルキャパシタに電圧無印加状態でセンスアンプ駆動を行うもので、ヮード線を昇圧しないデバイスや低電圧動作においては、大きな読み出し電位差が得られる。

本発明の請求項 1 6に記載の発明は、例えば、上記請求項 1 2に記載のセルプレート信号複数回遷移動作において、遷移回数を增やすことにより読み出し！;位差は大きくなるが、この読み出し電位差は飽和するため、遷移回数を最適化することにより、低消费電力の効果がある。本発明の請求項 1 7〜1 9に記載の発明は、例えば、請求項 1 2〜1 5に記载の発明のようにセルブレート信号を複数回遷移させるときに、その遷移電圧を！; 源電圧より小さな電圧とし、読み出し電位差を大きくするとともに低消費電力の効果がある。

この様に本発明によれば、セルブレート信号を複数回遷移させることにより、強誘電体メモリセルキャパシタからビット線に読み出される電荷量を大きくすることができ、特に低電圧動作が可能な強誘電体メモリ装置のデータ読み出し方法及び強誘電体メモリ装笸を実現することができるという効果がある。産業上の利用可能性

以上説明したように、本発明は、例えば、セルプレート電極にパルス状のセルプレート信号 C Pを印加した後の、ビット線 B L 0と Z B L Oと電位を利用して、それらの電位をセンスアンプにより論理電圧" H" と" L " に変化させる構成としたことにより、低電圧での動作が従来に比べてより一層確実に行える強誘電体メモリ装置の読み出し方法及び強誘電体メモリ装置を提供することが出来る。

Claims

請求の範囲

1 . ヮード線に接続されたゲートとビット線に接続されたドレインとを有するメモリセルトランジスタと、セルブレートに接続された第 1の電極と前記メモリセルトランジスタのソースに接統された第 2の電極とを有する、データが記憶された強誘電体キャパシタと、前記ビット線に接続された電位変更手段とを備えた強誘電体メモリ装置における前記記憶されたデータの読み出し方法であって、前記セルプレートを第 1の電位から前記第 2の電位に遷移させ、更にその第 2 の電位から前記第 1の電位の側に遷移させる一連の動作を少なくとも 1回行った後、前記ビット線の電位を前記電位変更手段により所定値に変え、その所定値を読み出すことを特徴とする強锈電体メモリ装置のデータ読み出し方法。

2 . 前記所定値に変える動作を前記セルブレー卜の前記一連の動作の後に行う力、、あるいは、前記セルプレートを前記第 1の電位から前記第 2の電位に遷移させた後に行うかを、前記ビット線のビット線容量の値及び/又は前記強誘電体メモリ装置の所定の電源霉圧の値に基づいて、決定することを特徴とする請求項 1 記載の強誘電体メモリ装置のデータ読み出し方法。

3 . ワード線に接続されたゲートとビット線に接続されたドレインとを有するメモリセルトランジスタと、

所定の電位に遷移するセルプレートと、

前記セルプレートに接続された第 1の電極と前記メモリセルトランジスタのソースに接続された第 2の電極とを有する、データが記憶される強誘電体キャパシタと、

前記ビット線に接続されたセンスアンプと、

前記セルプレートに対し、前記第 1の電位から前記第 2の電位に遷移させ、更にその第 2の電位から前記第 1の電位の側に遷移させた後、前記センスアンプに対し、前記ビット線の電位を所定値に変えさせる制御手段と、

を備えたことを特徴とする強誘電体メモリ装置。

4 . 前記第 1の電圧の側に遷移するとは、前記第 2の電圧に遷移することであり、前記セルプレートの前記第 1の電位と前記第 2の電位の電位差が、前記センスアンプの駆動電圧よりも大きいことを特徴とする請求項 3記載の強誘電体メモリ装置。

5 . 前記第 1の電圧の側に遷移するとは、前記第 2の電圧に遷移することであり、前記第 1の電位と前記第 2の電位は、パルス状の電圧波形の L oレベルと H i レベルに対応しており、前記制御手段は、前記ワード線を選択状態とした後に前記セルプレートに対し前記パルス状の電圧波形を出力させることを特徴とする請求項 3記載の強誘電体メモリ装置。

6 . 前記ワード線への印加電圧が、電源電圧以下の電圧であることを特徴とする請求項 3記載の強誘電体メモリ装置。

7 . 前記制御手段は、前記セルプレートに対し、前記第 1の電位から前記第 2 の電位に遷移させた後に前記ヮード線を選択状態とし、その後前記セルプレートに対し、前記第 2の電位から前記第 1の電位に遷移させることを特徴とする請求項 3記載の強誘電体メモリ装置。

8 . ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセノレトランジスタと、

第 1の電極がセルブレートに、第 2の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強誘電体キャパシタと、

前記ビット線に接続されたセンスアンプと、所定の電圧を検知する電圧検知回路と

前記検知電圧に基づいてセルプレートの駆動を制御する制御回路とを具備し、前記制御回路は、前記電圧検知回路の検知結果が所定基準を満たすか否かに応じて、前記セルプレートを遷移駆動させる第 1の駆動モード又は、前記セルブレ一トをパルス駆動させる第 2の駆動モードの何れかの駆動モードに切り換えることを特徴とする強誘 ¾体メモリ装置。

9 . 前記ワード線の選択状態の電圧が、電源電圧以下の電圧であることを特徴とする請求項 8記載の強誘電体メモリ装 ¾。

1 0 . ゲートが第 1のワード線に、ドレインが第 1のビット線にそれぞれ接続された第 1のメモリセルトランジスタと、

第 1の電極がセルブレートに、第 2の電極が前記第 1のメモリセルトランジスタのソースにそれぞれ接続された第 1強誘電体キャパシタと、

ゲートが第 2のヮード線に、ドレインが第 2のビット線にそれぞれ接続された第 2のメモリセルトランジスタと、

第 3の電極がセルプレートに、第 4の電極が前記第 2のメモリセルトランジスタのソースにそれぞれ接続された第 2強銹電体キャパシタと、

前記第 1のビット線および前記第 2のビット線を電気的に接続するスィッチトランジスタと、

前記第 1のビット線および前記第 2のビット線に接続されたセンスアンプとを具備し、

前記第 1のヮード線と前記第 2のワード線が選択され、前記スィツチトランジスタがオン状態で、前記セルブレートが第 1の電源電圧から第 2の霪源電圧に遷移しさらに前記第 1の電源電圧に遷移した後に、前記スィツチトランジスタをォフ状態とすることを特徴とする強锈電体メモリ装篋。

1 1 . ゲートが第 1のワード線に、ドレインが第 1のビット線にそれぞれ接続された第 1のメモリセルトランジスタと、

第 1の電極がセルブレートに、第 2の電極が第 1のメモリセルトランジスタのソースにそれぞれ接続された第 1強誘電体キャパシタと、

第 3の電極がセルブレートに、第 4の電極が前記第 2のメモリセルトランジスタのソースにそれぞれ接続された第 2強誘電体キャパシタと、

前記第 1のビット線および前記第 2のビット線を電気的に接続するスィツチトランジスタと、

前記第 1のヮード線および前記第 2のヮ一ド線が選択され、前記スィツチトランジスタがオン状態で、前記セルプレートが第 1の電源電圧から第 2の電源電圧に遷移し、前記スィツチトランジスタがオフ状態となった後に前記セルブレートが前記第 1の電源電圧に遷移することを特徴とする強誘電体メモリ装置。

1 2 . ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセルトランジスタと、

前記ビット線に接続されたセンスアンプと、

前記セルプレートと前記センスアンプとを制御する制御回路とを具備し、前記セルプレートを第 1の雷源電圧と第 2の電源電圧に複数回遷移させた後に、前記センスアンプを動作させることを特徴とする強誘電体メモリ装置。

1 3 . 前記第 1の電源電圧と前記第 2の電源電圧との差が前記センスアンプの駆動霪圧よりも大きいことを特徴とする請求項 1 2記載の強誘電体メモリ装置。

1 4 . ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセルトランジスタと、

第 1の電極がセルブレー卜に、第 2の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強誘電体キャパシタと、

前記ビット線に接続されたセンスアンプと、

前記セルプレートと前記センスアンプとを制御する回路とを具備し、前記セルプレートの初期の電圧を第 1の電源電圧とし、前記セルプレートを前記第 1の電源電圧と第 2の電源電圧に複数回遷移させ、その後に前記第 2の電源電圧にした後に、前記センスアンプを動作させることを特徴とする強誘電体メモリ装置。

1 5 . ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセノレトランジスタと、

前記ビット線に接続されたセンスアンプと、

前記セルブレートと前記センスアンプとを制御する制御回路とを具備し、前記セルブレー卜の初期の電圧を第 1の電源電圧とし、前記セルプレートを前記第 1の電源電圧と第 2の電源電圧に複数回遷移させ、その後に前記第 1の電源電圧とした後に、前記センスアンプを動作させることを特徴とする強誘^体メモリ装置。

1 6 . ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセルトランジスタと、

前記ビット線に接続されたセンスアンプと、

前記セルプレートと前記センスアンプとを制御する制御回路とを具備し、前記セルプレートを第 1の電源電圧と第 2の電源電圧に複数回遷移した後に、前記センスアンプを動作させる場合、前記ビット線への読み出し電荷量の最大値の実質上半分以上となるまで、前記セルプレートを遷移させることを特徴とする強誘電体メモリ装置。

1 7 . ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセノレトランジスタと、

第 1の電極がセルプレートに、第 2の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強誘電体キャパシタと、

前記ビット線に接続されたセンスアンプと、

前記セルブレートと前記センスアンプとを制御する制御回路とを具備し、前記セルプレートの初期の電圧を第 1の電源電圧とし、前記セルプレートを第

2の電源電圧と第 3の電源電圧に複数回遷移させた後に、前記センスァンブを動作させることを特徴とする強誘電体メモリ装置。

1 8 . ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセノレトランジスタと、

第 1の電極がセルプレー卜に、第 2の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強誘電体キャパシタと、

前記ビット線に接統されたセンスアンプと、

前記セルプレートと前記センスアンプとを制御する制御回路とを具備し、前記セルプレートの初期の圧を第 1の電源電圧とし、前記セルプレートを第

2の電源電圧と第 3の電源霪圧に複数回遷移させ、その後前記第 3の電源電圧にした後に、前記センスアンプを動作させることを特徴とする強锈電体メモリ装置, 1 9 . ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセルトランジスタと、

第 1の霉極がセルプレートに、第 2の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強誘電体キャパシタと、

前記ビット線に接続されたセンスアンプと、

前記セルブレートと前記センスアンプとを制御する制御回路とを具備し、前記セルブレートの初期電圧を第 1の電源電圧とし、前記セルプレートを第 2 の霪源電圧と第 3の電源電圧に複数回遷移させ、その後前記第 1の霪源電圧にした後に、前記センスアンプを動作させることを特徴とする強誘電体メモリ装置。

補正害の請求の範囲

[ 1 9 9 7年 8月 1 9日（1 9 . 0 8 . 9 7 )国際事務局受理：出願当初の請求の範囲 4，5,10 及び 1 1は補正された；他の請求の範囲は変更なし。（3頁） ]

にその第 2の電位から前記第 1の ®位の側に遷移させた後、前記センスアンプに対し、前記ビット線の毽位を所定値に変えさせる制御手段と、

を備えたことを特徴とする強誘電体メモリ装置。

4 . (補正後）前記第 1の ®圧の側に遷移するとは、前記第 1の電圧に遷移することであり、前記セルブレ一トの前記第 1の電位と前記第 2の電位の電位差が、前記センスアンプの駆動黧圧よりも大きいことを特徴とする請求項 3記載の強綉電体メモリ装置。

5 . (補正後）前記第 1の黧圧の側に遷移するとは、前記第 1の電圧に遷移することであり、前記第 1の電位と前記第 2の電位は、パルス状の篚圧波形の L οレベルと H i レベルに対応しており、前記制御手段は、前記ワード線を選択状態とした後に前記セルプレートに対し前記パルス状の電圧波形を出力させることを特微とする請求項 3記載の強誘電体メモリ装置。

6 . 前記ワード線への印加罨圧が、電源電圧以下の電圧であることを特徴とする請求項 3記載の強誘電体メモリ装置。

7 . 前記制御手段は、前記セルプレートに対し、前記第 1の電位から前記第 2 の電位に遷移させた後に前記ヮード線を選択状態とし、その後前記セルプレートに対し、前記第 2の電位から前記第 1の電位に遷移させることを特徴とする請求項 3記載の強锈電体メモリ装 £。

8 . ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセノレトランジスタと、第 1の電極がセルプレートに、第 2の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強銹電体キャパシタと、前記ビット線に接続されたセンスアンプと、補正された用紙（条約第 19条）所定の電圧を検知する電圧検知回路と

前記検知電圧に基づいてセルプレートの駆動を制御する制御回路とを具備し、前記制御回路は、前記電圧検知回路の検知結果が所定基準を満たすか否かに応じて、前記セルプレートを遷移駆動させる第 1の駆動モード又は、前記セルプレ一トをパルス駆動させる第 2の駆動モ一ドの何れかの駆動モ一ドに切り換えることを特徴とする強誘電体メモリ装置。

9 . 前記ワード線の選択状態の電圧が、電源電圧以下の電圧であることを特徴とする請求項 8記載の強誘電体メモリ装置。

1 0 . (補正後）ゲートが第 1のワード線に、ドレインが第 1のビット線にそれぞれ接続された第 1のメモリセルトランジスタと、

第 1の電極がセルプレートに、第 2の電極が前記第 1のメモリセルトランジスタのソースにそれぞれ接続された第 1強誘電体キャパシタと、

ゲートが第 2のワード線に、ドレインが第 2のビット線にそれぞれ接続された第 2のメモリセルトランジスタと、

第 3の電極がセルプレートに、第 4の電極が前記第 2のメモリセルトランジスタのソースにそれぞれ接続された第 2強誘電体キャパシタと、

前記第 1のビット線または前記第 2のビッ卜線に接続されたセンスアンプとを具備し、

前記第 1のヮ一ド線と前記第 2のヮード線が選択され、前記スィツチトランジスタがオン状態で、前記セルブレー卜が第 1の電源電圧から第 2の電源電圧に遷移しさらに前記第 1の電源電圧に遷移した後に、前記スィツチトランジスタをォ

補正された用紙 (条約第 19 フ状態とすることを特徴とする強誘電体メモリ装置。

1 1 . (補正後）ゲートが第 1のワード線に、ドレインが第 1のビット線にそれぞれ接続された第 1のメモリセルトランジスタと、

第 1の電極がセルプレ一卜に、第 2の電極が第 1のメモリセルトランジスタのソースにそれぞれ接続された第 1強誘電体キャパシタと、

前記第 1のビット線または前記第 2のビット線に接続されたセンスアンプとを具備し、

前記第 1のヮ一ド線および前記第 2のヮード線が選択され、前記スイッチトランジス夕がオン状態で、前記セルプレートが第 1の電源電圧から第 2の電源電圧に遷移し、前記スィツチトランジスタがオフ状態となった後に前記セルプレートが前記第 1の電源電圧に遷移することを特徴とする強誘電体メモリ装置。

第 1の電極がセルプレートに、第 2の電極が前記メモリセルトランジスタのソ —スにそれぞれ接続された強誘電体キャパシタと、

前記ビット線に接続されたセンスアンプと、

前記セルプレートと前記センスアンプとを制御する制御回路とを具備し、

捕正された用紙 (条約第 19条)