KR20070056934A - 불휘발성 기억장치 및 그 판독방법 - Google Patents

불휘발성 기억장치 및 그 판독방법 Download PDF

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Abstract

액세스 지연을 저감할 수 있는 불휘발성 기억장치 및 그것의 판독방법을 제공한다. 각각 직교하는 복수의 워드 라인 및 복수의 비트 라인에 배치된 메모리셀 어레이(14)를 갖는 불휘발성 메모리(10)는, 비트 라인 선택회로 및 비트 라인 트랜스퍼회로(22)를 거쳐서 증폭회로(30)에 접속되고, 비트 라인 선택회로(20)에서 선택되어 접속되는 접속선(24)에는, 선택되는 비트 라인을 신호 ATDEQ에 따라 동작하여 전압 CSV 레벨로 프리챠지하는 전류 공급회로(38)가 접속되어, 워드 라인 WL의 전환시에 비트 라인의 전위를 제어한다.
불휘발성 메모리, 액세스 지연, 메모리셀 어레이, 선택장치, 기준 레벨, 증폭장치. 충전장치

Description

불휘발성 기억장치 및 그 판독방법{NONVOLATILE MEMORY DEVICE AND READOUT METHOD THEREFOR}
도 1은 본 발명이 적용된 불휘발성 메모리의 실시예를 나타낸 블록도이다.
도 2는 앰프의 구성예를 도시한 도면이다.
도 3은 앰프의 구성예를 도시한 도면이다.
도 4는 워드 라인의 전환동작을 나타낸 타이밍차트이다.
도 5는 비트 라인의 상태를 나타낸 타이밍차트이다.
도 6은 전류 공급회로의 구성예를 도시한 도면이다.
도 7은 워드 라인의 전환동작을 나타낸 타이밍차트이다.
도 8은 비트 라인의 상태를 나타낸 타이밍차트이다.
도 9는 전류 공급회로의 구성예를 도시한 도면이다.
도 10은 워드 라인의 전환동작을 나타낸 타이밍차트이다.
도 11은 비트 라인의 상태를 나타낸 타이밍차트이다.
도 12는 불휘발성 메모리의 다른 실시예를 나타낸 블록도이다.
도 13은 워드 라인의 전환동작을 나타낸 타이밍차트이다.
도 14는 비트 라인의 상태를 나타낸 타이밍차트이다.
도 15는 워드 라인의 전환동작을 나타낸 타이밍차트이다.
도 16은 비트 라인의 상태를 나타낸 타이밍차트이다.
도１７은 전류 공급회로의 구성예를 도시한 도면이다.
도１８은 워드 라인의 전환동작을 나타낸 타이밍차트이다.
도 19는 비트 라인의 상태를 나타낸 타이밍차트이다.
도２０은 불휘발성 메모리의 다른 실시예를 나타낸 블록도이다.
도２１은 워드 라인의 전환동작을 나타낸 타이밍차트이다.
도 22는 비트 라인의 상태를 나타낸 타이밍차트이다.
* 도면의 주요부분에 대한 부호의 설명 *
10: 불휘발성 메모리 12a, 12b: 메모리셀
14: 메모리셀 어레이 20: 비트 라인 선택회로
22: 비트 라인 트랜스퍼회로 30: 증폭회로
본 발명은, 전기적으로 기록 가능한 불휘발성 기억장치 및 그것의 판독방법에 관한 것이다.
종래, 전기적으로 기록 가능한 불휘발성 메모리에서는, 예를 들면, 복수의 메모리셀이 워드 라인(WL) 및 비트 라인(BL)에 각각 배열되어서 메모리셀 어레이를 형성하고, 판독 대상의 메모리셀의 비트 라인을 선택회로를 거쳐서 판독 앰프에 접속하고, 이 메모리셀의 전류와 비교용의 메모리셀의 전류를 비교해서 데이터를 판독한다.
이 경우, 판독 앰프의 기준전압으로서 CSV(메모리셀 판독전압) 레벨을 사용하고 있어, 안정상태에 있어서의 비트 라인의 전압은 거의 전압 CSV와 동일한 전압으로 되어 있다.
[특허문헌 1] 일본국 특개 2005-50423호 공보
[특허문헌 2] 일본국 특개평4-274093호 공보
종래 방식에서는, 판독 대상의 메모리셀을 전환할 때에, 비교용의 비트 라인에 대해서는 항상 동일한 방향의 메모리셀이 연결된다. 이 때문에, 비트 라인에 흐르는 전류량에 큰 변화는 발생하지 않는다. 그러나, 판독 대상의 메모리셀에서는, 데이터 "1"을 리드하는 1리드(1read))셀과, 데이터 "0"을 리드하는 0리드(0read)셀이 혼재하기 때문에 데이터 "1"의 판독후의 데이터 "0"의 판독 등에서 비트 라인이 어느 정도까지 충전될 때까지 전류가 계속해서 흘러서, 0리드의 판정까지 시간이 걸리고, 이것이 예를 들면 시간 70[nsec] 정도가 되어, 액세스 지연의 요인이 된다고 하는 문제가 있었다.
본 발명은, 이러한 종래기술의 결점을 해소하여, 액세스 지연을 저감할 수 있는 불휘발성 기억장치 및 그것의 판독방법을 제공하는 것을 목적으로 한다.
본 발명은 상기한 과제를 해결하기 위해서, 데이터를 전기적으로 기록 가능하게 기억하는 불휘발성 기억장치에 있어서, 이 장치는, 복수의 워드 라인과 워드 라인에 각각 직교하는 복수의 비트 라인에 복수의 메모리셀이 접속된 메모리셀 어레이와, 메모리셀 중 실제 데이터를 격납하는 제1 셀에 접속되는 비트 라인을 선택하는 선택 수단과, 메모리셀 중 기준 레벨을 격납하는 제2 셀에 접속되는 기준 비트 라인을 접속하는 전송 수단과, 선택 수단 및 전송 수단에 접속되고, 비트 라인 및 기준 비트 라인의 레벨을 판독해서 증폭하고, 실제 데이터와 기준 레벨을 비교하는 증폭 수단과, 선택 수단에서 선택되는 비트 라인을 충전하는 충전 수단을 포함하는 것을 특징으로 한다.
또한, 본 발명은 상기한 과제를 해결하기 위해서, 데이터를 전기적으로 기록 가능하게 기억하는 불휘발성 기억장치에 있어서, 이 장치는, 복수의 워드 라인과 워드 라인에 각각 직교하는 복수의 비트 라인에 복수의 메모리셀이 접속된 메모리셀 어레이와, 메모리셀 중 실제 데이터를 격납하는 제1 셀에 접속되는 비트 라인을 선택하는 선택 수단과, 메모리셀 중 기준 레벨을 격납하는 제2 셀에 접속되는 기준 비트 라인을 접속하는 전송 수단과, 선택 수단 및 전송 수단에 접속되고, 비트 라인 및 기준 비트 라인의 레벨을 판독해서 증폭하여 실제 데이터와 기준 레벨을 비교하는 증폭 수단과, 기준 비트 라인을 방전하는 방전 수단을 포함하는 것을 특징으로 한다.
또한, 본 발명은 상기한 과제를 해결하기 위해서, 데이터를 전기적으로 기록 가능하게 기억하는 불휘발성 기억장치에 있어서, 이 장치는, 복수의 워드 라인과 워드 라인에 각각 직교하는 복수의 비트 라인에 복수의 메모리셀이 접속된 메모리셀 어레이와, 메모리셀 중 실제 데이터를 격납하는 제1 셀에 접속되는 비트 라인을 선택하는 선택 수단과, 메모리셀 중 기준 레벨을 격납하는 제2 셀에 접속되는 기준 비트 라인을 접속하는 전송 수단과, 선택 수단 및 전송 수단에 접속되고, 비트 라인 및 기준 비트 라인의 레벨을 증폭하여, 실제 데이터와 상기 기준 레벨을 비교하는 증폭 수단과, 선택 수단에서 선택되는 비트 라인을 충전하는 충전 수단과, 기준 비트 라인을 방전하는 방전 수단을 포함하는 것을 특징으로 한다.
또한, 본 발명은 상기한 과제를 해결하기 위해서, 데이터를 전기적으로 기록 가능하게 기억하는 불휘발성 기억장치의 판독방법에 있어서, 이 장치는, 복수의 워드 라인과 워드 라인에 각각 직교하는 복수의 비트 라인에 복수의 메모리셀이 접속된 메모리셀 어레이와, 메모리셀 중 실제 데이터를 격납하는 제1 셀에 접속되는 비트 라인을 선택하는 선택 수단과, 메모리셀 중 기준 레벨을 격납하는 제2 셀에 접속되는 기준 비트 라인을 접속하는 전송 수단과, 선택 수단 및 전송 수단에 접속되고, 비트 라인 및 기준 비트 라인의 레벨을 증폭하여, 실제 데이터와 기준 레벨을 비교하는 증폭 수단과, 선택 수단에서 선택되는 비트 라인을 충전하는 충전 수단을 포함하고, 이 방법은, 선택 수단에서 선택되는 비트 라인을 워드 라인의 전환시에 충전하는 것을 특징으로 한다.
또한, 본 발명은 상기한 과제를 해결하기 위해서, 데이터를 전기적으로 기록 가능하게 기억하는 불휘발성 기억장치의 판독방법에 있어서, 이 장치는, 복수의 워 드 라인과 워드 라인에 각각 직교하는 복수의 비트 라인에 복수의 메모리셀이 접속된 메모리셀 어레이와, 메모리셀 중 실제 데이터를 격납하는 제1 셀에 접속되는 비트 라인을 선택하는 선택 수단과, 메모리셀 중 기준 레벨을 격납하는 제2 셀에 접속되는 기준 비트 라인을 접속하는 전송 수단과, 선택 수단 및 전송 수단에 접속되고, 비트 라인 및 기준 비트 라인의 레벨을 증폭하여 실제 데이터와 기준 레벨을 비교하는 증폭 수단과, 기준 비트 라인을 방전하는 방전 수단을 포함하고, 이 방법은, 기준 비트 라인을 워드 라인의 전환시에 방전하는 것을 특징으로 한다.
또한, 본 발명은 상기한 과제를 해결하기 위해서, 데이터를 전기적으로 기록 가능하게 기억하는 불휘발성 기억장치의 판독방법에 있어서, 이 장치는, 복수의 워드 라인과 워드 라인에 각각 직교하는 복수의 비트 라인에 복수의 메모리셀이 접속된 메모리셀 어레이와, 메모리셀 중 실제 데이터를 격납하는 제1 셀에 접속되는 비트 라인을 선택하는 선택 수단과, 메모리셀 중 기준 레벨을 격납하는 제2 셀에 접속되는 기준 비트 라인을 접속하는 전송 수단과, 선택 수단 및 전송 수단에 접속되고, 비트 라인 및 기준 비트 라인의 레벨을 증폭하여, 실제 데이터와 기준 레벨을 비교하는 증폭 수단과, 선택 수단에서 선택되는 비트 라인을 충전하는 충전 수단을 포함하고, 이 방법은, 선택 수단에서 선택되는 비트 라인을 워드 라인의 전환시에 충전하고, 기준 비트 라인을 워드 라인의 전환시에 방전하는 것을 특징으로 한다.
[실시예]
다음에, 첨부도면을 참조해서 본 발명에 의한 불휘발성 기억장치의 실시예를 상세하게 설명한다. 도 1을 참조하면, 본 발명이 적용된 불휘발성 메모리의 블록도가 도시되어 있다. 도시된 것과 같이 본 실시예에 있어서의 불휘발성 메모리(10)는, 실제 데이터를 격납하는 복수의 메모리셀 12a 및 비교용의 기준 레벨을 격납하는 메모리셀 12b이 워드 라인(WL0, WL1,...) 및 비트 라인(BL0,BL1,...)에 각각 접속된 메모리셀 어레이(14)과, 비트 라인을 선택하는 비트 라인 선택회로(20)과, 비교용의 메모리셀 12b에 비트 라인(BL0)을 거쳐서 접속되는 비트 라인 트랜스퍼회로(22)과, 비트 라인 선택회로(20) 및 비트 라인 트랜스퍼회로(22)에 각각 접속선(24,26)을 거쳐서 접속되어, 각 비트 라인의 전류를 검출하는 증폭회로(30)을 포함하는 반도체 집적회로이다. 접속선 24에는 다시, 입력 32에 입력되어, 어드레스 추이를 검출하는 이퀄라이저로부터의 신호 ATDEQ(Address Transition Detect Equalizer)에 따라 판독전압 CSV를 접속선 24의 노드에 공급함으로써 비트 라인을 프리챠지하는 트랜지스터(36)를 갖는 전류 공급회로(38)을 구비하고 있다. 이때, 이하의 설명에 있어서 본 발명에 직접 관계가 없는 부분은, 도시 및 그것의 설명을 생략하고, 또한, 신호의 참조 부호는 그것이 표시되는 접속선의 참조번호로 나타낸다.
또한, 증폭회로(30)은, 판독 메모리셀 12a측의 비트 라인에 나타나는 전류를 증폭해서 검출하는 앰프 회로 40과, 비교용 셀 12b에 접속되어, 기준이 되는 비트 라인에 나타나는 전류를 증폭해서 검출하는 앰프 회로 42을 갖고 있다. 앰프 40, 42에는 각각 기준전압이 되는 판독전압 CSV가 공급된다. 이때, 도시하지는 않았지만, 불휘발성 메모리(10)은, 다시 워드 라인(WL)을 선택하기 위한 어드레스 회로 및 데이터를 기록하기 위한 기록 회로 등을 포함하고 있다.
증폭회로(30) 내부의 앰프 40의 회로 구성을 도 2에 나타내고, 앰프 42의 회로 구성을 도 3에 나타낸다. 도 2에 나타나 있는 바와 같이 앰프 40은, 한 쌍의 Pch 트랜지스터와 한 쌍의 Nch 트랜지스터를 갖는 커런트 미러 회로(50)를 구비하는 증폭회로이다. 커런트 미러 회로(50)은 Nch 트랜지스터(52)에 접속되어 있다. Nch 트랜지스터(52)에는 직렬 접속된 2개의 Pch 트랜지스터(54, 56)를 갖는 회로 58의 노드 BLA에 접속되는 동시에, 접속선 24을 거쳐서 비트 라인 선택회로(20)에 접속된다.
도 3에 나타낸 앰프 42는, 도 2에 나타낸 앰프 40과 마찬가지로, 한 쌍의 Pch 트랜지스터와 한 쌍의 Nch 트랜지스터를 갖는 커런트 미러 회로(50)를 구비하는 증폭기로서, 커런트 미러 회로(50)는 Nch 트랜지스터(52)에 접속되어 있다. Nch 트랜지스터(52)에는 직렬 접속된 2개의 Pch 트랜지스터(54, 56)를 각각 갖는 회로 58a, 58b의 노드 BLB에 접속되는 동시에, 접속선 26을 거쳐서 비트 라인 트랜스퍼(22)에 접속된다. 이와 같이 앰프 40과 앰프 42는, 도 2에 나타낸 회로 58과 동일한 구성인 회로 58a와 회로 58b을 2개 병렬로 접속한 구성으로 되어 있다.
도 1로 되돌아가, 메모리셀 어레이(14)은, 각각 메모리셀 12a, 12b의 플로팅 게이트를 접속하는 복수의 워드 라인(WL0,WL1,...)과, 메모리셀 12a, 12b의 소스 또는 드레인을 접속하는 복수의 비트 라인(BL0,BL1,...)이 직교해서 배치되어 있다. 비트 라인(BL0)은, 비트 라인 선택회로(20)에 접속되고, 비트 라인(RefBL)은 기준 레벨을 전송하는 비트 라인 트랜스퍼(22)에 접속되어 있다. 이들 복수의 비트 라인(BL0, BL1,...)에는 예를 들면 대용량화에 따라 각각 기생 용량이 생기고 있다. 이때, 동 도면에서는 메모리셀 어레이(14) 내부의 복수의 메모리셀 12a, 12b 중 일부의 메모리셀을 나타내고, 다른 메모리셀에 대해서는 그것의 도시를 생략하고 있다.
접속선 24를 거쳐서 비트 라인 선택회로(20)가 접속된 전류 공급회로(38)는, 예를 들면 도 4에 나타낸 것과 같이 워드 라인(WL0)과 워드 라인(WL1)의 전환시, 즉 판독 메모리셀의 전환시(시간 t1)에 발생되는 신호 ATDEQ에 따라 동작하여 온되어, 전압 CSV를 트랜지스터 34를 거쳐서 접속선 24에 인가한다. 접속선 24는 비트 라인 선택회로(20)에서 선택되는 비트 라인 BL0, BL1 중에서 어느 하나가 접속되고, 접속되어 있는 비트 라인을 프리챠지하는 전류가 앰프 40으로부터의 전류와 함께 공급된다. 이에 따라, 선택된 비트 라인의 전위를, 기생 용량에 대한 충전을 포함해서 고속으로 상승시킬 수 있다. 즉, 워드 라인의 전환시의 비트 라인의 상승이 고속화되어, 액세스 지연이 방지된다.
이 전환 동작의 일례를 도 5에 나타내면, 동 도면에는 워드 라인의 전환시의 앰프 40,42에 있어서의 노드(BLA, BLB)의 각 전위 레벨과, 신호 ATDEQ의 발생 기간이 도시되어 있다. 워드 라인 WL0의 선택시(시간 t0∼t1)에는, 노드 BLB은 전압 CSV로 유지되고, 노드 BLA는 전압 CSV보다도 낮은 전압으로 유지되어 있다. 이어서 신호 ATDEQ이 발생하고, 다시 워드 라인 WL1이 선택되면, 노드 BLA는 전압 CSV까지 전위 상승되어(시간 t2), 다시 전압 CSV를 초과한 전위로 유지된다. 이와 같이, 전환된 판독 대상의 메모리셀에 접속되는 판독 비트 라인을 증폭회로(30)의 기준전압 으로 하고 있는 전압 CSV 레벨로 강제 충전하는 제어가 행해지므로 0 리드가 고속화된다.
이때, 전압 CSV가 인가되는 전류 공급회로(38) 대신에 예를 들면 도 6에 나타낸 전류 공급회로(600)를 사용할 수 있다. 이 전류 공급회로(600)는, 도 7에 나타낸 것과 같이 워드 라인(WL0)과 워드 라인(WL1)의 전환시에 발생하는 신호 ATDEQ에 따라 동작하여 온되어, 전원전압인 전압 VDD를 트랜지스터(602)를 거쳐서 접속선 24에 인가한다. 이 경우, 유의의 신호 ATDEQ의 펄스폭인 발생 기간은, 도 1에 나타낸 전류 공급회로(38)를 사용하는 경우보다도 짧은 시간에 제어되어 좋다. 즉 도 8에 나타낸 것과 같이 노드 BLA가 전압 CSV에 이르는 시간 t1∼t2가 더욱 더 단축화된다.
이와 같이 본 구성예에서는, 신호 ATDEQ의 펄스폭을 조정하여, 전류 공급회로(600)에 전압 VDD를 접속해서 온/오프함으로써, 선택된 비트 라인을 전압 CSV에 가까운 레벨로 충전하여, 액세스 지연을 저감할 수 있다.
또한, 전류 공급회로(600)는 다시 도 9에 나타낸 전류 공급회로(900)의 구성으로 대치될 수 있다. 전류 공급회로(900)는, W/L비가 큰 사이즈(Dim)의 트랜지스터(902)를 갖는 것을 특징으로 한다. 본 구성예에 있어서도 도10에 나타낸 것과 같이 전류 공급회로(900)는, 신호 ATDEQ에 따라 동작하여 온되어 전압 VDD를 드라이브 능력이 큰 트랜지스터(902)를 거쳐서 접속선 24에 인가한다. 이 결과, 도 11에 나타낸 것과 같이 노드 BLA가 전압 CSV에 이르는 시간 t1∼t2을 단축화할 수 있다. 이때, 본 구성예의 경우도 도 7에 나타낸 것과 같이 신호 ATDEQ의 펄스폭을 조정해 서 전류 공급회로(900)에 입력하도록 하여도 된다.
다음에, 불휘발성 기억장치의 다른 실시예를 도12를 참조해서 설명한다. 본 실시예에 있어서의 불휘발성 메모리(70)의 도 1에 나타낸 실시예와 다른 부분은, 전류 공급회로(36)를 제거하고, 비교용 셀측의 비트 라인 트랜스퍼(22)과 앰프 42을 접속하는 접속선 26에 전류 공급회로(72)을 접속한 점이다. 그 이외의 구성에 관해서는 도 1에 나타낸 실시예와 동일한 구성으로 되므로 그것의 설명을 생략한다.
본 실시예에 있어서의 전류 공급회로(72)는, 도13에 나타낸 것과 같이 판독 메모리셀을 전환하여 워드 라인(WL0)과 워드 라인(WL1)이 전환될 때에 발생하는 신호 ATDEQ에 따라 동작하여, 전압 VSS를 트랜지스터(74)를 거쳐서 접속선 26에 인가한다. 접속선 26은 비트 라인 선택회로(20)과 앰프 42에 접속되고, 접속되어 있는 기준 비트 라인 RefBL을 전압 VSS측으로 강제 방전하는 전류를 앰프 42에의 전류와 함께 공급된다. 이에 따라, 기준 비트 라인의 전위를 고속으로 저하시킨다. 즉, 워드 라인의 전환시의 비트 라인의 상승이 고속화되어, 액세스 지연이 방지된다.
이 전환 동작의 일례를 도 14에 나타내면, 동 도면에는 워드 라인의 전환시의 앰프 40, 42에 있어서의 노드(BLA, BLB)의 각 전위 레벨과, 신호 ATDEQ의 발생 기간이 표시되어 있다. 워드 라인 WL0의 선택시(시간 t0∼t1)에는, 노드 BLB은 전압 CSV로 유지되고, 노드 BLA는 전압 CSV보다도 낮은 전압으로 유지되어 있다. 이어서 신호 ATDEQ가 발생하고, 다시 워드 라인 WL1이 선택되면, 노드 BLB은 챠지되어서 전압이 하강하고(시간 t1∼t2), 신호 ATDEQ의 발생 정지후 노드 BLB은, 전압 CSV로 복귀한다(시간 t2∼t3).
이와 같이, 판독 셀의 전환 타이밍에서 신호 ATDEQ를 발생하고, 이 발생 기간에 기준 비트 라인 RefBL을 전압 VSS레벨로 강제적으로 방전 제어하고 있으므로 0 리드가 고속화된다. 이때, 강제 방전시키는 전압은 그라운드 레벨 GND에 한정되지 않고, 전압 CSV보다도 낮은 전압으로 할 수 있다.
또한, 도 7에 나타낸 예와 마찬가지로, 신호 ATDEQ의 펄스폭을 조정하여, 도15에 나타낸 것과 같이 신호 ATDEQ의 펄스폭을 기간(시간 t1∼t2)에서 구성해도 된다. 이 경우, 도16에 나타낸 것과 같이 판독 셀의 전환으로 신호 ATDEQ를 발생하면 기준측의 비트 라인 26을 신호 ATDEQ의 펄스폭으로 조정된 전압까지 방전시킨다. 이와 같이 기준 비트 라인의 레벨을 최적값까지 저하시켜 0 리드를 고속화할 수 있고, 또한 1 리드의 지연을 억제할 수 있다.
또한, 전류 공급회로(72)는 다시 도 17에 나타낸 전류 공급회로(1700)의 구성으로 대체할 수 있다. 전류 공급회로(1700)은, W/L비가 큰 사이즈(Dim)의 트랜지스터(1702)를 갖고 있다. 본 구성예에 있어서도 도 18에 나타낸 것과 같이 전류 공급회로(1700)는, 신호 ATDEQ에 따라 동작하여 온되어 전압 VSS를 드라이브 능력이 큰 트랜지스터(1702)를 거쳐서 접속선 26에 공급해서 전압 VSS측으로 뽑어내는 제어를 행한다. 이 결과, 도19에 나타낸 것과 같이 기준 비트 라인의 레벨을 최적값까지 저하시켜, 노드 BLB가 시간 t2 후에 전압 CSV에 이르는 시간 t2∼t3을 단축화할 수 있다. 따라서, 0 리드를 고속화하는 동시에, 1 리드의 지연 발생을 방지할 수 있다. 본 구성예의 경우도 도15에 나타낸 것과 같이 신호 ATDEQ의 펄스폭을 조 정해서 전류 공급회로(1700)에 입력하도록 하여도 된다.
다음에, 불휘발성 기억장치의 다른 실시예를 도20을 참조해서 설명한다. 본 실시예에 있어서의 불휘발성 메모리(80)는, 도 9 및 도 17에 나타낸 전류 공급회로900, 1700을 각각 구비하고 있다. 다른 부분에 관해서는 도 1 및 도 12에 나타낸 각 실시예와 동일한 구성으로 좋다. 불휘발성 메모리(80)는, 전류 공급회로 38과 전류 공급회로 72를 함께 구비하여, 각각 비트 라인의 전위를 신호 ATDEQ에 따라 동작하여 제어한다. 본 실시예에서는, 이 신호 ATDEQ의 펄스폭을 도 7 및 도 15에 나타낸 것과 같이 최적화하면 된다. 각 전류 공급회로 900,1700 내부의 트랜지스터 902,1702의 사이즈(Dim)는, 신호 ATDEQ의 펄스폭에 따라 최적화되어 형성된다.
이러한 구성에 의해, 워드 라인 WL의 전환시에 판독 메모리셀에 연결되는 비트 라인을 전압 CSV측의 최적값까지 고속으로 충전하는 동시에, 기준 비트 라인 RefBL을 전압 VSS측의 최적값으로 방전시킨다. 이들 2개의 제어를 동시에 실시하는 구성에 의해, 1 리드의 지연을 억제하면서 0 리드를 고속화할 수 있다.
본 발명에 의하면, 불휘발성 기억장치 및 그것의 판독방법은, 워드 라인의 전환시에 비트 라인의 전위를 제어하여, 액세스 지연을 저감할 수 있다.

Claims (15)

  1. 데이터를 전기적으로 기록 가능하게 기억하는 불휘발성 기억장치에 있어서, 상기 장치는,
    복수의 워드 라인과 상기 워드 라인에 각각 직교하는 복수의 비트 라인에 복수의 메모리셀이 접속된 메모리셀 어레이와,
    상기 메모리셀 중 실제 데이터를 격납하는 제1 셀에 접속되는 상기 비트 라인을 선택하는 선택 수단과,
    상기 메모리셀 중 기준 레벨을 격납하는 제2 셀에 접속되는 기준 비트 라인을 접속하는 전송 수단과,
    상기 선택 수단 및 상기 전송 수단에 접속되고, 상기 비트 라인 및 상기 기준 비트 라인의 레벨을 판독해서 증폭하여, 상기 실제 데이터와 상기 기준 레벨을 비교하는 증폭 수단과,
    상기 선택 수단에서 선택되는 비트 라인을 충전하는 충전 수단을 포함하는 것을 특징으로 하는 불휘발성 기억장치.
  2. 제 1항에 있어서,
    상기 충전 수단은, 어드레스 추이의 검출 신호에 따라 동작하여 상기 선택 수단에서 선택되는 비트 라인을 충전하는 것을 특징으로 하는 불휘발성 기억장치.
  3. 제 2항에 있어서,
    상기 충전 수단은, 상기 선택 수단에서 선택되는 비트 라인에 판독전압을 인가해서 충전하는 것을 특징으로 하는 불휘발성 기억장치.
  4. 제 2항에 있어서,
    상기 충전 수단은, 상기 선택 수단에서 선택되는 비트 라인에 상기 증폭 수단의 기준전압을 인가해서 충전하는 것을 특징으로 하는 불휘발성 기억장치.
  5. 제 2항에 있어서,
    상기 충전 수단은, 상기 비트 라인을 충전하는 시간을 상기 검출 신호의 펄스폭으로 조절하는 것을 특징으로 하는 불휘발성 기억장치.
  6. 제 2항에 있어서,
    상기 충전 수단은, 상기 비트 라인을 충전하는 전압을 공급하는 트랜지스터의 사이즈를 소정의 사이즈로 조절하는 것을 특징으로 하는 불휘발성 기억장치.
  7. 데이터를 전기적으로 기록 가능하게 기억하는 불휘발성 기억장치에 있어서, 상기 장치는,
    복수의 워드 라인과 상기 워드 라인에 각각 직교하는 복수의 비트 라인에 복수의 메모리셀이 접속된 메모리셀 어레이와,
    상기 메모리셀 중 실제 데이터를 격납하는 제1 셀에 접속되는 상기 비트 라인을 선택하는 선택 수단과,
    상기 메모리셀 중 기준 레벨을 격납하는 제2 셀에 접속되는 기준 비트 라인을 접속하는 전송 수단과,
    상기 선택 수단 및 상기 전송 수단에 접속되고, 상기 비트 라인 및 상기 기준 비트 라인의 레벨을 판독해서 증폭하여, 상기 실제 데이터와 상기 기준 레벨을 비교하는 증폭 수단과,
    상기 기준 비트 라인을 방전하는 방전 수단을 포함하는 것을 특징으로 하는 불휘발성 기억장치.
  8. 제 7항에 있어서,
    상기 방전 수단은, 어드레스 추이의 검출 신호에 따라 동작하여 상기 전송 수단에 접속되는 비트 라인을 방전하는 것을 특징으로 하는 불휘발성 기억장치.
  9. 제 7항에 있어서,
    상기 방전 수단은, 상기 기준 비트 라인을 방전하는 시간을 상기 검출 신호의 펄스폭으로 조절하는 것을 특징으로 하는 불휘발성 기억장치.
  10. 제 7항에 있어서,
    상기 방전 수단은, 상기 기준 비트 라인을 방전하는 전압을 공급하는 트랜지스터의 사이즈를 소정의 사이즈로 조절하는 것을 특징으로 하는 불휘발성 기억장치.
  11. 데이터를 전기적으로 기록 가능하게 기억하는 불휘발성 기억장치에 있어서, 상기 장치는,
    복수의 워드 라인과 상기 워드 라인에 각각 직교하는 복수의 비트 라인에 복수의 메모리셀이 접속된 메모리셀 어레이와,
    상기 메모리셀 중 실제 데이터를 격납하는 제1 셀에 접속되는 상기 비트 라인을 선택하는 선택 수단과,
    상기 메모리셀 중 기준 레벨을 격납하는 제2 셀에 접속되는 기준 비트 라인을 접속하는 전송 수단과,
    상기 선택 수단 및 상기 전송 수단에 접속되고, 상기 비트 라인 및 상기 기준 비트 라인의 레벨을 증폭하여, 상기 실제 데이터와 상기 기준 레벨을 비교하는 증폭 수단과,
    상기 선택 수단에서 선택되는 비트 라인을 충전하는 충전 수단과,
    상기 기준 비트 라인을 방전하는 방전 수단을 포함하는 것을 특징으로 하는 불휘발성 기억장치.
  12. 제 11항에 있어서,
    상기 충전 수단은, 어드레스 추이의 검출 신호에 따라 동작하여 상기 선택 수단에서 선택되는 비트 라인을 충전하고,
    상기 방전 수단은, 상기 검출 신호에 따라 동작하여 상기 기준 비트 라인을 방전하는 것을 특징으로 하는 불휘발성 기억장치.
  13. 데이터를 전기적으로 기록 가능하게 기억하는 불휘발성 기억장치의 판독방법에 있어서, 상기 장치는, 복수의 워드 라인과 상기 워드 라인에 각각 직교하는 복수의 비트 라인에 복수의 메모리셀이 접속된 메모리셀 어레이와, 상기 메모리셀 중 실제 데이터를 격납하는 제1 셀에 접속되는 상기 비트 라인을 선택하는 선택 수단과, 상기 메모리셀 중 기준 레벨을 격납하는 제2 셀에 접속되는 기준 비트 라인을 접속하는 전송 수단과, 상기 선택 수단 및 상기 전송 수단에 접속되고, 상기 비트 라인 및 상기 기준 비트 라인의 레벨을 증폭하여, 상기 실제 데이터와 상기 기준 레벨을 비교하는 증폭 수단과, 상기 선택 수단에서 선택되는 비트 라인을 충전하는 충전 수단을 포함하고, 상기 방법은,
    상기 선택 수단에서 선택되는 비트 라인을 상기 워드 라인의 전환시에 충전하는 것을 특징으로 하는 불휘발성 기억장치의 판독방법.
  14. 데이터를 전기적으로 기록 가능하게 기억하는 불휘발성 기억장치의 판독방법에 있어서, 상기 장치는, 복수의 워드 라인과 상기 워드 라인에 각각 직교하는 복수의 비트 라인에 복수의 메모리셀이 접속된 메모리셀 어레이와, 상기 메모리셀 중 실제 데이터를 격납하는 제1 셀에 접속되는 상기 비트 라인을 선택하는 선택 수단과, 상기 메모리셀 중 기준 레벨을 격납하는 제2 셀에 접속되는 기준 비트 라인을 접속하는 전송 수단과, 상기 선택 수단 및 상기 전송 수단에 접속되고, 상기 비트 라인 및 상기 기준 비트 라인의 레벨을 증폭하여 상기 실제 데이터와 상기 기준 레벨을 비교하는 증폭 수단과, 상기 기준 비트 라인을 방전하는 방전 수단을 포함하고, 상기 방법은,
    상기 기준 비트 라인을 상기 워드 라인의 전환시에 방전하는 것을 특징으로 하는 불휘발성 기억장치의 판독방법.
  15. 데이터를 전기적으로 기록 가능하게 기억하는 불휘발성 기억장치의 판독방법에 있어서, 상기 장치는, 복수의 워드 라인과 상기 워드 라인에 각각 직교하는 복수의 비트 라인에 복수의 메모리셀이 접속된 메모리셀 어레이와, 상기 메모리셀 중 실제 데이터를 격납하는 제1 셀에 접속되는 상기 비트 라인을 선택하는 선택 수단과, 상기 메모리셀 중 기준 레벨을 격납하는 제2 셀에 접속되는 기준 비트 라인을 접속하는 전송 수단과, 상기 선택 수단 및 상기 전송 수단에 접속되고, 상기 비트 라인 및 상기 기준 비트 라인의 레벨을 증폭하여, 상기 실제 데이터와 상기 기준 레벨을 비교하는 증폭 수단과, 상기 선택 수단에서 선택되는 비트 라인을 충전하는 충전 수단을 포함하고, 상기 방법은,
    상기 선택 수단에서 선택되는 비트 라인을 상기 워드 라인의 전환시에 충전하고,
    상기 기준 비트 라인을 상기 워드 라인의 전환시에 방전하는 것을 특징으로 하는 불휘발성 기억장치의 판독방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8320153B2 (en) * 2008-06-20 2012-11-27 Infineon Technologies Ag Semiconductor device and method for making same
US7830721B2 (en) * 2008-09-29 2010-11-09 Macronix International Co., Ltd Memory and reading method thereof
JP5530268B2 (ja) 2010-06-23 2014-06-25 ラピスセミコンダクタ株式会社 不揮発性記憶装置
JP5679801B2 (ja) 2010-12-22 2015-03-04 ラピスセミコンダクタ株式会社 不揮発性記憶装置
WO2015037088A1 (ja) * 2013-09-11 2015-03-19 株式会社 東芝 半導体記憶装置およびメモリシステム
KR102377453B1 (ko) * 2015-11-05 2022-03-23 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 동작 방법
CN112435697A (zh) * 2020-12-29 2021-03-02 深圳市芯天下技术有限公司 高可靠的非易失存储器的存储单元阵列及非易失存储器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5132933A (en) * 1990-12-21 1992-07-21 Schreck John F Bias circuitry for nonvolatile memory array
JPH07122080A (ja) * 1993-08-31 1995-05-12 Sony Corp 半導体不揮発性記憶装置
JP3537010B2 (ja) * 1995-11-28 2004-06-14 シャープ株式会社 半導体記憶装置
WO1997050089A1 (en) * 1996-06-24 1997-12-31 Advanced Micro Devices, Inc. A method for a multiple bits-per-cell flash eeprom with page mode program and read
KR100240418B1 (ko) * 1996-12-31 2000-03-02 윤종용 반도체 독출 전용 메모리 및 그의 독출 방법
JP3039458B2 (ja) * 1997-07-07 2000-05-08 日本電気株式会社 不揮発性半導体メモリ
JP3116921B2 (ja) * 1998-09-22 2000-12-11 日本電気株式会社 半導体記憶装置
JP3583052B2 (ja) 2000-03-31 2004-10-27 九州日本電気株式会社 半導体記憶装置
US6480419B2 (en) 2001-02-22 2002-11-12 Samsung Electronics Co., Ltd. Bit line setup and discharge circuit for programming non-volatile memory
JP4286085B2 (ja) * 2003-07-28 2009-06-24 Ｏｋｉセミコンダクタ株式会社 増幅器及びそれを用いた半導体記憶装置

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