KR100384804B1 - 데이터 전송 회로 - Google Patents

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KR100384804B1
KR100384804B1 KR10-2001-0000739A KR20010000739A KR100384804B1 KR 100384804 B1 KR100384804 B1 KR 100384804B1 KR 20010000739 A KR20010000739 A KR 20010000739A KR 100384804 B1 KR100384804 B1 KR 100384804B1
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가부시끼가이샤 도시바
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  • Dram (AREA)
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Abstract

본 발명에 관한 데이터 전송 회로는, 데이터를 전송하는 데이터선과, 상기 데이터선에 접속되며 상기 데이터선을 통한 데이터 입출력이 행해지는 인터페이스 입출력 블럭과, 상기 데이터선에 접속되며 상기 데이터 입출력 전에 상기 데이터선에서의 누설 전류의 크기를 검출하여 기억하고, 상기 데이터 입출력 시에 상기 누설 전류를 상쇄하는 보상 전류를 발생하여 상기 데이터선에 흐르게 하는 누설 전류 검출/보상 전류 발생 회로를 포함한 것이다. 데이터선의 일 예는 메모리의 비트선이고, 인터페이스 입출력 블럭의 일 예는 메모리 셀이다.

Description

데이터 전송 회로{DATA TRANSMITTING CIRCUIT}
본 발명은 데이터 전송 회로에 관한 것으로, 특히 데이터선에 접속된 비선택데이터 전달 디바이스의 누설 전류에 기인하는 오동작을 미연에 방지하는 것이 가능한 구성의 데이터 전송 회로에 관한 것으로, 고집적 또한 저전압 동작 가능한 반도체 기억 장치의 데이터선에서의 누설 전류에 기인하는 오동작 방지에 적합한 것이다.
반도체 기억 장치는 기억 밀도의 고집적화 및 동작 속도의 고속화의 기술 진보가 해마다 진전하는 동시에, 휴대 정보 단말 등의 보급에 따라 저전원 전압에 의해 동작을 가능하게 하는 기술의 개발도 활발하게 행해지고 있다.
이와 같은 추세 하에서, 반도체 집적 회로의 구성 요소인 반도체 디바이스는, 저전압에서 고속으로 동작하는 것이 요구되게 되어 있다. 이 요구에 대응하는 수단으로서, 반도체 디바이스의 임계치 전압 (Vth)의 저전압화가 가장 넓게 행해지고 있다. 즉, 전원 전압을 저하시키는 것과 동시에, 반도체 디바이스의 동작 개시 전압인 임계치 전압을 저하시킴으로써, 동작의 고속화를 도모하고 있다.
그러나, 이 임계치 전압의 저하 경향은 반도체 디바이스의 비동작시에 흐르는 전류, 즉 오프누설 전류를 증대시키는 결과가 되고 있다. 반도체 디바이스의 비동작시에는, 반도체 디바이스의 게이트 전극에 비동작이어야 하는 레벨의 전압이 인가되고 있지만, 반도체 디바이스의 임계치 전압을 저하시킴으로써, 디바이스를 흐르는 전류가 제로인 것이 바람직한 경우에도, 어느 정도의 누설 전류(오프누설 전류)가 흐르게 된다. 이 오프누설 전류는 반도체 집적 회로의 오동작이나 회로의 비동작 시 (스탠드바이 시)에서의 소비 전력의 증대로 연결되는 원인이 될 가능성이 높다.
도 1은 종래의 반도체 기억 장치의 블럭도이다. 이 도면을 참조하여, 오프누설 전류에 의한 반도체 집적 회로의 오동작의 예에 대해 설명한다.
이 반도체 기억 장치는 RAM이고, n+1행 m+1열의 메모리 셀 (RAM 셀) CL이 구비되어 있다. 횡 1행을 행(로우; row)으로 칭하고, 1행 마다 그 행에 신호를 인가하여 선택하기 위한 워드선 WL이 배치되어 있다. 또, 종 1열을 열(컬럼; column)로 칭하고, 1열 마다 데이터의 판독/기입을 행하기 위한 데이터선 DL이 배치되어 있다. 즉, 워드선 WL에 인가되는 신호에 의해 어느 하나의 행의 RAM 셀의 판독/기입을 행할지가 선택되어, 이 행의 RAM 셀로부터 판독되는 데이터, 그 행의 RAM 셀에 기입되는 데이터는 신호로서 데이터선 DL을 통해 전송된다. RAM 셀로부터 판독되는 데이터, RAM 셀에 기입되는 데이터의 입출력은 각 데이터선 DL이 접속된 기입 판독 회로 WRC에 의해 제어된다.
데이터의 판독/기입 시에는 비선택의 신호가 워드선에 인가된 메모리 셀은 완전하게 비동작이 될 것이 기대되고, 데이터선으로부터는 완전하게 차단됨으로써 데이터선에 데이터 신호가 전송되는 일은 없다.
그러나, 근래, 상술한 바와 같은 전원 전압의 저전압화, 반도체 디바이스의 임계치 전압의 저전압화에 의해, 메모리 셀 내의 데이터 기억부와 데이터선을 접속하는 반도체 디바이스에, 비선택 시에도 오프누설 전류가 흐르는 사태가 발생하고 있다. 즉, 반도체 디바이스의 임계치 전압이 저전압화되어 있기 때문에, 비선택 신호의 인가에 의해서도, 약간이지만 전류가 흐르는 현상이 발생한다. 따라서, 비선택 메모리셀도, 오프누설 전류에 의해 데이터선에 데이터 신호를 전송하게 되어,선택된 메모리 셀로부터 데이터선으로의 데이터 신호의 전송을 방해한다.
통상, 비선택의 메모리 셀은 선택되는 메모리 셀에 비교하여 매우 개수가 많아, 다수의 비선택 메모리 셀에 동시에 오프누설 전류가 흐르는 경우, 반도체 기억 장치의 오동작의 원인이 된다.
도 1을 참조하여, 이 문제에 대해 설명한다.
예를 들면, 제0행의 워드선 WL0에 선택 신호가 인가된 경우에 기대되는 동작은 제0열의 데이터선 DL0에는 제0행 제0열의 RAM 셀 CL00의 데이터가 전달되는 것이다. 여기에서, 제0행 제0열의 RAM 셀 CL00에 기억되어 있는 데이터는 "1"인 것으로 한다.
그런데, 제0열의 데이터선 DL0에 접속된 다른 행의 비선택 메모리 셀에 기억된 데이터 모두 또는 대부분이 "0"인 경우, 도 1에 나타낸 바와 같이, 데이터선 DL0으로부터 다수의 비선택 RAM 셀에 오프누설 전류가 흐르게 된다. 이들 오프누설 전류는 데이터선 DL0에 데이터 "0"을 전송하도록 하는 전류로서, 선택된 제0행 제0열의 RAM 셀 CL00으로부터 본래 전송되어야 하는 데이터 "1"의 전송 동작을 방해하는 것이다.
그리고, 각 비선택의 RAM 셀의 오프누설 전류가 집합된 결과, 선택된 RAM 셀의 동작에 의한 전류와 동일한 정도 또는 그 이상의 크기가 되면, 데이터선 DL0에 데이터 "0"이 전송된다고 하는 오동작이 발생한다.
도 2는 메모리 셀의 임계치 전압 Vth와, 셀 전류 및 오프누설 전류와의 관계를 나타낸 그래프이다. 여기에서는, 반도체 기억 장치는 128행의 비트선 (워드선)을 구비한 것으로 하고 있다.
이 예에서는, 임계치 전압 Vth가 0.4V 이상일 때는, 1행의 셀 전류의 크기와 128행의 비트선의 오프누설 전류의 크기는 적어도 102배 이상의 차가 있어, 오동작은 거의 발생할 수 없다고 할 수 있다.
그런데, 상술한 바와 같이, 임계치 전압 Vth가 0.3V, 0.2V로 저전압화됨에 따라, 1행의 셀 전류의 크기와 128행의 비트선의 오프누설 전류의 크기는 접근하여, 임계치 전압 Vth가 0.2V 정도인 경우, 메모리 셀의 프로세스 오차에 의해서는 양 전류는 극히 근접한 값이 되고 있다. 또, 장차 더욱 임계치 전압 Vth의 저전압화가 진행되면 1행의 셀 전류의 크기와 128행의 비트선의 오프누설 전류의 크기는 동일한 정도가 되고, 또한 128행의 비트선의 오프누설 전류의 크기 쪽이 커질 수도 있다.
또, 도 2의 그래프는 0.18㎛ 프로세스의 반도체 기억 장치에 대한 것이지만, 0.07㎛ 프로세스 세대의 256행 256열의 반도체 기억 장치에서는 임계치 전압 Vth가 0.23V가 되고, 누설 전류는 셀 전류의 3배에도 달할 가능성이 있다.
이와 같은 상태에서는, 선택된 메모리 셀의 셀 전류에 의한 데이터 전달이 오프누설 전류에 의해 방해되어, 비선택의 메모리 셀로부터 오류 데이터가 전달되고, 그 결과 반도체 기억 장치가 오동작되게 된다.
본 발명의 목적은 데이터선에 접속된 비선택 데이터선택 디바이스 등의 인터페이스 입출력 블럭의 누설 전류에 기인하는 오동작을 미연에 방지하는 것이 가능한 구성의 데이터 전송 회로를 제공하는 것이다.
본 발명에 관한 데이터 전송 회로에 의하면, 데이터를 전송하는 데이터선과, 상기 데이터선에 접속되며 상기 데이터선을 통한 데이터 입출력이 행해지는 인터페이스 입출력 블럭과, 상기 데이터선에 접속되며 상기 데이터 입출력 전에 상기 데이터선에서의 누설 전류의 크기를 검출하여 기억하고, 상기 데이터 입출력시에 상기 누설 전류를 상쇄하는 보상 전류를 발생하여 상기 데이터선에 흐르는 누설 전류 검출/보상 전류 발생 회로를 구비하는 것을 특징으로 하여, 이 구성에 의해 데이터선에 접속된 인터페이스 입출력 블럭의 누설 전류에 기인하는 오동작을 미연에 방지하는 것이 가능하게 된다.
본 발명에 관한 데이터 전송 회로의 보다 구체적인 구성의 일 예에 의하면, 데이터 전송하는 데이터선과, 상기 데이터선에 접속되며, 상기 데이터선을 통한 데이터 입출력이 행해지는 인터페이스 입출력 블럭과, 상기 데이터선에 접속되며 상기 데이터 입출력 전에 상기 데이터선에서의 누설 전류의 크기에 따라 발생하는 상기 데이터선의 전위를 검출하는 누설 전류 검출 회로와, 검출된 상기 데이터선의 전위에 따른 전하를 축적하여 상기 데이터선의 전위와 동등한 전위를 발생하는 캐패시터와, 상기 캐패시터가 발생하는 전위에 기초하여, 상기 데이터 입출력시에 상기 누설 전류를 상쇄하는 보상 전류를 발생하여 상기 데이터선에 흐르게 하는 보상 전류 발생 회로를 구비한 것을 특징으로 하고 있다.
본 발명에 관한 데이터 전송 회로의 구성은 특히 인터페이스 입출력 블럭으로서 메모리 셀을 구비한 반도체 기억 장치에 적용하면, 데이터선에 접속된 메모리셀의 오프누설 전류에 기인하는 오동작을 미연에 방지하는 것이 가능하게 된다.
도 1은 종래의 반도체 기억 장치의 블럭도.
도 2는 메모리 셀의 임계치 전압 Vth과, 셀 전류 및 오프 누설 전류의 관계를 나타낸 그래프.
도 3a 및 도 3b는 본 발명의 제1 실시예에 따른 데이터 전송 회로의 구성을 나타내는 블럭도.
도 4는 본 발명의 제2 실시예에 따른 데이터 전송 회로의 구성을 나타내는 블럭도.
도 5는 본 발명의 제3 실시예에 따른 데이터 전송 회로의 구성을 나타내는 블럭도.
도 6은 본 발명의 제4 실시예에 따른 데이터 전송 회로의 구성을 나타내는 블럭도.
도 7은 본 발명의 제5 실시예에 따른 데이터 전송 회로의 구성을 나타내는 블럭도.
도 8은 본 발명의 제6 실시예에 따른 데이터 전송 회로의 구성을 나타내는 블럭도.
도 9는 본 발명의 제6 실시예에 따른 데이터 전송 회로에서의 각 제어 신호의 파형을 나타낸 플로우챠트.
도 10은 본 발명의 제7 실시예에 따른 데이터 전송 회로에서의 가가 제어 신호의 파형을 나타낸 플로우챠트.
도 11은 본 발명의 제8 실시예에 따른 데이터 전송 회로의 구성을 나타낸 블럭도.
도 12는 본 발명의 제9 실시예에 따른 데이터 전송 회로의 구성을 나타내는 블럭도.
도 13은 본 발명의 제10 실시예에 따른 데이터 전송 회로의 구성을 나타내는 블럭도.
<도면의 주요 부분에 대한 간단한 설명>
WL0. WL1,.., WLn : 워드선
CL0, CL1,.., CLn : RAM 셀
DL0, DL1,.., DLm : 데이터선
LCMCC : 누설 전류 검출/보상 전류 발생 회로
LCMC : 누설 전류 검출 회로
LCCC : 보상 전류 발생 회로
본 발명에 관한 데이터 전송 회로는, 데이터선에 접속된 비선택 데이터 전송 디바이스에 의한 데이터선에서의 누설 전류의 크기를 미리 검출하는 누설 전류 (리크 전류) 검출 수단과, 검출한 누설 전류의 크기에 따른 보상 전류를 데이터선을 통한 데이터 전송 동작시에 흐르게 함으로써 누설 전류를 상쇄하는 보상 전류 발생 회로를 구비한 것이다. 상기 구성에 의해, 데이터선에 접속된 비선택 데이터 전달 디바이스의 누설 전류에 기인하는 오동작을 미연에 방지하는 것이 가능하게 된다.
예를 들면, 반도체 기억 장치에서, 비선택 메모리 셀의 오프누설 전류가 데이터선에 흐르고 있는 경우, 미리 그 오프누설 전류의 크기를 검출하여 기억하여 둔다. 그리고, 선택된 메모리 셀로부터 데이터를 판독하고, 또는 선택된 메모리 셀에 데이터를 기입할 때, 검출하여 기억한 오프누설 전류를 상쇄하는 보상 전류를 발생시켜, 데이터선에 흐르게 하는 것이다. 이에 의해, 데이터선에 접속된 비선택 메모리 셀의 오프누설 전류에 기인하는 반도체 기억 장치의 오동작을 미연에 방지할 수 있다.
이하, 본 발명에 관한 데이터 전송 회로의 실시예에 대해서, 도면을 참조하면서 설명한다.
도 3a 및 도 3b는 본 발명의 제1 실시예에 따른 데이터 전송 회로의 구성을 나타내는 블럭도이다.
본 발명의 제1 실시예에 따른 데이터 전송 회로는, 본 발명에 관한 데이터전송 회로를 반도체 기억 장치에 적용한 경우의 가장 기본적인 구성이다. 본 발명에 관한 데이터 전송 회로의 가장 특징적인 구성 부분인 누설 전류 검출 회로 및 보상 전류 발생 회로는 누설 전류 검출/보상 전류 발생 회로 LCMCC로서 블럭에서 나타내고 있다. 또, 설명 및 도면의 간략화를 위해 제0열의 구성 부분만이 도시되어 있다.
본 발명의 제1 실시예에 따른 데이터 전송회로는 제0행으로부터 제n행까지 각각 배치된 워드선 WL0. WL1,.., WLn과, 제0행으로부터 제n행까지 각각 배치되며 각 행의 워드선에 각각 접속된 메모리 셀인 RAM 셀 CL0, CL1,.., CLn과, 제0열에 배치되며 제0열의 모든 RAM 셀에 접속된 데이터선 DL0과, 데이터선 DL0에 접속되며 데이터선 DL0에서의 누설 전류의 크기를 미리 검출하여 기억하고, 데이터선 DL0을 통한 후속의 데이터 입출력시에 검출하여 기억한 누설 전류를 상쇄하는 보상 전류를 발생하여 데이터선 DL0에 흐르는 누설 전류 검출/보상 전류 발생 회로 LCMCC를 구비하고 있다.
누설 전류 검출/보상 전류 발생 회로 LCMCC는 각 RAM 셀로의 데이터 기억 후, 데이터선 DL0을 통한 후속의 데이터 입출력전에, 데이터선 DL0에서의 누설 전류의 크기를 검출하여 기억한다. 데이터선 DL0에서의 누설 전류의 크기는 데이터선 DL0에 접속된 각 RAM 셀에 기억되어 있는 데이터에 의존한다.
예를 들면, 도 3a에서는, 제0행의 RAM 셀 CL0 및 제n행의 RAM 셀 CLn에만 데이터 "1"이 기억되어 있고, 다른 RAM 셀에는 데이터 "0"가 기억되어 있는 것으로 하고, 도 3b의 예에서는, 제0행의 RAM 셀 CL0 및 제n행의 RAM 셀 CLn 외, 복수의RAM 셀에도 데이터 "1"이 기억되어 있고, 잔여의 RAM 셀에는 데이터 "0"이 기억되어 있는 것으로 한다. 이 예에서는, 도 3a 및 도 3b를 비교하면 알 수 있듯이, 데이터 "0"이 기억되어 있는 RAM 셀의 개수가 많은 쪽이 누설 전류의 총량은 커지게 된다.
상술한 바와 같은 누설 전류의 데이터 의존성에 의해, 누설 전류의 검출 및 기억은 각 RAM 셀에의 데이터 기억 후, 데이터선 DL0을 통한 후속의 데이터 입출력 전에 행할 필요가 있다.
또, 데이터선 DL0에서의 누설 전류의 크기는 각 RAM 셀에의 데이터 기억 후는, 데이터선의 전위에 의존한다. 따라서, 데이터선 DL0에서의 누설 전류의 크기는 데이터선의 전위의 함수로서 검출되고, 데이터선 DL0을 통한 후속의 데이터 입출력시에는 데이터선의 전위의 함수에 기초하는 보정을 행한 다음에, 검출하여 기억한 오프누설 전류를 상쇄하는 보상 전류를 발생시켜, 데이터선에 흐르게 하도록 하면 된다.
도 4는 본 발명의 제2 실시예에 따른 데이터 전송 회로의 구성을 나타내는 블럭도이다. 본 발명의 제2 실시예에 따른 데이터 전송 회로는 본 발명의 제1 실시예에 따른 데이터 전송 회로의 구성을 보다 구체적으로 나타낸 것이다. 구체적으로는, 도 3a 및 도 3b에서의 누설 전류 검출/보상 전류 발생 회로 LCMCC를 누설 전류 검출 회로 LCMC와 보상 전류 발생 회로 LCCC로 분리하고, 양자를 트랜스퍼 게이트인 N채널 MOS 트랜지스터 N에 의해 접속한 구성으로 하고 있다. 또, 검출한 누설 전류에 의한 전하의 축적에 의해 누설 전류의 크기를 데이터선의 전위의 함수로서 기억하고, 또한 그 전하의 축적에 의해 발생하는 전위에 의해 보상 전류 발생 회로 LCCC에 누설 전류를 상쇄하는 보상 전류를 발생시키는 캐패시터 C가 N채널 MOS 트랜지스터 N과 보상 전류 발생 회로 LCCC의 접속 노드와 접속 노드 GND 사이에 설치되어 있다. 또, 도 3a 및 도 3b와 동일하게 도 4에서도, 설명 및 도면의 간략화를 위해서, 제0열의 구성 부분만이 도시되어 있다.
누설 전류 검출 회로 LCMC 및 보상 전류 발생 회로 LCCC, N채널 MOS 트랜지스터 N의 제어에는, 데이터선 DL0의 프리차지를 제어하는 프리차지 신호 pre가 이용되고 있다. 이 예에서는, 프리차지 신호 pre에 의해 제어되는 프리차지 회로는 로우(Low) 액티브이다. 즉, 프리차지 회로는, 입력되는 제어 신호가 로우 레벨일 때 프리차지 동작을 행하는 것이다. 도 4에는 프리차지 회로는 설명되어 있지 않지만, 다른 실시예에서 후술하는 바와 같이, 누설 전류 검출 회로 LCMC에 프리차지 회로로서의 기능을 겸비시키는 것도 가능하다.
프리차지 신호가 H (High) 레벨이 될 때에 프리차지 동작이 행해지도록, 프리차지 회로에 반전 프리차지 신호 /pre (신호명 전에 붙혀진 신호 "/"는 논리 반전을 의미하는 것으로 함)가 입력되고, 따라서 누설 전류 검출 회로 LCMC에도 반전 프리차지 신호 /pre가 입력된다. 한편 보상 전류 발생 회로 LCCC 및 N채널 MOS 트랜지스터 N에는 프리차지 신호 pre가 입력된다.
이상을 정리하면, 본 발명의 제2 실시예에 따른 데이터 전송 회로는 제0행으로부터 제n행까지 각각 배치된 워드선 WL0, WL1,.., WLn과, 제0행으로부터 제n행까지에 각각 배치되고, 각 행의 워드선에 각각 접속된 메모리 셀인 RAM셀 CL0,CL1,.., CLn과, 제0열에 배치되며 제0열의 모든 RAM 셀에 접속된 데이터선 DL0과, 데이터선 DL0에 접속되며 데이터선 DL0에서의 누설 전류의 크기를 반전 프리차지 신호의 입력에 의해 데이터선 프리차지 동작 중에 검출하는 누설 전류 검출 회로 LCMC와, 일단이 누설 전류 검출 회로 LCMC에 접속되며 검출된 누설 전류를 프리차지 신호의 입력에 의해 데이터선 프리차지 동작 중에 전달하는 트랜스퍼 게이트인 N채널 MOS 트랜지스터 N과, N채널 MOS 트랜지스터 N의 타단과 보상 전류 발생 회로 LCCC의 접속 노드와 접속 노드 CND의 사이에 배치되며 검출한 누설 전류에 의한 전하의 축적에 의해 누설 전류의 크기를 기억하고, 또한 그 전하의 축적에 의해 검출한 누설 전류의 크기에 따른 전위를 고전위측 전극에 발생하는 캐패시터 C와, 데이터선 DL0에 접속되며 프리차지 신호의 입력에 의해 데이터선 DL0을 통한 데이터 전송 동작 중에 캐패시터 C의 고전위측 전극의 전위에 따른 보상 전류를 발생하여 데이터선 DL0에 흐르는 보상 전류 발생 회로 LCCC를 구비하고 있다.
다음에, 본 발명의 제2 실시예에 따른 데이터 전송 회로에 대해서 설명한다. 프리차지 신호 pre가 H 레벨이 되면, 즉 반전 프리차지 신호 /pre가 L 레벨이 되면, 프리차지 동작이 개시되는 동시에 누설 전류 검출 회로 LCMC의 누설 전류 검출 동작도 개시된다. 그리고, 프리차지 동작이 완료하는 시점에서 누설 전류 검출 동작도 완료한다.
누설 전류 검출 동작 중에는 프리차지 신호 pre가 H 레벨이기 때문에, N채널 MOS 트랜지스터 N은 온이 된다. 따라서, 검출된 누설 전류에 의해 캐패시터 C에 전하가 축적되어 충전된다. 프리차지 신호 pre는 프리차지 동작이 완료한 시점에서 H 레벨에서 L 레벨로 전환되도록 되어 있기 때문에, 그 시점에서 N채널 MOS 트랜지스터 N은 오프가 되어 검출된 누설 전류에 의한 캐패시터 C의 충전이 종료되고, 캐패시터 C에 축적된 전하량이 확정됨으로써, 검출된 누설 전류가 기억된다. 데이터선 DL0으로부터 검출된 누설 전류에 의해 캐패시터 C를 충전하여 누설 전류의 크기를 기억하고 있기 때문에, 데이터선 DL0의 전위에 따른 누설 전류의 크기의 보정도 필연적으로 행해지게 된다.
프리차지 신호 pre가 H 레벨에서 L 레벨로 전환되어, 프리차지 동작이 완료되고, 검출된 누설 전류가 캐패시터 C에 기억되는 동시에, RAM 셀로부터의 데이터 판독 또는 RAM 셀에의 데이터 기입, 즉 데이터선 DL0을 통한 데이터 전송 동작이 개시되고, 또 동시에 보상 전류 발생 회로 LCCC에 의한 보상 전류 발생 동작도 개시된다. 그리고, 그 보상 전류의 크기는 캐패시터 C의 고전위측 전극 전위에 의해 결정된다. 검출된 누설 전류 및 데이터선 DL0의 전위에 따라서 발생된 보상 전류는 누설 전류와 동일 극성이고 역방향의 크기가 동일한 전류이기 때문에, 누설 전류와 상쇄되어 비선택의 RAM 셀의 오프누설 전류에 기인하는 데이터 전송 동작 중의 오동작을 미연에 방지할 수 있다.
또, 트랜스퍼 게이트는 N채널 MOS 트랜지스터 N에 한하지 않고, P채널 MOS 트랜지스터, 바이폴라 트랜지스터 등, 임의의 스위칭 소자를 사용할 수 있다.
도 5는 본 발명의 제3 실시예에 따른 데이터 전송 회로의 구성을 나타내는 블럭도이다. 본 발명의 제3 실시예에 따른 데이터 전송 회로는 본 발명의 제2 실시예에 따른 데이터 전송 회로의 구성을 더 구체적으로 나타낸 것이다. 또, 도 3a및 도 3b, 도 4와 동일하게 도 5에서도 설명 및 도면의 간략화를 위해 제0열의 구성 부분만이 도시되어 있다.
본 발명의 제3 실시예에 따른 데이터 전송 회로는 제0행에서 제n행까지에 각각 배치된 워드선 WL0, WL1,.., WLn과, 제0행에서 제n행까지 각각 배치되며 각 행의 워드선에 각각 접속된 메모리 셀인 RAM 셀 CL0, CL1,.., CLn과, 제0열에 배치되며 제0열의 모든 RAM 셀에 접속된 데이터선 DL0과, 소스가 전원 전위 노드에 접속되고 게이트에 반전 프리차지 신호가 입력되는 제1 P채널 MOS 트랜지스터 P1과, 제1 P채널 MOS 트랜지스터 P1의 드레인과 데이터선 DL0 사이에 접속된 제2 P채널 MOS 트랜지스터 P2와, 소스가 전원 전위 노드에 접속되며 게이트에 프리차지 신호가 입력되는 제3 P채널 MOS 트랜지스터 P3와, 제3 P채널 MOS 트랜지스터 P3의 드레인과 데이터선 DL0 사이에 접속된 제4 P채널 MOS 트랜지스터 P4와, 제2 P채널 MOS 트랜지스터 P2의 게이트 및 드레인과 제4 P채널 MOS 트랜지스터 P4의 게이트 사이에 접속되며 게이트에 프리차지 신호가 입력되는 제1 N채널 MOS 트랜지스터 N1과, 게이트가 제4 P채널 MOS 트랜지스터 P4의 게이트에 접속되며 소스 및 드레인이 접지 전위 노드에 접속된 제2 N채널 MOS 트랜지스터 N2로 이루어진 캐패시터 트랜지스터를 구비하고 있다.
제1, 제2 P채널 MOS 트랜지스터 P1, P2 및 제1, 제2 N채널 MOS 트랜지스터 N1, N2가 누설 전류 검출 회로 LCMC에 상당하고, 제3, 제4 P채널 MOS 트랜지스터 P3, P4가 보상 전류 발생 회로 LCCC에 상당하는 것이라고 할 수 있다. 또는, 제1, 제2 P채널 MOS 트랜지스터 P1, P2가 누설 전류 검출 회로 LCMC에 상당하고, 제3,제4 P채널 MOS 트랜지스터 P3, P4가 보상 전류 발생 회로 LCCC에 상당하고, 제1 N채널 MOS 트랜지스터 N1이 누설 전류 발생 회로 LCMC와 보상 전류 발생 회로 LCCC를 접속하는 트랜스퍼 게이트에 상당하고, 제2 N채널 MOS 트랜지스터 N2가 검출된 누설 전류에 의한 전하를 축적하는 캐패시터에 상당하는 것으로 해도 좋다.
다음에, 본 발명의 제3 실시예에 따른 데이터 전송 회로의 동작에 대해 설명한다. 데이터선 DL0의 프리차지 기간에는 프리차지 신호 pre는 H 레벨이 되고, 반전 프리차지 신호 /pre는 L 레벨이 된다. 따라서, 제1 P채널 MOS 트랜지스터 P1은 온, 제3 P채널 MOS 트랜지스터 P3은 오프, 제1 N채널 MOS 트랜지스터 N1은 온이 된다. 또, 프리차지 동작 개시시에는 데이터선 DL0의 전위는 L 레벨이 되어 있기 때문에, 제2 P채널 MOS 트랜지스터 P2는 온이 되어 있다. 제1, 제2 P채널 MOS 트랜지스터 P1, P2가 온이 되어 있기 때문에, 데이터선 DL0은 프리차지되어, 서서히 전위가 상승한다. 전원 전위를 VDD, P채널 MOS 트랜지스터의 임계치 Vth로 하면, 데이터선 DL0의 전위는 최고이어도 VDD-Vthp까지 밖에 상승하지 않지만, 데이터선 DL0에 RAM 셀의 오프누설 전류가 흐르고 있는 경우, 데이터선 DL0의 전위는 VDD-Vthp 보다 낮아진다.
이 데이터선 DL0의 전위는 제1 N채널 MOS 트랜지스터 N1을 통해 제2 N채널 MOS 트랜지스터 N2의 게이트에 전달되고, 제2 N채널 MOS 트랜지스터 N2로 이루어진 캐패시터 트랜지스터에는 데이터선 DL0의 전위에 따른 전하가 축적된다.
데이터선 DL0의 프라차지가 진행하여, 데이터선 DL0의 전위가 충분히 상승하면, 데이터선 DL0의 전위는 제2 P채널 MOS 트랜지스터 P2의 게이트에 입력되어 있기 때문에, 제2 P채널 MOS 트랜지스터 P2는 오프가 된다.
그 후, 제0열 중 어느 하나의 RAM 셀로부터의 데이터의 판독 또는 RAM 셀에의 데이터의 기입, 즉 데이터선 DL0을 통한 데이터의 입출력 동작 기간이 개시되면, 프리차지 신호 pre는 L 레벨이 되고, 반전 프리차지 신호 /pre는 H 레벨이 되어, 프리차지 동작은 종료한다. 따라서, 제1 P채널 MOS 트랜지스터 P1은 오프, 제3 P채널 MOS 트랜지스터 P3은 온, 제1 N채널 MOS 트랜지스터 N1은 오프가 된다.
그리고, 이 때, 제4 P채널 MOS 트랜지스터 P4의 게이트에는, 제2 N채널 MOS 트랜지스터 N2의 게이트 전위가 입력되어 있다. 즉, 데이터선 DL0의 누설 전류에 의해, 제2 N채널 MOS 트랜지스터 N2로 이루어진 캐패시터 트랜지스터에 축적된 전하에 기초하여 발생된 전위가 제4 P채널 MOS 트랜지스터 P4의 게이트에 입력되기 때문에, 제4 P채널 MOS 트랜지스터 P4는 데이터선 DL0의 누설 전류에 상당하는 크기의 보상 전류를 통과시키도록 온이 되어, 그 보상 전류가 데이터선 DL0에 흐르게 된다. 그 결과, 데이터선 DL0에서의 오프누설 전류는 보상 전류와 상쇄되어, 오프누설 전류에 기인하는 반도체 기억 장치의 오동작을 미연에 방지할 수 있다.
엄밀하게는 제4 P채널 MOS 트랜지스터 P4의 드레인 전위인 데이터선 DL0의 전위가 충분히 낮고, 제4 P채널 MOS 트랜지스터 P4의 동작이 포화 영역에서 행해지는 것이 바람직하다. 본 실시예에서는, 제2 P채널 MOS 트랜지스터 P2에서 전압 강하가 발생하고 있기 때문에, 데이터선 DL0의 전위는 충분히 저하하고 있다.
또, 제1, 제3 P채널 MOS 트랜지스터 P1, P3는 N채널 MOS 트랜지스터로 전환해도 좋다. 제1 N채널 MOS 트랜지스터 N1로 이루어진 트랜스퍼 게이트는 N채널MOS 트랜지스터에 한하지 않고, P채널 MOS 트랜지스터 등, 임의의 스위칭 소자를 사용할 수 있다. 제2 N채널 MOS 트랜지스터 N2로 이루어진 캐패시터는 N채널 MOS 트랜지스터로 구성되는 것에 한하지 않고, 임의의 캐패시터를 사용할 수 있다. 또, 각 MOS 트랜지스터를 바이폴라 트랜지스터로 치환하여 구성해도 좋다.
도 6은 본 발명의 제4 실시예에 따른 데이터 전송 회로의 구성을 나타내는 블럭도이다. 또, 도 3 내지 도 5와 동일하게 도 6에서도, 설명 및 도면의 간략화를 위해 제0열의 구성 부분만이 도시되어 있다.
본 발명의 제4 실시예에 따른 데이터 전송 회로는, 반도체 기억 장치에 포함된 각 RAM 셀이 예를 들면 SRAM 등, 차동 방식의 더블 엔드의 구성을 갖는 것인 경우의 구성예이다.
따라서, 본 발명의 제4 실시예에 따른 데이터 전송 회로를 본 발명의 제3 실시예에 따른 데이터 전송 회로와 비교하면, 제0열의 데이터선 DL0이 제0열의 각 RAM 셀의 일단에 접속되어 있는 점은 동일하지만, 또한 제0열의 각 RAM 셀의 타단에 접속된 제0열의 반전 데이터선 DL0b가 구비되고, 또 제0열의 반전 데이터선 DL0b에 대해서도, 누설 전류 검출 회로 LCMC 및 보상 전류 발생 회로 LCCC를 구성하는 MOS 트랜지스터 회로가 부가되어 있는 점이 다르다. 구체적으로는, 데이터선 DLO측에 구비된 제1, 제2, 제3, 제4 P채널 MOS 트랜지스터 P1, P2, P3, P4 및 제1, 제2 N채널 MOS 트랜지스터 N1, N2에 상당하는 제5, 제6, 제7, 제8 P채널 MOS 트랜지스터 P5, P6, P7, P8 및 제3, 제4 N채널 MOS 트랜지스터 N3, N4가 반전 데이터선 DL0b측에도 구비되어 있다. 반전 데이터선 DL0b측의 각 MOS 트랜지스터의 접속 관계 및 프리차지 신호 pre 및 반전 프리차지 신호 /pre의 입력 개소는 데이터선 DL0측과 완전히 동일하다. 또, 반전 데이터선 DL0b측의 누설 전류 검출 회로 LCMC 및 보상 전류 발생 회로 LCCC의 동작도 데이터선 DL0측과 완전히 동일하다.
또, 제1, 제3, 제5, 제7 P채널 MOS 트랜지스터 P1, P3, P5, P7은 N채널 MOS 트랜지스터로 치환해도 좋다. 제1, 제3 N채널 MOS 트랜지스터 N1, N3으로 이루어진 트랜스퍼 게이트는 N채널 MOS 트랜지스터에 한하지 않고, P채널 MOS 트랜지스터 등 임의의 스위칭 소자를 사용할 수 있다. 제2, 제4 N채널 MOS 트랜지스터 N2, N4로 이루어진 캐패시터는 N채널 MOS 트랜지스터로 구성되는 것에 한하지 않고, 임의의 캐패시터를 사용할 수 있다. 또, 각 MOS 트랜지스터를 바이폴라 트랜지스터로 치환하여 구성해도 좋다.
도 7은 본 발명의 제5 실시예에 따른 데이터 전송 회로의 구성을 나타내는 블럭도이다. 또, 도 3 내지 도 6과 동일하게 도 7에서도, 설명 및 도면의 간략화를 위해 제0열의 구성 부분만이 도시되어 있다.
본 발명의 제5 실시예에 따른 데이터 전송 회로는 본 발명의 제4 실시예에 따른 데이터 전송 회로와 동일하게, 반도체 기억 장치에 구비된 각 RAM 셀이 예를 들면 SRAM 등, 차동 방식의 더블 엔드의 구성을 갖는 것인 경우에서의 다른 구성예이다.
본 발명의 제5 실시예에 따른 데이터 전송 회로를, 본 발명의 제4 실시예에 따른 데이터 전송 회로와 비교하면, 이하의 구성 요소가 더 부가되어 있는 점에서 다르다. 즉, 본 발명의 제5 실시예에 따른 데이터 전송 회로에서는, 데이터선 DL0과 반전 데이터선 DL0b 사이에 접속되며, 게이트에 반전 이퀄라이즈 신호 /eq가 입력됨으로써, 데이터선 DL0의 전위와 반전 데이터선 DL0b의 전위의 이퀄라이즈를 행하는 제9 P채널 MOS 트랜지스터 P9와, 제1 N채널 MOS 트랜지스터 N1과 쌍을 이루어 트랜스퍼 게이트를 구성하고, 게이트에 반전 프리차지 신호 /pre가 입력되는 제10 P채널 MOS 트랜지스터 P10과, 제3 N채널 MOS 트랜지스터 N3과 쌍을 이루어 트랜스퍼 게이트를 구성하고, 게이트에 반전 프리차지 신호 /pre가 입력되는 제11 P채널 MOS 트랜지스터 P11이 더 포함되어 있다.
데이터선 DL0측 및 반전 데이터선 DL0b측의 누설 전류 검출 회로 LCMC 및 보상 전류 발생 회로 LCCC의 동작은 본 발명의 제4 실시예에 따른 데이터 전송 회로와 완전히 동일하지만, 제10, 제11 P채널 MOS 트랜지스터 P10, P11이 부가되어 있으므로, 데이터선 DL0 및 반전 데이터선 DL0b의 전위가 비교적 높은 경우에도, 전위의 손실없이 용이하게 그 전위를 캐패시터 트랜지스터 N2, N4에 전달하는 것이 가능하게 된다.
또 제9 P채널 MOS 트랜지스터 P9가 부가되어 있기 때문에, 본 발명의 제5 실시예에 따른 데이터 전송 회로에서는, 데이터선 DL0의 전위와 반전 데이터선 DL0b의 전위의 이퀄라이즈가 행해지게 된다.
단, 도 7에서 나타낸 제5 실시예에 따른 데이터 전송 회로에서는, 데이터선 DL0 측 및 데이터선 DL0b 측의 누설 전류 검출 회로 LCMC는 프리차지 신호 pre 및 반전 프라차지 신호 /pre에 의해 제어되도록 구성되어 있기 때문에, 데이터선 DL0 및 반전 데이터선 DL0b의 누설 전류의 검출은 프리차지 동작 중에 행해지게 된다.
또, 제1, 제3, 제5, 제7, 제9 P채널 MOS 트랜지스터 P1, P3, P5, P7, P9는 N채널 MOS 트랜지스터로 치환하여도 좋다. 제1 N채널 MOS 트랜지스터 N1 및 제10 P채널 MOS 트랜지스터 P10으로 이루어진 트랜스퍼 게이트 및 제3 N채널 MOS 트랜지스터 N3 및 제11 P채널 MOS 트랜지스터 P11로 이루어진 트랜스퍼 게이트는, 이 구성에 한하지 않고, 임의의 스위칭 소자를 사용할 수 있다. 제2, 제4 N채널 MOS 트랜지스터 N2, N4로 이루어진 캐패시터는 N채널 MOS 트랜지스터로 구성되는 것에 한하지 않고, 임의의 캐패시터를 사용할 수 있다. 또, 각 MOS 트랜지스터를 바이폴라 트랜지스터로 치환하여 구성해도 좋다.
도 8은, 본 발명의 제6 실시예에 따른 데이터 전송 회로의 구성을 나타내는 블럭도이다. 또, 도 3 내지 도 7와 동일하게 도 8에서도, 설명 및 도면의 간략화를 위해 제0열의 구성 부분만을 나타내고 있다.
본 발명의 제6 실시예에 따른 데이터 전송 회로는 본 발명의 제4, 제5 실시예에 따른 데이터 전송 회로와 동일하게, 반도체 기억 장치에 구비된 각 RAM 셀이 예를 들면 SRAM 등, 차동 방식의 더블 앤드의 구성을 갖는 것인 경우의 다른 구성예이다.
본 발명의 제6 실시예에 따른 데이터 전송 회로의 회로 구성은, 본 발명의 제5 실시예에 따른 데이터 전송 회로의 회로 구성과 완전히 동일하다. 단, 본 발명의 제6 실시예에 따른 데이터 전송 회로는 본 발명의 제5 실시예에 따른 데이터 전송 회로와 비교하면, 동작 제어에 사용되는 제어 신호의 일부가 다르다.
즉, 제3, 제7 P채널 MOS 트랜지스터 P3, P7의 게이트에는, 프리차지 신호pre이 아니라, 반전 보상 제어 신호 /comp가 각각 입력된다. 또, 데이터선 DL0 측 및 반전 데이터선 DL0b 측의 트랜스퍼 게이트의 한쪽 측을 각각 구성하는 제1, 제3 N채널 MOS 트랜지스터 N1, N3의 게이트에는 프리차지 신호 pre이 아니라, 검출 제어 신호 cal가 각각 입력된다. 또한, 데이터선 DL0측 및 반전 데이터선 DL0b측의 트랜스퍼 게이트의 다른 측을 각각 구성하는 제10, 제11 P채널 MOS 트랜지스터 P10, P11의 게이트에는 반전 프리차지 신호 /pre가 아니라, 반전 검출 제어 신호 /cal가 각각 입력된다.
도 9는 본 발명의 제6 실시예에 따른 데이터 전송 회로에서의 각 제어 신호의 파형을 나타낸 플로우챠트이다.
도 8 및 도 9를 참조하여, 본 발명의 제6 실시예에 따른 데이터 전송 회로의 동작에 대해 설명한다.
반전 프리차지 신호 /pre 및 워드선 WL의 전위가 하강하여 L 레벨이 되면, 제1, 제5 P채널 MOS 트랜지스터 P1, P5가 온이 되고, 각 RAM 셀은 오프가 된다. 이 때, 데이터선 DL0 및 반전 데이터선 DLOb의 전위는 L 레벨이 되어 있기 때문에, 제2, 제6 P채널 MOS 트랜지스터 P2, P6도 온이 된다. 따라서, 데이터선 DL0 및 반전 데이터선 DL0b의 프리차지 동작이 개시되며, 이 프리차지 동작은 도 9에서 나타낸 바와 같이, 기간 TA, TB 및 TC 동안 계속된다.
한편, 기간 TA에서는, 반전 이퀄라이즈 신호 /eq가 하강되어 L 레벨이 되어 있다. 따라서, 제9 P채널 MOS 트랜지스터 P9가 온이 되어 이퀄라이즈 동작이 행해진다.
또, 기간 TA에서는, 반전 보상 제어 신호 /comp가 L 레벨이 되어 있기 때문에, 제3, 제7 P채널 MOS 트랜지스터 P3, P7은 온이 된다. 또, 반전 검출 제어 신호 /cal도 L 레벨이 되기 때문에, 데이터선 DL0측 및 반전 데이터선 DL0b측의 트랜스퍼 게이트를 구성하는 제1, 제3 N채널 MOS 트랜지스터 N1, N3 및 제10, 제11 P채널 MOS 트랜지스터 P10, P11이 모두 온이 된다. 제4, 제8 P채널 MOS 트랜지스터 P4, P8의 게이트 전위가 L 레벨이 되고, 제4, 제8 P채널 MOS 트랜지스터 P4, P8도 온이 된다.
그 결과, 기간 TA에서는 데이터선 DL0은 제1, 제2 P채널 MOS 트랜지스터 P1, P2 및 제3, 제4 P채널 MOS 트랜지스터 P3, P4를 통해 프리차지된다. 또, 반전 데이터선 DL0b는 제5, 제6 P채널 MOS 트랜지스터 P5, P6 및 제7, 제8 P채널 MOS 트랜지스터 P7, P8를 통해 프리차지된다.
따라서, 본 발명의 제6 실시예에 따른 데이터 전송 회로는, 기간 TA에서는 본 발명의 제5 실시예에에 관한 데이터 전송 회로의 2배의 전류에서 데이터선 DL0 및 반전 데이터선 DL0b의 프리차지 동작 및 이퀄라이즈 동작이 행해진다. 전류를 2배로 함으로써, 프리차지 동작 및 이퀄라이즈 동작의 속도와 확실성을 향상시킬 수 있다.
또, 데이터선 DLO 측 및 반전 데이터선 DL0b측의 각 트랜스퍼 게이트가 각각 온이 되어 있기 때문에, 데이터선 DL0 및 반전 데이터선 DLOb의 누설 전류 검출 동작도 기간 TA로부터 개시되고 있다.
다음에, 기간 TB가 되면, 반전 이퀄라이즈 신호 /eq 및 반전 보상 제어 신호/comp가 상승하여 H 레벨이 되어, 제9 P채널 MOS 트랜지스터 P9 및 제3, 제7 P채널 MOS 트랜지스터 P3, P7가 오프가 된다. 따라서, 기간 TB에서는, 이퀄라이즈 동작은 행해지지 않고, 데이터선 DLO과 반전 데이터선 DLOb이 전기적으로 분리된다. 그러나, 제1, 제5 P채널 MOS 트랜지스터 P1, P5는 온 그대로이기 때문에, 프리차지 동작은 계속된다. 또, 데이터선 DL0측 및 반전 데이터선 DLOb측의 각 트랜스퍼 게이트도 각각 온 그대로이기 때문에, 데이터선 DL0 및 반전 데이터선 DLOb의 누설 전류 검출 동작도 계속된다.
데이터선 DL0 및 반전 데이터선 DLOb의 프리차지가 진행하면, 데이터선 DLO 및 반전 데이터선 DL0b의 전위가 서서히 상승한다. 제1 N채널 MOS 트랜지스터 N1 및 제10 P채널 MOS 트랜지스터 P10으로 구성되는 트랜스퍼 게이트를 통해, 데이터선 DL0의 전위는 제2 N채널 MOS 트랜지스터 N2로 구성되는 캐패시터에 보존된다. 동일하게, 제3 N채널 MOS 트랜지스터 N3 및 제11 P채널 MOS 트랜지스터 P11로 구성되는 트랜스퍼 게이트를 통해 반전 데이터선 DLOb의 전위는 제4 N채널 MOS 트랜지스터 N4로 구성되는 캐패시터에 보존된다. 상술한 바와 같이, 기간 TB에서는, 데이터선 DL0과 반전 데이터선 DLOb이 전기적으로 분리되어 있기 때문에, 데이터선 DL0, 반전 데이터선 DL0b의 누설 전류 검출용 캐패시터는 각각 데이터선 DL0, 반전 데이터선 DL0b의 누설 전류를 반영한 전위를 보존한다.
기간 TC가 되면, 반전 검출 제어 신호 /cal가 상승하여 데이터선 DL0측 및 반전 데이터선 DL0b측의 각 트랜스퍼 게이트가 각각 오프가 되어, 데이터선 DL0 및 반전 데이터선 DL0b의 누설 전류 검출 동작이 종료한다.
또, 반전 이퀄라이즈 신호 /eq 및 반전 보상 제어 신호 /comp가 하강하여 L 레벨이 되고, 제9 P채널 MOS 트랜지스터 P9 및 제3, 제7 P채널 MOS 트랜지스터 P3, P7이 온이 되어, 누설 전류 보상 동작이 개시된다. 이 때, 제2, 제6 P채널 MOS 트랜지스터 P2, P6은 데이터선 DL0 및 반전 데이터선 DL0b의 전위에 따라 반도통 상태가 되지만, 데이터선 DL0 및 반전 데이터선 DL0b의 전위가 충분히 상승하면 오프가 된다. 한편, 제4, 제8 P채널 MOS 트랜지스터 P4, P8는, 제2, 제4 N채널 MOS 트랜지스터 N2, N4로 구성되는 캐패시터에 보존된 전위에 따라 반도통 상태가 된다.
즉, 데이터선 DL0, 반전 데이터선 DLb의 누설 전류에 의해, 각 캐패시터 트랜지스터 N2, N4에 각각 축적된 전하에 기초하여 발생된 전위가 제4, 제8 P채널 MOS 트랜지스터 P4, P8의 게이트에 입력되어 있기 때문에, 제4, 제8 P채널 MOS 트랜지스터 P4, P8은 데이터선 DL0, 반전 데이터선 DL0b의 누설 전류에 상당하는 크기의 보상 전류를 통과시키도록 각각 온이 되어, 그 보상 전류는 데이터선 DL0, 반전 데이터선 DL0b에 흐르게 된다. 그 결과, 데이터선 DL0, 반전 데이터선 DL0b에서의 오프누설 전류는 각 보상 전류와 상쇄되어, 오프누설 전류에 기인하는 반도체 기억 장치의 오동작을 미연에 방지할 수 있다.
게다가, 본 발명의 제6 실시예에 따른 데이터 전송 회로는 본 발명의 제5 실시예에 따른 데이터 전송 회로보다 빠르게 누설 전류 보상 동작을 개시하기 때문에, 오프누설 전류에 기인하는 반도체 기억 장치의 오동작을 보다 확실하게 방지할 수 있다.
기간 TD가 되면, 반전 프리차지 신호 /pre 및 반전 이퀄라이즈 신호 /eq가상승하여 H 레벨이 되어, 프리차지 동작 및 이퀄라이즈 동작이 종료한다. 한편, 반전 보상 제어 신호 /comp는 계속해서 L 레벨이 되어 있기 때문에, 누설 전류 보상 동작은 계속된다. 이 상태에서, 임의의 RAM 셀 CL의 기입/판독이 행해지게 된다.
도 10은 본 발명의 제7 실시예에 따른 데이터 전송 회로에서의 각 제어 신호의 파형을 나타낸 플로우챠트이다.
본 발명의 제7 실시예예 관한 데이터 전송 회로의 회로 구성은 본 발명의 제6 실시예에 따른 데이터 전송 회로의 회로 구성과 모두 동일하고, 동작 제어에 사용되는 제어 신호의 입력 개소도 모두 동일하지만, 도 10의 플로우챠트를 도 9의 플로우챠트화 비교하면 알 수 있는 바와 같이, 기간 TB에서의 반전 프리차지 신호 /pre의 파형과 반전 보상 제어 신호 /comp의 파형이 전환되어 있는 점이 다르다.
즉, 본 발명의 제7 실시예에 따른 데이터 전송 회로는 누설 전류 검출 동작을 제2, 제6 P채널 MOS 트랜지스터 P2, P6만이 아니라, 제4, 제8 P채널 MOS 트랜지스터 P4, P8에 의해 행해지고, 또 누설 전류 보상 동작도 제4, 제8 P채널 MOS 트랜지스터 P4, P8에 의해 행하고 있다.
각 P채널 MOS 트랜지스터는 동일 특성의 것을 이용하고 있기 때문에, 본 발명의 제6 실시예에 따른 데이터 전송 회로와 같이, 누설 전류 검출 동작을 제2, 제6 P채널 MOS 트랜지스터 P2, P6에 의해 행하고, 누설 전류 보상 동작을 제4, 제8 P채널 MOS 트랜지스터 P4, P8에 의해 행해도, 통상 특히 문제는 발생하지 않는다.
그러나, 엄밀하게는 각 P채널 MOS 트랜지스터에는 어느 정도의 특성 오차가있다. 따라서, 누설 전류 검출 동작과 누설 전류 보상 동작을 다른 트랜지스터로 행하면, 검출하는 누설 전류의 크기와 보상하는 누설 전류의 크기가 약간 다르게 될 가능성이 있다.
여기에서, 본 발명의 제7 실시예에 따른 데이터 전송 회로는 누설 전류 검출 동작과 누설 전류 보상 동작을 동일한 트랜지스터에 의해 행함으로써, 이 특성 오차의 문제를 방지하고 있다.
도 11은 본 발명의 제8 실시예에 따른 데이터 전송 회로의 구성을 나타내는 회로도이다.
본 발명의 제8 실시예에 따른 데이터 전송 회로는 본 발명의 제4 실시예에 따른 데이터 전송 회로 또는 본 발명의 제5 실시예에 따른 데이터 전송 회로의 구성을 256행 64열의 RAM 셀 어레이를 구비한 반도체 기억 장치에 적용한 구성예를 나타낸 것이다. 각 열의 구체적 구성은 본 발명의 제4 실시예에 따른 데이터 전송 회로 또는 본 발명의 제5 실시예에 따른 데이터 전송 회로에 대해 상술한 것과 마차가지이다.
본 발명의 제8 실시예에 따른 데이터 전송 회로는 64쌍의 데이터선 DL0,.. DL64 및 반전 데이터선 DL0b,..., DL64b를 구비하고 있기 때문에, 누설 전류 검출/보상 전류 발생 회로 LCMCC도 각 데이터선 쌍에 대응시켜 64쌍을 포함한 것으로 하면 된다. 단, 시분할 스위칭에 의해 각 데이터선 쌍에 순차 접속함으로써, 1개의 누설 전류 검출/보상 전류 발생 회로 LCMCC를 64쌍의 데이터선 쌍에서 공유하는 것으로 해도 된다.
도 11에서는, 각 데이터선 및 반전 데이터선에는, 누설 전류 검출/보상 전류 발생 회로 LCMCC 외, 기입 판독 회로 WRC도 접속되어 있는 형태가 도시되어 있지만, 이는 도 3 내지 도 7에서도 동일하다.
도 12는 본 발명의 제9 실시예에 따른 데이터 전송 회로의 구성을 나타내는 블럭도이다.
본 발명의 제9 실시예에 따른 데이터 전송 회로는, 계층화된 복수 뱅크의 RAM 셀 어레이를 구비한 반도체 기억 장치에, 본 발명의 제1 내지 제3 실시예에 따른 데이터 전송 회로의 구성을 적용한 것이다. 여기에서, RAM 셀 어레이는 제1 뱅크 B1에서 제16 뱅크 B16까지의 16개의 뱅크가 구비되어 있다.
각 뱅크는 RAM 셀 어레이의 각 열 마다 배치된 글로벌 비트선 GBL1, GBL1,.., GBLm에 의해 종단하여 접속되어 있다. 그리고, 각 글로벌 비트선 GBL0, GBL1,.., GBLm은 예를 들면 제1 뱅크 B1에 대해서는, 뱅크 선택용 스위칭 디바이스인 N채널 MOS 트랜지스터 N0, N1,.., Nm을 통해, 제1 뱅크 B1의 로컬 비트선 BL0, BL1,.., BLm에 각각 접속되어 있다. 뱅크의 선택은 각 뱅크의 뱅크 선택용 스위칭 디바이스에 입력되는 뱅크 선택 신호 BSS에 의해 행해진다. 또, 각 글로벌 비트선의 프리차지, 각 뱅크의 각 로컬 비트선을 통한 데이터 입출력은, 각 글로벌 비트선에 접속된 프리차지/기입 판독 회로 PWRC에 의해 행해진다.
이상과 같이 비트선 (데이터선)이 계층화되어 있는 메모리 블럭에서는, 예를 들면 데이터 판독을 행하는 경우, 제1 뱅크 B1로부터 제16 뱅크 B16까지에 대해 랜덤하게 억세스하여, 연속적으로 데이터를 판독하는 동작이 용도에 따라서는 효율적인 메모리 블럭도 있을 수 있다.
이와 같은 메모리 블럭은 각 뱅크의 데이터의 연속 판독시에는, 상층의 데이터선인 글로벌 비트선만을 단시간에 프리차지하고, 각 뱅크의 데이터를 순차 판독하도록 하면, 판독 동작을 고속화할 수 있다. 이 경우에, 각 뱅크의 RAM 셀에 데이터를 기입한 직후, RAM 셀과 직접 접속되어 있는 하층의 데이터선인 로컬 비트선의 프리차지/이퀄라이즈를 행하고, 그 후, 상술한 바와 같은 뱅크 마다의 연속 판독이 행해질 때까지 로컬 비트선의 프리차지/이퀄라이즈를 행하지 않는 구성을 채용하면, 특정 뱅크의 로컬 비트선에 누설 전류가 있는 경우에는 로컬 비트선의 프리차지/이퀄라이즈가 행해지기 때문에 그 뱅크의 데이터 판독이 행해질 때까지의 비교적 긴 대기 시간 동안, 프리차지한 로컬 비트선의 전위가 상당히 저하하여 버릴 수 있다. 즉, 16 뱅크 구성의 경우, 전 뱅크의 데이터 판독 시간 중 하나의 뱅크의 데이터 판독 시간은 1/16이기 때문에, 다른 뱅크의 데이터 판독 시간은 모두 대기 시간이 되고, 그 동안 프리차지한 로컬 비트선의 전위가 상당히 저하하여 버릴 수 있다.
여기에서, 본 발명의 제9 실시예에 따른 데이터 전송 회로에서는, 각 뱅크의 각 로컬 비트선에 프리차지/누설 전류 검출/보상 전류 발생 회로 PLCMCC를 각각 인가하고 있다. 따라서, 로컬 비트선의 프리차지/이퀄라이즈를 행한 후, 뱅크 마다의 연속 판독이 행해질 때까지, 로컬 비트선의 프리차지/이퀄라이즈가 행해지지 않는다고 해도, 누설 전류를 검출하고, 프리차지 동작 종료 후에도 데이터의 기입/판독이 행해질 때까지와 데이터 판독시에, 그 누설 전류를 상쇄하는 보상 전류를 발생시켜 로컬 비트선에 흐르기 때문에, 로컬 비트선의 누설 전류에 기인하는 반도체 기억 장치의 오동작을 미연에 방지할 수 있다.
또, 본 발명의 제9 실시예에 따른 데이터 전송 회로에서는, 각 뱅크의 RAM 셀 어레이에 본 발명의 제1 내지 제3 실시예에 따른 데이터 전송 회로의 구성을 적용한 예를 나타냈지만, 각 뱅크의 RAM 셀 어레이에 본 발명의 제4 내지 제8 실시예에 따른 데이터 전송 회로의 구성을 적용해도 좋다.
또, 본 발명의 제9 실시예에 따른 데이터 전송 회로에서는, 각 로컬 비트선 BL0, BL1,.., BLm에 부가되어 있는 프리차지/누설 전류 검출/보상 전류 발생 회로 PLCMCC는 각 뱅크 마다 설치되어 있다. 그러나, 프리차지/누설 전류 검출/보상 전류 발생 회로 PLCMCC를 각 로컬 비트선 BL0, BL1,.., BLm에 부가하지 않고, 각 글로벌 비트선 GBLO, GBL1,.., GBLm에 부가하여, 뱅크 선택용 스위칭 디바이스인 N채널 MOS 트랜지스터 N0, N1,.., Nm을 이용하여 시분할 스위칭에 의해 각 뱅크의 로컬 비트선에 순차 접속함으로써, 1개의 프리차지/누설 전류 검출/보상 전류 발생 회로 PLCMCC를 동일 글로벌 비트선 GBL에 접속된 각 뱅크의 로컬 비트선에 의해 공유할 수 있다.
도 13은 본 발명의 제10 실시예에 따른 데이터 전송 회로의 구성을 나타내는 블럭도이다.
본 발명의 제10 실시예예 관한 데이터 전송 회로는 상기 각 실시예를 총괄적으로 포함하는 기본 개념적 구성예로서, 도 4에서 나타낸 본 발명의 제2 실시예에 따른 데이터 전송 회로의 구성을 보다 일반화한 것이다. 즉, 반도체 기억 장치의데이터선 (비트선) 만이 아니라, 하나 또는 복수의 인터페이스 입출력 블럭 I/F·I/O가 접속된 데이터 버스 BUS에 대해서도, 본 발명에 관한 데이터 전송 회로의 구성이 적용 가능한 것을 나타낸 것이다.
누설 전류 검출 회로 LCMC, 트랜스퍼 게이트인 N채널 MOS 트랜지스터 N, 캐패시터 C, 보상 전류 발생 회로 LCCC의 구성 및 접속 관계 및 동작에 대해서는, 본 발명의 제2 실시예에 따른 데이터 전송 회로와 동일하다.
데이터 버스 BUS의 데이터 폭은 임의적이고, 또 데이터 버스 BUS에 접속되어 있는 인터페이스 입출력 블럭 I/F·I/O의 개수도 임의적이다. 인터페이스 입출력 블럭 I/F·I/O의 회로 구성은 배선 OR 회로, 트라이 스테이트 버퍼, 멀티플렉서, 그 외 임의의 회로로 할 수 있다.
또, 트랜스퍼 게이트는 N채널 MOS 트랜지스터 N에 한하지 않고, P채널 MOS 트랜지스터, 바이폴라 트랜지스터 등, 임의의 스위칭 소자를 사용할 수 있다.
본 발명의 구성에 의하면, 데이터선에 접속된 인터페이스 입출력 블럭의 누설 전류에 기인하는 오동작을 미연에 방지하는 것이 가능하게 된다.

Claims (20)

  1. 데이터를 전송하는 1열 또는 복수열의 데이터선과,
    상기 데이터선에 접속되며, 상기 데이터선을 통한 데이터 입출력이 행해지는 인터페이스 입출력 블럭과,
    상기 데이터선에 접속되며, 상기 데이터 입출력 전에 상기 데이터선에서의 누설 전류(leak current)의 크기를 검출하여 기억하고, 상기 데이터 입출력 시에 상기 누설 전류를 상쇄하는 보상 전류를 발생하여 상기 데이터선에 흐르게 하는 누설 전류 검출/보상 전류 발생 회로
    를 포함하는 데이터 전송 회로.
  2. 제1항에 있어서, 상기 누설 전류 검출/보상 전류 발생 회로는,
    상기 데이터선에 접속되며, 상기 데이터 입출력 전에 상기 데이터선에서의 누설 전류의 크기를 검출하는 누설 전류 검출 회로와,
    검출된 상기 누설 전류의 크기를 기억하는 누설 전류 기억 소자와,
    기억된 상기 누설 전류의 크기에 기초하여, 상기 데이터 입출력 시에 상기 누설 전류를 상쇄하는 보상 전류를 발생하여 상기 데이터선에 흐르게 하는 보상 전류 발생 회로
    를 포함하는 데이터 전송 회로.
  3. 제2항에 있어서, 상기 누설 전류 검출 회로는 상기 데이터선에 접속되며 상기 데이터 입출력 전에 상기 데이터선에서의 누설 전류의 크기에 따라 발생하는 상기 데이터선의 전위를 검출하는 회로이고,
    상기 누설 전류 기억 소자는 검출된 상기 데이터선의 전위에 따른 전하를 축적하여, 상기 데이터선의 전위와 동일한 전위를 발생하는 캐패시터이고,
    상기 보상 전류 발생 회로는 상기 캐패시터가 발생하는 전위에 기초하여, 상기 데이터 입출력 시에 상기 누설 전류를 상쇄하는 보상 전류를 발생하여 상기 데이터선에 흐르게 하는 회로인 데이터 전송 회로.
  4. 제2항에 있어서, 상기 누설 전류 검출 회로는 상기 데이터선에 접속되며 상기 데이터 입출력 전에 상기 데이터선에서의 누설 전류의 크기에 따라 발생하는 상기 데이터선의 전위를 검출하는 회로이고,
    상기 누설 전류 기억 소자는 검출된 상기 데이터의 전위를 전달하는 스위치, 및 전달된 상기 데이터선의 전위에 따른 전하를 축적하여, 상기 데이터선의 전위와 동일한 전위를 발생하는 캐패시터이고,
    상기 보상 전류 발생 회로는 상기 캐패시터가 발생하는 전위에 기초하여, 상기 데이터 입출력 시에 상기 누설 전류를 상쇄하는 보상 전류를 발생하여 상기 데이터선에 흐르게 하는 회로인 데이터 전송 회로.
  5. 제1항에 있어서, 상기 누설 전류 검출/보상 전류 발생 회로는,
    상기 데이터선에 게이트 및 드레인이 접속된 제1 P채널 MOS 트랜지스터와,
    상기 데이터선에 드레인이 접속된 제2 P채널 MOS 트랜지스터와,
    전원 전위 노드와 상기 제1 P채널 MOS 트랜지스터의 소스 사이에 접속되며, 게이트에 제1 제어 신호가 입력되는 제3 MOS 트랜지스터와,
    전원 전위 노드와 상기 제2 P채널 MOS 트랜지스터의 소스 사이에 접속되며, 게이트에 제2 제어 신호가 입력되는 제4 MOS 트랜지스터와,
    상기 제2 P채널 MOS 트랜지스터의 게이트와 접지 전위 노드 사이에 접속된 캐패시터와,
    상기 데이터선과 상기 제2 P채널 MOS 트랜지스터의 게이트 사이에 접속되며, 제3 제어 신호에 의해 온/오프가 제어되는 스위칭 소자
    를 포함하는 데이터 전송 회로.
  6. 데이터를 전송하는 1열 또는 복수열의 데이터선과,
    상기 데이터선에 각각 접속되며, 상기 데이터선을 통한 데이터의 기입 및 판독이 행해지는 복수의 메모리 셀과,
    상기 복수의 메모리 셀에 각각 접속되며, 상기 데이터의 기입 및 판독의 대상이 되는 메모리 셀을 선택하는 단수 또는 복수의 워드선과,
    상기 워드선에 접속되며, 상기 데이터의 기입 및 판독 전에 상기 데이터선에서의 누설 전류의 크기를 검출하여 기억하고, 상기 데이터의 기입 및 판독 시에 상기 데이터선에서의 상기 누설 전류를 상쇄하는 보상 전류를 발생하여 상기 데이터선에 흐르게 하는 누설 전류 검출/보상 전류 발생 회로
    를 포함하는 데이터 전송 회로.
  7. 제6항에 있어서, 상기 누설 전류 검출/보상 전류 발생 회로는,
    상기 데이터선에 접속되며, 상기 데이터 입출력 전에 상기 데이터선에서의 누설 전류의 크기를 검출하는 누설 전류 검출 회로와,
    검출된 상기 누설 전류의 크기를 기억하는 누설 전류 기억 소자와,
    기억된 상기 누설 전류의 크기에 기초하여, 상기 데이터 입출력 시에 상기 누설 전류를 상쇄하는 보상 전류를 발생하여 상기 데이터선에 흐르게 하는 보상 전류 발생 회로
    를 포함하는 데이터 전송 회로.
  8. 제7항에 있어서, 상기 누설 전류 검출 회로는 상기 데이터선에 접속되며 상기 데이터 입출력 전에 상기 데이터선에서의 누설 전류의 크기에 따라 발생하는 상기 데이터선의 전위를 검출하는 회로이고,
    상기 누설 전류 기억 소자는 검출된 상기 데이터선의 전위에 따른 전하를 축적하여, 상기 데이터선의 전위와 동일한 전위를 발생하는 캐패시터이고,
    상기 보상 전류 발생 회로는 상기 캐패시터가 발생하는 전위에 기초하여, 상기 데이터 입출력 시에 상기 누설 전류를 상쇄하는 보상 전류를 발생하여 상기 데이터선에 흐르게 하는 회로인 데이터 전송 회로.
  9. 제7항에 있어서, 상기 누설 전류 검출 회로는 상기 데이터선에 접속되며 상기 데이터 입출력 전에 상기 데이터선에서의 누설 전류의 크기에 따라 발생하는 상기 데이터선의 전위를 검출하는 회로이고,
    상기 누설 전류 기억 소자는 검출된 상기 데이터선의 전위를 전달하는 스위치, 및 전달된 상기 데이터선의 전위에 따른 전하를 축적하여, 상기 데이터선의 전위와 동일한 전위를 발생하는 캐패시터이고,
    상기 보상 전류 발생 회로는 상기 캐패시터가 발생하는 전위에 기초하여, 상기 데이터 입출력 시에 상기 누설 전류를 상쇄하는 보상 전류를 발생하여 상기 데이터선에 흐르게 하는 회로인 데이터 전송 회로.
  10. 제6항에 있어서, 상기 누설 전류 검출/보상 전류 발생 회로는,
    상기 데이터선에 게이트 및 드레인이 접속된 제1 P채널 MOS 트랜지스터와,
    상기 데이터선에 드레인이 접속된 제2 P채널 MOS 트랜지스터와,
    전원 전위 노드와 상기 제1 P채널 MOS 트랜지스터의 소스 사이에 접속되며, 게이트에 제1 제어 신호가 입력되는 제3 MOS 트랜지스터와,
    전원 전위 노드와 상기 제2 P채널 MOS 트랜지스터의 소스 사이에 접속되며, 게이트에 제2 제어 신호가 입력되는 제4 MOS 트랜지스터와,
    상기 제2 P채널 MOS 트랜지스터의 게이트와 접지 전위 노드 사이에 접속된 캐패시터와,
    상기 데이터선과 상기 제2 P채널 MOS 트랜지스터의 게이트 사이에 접속되며, 제3 제어 신호에 의해 온/오프가 제어되는 스위칭 소자
    를 포함하는 데이터 전송 회로.
  11. 제6항에 있어서, 상기 누설 전류 검출/보상 전류 발생 회로는 1개만 포함되고, 시분할 스위칭을 행하는 스위치를 통해 상기 각 데이터선에 공유되는 것인 데이터 전송 회로.
  12. 제6항에 있어서, 상기 각 구성 요소를 복수 뱅크 포함하고,
    상기 각 뱅크의 동일 열의 데이터선마다 대응하여 배치된 1열 또는 복수열의 글로벌 데이터선과,
    상기 각 데이터선과 상기 각 데이터선에 대응하는 상기 글로벌 데이터선 사이에 각각 접속되며, 동일 뱅크 마다 뱅크 선택 신호가 각각 입력되는 뱅크 선택용 스위칭 디바이스
    를 포함하는 데이터 전송 회로.
  13. 제12항에 있어서, 상기 누설 전류 검출/보상 전류 발생 회로는 상기 글로벌 데이터선마다 포함되고, 상기 뱅크 선택용 스위칭 디바이스의 시분할 스위칭에 의해 상기 글로벌 데이터선을 통해 상기 데이터선에 접속되어, 상기 각 뱅크의 동일 열의 데이터선에 의해 각각 공유되는 것인 데이터 전송 회로.
  14. 데이터를 전송하는 1열 또는 복수열의 데이터선과,
    상기 1열 또는 복수열의 데이터선과 쌍을 이루어 배치되며, 상기 데이터의 반전 데이터를 전송하는 1열 또는 복수열의 반전 데이터선과,
    상기 데이터선 및 상기 반전 데이터선에 각각 접속되며, 상기 데이터선 및 상기 반전 데이터선을 통한 데이터의 기입 및 판독이 행해지는 복수의 메모리 셀과,
    상기 복수의 메모리 셀에 각각 접속되며, 상기 데이터의 기입 및 판독의 대상이 되는 메모리 셀을 선택하는 복수의 워드선과,
    상기 데이터선에 접속되며, 상기 데이터의 기입 및 판독 전에 상기 데이터선에서의 누설 전류의 크기를 검출하여 기억하고, 상기 데이터의 기입 및 판독 시에 상기 데이터선에서의 상기 누설 전류를 상쇄하는 보상 전류를 발생하여 상기 데이터선에 흐르게 하는 데이터선측 누설 전류 검출/보상 전류 발생 회로와,
    상기 반전 데이터선에 접속되며, 상기 데이터의 기입 및 판독 전에 상기 반전 데이터선에서의 누설 전류의 크기를 검출하여 기억하고, 상기 데이터의 기입 및 판독 시에 상기 반전 데이터선에서의 상기 누설 전류를 상쇄하는 보상 전류를 발생하여 상기 반전 데이터선에 흐르게 하는 반전 데이터선측 누설 전류 검출/보상 전류 발생 회로
    를 포함하는 데이터 전송 회로.
  15. 제14항에 있어서, 상기 누설 전류 검출/보상 전류 발생 회로는,
    상기 데이터선에 접속되며, 상기 데이터 입출력 전에 상기 데이터선에서의 누설 전류의 크기를 검출하는 누설 전류 검출 회로와,
    검출된 상기 누설 전류의 크기를 기억하는 누설 전류 기억 소자와,
    기억된 상기 누설 전류의 크기에 기초하여, 상기 데이터 입출력 시에 상기 누설 전류를 상쇄하는 보상 전류를 발생하여 상기 데이터선에 흐르게 하는 보상 전류 발생 회로
    를 포함하는 데이터 전송 회로.
  16. 제15항에 있어서, 상기 누설 전류 검출 회로는 상기 데이터선에 접속되며 상기 데이터 입출력 전에 상기 데이터선에서의 누설 전류의 크기에 따라 발생하는 상기 데이터선의 전위를 검출하는 회로이고,
    상기 누설 전류 기억 소자는 검출된 상기 데이터선의 전위에 따른 전하를 축적하여, 상기 데이터선의 전위와 동일한 전위를 발생하는 캐패시터이고,
    상기 보상 전류 발생 회로는 상기 캐패시터가 발생하는 전위에 기초하여, 상기 데이터 입출력 시에 상기 누설 전류를 상쇄하는 보상 전류를 발생하여 상기 데이터선에 흐르게 하는 회로인 데이터 전송 회로.
  17. 제15항에 있어서, 상기 누설 전류 검출 회로는 상기 데이터선에 접속되며 상기 데이터 입출력 전에 상기 데이터선에서의 누설 전류의 크기에 따라 발생하는 상기 데이터선의 전위를 검출하는 회로이고,
    상기 누설 전류 기억 소자는 검출된 상기 데이터선의 전위를 전달하는 스위치, 및 전달된 상기 데이터선의 전위에 따른 전하를 축적하여, 상기 데이터선의 전위와 동일한 전위를 발생하는 캐패시터이고,
    상기 보상 전류 발생 회로는 상기 캐패시터가 발생하는 전위에 기초하여, 상기 데이터 입출력 시에 상기 누설 전류를 상쇄하는 보상 전류를 발생하여 상기 데이터선에 흐르게 하는 회로인 데이터 전송 회로.
  18. 제14항에 있어서, 상기 데이터선측 누설 전류 검출/보상 전류 발생 회로 및 상기 반전 데이터선측 누설 전류 검출/보상 전류 발생 회로는,
    상기 데이터선에 게이트 및 드레인이 접속된 제1 P채널 MOS 트랜지스터와,
    상기 데이터선에 드레인이 접속된 제2 P채널 MOS 트랜지스터와,
    상기 반전 데이터선에 게이트 및 드레인이 접속된 제3 P채널 MOS 트랜지스터와,
    상기 반전 데이터선에 드레인이 접속된 제4 P채널 MOS 트랜지스터와,
    전원 전위 노드와 상기 제1 P채널 MOS 트랜지스터의 소스 사이에 접속되며, 게이트에 제1 제어 신호가 입력되는 제5 MOS 트랜지스터와,
    전원 전위 노드와 상기 제2 P채널 MOS 트랜지스터의 소스 사이에 접속되며, 게이트에 제2 제어 신호가 입력되는 제6 MOS 트랜지스터와,
    상기 제2 P채널 MOS 트랜지스터의 게이트와 접지 전위 노드 사이에 접속된제1 캐패시터와,
    상기 데이터선과 상기 제2 P채널 MOS 트랜지스터의 게이트 사이에 접속되며, 제3 제어 신호에 의해 온/오프가 제어되는 제1 스위칭 소자와,
    전원 전위 노드와 상기 제3 P채널 MOS 트랜지스터의 소스 사이에 접속되며, 게이트에 상기 제1 제어 신호가 입력되는 제7 MOS 트랜지스터와,
    전원 전위 노드와 상기 제4 P채널 MOS 트랜지스터의 소스 사이에 접속되며, 게이트에 상기 제2 제어 신호가 입력되는 제8 MOS 트랜지스터와,
    상기 제4 P채널 MOS 트랜지스터의 게이트와 접지 전위 노드 사이에 접속된 제2 캐패시터와,
    상기 반전 데이터선과 상기 제4 P채널 MOS 트랜지스터의 게이트 사이에 접속되며, 상기 제2 제어 신호에 의해 온/오프가 제어되는 제2 스위칭 소자
    를 포함하는 데이터 전송 회로.
  19. 제18항에 있어서, 상기 누설 전류 검출/보상 전류 발생 회로 및 상기 반전 데이터선측 누설 전류 검출/보상 전류 발생 회로는 상기 데이터선과 상기 반전 데이터선 사이에 접속되며, 제4 제어 신호에 의해 온/오프가 제어되는 제3 스위칭 소자를 더 포함하는 데이터 전송 회로.
  20. 제14항에 있어서, 상기 누설 전류 검출/보상 전류 발생 회로 및 상기 반전 데이터선측 전류 검출/보상 전류 발생 회로는 각각 1개만 포함되고, 시분할 스위칭을 행하는 스위치를 통해, 상기 데이터선 및 상기 각 반전 데이터선에 각각 공유되는 것인 데이터 전송 회로.
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