KR0164380B1 - 반도체 메모리장치의 비트라인 센스앰프 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야
본 발명은 반도체 메모리장치의 비트라인 센스앰프에 관한 것으로, 특히 비트라인 센스앰프의 센싱동작과 메모리셀의 리스토아동작시 비트라인쌍의 전압레벨을 다르게 충전하여 전력노이즈를 줄인 반도체 메모리장치의 비트라인 센스앰프에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
일반적인 반도체 메모리장치에서 활성화동작시 비트라인 센스앰프의 센싱동작시 전력소비는 많아지고 상기 센싱동작에 따른 전하이동에 의해 전력노이즈(power noise)가 커지게 된다. 이러한 전력노이즈를 줄이기 위하여 비트라인 센스앰프의 센싱동작시 비트라인쌍(BL, BLB)중 하나는 전원전압레벨보다 조금 낮은 레벨로 충전하고, 상기 비트라인쌍(BL, BLB)중 하나는 접지전압레벨보다 조금 높은 레벨로 충전하는 방법이 제기되었다. 그러나, 이 방법을 사용하면 리스토아(restore)동작시 신호마진(signal margin)이 줄어들게 된다. 본 발명에서는 상기와 같은 리스토아동작시의 신호마진감소없이 전력노이즈를 줄인 반도체 메모리 장치를 구현하는 데 있다.
3. 발명의 해결방법의 요지
다수의 비트라인쌍과 다수의 워드라인사이에 접속된 다수의 메모리셀과, 래치구조로 한쌍의 비트라인사이에 접속된 피형 및 엔형센스앰프를 구비하는 반도체 메모리장치의 비트라인 센스앰프에 있어서, 전원전압과 상기 피형센스앰프의 입력단사이에 채널들이 병렬접속되고 소정의 제1 및 제2피형센싱 제어신호가 제어전극들에 각각 접속되는 제1 및 제2트랜지스터로 구성된 피형드라이버와, 상기 엔형센스앰프의 출력단과 접지전압사이에 채널이 병렬접속되고 소정의 제1 및 제2엔형센싱 제어신호가 제어전극들에 각각 접속되는 제3 및 제4트랜지스터로 구성된 엔형드라이버를 구비하며; 상기 제1엔형센싱 제어신호 및 제1피형센싱 제어신호에 응답하여 센싱동작시 상기 비트라인쌍을 소정의 제1전압레벨상태로 충방전하고, 상기 제2엔형센싱 제어신호 및 제2피형센싱 제어신호에 응답하여 리스토아동작시 상기 비트라인쌍을 소정의 제2전압레벨 상태로 충방전하므로써 전력노이즈를 격감시킴을 특징으로 하는 반도체 메모리장치의비트라인 센스앰프를 발명하므로써 상기 과제를 달성하게 된다.
4. 발명의 중요한 용도 ;
리스토아동작시의 신호마진의 감소없이 전력노이즈를 줄인 반도체 메모리장치.
Description
제1도는 종래기술에 따른 반도체 메모리장치의 코아구조를 보여주는 도면.
제2도는 제1도에 따른 리드동작 타이밍도.
제3도는 본 발명의 실시예에 따른 반도체 메모리장치의 코아구조를 보여주는 도면.
제4도는 제3도에 따른 리드동작 타이밍도.
본 발명은 반도체 메모리장치의 비트라인 센스앰프에 관한 것으로, 특히 비트라인 센스앰프의 센싱동작과 메모리셀의 리스토아동작시 비트라인쌍의 전압레벨을 다르게 충전하여 전력노이즈를 줄인 반도체 메모리장치의 비트라인 센스앰프에 관한 것이다.
반도체 메모리장치에서 비트라인 센스앰프(bitline sense amplifier)는 필수구성요소이다. 상기 비트라인 센스앰프는 활성화동작에서 선택된 메모리셀의 캐패시터에 저장된 전하와 상기 비트라인에 발생되는 기생캐패시터에 저장된 전하간의 전하분배(charing sharing)동작으로 인하여 발생되는 미세한 전위차를 센싱하여 상기 비트라인쌍을 전원전압레벨과 접지전압레벨로 디벨로프(develop)하기 위하여 사용된다.
제1도는 종래기술에 따른 반도체 메모리장치의 코아구조를 보여주는 도면이고, 제2도는 제1도에 따른 리드동작 타이밍도이다.
제1도의 구성은 당분야에 너무나도 널리 알려져 있다.
초기상태 즉, 비활성화상태에서 비트라인쌍은 모두 반의 전원전압레벨(half VCC level)로 프리차아지(precharge)된다. 이 상태에서 메모리셀 2가 선택되는 경우, 워드라인(WL)으로 승압된 워드라인전압이 공급된다. 상기 워드라인전압이 상기 메모리셀 2로 공급되면 메모리셀 2를 구성하는 스토리지 캐패시터(storage capacitor)에 저장된 전하와 비트라인(BL)에 발생되는 기생캐패시터(parasitic capacitor)에 저장된 전하간에는 전하분배동작이 수행된다. 상기 전하분배동작으로 인하여 비트라인(BL)의 전위는 셀데이타의 상태에 따라 상기 반의 전원전압레벨보다 조금 낮아지거나 조금 높아지게 된다. 또, 기준비트라인(BLB)는 반의 전원전압레벨을 그대로 유지하게 된다. 이에 따라 비트라인쌍은 미세한 전위차이를 가지게 되는데, 통상적으로 상기 전위차이는 수십 내지 수백밀리볼트에 불과하다. 피형센싱 제어신호 LP와 엔형센싱 제어신호 LN가 트랜지스터 12, 14의 게이트단자로 공급되면, 피형센스앰프 4와 엔형센스앰프 6은 상기와 같은 비트라인쌍의 전위차이를 감지 및 증폭하게 된다. 제2도에는 상기 제1도의 각부 및 라인들에 나타나는 전압형태의 파형이 대응되는 파형부호로써 나타나 있다. 상기 감지 및 증폭동작에 따라 비트라인쌍중 어느 하나는 전원전압레벨까지 올라가게 되고, 나머지 하나는 접지전압레벨로 내려가게 된다. 이것을 본 분야에서는 통상 디벨로프되었다고 한다. 이렇게 디벨로프된 비트라인쌍(BL, BLB)의 전압은 컬럼선택게이트 8로 전달되는 컬럼선택신호 CSL에 의해 입출력라인쌍(IO, IOB)으로 전송된다. 이후 도시되지 아니한 출력관련회로들을 경유하여 한비트의 데이타를 출력하는 리드동작이 완료된다. 한편, 메모리 셀에 저장된 데이터의 유실을 방지하기 위하여 리프레쉬 모드하에서는 메모리셀 2에 상기 비트라인(BL)에 충전된 전압을 리스토아(restore)하는 동작이 실행된다. 이러한 리스토아 동작은 상기 리드동작과 유사하다. 즉, 비트라인쌍(BL, BLB)을 디벨로프하는 것은 동일하며, 디벨롭된 전압형태의 데이터를 입출력라인쌍(IO, IOB)으로 전송하는 것이 아니라 다시 메모리 셀내의 스토리지 캐패시터에 저장하는 것이 다른 점이다.
제1도에서와 같은 종래의 회로에서, 비트라인 센스앰프의 센싱동작시 전원전압단자에서는 전원전압이 공급되고 접지전압단자로는 비트라인의 전압이 방전된다. 반도체 메모리장치의 집적도가 증가함에 따라 한번의 액세스사이클동안 활성화되는 메모리셀의 갯수가 늘어나게 되고, 이에 따라 상기 전원전압단자에서 공급되는 전체 전하량은 커지게 된다. 또, 접지전압단자로 방전되는 비트라인의 전하량도 커지게 된다. 따라서 집적도가 높은 반도체 메모리장치에서 활성화동작시 전력소비는 많아지고 순간적인 전하이동에 따라 전력노이즈(power noise)가 커지게 된다. 이러한 전력노이즈를 줄이기 위하여 비트라인 센스앰프의 센싱동작시 비트라인쌍(BL, BLB)중 하나는 전원전압레벨보다 조금 낮은 레벨로 충전하고, 상기 비트라인쌍(BL,BLB)중 하나는 접지전압레벨보다 조금 높은 레벨로 방전하는 방법이 제기되었다. 그러나, 이 방법만을 사용하면 리스토아(restore)동작시 신호마진(signal margin)이 줄어들게 된다. 즉, 전원전압보다 상당히 낮은 전압으로 리스토아가 되는 경우에 제대로 메모리 셀내의 캐패시터가 충전되지 않아 다음의 리드동작에서 리드에러를 유발할 수 있는 것이다.
따라서 본 발명의 목적은 리스토아동작시의 신호마진을 낮추지 않으면서도 전력노이즈를 줄인 반도체 메모리장치의 비트라인 센스앰프 및 비트라인 센싱방법을 제공하는 데 있다.
상기한 본 발명의 목적을 달성하기 위하여 다수의 비트라인쌍과 다수의 워드라인사이에 접속된 다수의 메모리셀과, 래치구조로 한쌍의 비트라인사이에 접속된 피형 및 엔형센스앰프를 구비하는 본 발명에 따른 반도체 메모리장치의 비트라인 센스앰프는, 전원전압과 상기 피형센스앰프의 입력단사이에 채널들이 병렬접속되고 소정의 제1 및 제2피형센싱 제어신호가 제어전극들에 각각 접속되는 제1 및 제2트랜지스터로 구성된 피형드라이버와, 상기 엔형센스앰프의 출력단과 접지전압사이에 채널이 병렬접속되고 소정의 제1 및 제2엔형센싱 제어신호가 제어전극들에 각각 접속되는 제3 및 제4트랜지스터로 구성된 엔형드라이버를 구비하며; 상기 제1엔형센싱 제어신호 및 제1피형센싱 제어신호에 응답하여 센싱동작시 상기 비트라인쌍을 소정의 제1전압레벨상태로 충방전하고, 상기 제2엔형센싱 제어신호 및 제2피형센싱 제어신호에 응답하여 리스토아동작시 상기 비트라인쌍을 소정의 제2전압레벨상태로 충방전하므로써 전력노이즈를 격감시킴을 특징으로 한다.
이하 첨부된 도면을 이용하여 본 발명에 따른 반도체 메모리장치의 바람직한 실시예를 설명하겠다. 도면들중 동일한 구성 및 동일동작을 수행하는 회로들 및 소자들에 대해서는 가능한한 어느 곳에서든지 동일한 참조번호 및 동일참조부호를 사요하겠다.
제3도는 본 발명의 실시예에 따른 반도체 메모리장치의 코아구조를 보여주는 도면이고, 제4도는 제3도에 따른 리드동작 타이밍도이다.
제3도를 참조하면, 워드라인(WL)과 한쌍의 비트라인(BL, BLB)사이에 메모리셀 2가 접속된다. 비록 도면에서는 도시의 편의상 하나의 메모리 셀이 도시되었지만, 디램의 구조에서 다수의 메모리 셀이 워드라인과 비트라인의 인터섹션 부분들에 매트릭스 형태로 접속되어 메모리 셀 어레이를 구성한다는 것은 자명할 것이다. 상기 비트라인쌍(BL, BLB)사이에는 피형센스앰프 4와 엔형센스앰프 6이 접속된다. 상기 피형센스앰프 4와 엔형센스앰프 6은 각기 통상적인 피, 엔형의 모오스 트랜지스터가 크로스 커플링된 래치구조를 이루고 있다. 컬럼선택게이트 8은 컬럼선택신호 CSL에 응답하여 비트라인쌍(BL, BLB)와 입출력라인쌍 IO, IOB를 선택적으로 접속하게 된다. 상기 피형센스앰프 4의 입력단에는, 전원전압 VCC단자에 채널일단들이 접속되고 제1 및 제2피형센싱 제어신호 LP1, LP2가 게이트들에 각각 접속된 드라이버 16, 18의 채널타단들이 접속된다. 상기 엔형센스앰프 6은 출력단에는, 접지전압 VSS단자에 채널일단들이 접속되고 제1 및 제2엔형센싱 제어신호 LN1, LN2가 게이트들에 각각 접속된 드라이버20, 22의 채널타단들이 접속된다.
초기상태 즉, 비활성화상태에서 비트라인쌍은 모두 반의 전원전압레벨로 프리차아지된다. 이 상태에서 메모리셀 2가 선택되는 경우, 워드라인(WL)으로 승압된 워드라인전압이 공급된다. 상기 워드라인전압이 상기 메모리셀 2로 공급되면 메모리셀 2를 구성하는 스토리지 캐패지터(storage capacitor)에 저장된 전하와 비트라인(BL)에 발생되는 기생캐패시터(parasitic capacitor)에 저장된 전하간에는 전하분배동작이 수행된다. 상기 전하분배동작으로 인하여 비트라인(BL)의 전위는 상기 반의 전원전압레벨보다 조금 낮아지거나 조금 높아지게 된다. 그러나 기준비트라인(BLB)는 반의 전원전압레벨을 그대로 유지하게 된다. 따라서 상기 비트라인쌍(BL, BLB)간에는 소정의 전위차가 발생되는데 이는 수십 내지 수백밀리볼트에 불과하다. 여기까지의 과정은 제1도의 경우와 동일하다.
여기서 메모리셀 2에 저장된 데이타의 논리상태가 '하이'(high)라고 가정한다. 그러면 비트라인(BL)의 전위는 반의 전원전압레벨보다 조금 높아지게 된다. 이 상태에서 제1피형센싱 제어신호 LP1과 제1엔형센싱 제어신호 LN1이 전원전압 VCC 및 접지전압 VSS레벨로 트랜지스터들 16, 20의 게이트단자로 공급되면, 비트라인(BL)의 레벨은 전원전압 VCC레벨까지 완전히 올라가지 못하고 그 보다 낮은 레벨 즉 VCC-Vtn레벨까지 올라간다. 여기서, 상기 Vtn은 엔형 트랜지스터 16의 문턱전압을 가리키며 통상 0볼트 보다 큰 양의 전압 예컨대 0.7볼트정도를 가진다. 상기 비트라인(BL)의 레벨이 VCC-Vtn레벨까지만 올라가는 이유는 상기 피형센스앰프 4가 동작전압을 상기 엔형 트랜지스터 16를 통해 받게 되는데 이 전압의 레벨이 바로 VCC-Vtn레벨이기 때문이다. 여기서, 제4도를 참조하면 알 수 있듯이 상기 엔형 트랜지스터 16이 턴온되는 시점에서 제2피형센싱 제어신호 LP2의 레벨은 전원전압 VCC레벨이 되므로 피형 트랜지스터 18은 비도통상태에 있다. 결국, 피형센스앰프 4는 동작전압을 VCC-Vtn레벨로 받아 동작하여 상기한 경우(메모리셀 2에 저장된 데이타의 논리상태가 '하이(high)인 경우), 초기에 절반의 전원전압레벨보다 조금 높아진 비트라인(BL)상의 전위를 VCC-Vtn레벨까지 증폭한다. 한편, 제1엔형센싱 제어신호 LN1이 접지전압 VSS레벨로 제4도의 타이밍과 같이 주어지면, 피형 트랜지스터 20이 턴온되고 엔형 센스앰프 6이 동작된다. 물론 이 경우에 엔형 트랜지스터 22는 게이트로 접지전압 VSS을 제4도에서와 같이 수신하고 있는 동안이므로 턴오프상태이다. 따라서, 상기 엔형 센스앰프 6의 동작에 의해 상기 비트라인(BLB)상의 전압은 완전한 접지전압 VSS 즉 0볼트가 되는 것이 아니라 Vtp만큼의 양의 전압레벨이 된다. 여기서, 상기 Vtp는 피형 트랜지스터 20의 문턱전압으로서 통상 0보다 작은 음의 전압레벨로 되어, 이 경우에는 0볼트(즉 VSS)-(-Vtp)가 되고 비트라인(BLB)상의 전압이 +Vtp의 레벨로 유지되는 것이다. 결국, 비트라인상(BL, BLB)의 전압은 각기 VCC-Vtn, +Vtp레벨로 디벨로프되는 결과가 된다. 여기서, 비트라인 쌍간의 디벨롭되는 전위차는 종래의 전위차에 비해 작으므로 센싱동작의 속도가 종래의 그것에 비해 빨라짐을 알 수 있고 그에 따라 전력의 소모가 적고 노이즈가 감소된다. 이와 같이 디벨롭된 비트라인쌍(BL, BLB)의 전압은 컬럼선택게이트 8를 통해 입출력라인쌍 IO, IOB로 전송되며, 이후 도시되지 아니한 출력관련회로들을 경유하여 외부로 출력됨에 의해, 한비트의 데이타를 출력하는 리드동작이 비로서 완료된다.
리프레쉬 모드에서 수행되는 리스토아동작을 설명한다. 본 발명에서는 리드동작에서는 상기한 바와 같이 비트라인쌍(BL, BLB)의 전압을 각기 VCC-Vtn, +Vtp레벨로 디벨로프시키게 되지만, 확실한 리스토아 동작 즉 신호마진(signal margin)이 줄어들지 않게 하기 위해 리스토아동작시에는 비트라인쌍(BL, BLB)의 전압을 각기 VCC, VSS레벨로 되게 한다. 이러한 것은 또 다른 트랜지스터들 18, 22에 의해 수행된다. 구체적으로, 리스토아동작시 제4도에 보인 바와 같은 전위레벨을 가지는 제2피형센싱 제어신호 LP2와 제2엔형센싱 제어신호 LN2가 트랜지스터들 18, 22의 게이트로 공급되면, 비트라인(BL)과 기준비트라인(BLB)는 각각 VCC, VSS레벨이 된다. 왜냐하면, 피형 트랜지스터 18의 채널이 전원전압 VCC를 전압강하없이 그대로 피형 센스앰프 4에 인가하기 때문이며, 엔형 트랜지스터 22의 턴온에 의해 상기 +Vtp의 전위는 0볼트까지 내려가기 때문이다.
이러한 동작에 의해 비트라인쌍(BL, BLB)의 전압은 각기 VCC, VSS레벨로 되고, 이 경우에 메모리셀 2에는 전원전압 VCC가 제공되어 리스토아된다. 따라서 신호마진의 감소없이 리스토아동작을 안전하게 완료하게 된다.
이상에서와 같이, 비트라인 센스앰프의 2중적 동작에 의해 센싱동작과 리스토아동작시 비트라인쌍의 전압레벨은 다르게 되고, 이렇게 하므로써 센싱시의 스피드가 빨라지고 전원전압단 및 접지전압단의 전력노이즈는 격감되며, 리스토아 동작이 안정하게 되는 효과가 있게 된다.
Claims (6)
- 다수의 비트라인쌍과 다수의 워드라인사이에 접속된 다수의 메모리셀과, 래치구조로 한쌍의 비트라인사이에 접속된 피형 및 엔형센스앰프를 구비하는 반도체 메모리장치의 비트라인 센스앰프에 있어서, 전원전압과 상기 피형센스앰프의 입력단사이에 채널들이 병렬접속되고 소정의 제1 및 제2피형센싱 제어신호가 제어전극들에 각각 접속되는 제1 및 제2트랜지스터로 구성된 피형드라이버와, 상기 엔형센스앰프의 출력단과 접지전압사이에 채널이 병렬접속되고 소정의 제1 및 제2엔형센싱 제어신호가 제어전극들에 각각 접속되는 제3 및 제4트랜지스터로 구성된 엔형드라이버를 구비하며; 상기 제1엔형센싱 제어신호 및 제1피형센싱 제어신호에 응답하여 센싱동작시 상기 비트라인쌍을 소정의 제1전압레벨상태로 충방전하고, 상기 제2엔형센싱 제어신호 및 제2피형센싱 제어신호에 응답하여 리스토아동작시 상기 비트라인쌍을 소정의 제2전압레벨상태로 충방전하므로써 전력노이즈를 격감시킴을 특징으로 하는 반도체 메모리장치의 비트라인 센스앰프.
- 제1항에 있어서, 상기 제1 및 제3트랜지스터와 제2 및 제4트랜지스터가 각각 다른 시점에 활성화됨을 특징으로 하는 반도체 메모리장치의 비트라인 센스앰프.
- 제1항에 있어서, 상기 제1전압레벨상태가 전원전압 및 접지전압레벨보다 문턱전압정도 높거나 낮은 레벨임을 특징으로 하는 반도체 메모리장치의 비트라인 센스앰프.
- 제1항에 있어서, 상기 제2전압레벨상태가 전원전압 및 접지전압레벨임을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 제1피형 및 제2엔형 트랜지스터가 엔모오스 트랜지스터임을 특징으로 하는 반도체 메모리장치의 비트라인 센스앰프.
- 제1항에 있어서, 상기 제2피형 및 제1엔형 트랜지스터가 피모오스 트랜지스터임을 특징으로 하는 반도체 메모리장치의 비트라인 센스앰프.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950037063A KR0164380B1 (ko) | 1995-10-25 | 1995-10-25 | 반도체 메모리장치의 비트라인 센스앰프 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950037063A KR0164380B1 (ko) | 1995-10-25 | 1995-10-25 | 반도체 메모리장치의 비트라인 센스앰프 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970023420A KR970023420A (ko) | 1997-05-30 |
| KR0164380B1 true KR0164380B1 (ko) | 1999-02-18 |
Family
ID=19431256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950037063A KR0164380B1 (ko) | 1995-10-25 | 1995-10-25 | 반도체 메모리장치의 비트라인 센스앰프 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0164380B1 (ko) |
-
1995
- 1995-10-25 KR KR1019950037063A patent/KR0164380B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970023420A (ko) | 1997-05-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090814 Year of fee payment: 12 |
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| LAPS | Lapse due to unpaid annual fee |