CN1975933B - 非易失性存储装置及其读出方法 - Google Patents

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Abstract

本发明提供可以降低存取延迟的非易失性存储装置及其读出方法。作为解决手段，具有在分别垂直的多个字线和多个位线上配置的多个存储单元阵列(14)的非易失性存储器(10)，通过位线选择电路和位线传送电路(22)与放大电路(30)连接，在通过位线选择电路(20)选择并连接的连接线(24)上连接着电流供给电路(38)，其用于根据信号ATDEQ将所选择的位线预充电到电压CSV电平，在切换字线WL时控制位线的电位。

Description

非易失性存储装置及其读出方法
技术领域
本发明涉及电可写的非易失性存储装置及其读出方法。
背景技术
以往，电可写的非易失性存储器例如在字线(WL)和位线(BL)上分别排列多个存储单元形成存储单元阵列，使读出对象存储单元的位线通过选择电路与读出放大器连接，对该存储单元的电流和比较用的存储单元的电流进行比较，从而读出数据。
该情况时，作为读出放大器的基准电压使用CSV(存储单元读出电压)电平，稳定状态下的位线电压成为与电压CSV大致相同的电压。
专利文献1日本特开2005-50423号公报
专利文献2日本特开平4-274093号公报
在以往的方式中，在切换读出对象存储单元时，对于比较用的位线总是连接着同一方向的存储单元。因此，在位线中流动的电流量不会产生大的变化。但是，在读出对象存储单元中，由于混合存在读出数据“1”的1读出(1read)单元和读出数据“0”的0读出(0read)单元，所以存在如下问题，在读出数据“1”后读出数据“0”等时，电流持续流过，直到位线被充电到一定程度，在进行0读出判定之前要花费时间，该时间例如为70[nsec]左右，成为存取延迟的原因。
发明内容
本发明的目的在于，消除这种现有技术的缺陷，提供一种可以降低存取延迟的非易失性存储装置及其读出方法。
为了解决上述问题，本发明提供了电可写地存储数据的非易失性存储装置，其特征在于，该存储装置包括：存储单元阵列，其在多个字线和分别与字线垂直的多个位线上连接了多个存储单元；选择单元，其选择与存储单元中存储实际数据的第1单元连接的位线；传送单元，其连接与存储单元中存储基准电平的第2单元连接的基准位线；放大单元，其与选择单元和传送单元连接，读出并放大位线和基准位线的电平，对实际数据与基准电平进行比较；以及充电单元，其对选择单元所选择的位线进行充电，充电到所述放大单元的基准电压电平，所述充电单元根据地址推移的检测信号，对所述选择单元所选择的位线进行充电。
另外，为了解决上述问题，本发明提供了电可写地存储数据的非易失性存储装置，其特征在于，该存储装置包括：存储单元阵列，其在多个字线和分别与字线垂直的多个位线上连接了多个存储单元；选择单元，其选择与存储单元中存储实际数据的第1单元连接的位线；传送单元，其连接与存储单元中存储基准电平的第2单元连接的基准位线；放大单元，其与选择单元和传送单元连接，读出并放大位线和基准位线的电平，对实际数据与基准电平进行比较；以及使基准位线放电到通过地址推移的检测信号的脉冲宽度调整后的电压的放电单元，放电单元根据所述检测信号，对与传送单元连接的位线进行放电。
另外，为了解决上述问题，本发明提供了电可写地存储数据的非易失性存储装置，其特征在于，该存储装置包括：存储单元阵列，其在多个字线和分别与字线垂直的多个位线上连接了多个存储单元；选择单元，其选择与存储单元中存储实际数据的第1单元连接的位线；传送单元，其连接与存储单元中存储基准电平的第2单元连接的基准位线；放大单元，其与选择单元和传送单元连接，放大位线和基准位线的电平，对实际数据和所述基准电平进行比较；充电单元，其对选择单元所选择的位线进行充电，充电到所述放大单元的基准电压电平；以及使基准位线放电到通过地址推移的检测信号的脉冲宽度调整后的电压的放电单元，充电单元根据所述检测信号，对选择单元所选择的位线进行充电，放电单元根据所述检测信号，对基准位线进行放电。
另外，为了解决上述问题，本发明提供了非易失性存储装置的读出方法，该存储装置电可写地存储数据，该存储装置包括：存储单元阵列，其在多个字线和分别与字线垂直的多个位线上连接了多个存储单元；选择单元，其选择与存储单元中存储实际数据的第1单元连接的位线；传送单元，其连接与存储单元中存储基准电平的第2单元连接的基准位线；放大单元，其与选择单元和传送单元连接，放大位线和基准位线的电平，对实际数据与基准电平进行比较；以及充电单元，其对选择单元所选择的位线进行充电，充电到所述放大单元的基准电压电平，该读出方法的特征在于，在切换字线时对选择单元所选择的位线进行充电。
另外，为了解决上述问题，本发明提供了非易失性存储装置的读出方法，该存储装置电可写地存储数据，该存储装置包括：存储单元阵列，其在多个字线和分别与字线垂直的多个位线上连接了多个存储单元；选择单元，其选择与存储单元中存储实际数据的第1单元连接的位线；传送单元，其连接与存储单元中存储基准电平的第2单元连接的基准位线；放大单元，其与选择单元和传送单元连接，放大位线和基准位线的电平，对实际数据与基准电平进行比较；以及使基准位线放电到通过地址推移的检测信号的脉冲宽度调整后的电压的放电单元，该读出方法的特征在于，在切换字线时对基准位线进行放电。
另外，为了解决上述问题，本发明提供了非易失性存储装置的读出方法，该存储装置电可写地存储数据，该装置包括：存储单元阵列，其在多个字线和分别与字线垂直的多个位线上连接了多个存储单元；选择单元，其选择与存储单元中存储实际数据的第1单元连接的位线；传送单元，其连接与存储单元中存储基准电平的第2单元连接的基准位线；放大单元，其与选择单元和传送单元连接，放大位线和基准位线的电平，对实际数据与基准电平进行比较；充电单元，其对选择单元所选择的位线进行充电，充电到所述放大单元的基准电压电平；以及使基准位线放电到通过地址推移的检测信号的脉冲宽度调整后的电压的放电单元，该读出方法的特征在于，在切换字线时对选择单元所选择的位线进行充电，在切换字线时对基准位线进行放电。
根据本发明，非易失性存储装置及其读出方法可以在切换字线时控制位线的电位，减少存取延迟。
附图说明
图1是示出应用了本发明的非易失性存储器的实施例的方框图。
图2是示出放大器的结构例的图。
图3是示出放大器的结构例的图。
图4是示出字线的切换动作的时序图。
图5是示出位线的状态的时序图。
图6是示出电流供给电路的结构例的图。
图7是示出字线的切换动作的时序图。
图8是示出位线的状态的时序图。
图9是示出电流供给电路的结构例的图。
图10是示出字线的切换动作的时序图。
图11是示出位线的状态的时序图。
图12是示出非易失性存储器的另一实施例的方框图。
图13是示出字线的切换动作的时序图。
图14是示出位线的状态的时序图。
图15是示出字线的切换动作的时序图。
图16是示出位线的状态的时序图。
图17是示出电流供给电路的结构例的图。
图18是示出字线的切换动作的时序图。
图19是示出位线的状态的时序图。
图20是示出非易失性存储器的另一实施例的方框图。
图21是示出字线的切换动作的时序图。
图22是示出位线的状态的时序图。
具体实施方式
以下，参照附图详细说明本发明的非易失性存储装置的实施例。参照图1，示出了应用了本发明的非易失性存储器的方框图。如图所示，本实施例的非易失性存储器10是半导体集成电路，其包括：存储单元阵列14，由存储实际数据的多个存储单元12a和存储比较用的基准电平的存储单元12b分别与字线(WL 0、WL 1、…)和位线(BL 0、BL 1、…)连接而成；选择位线的位线选择电路20；通过位线(BL0)与比较用的存储单元12b连接的位线传送电路22；放大电路30，其通过连接线24、26分别与位线选择电路20和位线传送电路22连接，检测各个位线的电流。在连接线24上还设有具有晶体管36的电流供给电路38，该晶体管36根据输入到输入端32的、来自检测地址推移的均衡器的信号ATDEQ(Address Transition Detect Equalizer)，向连接线24的节点提供读出电压CSV，从而对位线进行预充电。另外，在以下的说明中，省略与本发明没有直接关系的部分的图示及其说明，并且信号的标号利用其表述的连接线的标号来表示。
另外，放大电路30具有：放大并检测在读出存储单元12a侧的位线中出现的电流的放大电路40；以及与比较用单元12b连接，放大并检测在作为基准的位线中出现的电流的放大电路42。分别对放大器40、42提供作为基准电压的读出电压CSV。另外，虽然没有图示，但非易失性存储器10还包括用于选择字线(WL)的地址电路、和写入数据用的写入电路等。
图2示出了放大电路30内的放大器40的电路结构，图3示出了放大器42的电路结构。如图2所示，放大器40是具有电流镜电路50的放大电路，该电流镜电路50具有一对Pch晶体管和一对Nch晶体管。电流镜电路50与Nch晶体管52连接。Nch晶体管52与具有串联连接的两个Pch晶体管54、56的电路58的节点BLA连接，并且通过连接线24连接到位线选择电路20。
图3所示的放大器42与图2所示的放大器40相同，是具有电流镜电路50的放大器，该电流镜电路50具有一对Pch晶体管和一对Nch晶体管，电流镜电路50与Nch晶体管52连接。Nch晶体管52与具有串联连接的两个Pch晶体管54、56的电路58a、58b的节点BLB连接，并且通过连接线26连接到位线传送器22。这样，放大器40和放大器42形成为并联连接两个结构与图2中所示电路58相同的电路58a和58b的结构。
返回图1，存储单元阵列14垂直配置有分别连接存储单元12a、12b的浮栅的多个字线(WL0、WL1、…)、和连接存储单元12a、12b的源极或漏极的多个位线(BL0、BL1、…)。位线(BL0)连接到位线选择电路20，位线(RefBL)连接到传送基准电平的位线传送器22。在这多个位线(BL0、BL1、…)上，例如伴随大电容化而分别产生寄生电容。另外，在该图中示出了存储单元阵列14内的多个存储单元12a、12b中的一部分存储单元，省略了其他存储单元的图示。
通过连接线24连接了位线选择电路20的电流供给电路38，例如按照图4所示，根据字线(WL0)和字线(WL1)之间的切换时、即根据读出存储单元的切换时(时间t1)产生的信号ATDEQ而导通，通过晶体管34向连接线24施加电压CSV。连接线24连接通过位线选择电路20选择的位线BL0、BL1中的任一个，与来自放大器40的电流一起提供对所连接的位线进行预充电的电流。由此，可以包括对于寄生电容的充电而使所选择的位线的电位快速上升。即，字线切换时的位线的起动高速化，防止了存取延迟。
图5示出了该切换动作的一例，在该图中示出了字线切换时的放大器40、42的节点(BLA、BLB)的各电位电平、和信号ATDEQ的产生期间。在选择了字线WL0时(时间t0～t1)，节点BLB被保持为电压CSV，节点BLA被保持为比电压CSV低的电压。然后产生信号ATDEQ，继而当选择字线WL1时，节点BLA的电位上升到电压CSV(时间t2)，并保持在超过电压CSV的电位。这样，进行把与切换后的读出对象存储单元连接的读出位线强制充电到作为放大电路30的基准电压的电压CSV电平的控制，所以0读出变得高速化。
另外，例如也可以使用图6所示的电流供给电路600来取代被施加电压CSV的电流供给电路38。该电流供给电路600如图7所示，根据在切换字线(WL0)和字线(WL1)时产生的信号ATDEQ而导通，通过晶体管602向连接线24施加作为电源电压的电压VDD。该情况时，作为有意的信号ATDEQ的脉冲宽度的产生期间，可以控制为比使用图1所示的电流供给电路38时短的时间。即，如图8所示，进一步缩短了节点BLA达到电压CSV的时间t1～t2。
这样，在本结构例中，通过调整信号ATDEQ的脉冲宽度，向电流供给电路600连接电压VDD而进行导通/截止，可以将所选择的位线充电到接近电压CSV的电平，可以降低存取延迟。
另外，电流供给电路600还可以替换为图9所示的电流供给电路900的结构。电流供给电路900的特征是具有W/L比大的尺寸(Dim)的晶体管902。在该结构例中，如图10所示，电流供给电路900根据信号ATDEQ而导通，通过驱动能力较大的晶体管902向连接线24施加电压VDD。其结果，如图11所示，可以缩短节点BLA达到电压CSV的时间t1～t2。另外，在本结构例中，也可以如图7所示调整信号ATDEQ的脉冲宽度，输入给电流供给电路900。
下面，参照图12说明非易失性存储装置的另一实施例。本实施例的非易失性存储器70与图1所示实施例的不同之处是去除了电流供给电路36，在连接比较用单元侧的位线传送器22和放大器42的连接线26上连接了电流供给电路72。其他结构与图1所示实施例的结构相同，所以省略说明。
本实施例的电流供给电路72如图13所示，根据在切换读出存储单元并切换字线(WL0)和字线(WL1)时产生的信号ATDEQ，通过晶体管74向连接线26施加电压VSS。连接线26与位线选择电路20和放大器42连接，与提供给放大器42的电流一起，提供使所连接的基准位线RefBL向电压VSS侧强制放电的电流。由此，使基准位线的电位快速降低。即，字线切换时的位线的起动高速化，可以防止存取延迟。
图14示出了该切换动作的一例，该图示出了切换字线时的放大器40、42的节点(BLA、BLB)的各电位电平和信号ATDEQ的产生期间。在选择字线WL0时(时间t0～t1)，节点BLB被保持为电压CSV，节点BLA被保持为比电压CSV低的电压。然后产生信号ATDEQ，继而字线WL1被选择，节点BLB被放电，电压下降(时间t1～t2)，在停止产生信号ATDEQ后，节点BLB恢复为电压CSV(时间t2～t3)。
这样，根据读出单元的切换定时产生信号ATDEQ，在该产生期间强制地将基准位线RefBL放电控制为电压VSS电平，所以0读出变快。另外，被强制放电的电压不限于地电平GND，也可以是比电压CSV低的电压。
另外，与图7中的示例相同，也可以调整信号ATDEQ的脉冲宽度，例如图15所示由期间(t1～t2)构成信号ATDEQ的脉冲宽度。该情况时，如图16所示，在通过读出单元的切换产生信号ATDEQ后，将基准侧的位线26放电到通过信号ATDEQ的脉冲宽度调整后的电压。这样，可以使基准位线的电平降低到最佳值，使0读出快速化，并且可以抑制1读出的延迟。
另外，还可以用图17所示的电流供给电路1700的结构代替电流供给电路72。电流供给电路1700具有W/L比大的尺寸(Dim)的晶体管1702。在该结构例中，如图18所示，电流供给电路1700根据信号ATDEQ而导通，通过驱动能力较大的晶体管1702向连接线26提供电压VSS，进行驱动到电压VSS侧的控制。其结果，如图19所示，可以使基准位线的电平降低为最佳值，可以缩短节点BLB在时间t2后达到电压CSV的时间t2～t3。因此，可以使0读出快速化，可以防止产生1读出的延迟。另外，在该结构例中，也可以按图15所示调整信号ATDEQ的脉冲宽度，输入电流供给电路1700。
下面，参照图20说明非易失性存储装置的另一实施例。本实施例的非易失性存储器80分别具有图9和图17所示的电流供给电路900、1700。其他结构与图1和图12所示的各个实施例的结构相同。非易失性存储器80具有电流供给电路38和电流供给电路72，分别根据信号ATDEQ控制位线的电位。在本实施例中，可以按照图7和图15所示优化该信号ATDEQ的脉冲宽度。各个电流供给电路900、1700内的晶体管902、1702的尺寸(Dim)根据信号ATDEQ的脉冲宽度而优化形成。
根据这种结构，在切换字线WL时将与读出存储单元连接的位线快速充电到电压CSV侧的最佳值，并且将基准位线RcfBL放电为电压VSS侧的最佳值。利用同时实施这两种控制的结构，可以抑制1读出的延迟，并使0读出高速化。

Claims (10)

1.一种电可写地存储数据的非易失性存储装置，其特征在于，该存储装置包括：
存储单元阵列，其在多个字线和分别与该字线垂直的多个位线上连接有多个存储单元；
选择单元，其选择与所述存储单元中存储实际数据的第1单元连接的所述位线；
传送单元，其连接与所述存储单元中存储基准电平的第2单元连接的基准位线；
放大单元，其与所述选择单元和所述传送单元连接，读出并放大所述位线和所述基准位线的电平，对所述实际数据和所述基准电平进行比较；以及
充电单元，其对所述选择单元所选择的位线进行充电，充电到所述放大单元的基准电压电平，
所述充电单元根据地址推移的检测信号，对所述选择单元所选择的位线进行充电。
2.根据权利要求1所述的非易失性存储装置，其特征在于，所述充电单元按照所述检测信号的脉冲宽度调节对所述位线进行充电的时间。
3.根据权利要求1所述的非易失性存储装置，其特征在于，所述充电单元把提供对所述位线进行充电的电压的晶体管的尺寸调节为与所述检测信号的脉冲宽度对应而优化形成的尺寸。
4.一种电可写地存储数据的非易失性存储装置，其特征在于，该存储装置包括：
存储单元阵列，其在多个字线和分别与该字线垂直的多个位线上连接有多个存储单元；
选择单元，其选择与所述存储单元中存储实际数据的第1单元连接的所述位线；
传送单元，其连接与所述存储单元中存储基准电平的第2单元连接的基准位线；
放大单元，其与所述选择单元和所述传送单元连接，读出并放大所述位线和所述基准位线的电平，对所述实际数据和所述基准电平进行比较；以及
放电单元，其使所述基准位线放电到通过检测地址推移的检测信号的脉冲宽度调整后的电压，
所述放电单元根据所述检测信号，对与所述传送单元连接的位线进行放电。
5.根据权利要求4所述的非易失性存储装置，其特征在于，所述放电单元按照所述检测信号的脉冲宽度调节对所述基准位线进行放电的时间。
6.根据权利要求4所述的非易失性存储装置，其特征在于，所述放电单元把提供对所述基准位线进行放电的电压的晶体管的尺寸调节为与所述检测信号的脉冲宽度对应而优化形成的尺寸。
7.一种电可写地存储数据的非易失性存储装置，其特征在于，该存储装置包括：
存储单元阵列，其在多个字线和分别与该字线垂直的多个位线上连接有多个存储单元；
选择单元，其选择与所述存储单元中存储实际数据的第1单元连接的所述位线；
传送单元，其连接与所述存储单元中存储基准电平的第2单元连接的基准位线；
放大单元，其与所述选择单元和所述传送单元连接，放大所述位线和所述基准位线的电平，对所述实际数据和所述基准电平进行比较；
充电单元，其对所述选择单元所选择的位线进行充电，充电到所述放大单元的基准电压电平；以及
放电单元，其使所述基准位线放电到通过检测地址推移的检测信号的脉冲宽度调整后的电压，
所述充电单元根据所述检测信号，对所述选择单元所选择的位线进行充电，
所述放电单元根据所述检测信号，对所述基准位线进行放电。
8.一种非易失性存储装置的读出方法，该非易失性存储装置电可写地存储数据，包括：存储单元阵列，其在多个字线和分别与该字线垂直的多个位线上连接有多个存储单元；选择单元，其选择与所述存储单元中存储实际数据的第1单元连接的所述位线；传送单元，其连接与所述存储单元中存储基准电平的第2单元连接的基准位线；放大单元，其与所述选择单元和所述传送单元连接，放大所述位线和所述基准位线的电平，对所述实际数据和所述基准电平进行比较；以及充电单元，其对所述选择单元所选择的位线进行充电，充电到所述放大单元的基准电压电平，
该读出方法的特征在于，在切换所述字线时对所述选择单元所选择的位线进行充电。
9.一种非易失性存储装置的读出方法，该非易失性存储装置电可写地存储数据，包括：存储单元阵列，其在多个字线和分别与该字线垂直的多个位线上连接有多个存储单元；选择单元，其选择与所述存储单元中存储实际数据的第1单元连接的所述位线；传送单元，其连接与所述存储单元中存储基准电平的第2单元连接的基准位线；放大单元，其与所述选择单元和所述传送单元连接，放大所述位线和所述基准位线的电平，对所述实际数据和所述基准电平进行比较；以及使所述基准位线放电到通过检测地址推移的检测信号的脉冲宽度调整后的电压的放电单元，
该读出方法的特征在于，在切换所述字线时对所述基准位线进行放电。
10.一种非易失性存储装置的读出方法，该非易失性存储装置电可写地存储数据，包括：存储单元阵列，其在多个字线和分别与该字线垂直的多个位线上连接多个存储单元；选择单元，其选择与所述存储单元中存储实际数据的第1单元连接的所述位线；传送单元，其连接与所述存储单元中存储基准电平的第2单元连接的基准位线；放大单元，其与所述选择单元和所述传送单元连接，放大所述位线和所述基准位线的电平，对所述实际数据和所述基准电平进行比较；充电单元，其对所述选择单元所选择的位线进行充电，充电到所述放大单元的基准电压电平；以及使所述基准位线放电到通过检测地址推移的检测信号的脉冲宽度调整后的电压的放电单元，
该读出方法的特征在于，在切换所述字线时对所述选择单元所选择的位线进行充电，在切换所述字线时对所述基准位线进行放电。
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