CN100520975C - 非易失性半导体存储器件 - Google Patents

Abstract

本发明提供一种既能抑制电路面积的增加，又能进行正确数据判定的非易失性半导体存储器件。多个存储单元连接在相互邻接的两条副位线间。行解码器(3)选择与读出对象的存储单元连接的字线。选择线选择电路(2)及列选择电路(5)包含同时且独立地实施选择操作的第一和第二选择部。第一选择部为了选择读出对象的存储单元，选择第一主位线对和选择线。第二选择部为了选择用于基准电压的读出的布线，选择不同于第一主位线对的第二主位线对和选择不同于读出对象的存储单元的扇区的选择线。

Description

非易失性半导体存储器件

技术领域

本发明涉及一种非易失性半导体存储器件，更具体地讲，涉及一种具有沿多个行方向及列方向配置的矩阵状的存储单元区域的非易失性半导体存储器件。

背景技术

作为非易失性半导体存储器件的结构之一，众所周知一种VGA(假接地阵列，virtual ground array)结构。所谓VGA结构是邻接的存储单元彼此共用扩散层的结构。通过采用VGA结构，能够减少非易失性半导体存储器件的面积。图17表示具有VGA结构的非易失性半导体存储器件。图17所示的非易失性半导体存储器件具有VGA结构，并且还具有由主位线和副位线构成的分层位线结构。

图17所示的非易失性半导体存储器件分为A～C三个区域。在图17中，作为列方向(垂直方向)的布线，示出有主位线MOi、MEi、MOi+1、MEi+1、副位线91Ai～94Ai、91Ai+1～94Ai+1、91Bi～94Bi、91Bi+1～94Bi+1。此外，在图17中，作为行方向(水平方向)的布线，示出有字线AWLB、BWLB、选择线SEL1U～SEL4U、SEL1L～SEL4L。字线AWLB连接存储单元AP～AV的栅极，字线BWLB连接有存储单元BP～BV的栅极。按照需要，在主位线和副位线之间配置了作为用于控制两布线连接的开关的选择晶体管。再有，主位线和副位线形成了主位线在上、副位线在下的分层结构。

以下说明图17所示的上述那样构成的非易失性半导体存储器件的操作。在此，作为其一个例子，就对存储单元BQ进行所谓源极侧读出的情况进行说明。再有，将保存了数据“0”的存储单元称为处于写入状态，将保存了数据“1”的存储单元称为处于擦除状态。为了对存储单元进行源极侧读出，必须在存储单元的栅极、源极及漏极分别施加约4.5V、约0V(几乎接地电压)及约1V的电压。

如图17所示，存储单元BQ的漏极连接到副位线92Bi，副位线92Bi通过选择晶体管95连接到主位线MEi。此外，存储单元BQ的源极连接到副位线93Bi，副位线93Bi通过选择晶体管96连接到主位线MOi。因此，为了对存储单元BQ进行源极侧读出，应将选择晶体管95、96控制为导通(ON)，可以对选择线SEL2L、SEL1U施加约3V的电压，并且对主位线MEi、MOi及字线BWLB分别施加约1V、约0V及约4.5V的电压。由此，能对存储单元BQ的栅极、源极及漏极分别施加约4.5V、约0V(几乎接地电压)及约1V的电压。

如此，当对各布线施加了预定电压时，在存储单元BQ保存的数据为“0”的情况下，由于栅极电压的阈值变高，因此电流几乎不从主位线MEi流向主位线MOi。其结果，主位线MOi的电位几乎不上升。另一方面，在存储单元BQ保存的数据为“1”的情况下，由于栅极电压的阈值变低，因此电流从主位线MEi流向主位线MOi。其结果，主位线MOi的电位仅上升与流过的电流相当的电压。因此，通过检测主位线MOi的电压，就能够从存储单元BQ读出数据。

如下这样判定从存储单元BQ读出的数据是“0”还是“1”。即，读出放大器(未图示)放大并输出读出操作时的主位线MOi的电压和作为基准的预定电压(以下称基准电压)之差。并且，在主位线MOi的电压比基准电压高的情况下，判定为读出数据是“1”。另一方面，在主位线MOi的电压比基准电压低的情况下，判定为读出数据是“0”。

为了产生上述基准电压，使用基准单元。基准单元是为了在控制为导通的情况下，输出上述基准电压而设计的。基准单元由例如MOS晶体管构成。在图17所示的这样的非易失性半导体存储器件中，这种基准单元大多配置在存储单元区域之外。

但是，从一个存储单元读出的数据通过与该存储单元连接的主位线和副位线输出到存储单元区域的外部。在用于这样的数据读出的主位线和副位线上，会附带与各位线的长度、与各位线邻接的其它位线的有无或者所连接的存储单元的数量等相应的寄生电容。该寄生电容成为延迟数据读出操作的主要原因。具体地讲，寄生电容大时，数据读出时的延迟量变大，寄生电容小时，数据读出时的延迟量变小。

如上所述，基准单元大多设置在存储单元区域之外的规定的位置。因此，不同于存储单元，在基准单元上，难以连接与多个存储单元和副位线连接的主位线。因此，在连接于基准单元上的布线上，不会附带与在连接于存储单元上的主位线等上附带的寄生电容相等的寄生电容。其结果，在从读出放大器看过去的情况下，会引起在读出对象的存储单元侧产生的寄生电容和在基准单元侧产生的寄生电容不一致的现象(以下称此现象为容量不均衡)。产生这样的容量不均衡时，会在输出连接在存储单元上的主位线的电压时的延迟量和从基准单元输出基准电压时的延迟量之间产生不一致。

针对这样的问题，已知如下方法：使在从读出放大器看过去的存储单元侧的位线上附带的寄生电容和在基准单元侧的布线上附带的寄生电容相等。下面，使用图17来详细说明该方法。

如上所述，在从存储单元BQ读出数据的情况下，使用主位线MOi、MEi、副位线92Bi、93Bi。因此，在从存储单元BQ读出数据的情况下，将附带与各位线长度相应的寄生电容。因此，可以将附带了与在各位线上附带的寄生电容相等的寄生电容的布线连接到基准单元。由此，能够使在连接于基准单元上的位线上附带的寄生电容和在连接于存储单元BQ上的位线上附带的寄生电容相等。

具体地讲，可以对未用于数据读出的主位线及副位线施加与在用于数据读出的主位线及副位线上施加的电压相同的电压，并将这些位线连接到基准单元。例如，在从存储单元BQ读出数据时，可以对主位线MOi+1、MEi+1分别施加约0V及约1V的电压(由此，副位线93Bi+1、92Bi+1上也分别施加约0V及约1V的电压)，并将主位线MOi+1、MEi+1连接到基准单元。由此，在连接于基准单元上的位线上，将附带与连接在存储单元BQ上的位线相同大小的寄生电容。再有，就以上技术而言，可参照美国专利第5,963,465号及第6,351,415号(以下分别称为文献1、文献2)。

但是，在上述这样附带寄生电容的方法中，从与连接到所选择的存储单元相同字线的存储单元(例如，在选择了存储单元BQ情况下，为存储单元BU)读出数据，存在非易失性半导体存储器件误操作这样的问题。

因此，为了解决这样的问题，已知有图18所示的非易失性半导体存储器件。图18是表示美国专利第6,128,226号(以下称文献3)中记载的非易失性半导体存储器件结构的图。下面，说明图18所示的非易失性半导体存储器件。

图18所示的非易失性半导体存储器件包括：存储单元、位线BL、字线WL、基准位线BLR、Y解码器1000、基准单元1002及读出放大器1004。存储单元以矩阵状配置。位线BL按列方向配置在按矩阵状配置的存储单元之间。字线WL按行方向配置在按矩阵状配置的存储单元之间。此外，基准位线BLR是用于在数据读出操作时，附带与在位线BL上附带的寄生电容相等的寄生电容的布线。Y解码器1000将连接读出对象的存储单元的位线BL连接到读出放大器1004。基准单元(unit)1002产生作为基准的基准电压Vref。读出放大器1004放大并输出从Y解码器1000输出的位线BL的电压Vcell和基准电压Vref之差。

在图18所示的非易失性半导体存储器件中，如下这样进行数据读出。首先，在从某一存储单元读出数据时，使用连接在该存储单元的扩散层上的两条位线BL和连接在该存储单元的栅极上的字线WL，将数据读出到Y解码器1000。Y解码器1000将连接在漏极侧的位线BL的电压Vcell输出到读出放大器1004。

另一方面，基准单元1002产生基准电压Vref，并输出到读出放大器1004。此时，选择两条基准位线BLR，并连接到基准单元1002。由此，能够使在与读出对象的存储单元连接的位线BL上附带的寄生电容和在与基准单元1002连接的基准位线BLR上附带的寄生电容相等。即，能够解决容量不均衡问题。其结果，能使从存储单元读出的延迟量和从基准单元1002读出的延迟量相等。

此外，关于非易失性半导体存储器件，在美国专利第6,272,043号(以下称文献4)中，公开了一种在图19所示的非易失性半导体存储器件中进行源极侧读出的方法。在图19所示的非易失性半导体存储器件中，基准电路2045包含基准电流源2040和电流/电压转换电路2050，存储器配置2015包含假接地阵列2000和电流/电压转换电路2030。电流/电压转换电路2050由电阻元件构成，将由基准电流源2040产生的电流转换为基准电压2055。电流/电压转换电路2030由电阻元件构成，将从假接地阵列2000内的存储单元输出的电流转换为读出电压2065。比较电路2060由差动放大器构成，将基准电压2055和读出电压2065进行比较。由此，可以判定假接地阵列2000内的存储单元的状态。

但是，在图18所示的非易失性半导体存储器件中，存在难以缩小电路的问题。具体地讲，在图18所示的非易失性半导体存储器件中，在基准单元上额外设置了用于产生读出延迟的基准位线BLR。因此，必须在非易失性半导体存储器件中设置用于配置基准位线BLR的区域。

发明内容

因此，本发明的目的在于提供一种非易失性半导体存储器件，能抑制电路面积的增加，且采用了能进行正确的数据判定的VGA结构。

为实现上述目的，本发明具有如下特征。

在本发明的非易失性半导体存储器件中，列选择电路选择存储单元区域的列；行选择电路选择存储单元区域的行。此外，多条字线设置于存储单元的每一行上，并连接在选择电路上；多条主位线沿列方向延伸并连接在列选择电路上；多条副位线配置在各扇区内并沿列方向延伸。此外，选择晶体管与各副位线相对应地进行设置，使主位线和副位线之间进行电连接或电断开；多条选择线沿行方向延伸，并连接在行选择电路上，将用于切换各选择晶体管的导通/非导通状态的电压施加到各选择晶体管的控制电极。并且，多个存储单元分别连接在相互邻接的两条副位线之间；行选择电路选择连接在读出对象的存储单元上的字线。并且，列选择电路选择包含：第一选择部，为了选择读出对象的存储单元，选择第一主位线对和选择线；以及第二选择部，为了选择数据判定用的基准电压的读出所使用的布线，选择用于选择不同于第一主位线对的第二主位线对及与读出对象的存储单元所属的扇区不同的扇区的选择线，第一及第二选择部同时且独立地实施选择操作。

再有，还包括产生基准电压的多个基准单元，基准单元在从读出对象的存储单元读出数据时，也可连接到用于读出由第二选择部选择的基准电压的布线。

此外，多个基准单元也可以配置在含有存储单元的扇区之外。

此外，在各扇区内，多个基准单元也可分别连接在相互邻接的二条副位线之间。

此外，在选择第二主位线对时，第二选择部也可选择与第一主位线对邻接的主位线对。

此外，第二选择部也可选择用于选择与读出对象的存储单元所属的扇区邻接的扇区的选择线。

此外，行选择电路及列选择电路也可还包括调整部，在读出对象的存储单元所属的扇区所能附带的电容和由第二选择部选择的选择线选择的扇区所能附带的电容不同的情况下，对扇区所能附带的电容小的一方的主位线对，连接起电容作用的电路。

此外，行选择电路及列选择电路，在读出对象的存储单元所属的扇区所能附带的电容和由第二选择部选择的选择线选择的扇区所能附带的电容不同的情况下，也可按照第一主位线对所能附带的寄生电容和第二主位线对所能附带的寄生电容之比来调整流过基准单元的电流量。

此外，行选择电路及列选择电路，在读出对象的存储单元所属的扇区所能的电容和由上述第二选择部选择出的选择线选择的扇区所能附带的电容不同的情况下，也可按照在读出对象的存储单元所属的扇区所能附带的电容和由第二选择部选择出的选择线选择的扇区所能附带的电容之比来调整存储单元及基准单元的读出定时。

此外，行选择电路及列选择电路，也可以还包含负载电容附加部，在读出对象的存储单元所属的扇区所能附带的电容以及由上述第二选择部选择出的选择线选择的扇区所能附带的电容，比该存储单元区域内的其它扇区所能附带的电容还要小的情况下，对第一主位线对及第二主位线对附加起电容作用的电路，以使该存储单元区域内的最大扇区所能附带的电容和寄生电容相等。

此外，在扇区中存在多个图形尺寸及结构，并且各图形的扇区都存在两个或两个以上。

此外，行选择电路及列选择电路，也可通过指定上述存储单元的地址，同时擦除保存在包含存储单元所属的扇区的多个扇区内的存储单元中的数据。

此外，读出放大器检测输入的两个电压之差。并且第一选择部，对第一主位线对所包含的第一主位线，施加应施加在读出对象的存储单元的漏极上的漏极电压；对第一主位线对所包含的第二主位线，施加与接地电压大致相等的电压。第二选择部，对第二主位线对所包含的第三主位线，施加应施加在读出对象的存储单元的漏极上的漏极电压；对第二主位线对所包含的第四主位线，施加与接地电压大致相等的电压。并且，读出放大器也可以与第二主位线和第四主位线连接。

此外，多个基准单元，在各上述扇区内，分别连接在相互邻接的两条副位线间；还包括沿行方向延伸，并连接在行选择电路上且连接在基准单元的控制电极上的基准字线；行选择电路，在从读出对象的存储单元读出数据时，也可以选择作为读出基准电压对象的基准字线并进行激活，并且不选择连接在上述读出对象的存储单元所属的扇区上的基准字线，保持未激活状态。

此外，上述第一选择部，对连接在用于将连接了上述读出对象的存储单元的源极的副位线和第二主位线连接起来的选择晶体管上的选择线，施加比连接在用于将连接了读出对象的存储单元的漏极的副位线和第一主位线连接起来的选择晶体管上的选择线更低的电压。并且，第二选择部，也可以对连接在用于将连接了基准单元的源极的副位线和第四主位线连接起来的选择晶体管上的选择线，施加比连接在用于将连接了上述基准单元的漏极的副位线和第三主位线连接起来的选择晶体管上的选择线更低的电压。

此外，读出放大器检测输入的两个电压之差。并且，第一选择部，对第一主位线对所包含的第一主位线，施加应施加在读出对象的存储单元的漏极上的漏极电压；对第一主位线对所包含的第二主位线，施加与接地电压大致相等的电压。并且，第二选择部，也可以对第二主位线对所包含的第四主位线，施加与接地电压大致相等的电压；将用于连接第二主位线对所包含的第三主位线和副位线的选择线保持在未激活状态。并且，在读出放大器上连接了第二主位线和第四主位线。

此外，读出放大器检测输入的两个电压之差。并且，第一选择部，对第一主位线对所包含的第一主位线，施加与应施加在读出对象的存储单元的漏极上的漏极电压大致相等的电压；对第一主位线对所包含的第二主位线，施加接地电压；通过进一步选择与用于连接与读出对象的存储单元的漏极侧连接的副位线邻接的副位线和第一主位线的选择晶体管连接的选择线，通过该选择晶体管，对与连接到读出对象的存储单元的漏极侧的副位线邻接的副位线，施加与漏极电压几乎相等的电压。第二选择部，对第二主位线对中包含的第三主位线，在读出对象的存储单元的漏极施加与应施加的漏极电压几乎相等的电压；对第二主位线对中包含的第四主位线，施加接地电压；在数据读出时，通过进一步选择与用于连接与第三主位线连接的副位线邻接的副位线、和第三主位线的选择晶体管连接的选择线，通过该选择晶体管，对与连接到第三主位线连接的副位线邻接的副位线，施加与漏极电压几乎相等的电压。并且，读出放大器也可与第一主位线和第三主位线连接。

此外，读出放大器检测输入的两个电压之差。并且，第一选择部，对第一主位线对中包含的第一主位线，在读出对象的存储单元的漏极施加与应施加的漏极电压几乎相等的电压；对第一主位线对中包含的第二主位线，施加接地电压；通过进一步选择与用于连接与读出对象的存储单元的漏极侧连接的副位线邻接的副位线和第一主位线的选择晶体管连接的选择线，通过该选择晶体管，对与连接到读出对象的存储单元的漏极侧的副位线邻接的副位线，施加与漏极电压几乎相等的电压。并且，第二选择部，对第二主位线对中包含的第三主位线，选择在读出对象的存储单元的漏极不施加与应施加的漏极电压几乎相等的电压；对第二主位线对中包含的第四主位线，施加接地电压；在数据读出时，通过进一步选择与用于连接与第三主位线连接的副位线邻接的副位线、和第三主位线的选择晶体管连接的选择线，通过该选择晶体管，对与连接到第三主位线连接的副位线邻接的副位线，施加与漏极电压几乎相等的电压。并且，读出放大器也可与第一主位线和第三主位线连接。

此外，第一读出放大器和第二读出放大器检测输入的两个电压之差。并且，第一选择部，对第一主位线对中包含的第一主位线，在读出对象的存储单元的漏极施加应施加的漏极电压；对第一主位线对中包含的第二主位线，施加与接地电压几乎相等的电压；进一步选择与第一主位线邻接的第三主位线，施加与接地电压几乎相等的电压；进一步选择与用于连接与共用读出对象的存储单元和漏极的存储单元的源极连接的副位线、和第三主位线的选择晶体管连接的选择线。并且，第二选择部，对第二主位线对中包含的第四主位线，施加漏极电压；对第二主位线对中包含的第五主位线，施加与接地电压几乎相同的电压；进一步选择与第四主位线邻接的第六主位线，施加与接地电压几乎相等的电压；进一步选择用于选择和连接与第五主位线连接的副位线邻接的副位线、和第六主位线的选择晶体管的选择线。并且也可，第一读出放大器，与第二主位线和第五主位线连接，并从读出对象的存储单元读出数据，第二读出放大器，与第三主位线和第六主位线连接，并从共用读出对象的存储单元和漏极的存储单元中读出数据。

此外，多个基准单元产生上述基准电压、在各上述扇区内，分别连接在相互邻接的两条副位线间，从读出对象的存储单元读出数据时，与用于由上述第二选择部选择的基准电压读出的布线连接。基准字线沿行方向延伸，连接行选择电路，并且连接基准单元的控制电极。行选择电路，在从读出对象的存储单元读出数据时，也可在选择与作为读出基准电压对象的基准单元连接的基准字线进行激活，而且，不选择连接读出对象的存储单元所属的扇区的基准字线，由此保持未激活状态。

此外，读出放大器放大第一主位线对内的数据读出侧的主位线电压和基准电压的电压差；极性反转电路也可将数据读出侧的主位线通常连接到读出放大器的同一极性输入侧。

此外，存储单元能够保存1比特(bit)或1比特以上的信息。

本发明的非易失性半导体存储器件中，将多条字线设置在存储单元的每一行；多条主位线沿列方向延伸；将多条副位线配置在各上述扇区内、并沿列方向延伸。多个选择晶体管与各副位线相对应设置、并电连接或电断开在主位线和副位线之间；多条选择线沿行方向延伸，将用于切换各选择晶体管的导通/非导通状态的电压施加到各选择晶体管的控制电极。并且，多个存储单元分别连接到相互邻接的两条副位线之间；选择线，至少存在于仅能够一边控制连接与读出对象的存储单元连接的第一副位线对、和能与该第一副位线对连接的第一主位线对的选择晶体管，一边能够控制连接与不同于该第一主位线的第二主位线对、和能与该第二主位线对连接的第二副位线对的选择晶体管的条数的同一扇区内。

根据本发明的非易失性半导体器件，能独立并且同时进行用于选择读出对象的存储单元的布线的选择操作、和用于读出基准电压的布线选择操作。因此，在数据读出操作时，不产生误操作。并且，存储单元区域内的主位线用于在基准电压读出时的容量不均衡的抵消和存储单元的数据读出。因此，不需要设置用于抵消新的基准电压读出时的容量不均衡的布线。

此外，通过在扇区外配置基准单元，就能够减轻擦除或写入干扰。

此外，通过在扇区内以矩阵状配置与存储单元相同的基准单元，就能够在周期性优良的位置配置基准单元。其结果，就能够获得稳定的基准电压。

此外，在使用与第一主位线对邻接的第二主位线对的情况下，由于邻接选择的主位线对，所以接近这些主位线对所附带的寄生电容。其结果，就能够进一步完全抵消容量不均衡。

此外，由于将与读出对象存储单元所属的扇区连接的扇区作为由第二选择部选择的选择线选择的扇区来使用，就能够解决在选择物理上分离的扇区时所产生的电容不匹配、噪声或延迟等问题。

此外，由于对扇区的尺寸小的一方的主位线对附带负载电容，即使在扇区尺寸不均一的非易失性半导体存储器件中，也能够获得在两者的主位线对上附带的寄生电容的平衡。

此外，在选择的扇区的大小不同的情况下，通过调整流到基准单元的电流量，就能够解决由扇区的尺寸不同而引起的容量不均衡的问题。再有，该结构在校验操作时特别有效。

此外，由于按照读出对象的存储单元所属的扇区的尺寸和由第二选择部选择的选择线选择的扇区的尺寸之比，来调整存储单元及基准单元的读出时间，就能够解决由扇区的尺寸不同而引起的容量不均衡的问题。

此外，在读出对象的存储单元所属的扇区尺寸和由第二选择部选择的选择线选择的扇区的尺寸比该存储单元区域内的其它扇区小的情况下，为使该存储单元内的最大扇区和寄生电容相同，通过对第一主位线对及第二主位线对附带寄生电容，使两个主位线对所附带的寄生电容与最大的寄生电容一致，就能够解决容量不均衡的问题。

此外，通过分别设置多个相同图形的扇区，就能够常同时选择两个相同图形的扇区。

将参照附图在下面的详细说明中进一步表明本发明的这些及其它目的、特征、方面和效果。

附图说明

图1是表示本发明的第一实施方式的非易失性半导体存储器件结构的图。

图2是在图1所示的存储器件的主位线上附带的寄生电容的示意图。

图3是表示本发明的第二实施方式的非易失性半导体存储器件的结构的图。

图4是在图3所示的存储器件的主位线上附带的寄生电容的示意图。

图5是表示包括相同尺寸的四个扇区的非易失性半导体存储器件的扇区结构的图。

图6是表示本发明的非易失性半导体存储器件的扇区和解码器大小关系的图。

图7是表示包括不同尺寸的四个扇区的非易失性半导体存储器件的扇区结构的图。

图8是表示调整基准单元电流的电路的第一例的图。

图9是表示调整基准单元电流的电路的第二例的图。

图10是表示用于说明包括不同尺寸的多个扇区的非易失性半导体存储器件的数据读出的图。

图11是表示图10所示的非易失性半导体存储器件的主位线及互补主位线的波形的图。

图12是表示本发明的非易失性半导体存储器件的列选择电路、极性反转电路及读出放大器的详细结构的图。

图13是表示本发明的非易失性半导体存储器件的第一具体结构的图。

图14是表示本发明的非易失性半导体存储器件的第二具体结构的图。

图15是表示本发明的非易失性半导体存储器件的第三具体结构的图。

图16是表示本发明的非易失性半导体存储器件的第四具体结构的图。

图17是表示现有的非易失性半导体存储器件的第一例子的图。

图18是表示现有的非易失性半导体存储器件的第二例子的图。

图19是表示现有的非易失性半导体存储器件的第三例子的图。

具体实施方式

首先，简要说明本发明的非易失性半导体存储器件。正如众所周知的那样，在非易失性半导体存储器件中设置的存储单元具有包括夹在基板和控制栅极之间的浮置栅极的结构，根据在浮置栅极上是存储有电子，保持2值信息。在浮置栅极上存储有电子的情况下，由于在控制栅极上施加的栅极电压的阈值升高，因此即使施加预定的栅极电压，在存储单元中实质上也不会流过电流。将此状态称为保存了数据“0”的状态。相反，在浮置栅极上未存储有电子的情况下，由于栅极电压的阈值降低，因此当施加预定的栅极电压时，电流流过存储单元。将此状态称为保存了数据“1”的状态。在此，将未存储电子的状态称为擦除状态，将存储有电子的状态称为写入状态。

此外，本发明不仅是对浮置栅极结构的存储单元有效，而且对在夹持在氧化膜中的作为绝缘膜的氮化膜中的陷阱(trap)中蓄积电荷、保持数据的MONOS结构的存储单元和掩膜ROM等的非易失性半导体存储器件也是有效的。

(第一实施方式)

下面，将参照附图来说明本发明的第一实施方式的非易失性半导体存储器件。再有，以下将说明本实施方式的非易失性半导体存储器件的具体结构。本实施方式的非易失性半导体存储器件具有以下效果：在读出操作时，能够消除连接了读出对象的存储单元的主位线(以下称狭义的主位线)所附带的寄生电容、以及连接了基准单元的主位线(以下称互补主位线)所附带的寄生电容的不均衡。图是表示本实施方式的非易失性半导体存储器件结构的图。再有，由于本实施方式的非易失性半导体存储器件，在读出操作上具有特征，所以在下面说明读出操作。

图1所示的非易失性半导体存储器件包括：存储单元区域1、选择线选择电路2、行解码器3、列解码器4、列选择电路5、读出放大器7及预行解码器(prerow decoder)8。在存储单元区域1中，配置有：存储单元MC00～MC0n、MC10～MC1n，基准单元RC00～RC0n、RC10～RC1n，选择晶体管SL00～SL0n、SL10～SL1n、SL20～SL2n、SL30～SL3n。此外，在存储单元区域1中，将主位线MBLa～MBLd、副位线DBL0a～DBL0d、DBL1a～DBL1d设置为列方向的布线，将选择线SEL01～SEL04、SEL11～SEL14、字线WL0、WL1，基准字线RWL0、RWL1设置为行方向的布线。存储单元区域1被分割为在行方向延伸的多个扇区。具体地讲，在图1所示的非易失性半导体存储器件中，在列方向上并列配置作为行方向长的长方形的扇区0和扇区1。再有，扇区的数量也可为2个以上，扇区的尺寸可以完全相同，也可以完全不同。

主位线MBLa～MBLd沿列方向在存储单元区域1内延伸，并连接到列选择电路5。主位线MBLa～MBLd用于从存储单元读出数据和从基准单元读出基准电压。根据从哪一个存储单元读出数据，主位线MBLa～MBLd起到作为狭义的主位线、主假设GND线、互补主位线及互补主假设GND线中任意一个的作用。狭义主位线及主假设GND线用于从存储单元读出数据，互补主位线及互补主假设GND线用于从存储单元读出基准电压。此外，将通过选择晶体管与狭义的主位线、主假设GND线、互补主位线及互补主假设GND线连接的副位线分别称为狭义的副位线、副假设GND线、互补副位线及互补副假设GND线。

例如，在从存储单元MC00读出数据的情况下，主位线MBLa～MBLd按顺序起到狭义的主位线、主假设GND线、互补主位线及互补主假设GND线的作用。此时，副位线DBL0a、DBL0b、DBL1c、DBL1d分别起到狭义的副位线、副假设GND线、互补副位线及互补副假设GND线的作用。

互补主位线，在读出放大器7的操作时具有与狭义主位线进行比较的电位。此外，在读出放大器7的操作时，主假设GND线、互补主假设GND线、副假设GND线及互补副假设GND线就具有与接地电压大致相等的电位。此外，狭义的主位线和狭义的副位线形成了狭义的主位线在上、狭义的副位线在下的分层结构。相同的关系在主假设GND线和副假设GND线之间、互补主位线和互补副位线之间、以及互补主假设GND线和互补副假设GND线之间也成立。

选择晶体管连接或断开主位线MBLa～MBLd和副位线DBL0a～DBL0d、DBL1a～DBL1d之间的连接。例如，在选择线SEL01被激活时，选择晶体管SL00连接主位线MBLa和副位线DBL0a。在选择线SEL03被激活时，选择晶体管SL10连接主位线MBLb和副位线DBL0b。对于上述以外的选择晶体管也是一样的。

存储单元MC00连接在副位线DBL0a、DBL0b上，当字线WL0被激活时被选择。基准单元RC00连接在副位线DBL0a、DBL0b上，当基准字线RWL0被激活时被选择。对于上述以外的存储单元及基准单元也是一样的。

预行解码器8根据从外部输入的行地址，产生三种行解码信号。具体地讲，预行解码器8产生用于选择存储单元区域1的列的行解码信号、用于选择读出对象的存储单元的行解码信号、用于选择基准单元的行解码信号。行解码器3选择存储单元区域1的行。具体地讲，行解码器3根据用于选择读出对象的存储单元的行解码信号来驱动字线，根据用于选择基准单元的行解码信号来驱动基准字线。

列解码器4根据从外部输入的列地址，产生两种列解码信号。具体地讲，列解码器4产生用于选择读出对象的存储单元的列解码信号、用于选择基准单元的列解码信号。

列选择电路5选择存储单元区域1的列。具体地讲，列选择电路5根据用于选择读出对象的存储单元的第一列解码信号，从主位线MBLa～MBLd中选择作为狭义主位线及主假设GND线使用的布线。此外，列选择电路5根据用于选择基准单元的列解码信号，选择作为互补主位线及互补主假设GND线使用的布线。并且，列选择电路5根据上述两种列解码信号，从电源电路(未图示)获得读出操作、写入操作或擦除操作所必需的电压，提供给狭义主位线及互补主位线，并且向主假设GND线及互补主假设GND线也供给。选择线选择电路2选择存储单元区域1的列。具体地讲，选择线选择电路2根据上述行解码信号及列解码信号，选择选择线SEL01～SEL04、SEL11～SEL14，由此选择存储单元区域1的列。再有，读出操作时，对于应施加在存储单元上的电压值的一例，由于在背景技术中已经进行了说明，所以在此省略其说明。由此，列选择电路5进行对存储单元的数据的读出、写入及擦除。读出放大器7放大并输出狭义主位线和互补主位线的电位差，或主假设GND线和互补主假设GND线间的电位差。

再有，如上所述，哪一个主位线及副位线起到狭义主位线、主假设GND线、互补主位线、互补主假设GND线、狭义副位线、副假设GND线、互补副位线及互补副假设GND线的作用，根据读出对象的存储单元的位置和读出时使用的基准单元的位置来进行切换。

下面，说明本实施方式的非易失性半导体存储器件中的数据的读出方法。再有，在此，作为一个例子，对从扇区0内的存储单元MC00读出数据的情况进行说明。

在从扇区0内的存储单元MC00中读出数据的情况下，将表示存储单元MC00位置的列地址及行地址分别输入到列解码器4及预行解码器8。列解码器4，根据输入的列地址，生成用于选择存储单元MC00的列解码信号和用于选择基准单元RC1n的列解码信号。另一方面，预行解码器8根据输入的行地址，生成用于选择存储单元区域1的列的行解码信号、用于选择存储单元MC00的行解码信号和用于选择基准单元RC1n的行解码信号。

列选择电路5、行解码器3及选择线选择电路2如下这样进行存储单元的选择操作。列选择电路5根据用于选择存储单元MC00的列解码信号，激活狭义主位线MBLa和主假设GND线MBLb。此外，选择线选择电路2根据用于选择存储单元MC00的行解码信号，激活选择线SEL01、SEL03。由此，连接狭义的主位线MBLa和狭义的副位线DBL0a，连接主假设GND线MBLb和副假设GND线DBL0b。并且，行解码器3根据用于选择存储单元MC00的行解码信号，激活字线WL0。由此，选择存储单元MC00。

为了读出基准电压，列选择电路5、行解码器3及选择线选择电路2与上述存储单元MC00的选择同时且独立地进行属于与扇区0不同的扇区的并且配置在不同于存储单元MC00的列上的基准单元的选择操作。在此，设选择扇区1内的基准单元RC1n。具体地讲，列选择电路5根据用于选择基准单元RC1n的列解码信号，激活互补主位线MBLc和互补主假设GND线MBLd。此外，选择线选择电路2根据用于选择基准单元RC1n的行解码信号，激活选择线SEL12、SEL14。由此，连接互补主位线MBLc和互补副位线DBL1c，连接互补主假设GND线MBLd和互补副假设GND线DBL1d。并且，行解码器3根据用于选择基准单元RC1n的行解码信号，激活基准字线RWL1。由此，选择基准单元RC1n。

如上所述，根据本实施方式的非易失性半导体存储器件，能够解决从读出放大器7看过去的存储单元侧和基准单元侧产生的寄生容量不均衡的问题。下面，参照附图，详细说明其理由。图2是在图1所示的非易失性半导体存储器件中，在从存储单元MC00读出数据时，在主位线MBLa～MBLd上附带的寄生电容的示意图。

在图2中，C₁表示从狭义的主位线MBLa看过去时的扇区0以外的寄生电容。C₂表示从互补主位线MBLc看过去时的扇区1的寄生电容。C₃表示从狭义的主位线MBLa看过去时的扇区0的寄生电容。C₄表示从互补主位线MBLc看过去时的扇区1以外的寄生电容。C₅表示从主假设GND线MBLb看过去时的扇区0以外的寄生电容。C₆表示从互补主假设GND线MBLd看过去时的扇区1的寄生电容。C₇表示从主假设GND线MBLb看过去时的扇区0的寄生电容。C₈表示从互补主假设GND线MBLd看过去时的扇区1以外的寄生电容。

从存储单元MC00读出数据的情况下，在扇区0中将选择晶体管SL00、SL10控制为导通(ON)，在扇区1中将选择晶体管SL2n、SL3n控制为导通。因此，扇区0和扇区1的电路结构是相同的。因此，从狭义的主位线MBLa看过去时的扇区0以外的寄生电容C₁和从互补主位线MBLc看过去时的扇区1以外的寄生电容C₄相等，从狭义的主位线MBLa看过去时的扇区0的寄生电容C₃和从互补主位线MBLc看过去时的扇区1以外的寄生电容C₂相等。其结果，从读出放大器7看过去的狭义的主位线MBLa侧附带的寄生电容和互补主位线MBLc侧附带的寄生电容相等。这样，能够解决从读出放大器7看过去的在存储单元侧和基准单元侧所产生的容量不均衡的问题。再有，毫无疑问，在主假设GND线和互补主假设GND线之间也是同样的。

此外，在本实施方式的非易失性半导体存储器件中，连接在基准单元上的互补主位线及互补主假设GND线，通过在存储单元区域1内已经设置的主位线能够被实现。因此，在不用于上述文献3记载的非易失性半导体存储器件的本实施方式的非易失性半导体存储器件中，不需要新设置连接在基准单元上的互补主位线及互补主假设GND线。因此，不会增加存储单元区域1的面积，能够解决从读出放大器7看过去的在存储单元侧和基准单元侧所产生的容量不均衡的问题。

此外，在本实施方式的非易失性半导体存储器件中，能够同时且独立地进行读出对象的存储单元的选择操作和基准单元的选择操作。具体地讲，在该非易失性半导体存储器件中，在生成基准电压时，使用属于与读出对象的存储单元不同扇区的并且存在于不同于该存储单元的列上的基准单元。因此，不会产生在现有的非易失性半导体存储器件中成为问题的电路的误操作。其理由如下。

在本实施方式的非易失性半导体存储器件中，例如，从存储单元MC00读出数据的情况下，选择属于与读出对象的存储单元MC00不同扇区的基准单元RC1n。假设选择属于与读出对象的存储单元MC00相同的扇区的基准单元RC0n，由于字线WL0被激活，因此还从与字线WLO连接的存储单元MC0n读出数据，从而产生电路的误操作。

并且，在本实施方式的非易失性半导体存储器件中，例如，在选择基准单元RC1n的情况下，使用与连接在读出对象的存储单元MC00上的狭义的主位线MBLa及主假设GND线MBLb不同的互补主位线MBLc及互补主假设GND线MBLd。假设选择属于与存储单元MC00不同的扇区、但存在于与存储单元MC00相同的列上的基准单元RC10，则会发生与上述相同的电路的误操作。根据本实施方式的非易失性半导体存储器件，能够防止这些误操作。

此外，在本实施方式的非易失性半导体存储器件中，基准单元与存储单元一样在存储单元区域1中配置成矩阵状。即，基准单元配置在电路结构的周期性优良的部分。因此，与将基准单元设置在存储单元区域1之外的情况相比较，能够获得具有稳定的结构的基准单元。其结果，能够产生稳定的基准电压。

此外，在本实施方式的非易失性半导体存储器件中，通过对在存储单元区域1内原已存在的位线的寄生电容充电(或放电)来生成输入到读出放大器7的基准电压。因此，在本实施方式的非易失性半导体存储器件中，不必设置上述文献4所记载的非易失性半导体存储器件(图19)中所包含的电流/电压转换电路2030、2050。

(第二实施方式)

下面，参照附图来说明本发明的第二实施方式的非易失性半导体存储器件。再有，本实施方式的非易失性半导体存储器件的具体结构在后面说明。本实施方式的非易失性半导体存储器件，改变了在第一实施方式的非易失性半导体存储器件中的基准单元的配置位置。图3表示本实施方式的非易失性半导体存储器件的结构的图。再有，说明涉及本实施方式的非易失性半导体存储器件的读出操作。

图3所示的非易失性半导体存储器件包括：存储单元区域9、选择线选择电路2、行解码器3、列解码器4、列选择电路5、读出放大器7及预行解码器8。在存储单元区域9中，配置有存储单元MC00～MC0n、MC10～MC1n、MC20～MC2n、MC30～MC3n，基准单元RC00～RC0n，选择晶体管SL00～SL0n、SL10～SL1n、SL20～SL2n、SL30～SL3n、RSL00～RSL0n、RSL10～RSL1n。此外，在存储单元区域9中，将主位线MBLa～MBLd、副位线DBL0a～DBL0d、DBL1a～DBL1d、RDBL0a～RDBL0d设置为列方向的布线，将选择线SEL01～SEL04、SEL11～SEL14、RSEL01～RSEL04，字线WL01、WL02、WL11、WL12，基准字线RWL设置为行方向的布线。存储单元区域9被分割为在行方向延伸的多个扇区。具体地讲，在图3所示的非易失性半导体存储器件中，作为行方向长的长方形的扇区0和扇区1在列方向上并列配置。再有，在扇区0和列选择电路5之间，设置有用于配置基准单元的区域(以下称区域X)。

图3所示的扇区0和扇区1将在图1所示的扇区中的基准单元置换为存储单元。因此，下面就本实施方式和第一实施方式的不同点，即区域X进行说明。

区域X内的选择晶体管RSL00～RSL0n、RSL10～RSL1n连接或断开主位线MBLa～MBLd和副位线DBL0a～DBL0d、DBL1a～DBL1d。例如，在选择线RSEL01被激活时，选择晶体管RSL00连接主位线MBLa和副位线RDBL0a。在选择线RSEL03被激活时，选择晶体管RSL10连接主位线MBLb和副位线RDBL0b。对于上述以外的选择晶体管也是一样的。

基准单元RC00产生基准电压。将基准单元RC00的扩散区域连接到副位线RDBL0a、RDBL0b，将基准单元RC00的栅极连接到基准字线RWL。对于上述以外的基准单元也是一样的。

再有，选择线选择电路2、行解码器3、列解码器4、列选择电路5、读出放大器7及预行解码器8由于与第一实施方式相同，所以在此省略其说明。

下面，说明本实施方式的非易失性半导体存储器件中的数据的读出方法。再有，在此，作为一个例子，对从扇区0内的存储单元MC00读出数据的情况进行说明。此时，主位线MBLa～MBLd按顺序起到狭义的主位线、主假设GND线、互补主位线及互补主假设GND线的作用。另外，副位线DBL0a、DBL0b分别起到狭义的副位线及副假设GND线的作用，副位线DBL1c、RDBL0c分别起到互补副位线的功能，副位线DBL1d、RDBL0d分别起到互补副假设GND线的作用。

在从扇区0内的存储单元MC00中读出数据的情况下，选择线SEL01、SEL03及字线WL01被激活，由此选择存储单元MC00。由于此存储单元的选择操作与第一实施方式相同，因此在此省略其说明。

为了读出基准电压，与上述存储单元MC00的选择同时且独立地进行配置在不同于存储单元MC00的列上的基准单元的选择操作。在此，假设选择区域X内的基准单元RC0n。下面，详细说明基准单元的选择操作。

列选择电路5根据用于选择基准单元RC0n的列解码信号，激活互补主位线MBLc和互补主假设GND线MBLd。此外，选择线选择电路2根据用于选择基准单元RC0n的行解码信号，激活选择线RSEL02、RSEL04。由此，连接互补主位线MBLc和互补副位线RDBL0c，连接互补主假设GND线MBLd和互补副假设GND线RDBL0d。并且，行解码器3根据用于选择基准单元RC0n的行解码信号，激活基准字线RWL。由此，选择基准单元RC0n。

并且，选择线选择电路2根据用于选择基准单元RC0n的行解码信号，激活选择线SEL12、SEL14。由此，连接互补主位线MBLc与互补副位线DBL1c，连接互补主假设GND线MBLd与互补副假设GND线DBL1d。但是，字线WL02、WL11、WL12未被激活。通过这样激活各布线，在相对于互补副位线DBL1c和互补副假设GND线DBL1d的寄生电容，从互补主位线MBLc看过去的互补副位线RDBL0c和从互补主假设GND线MBLd看过去的互补副假设GND线RDBL0d的寄生电容足够小的情况下，能够得到从读出放大器7看过去的存储单元MC00侧所附带的寄生电容和基准单元RC0n侧所附带的寄生电容的均衡。

如上所述，根据本实施方式的非易失性半导体存储器件，与第一实施方式相同，能够解决从读出放大器7看过去的存储单元侧和基准单元侧产生的寄生容量不均衡的问题。下面，参照附图，详细说明其理由。图4是在图3所示的非易失性半导体存储器件中，在从存储单元MC00读出数据时，主位线MBLa～MBLd上附带的寄生电容的示意图。

在图4中，C₁表示从狭义的主位线MBLa看过去时的扇区0以外的寄生电容。C₂表示从互补主位线MBLc看过去时的扇区1的寄生电容。C₃表示从狭义的主位线MBLa看过去时的扇区0的寄生电容。C₄表示从互补主位线MBLc看过去时的扇区1及区域X以外的寄生电容。C₅表示从主假设GND线MBLb看过去时的扇区0以外的寄生电容。C₆表示从互补主假设GND线MBLd看过去时的扇区1的寄生电容。C₇表示从主假设GND线MBLb看过去时的扇区0的寄生电容。C₈表示从互补主假设GND线MBLd看过去时的扇区1及区域X以外的寄生电容。C₉表示从互补主位线线MBLc看过去时的区域X的寄生电容。C₁₀表示从互补主假设GND线MBLd看过去时的区域X的寄生电容。

与扇区0和扇区1比较，由于可以将区域X制作得足够小，所以认为电容C₉、C₁₀的影响足够小。此外，在从存储单元MC00读出数据的情况下，将选择晶体管SL00、SL10、SL2n、SL3n控制为导通。因此，从狭义的主位线MBLa看过去时的扇区0以外的寄生电容C₁和从互补主位线MBLc看过去时的扇区1以外的寄生电容C₄大致相等，从狭义的主位线MBLa看过去时的扇区0的寄生电容C₃和从互补主位线MBLc看过去时的扇区1的寄生电容C₂大致相等。其结果，从读出放大器7看过去的狭义的主位线MBLa所附带的寄生电容和从读出放大器7看过去的互补主位线MBLc所附带的寄生电容大致相等。其结果，能够解决在从读出放大器7看过去的存储单元侧和基准单元侧所产生的容量不均衡的问题。但是，在电容C₉、C₁₀在互补主位线MBLc、互补主假设GND线MBLd所附带的寄生电容之中占很大的比例的情况下，通过将与电容C₉、C₁₀相当的寄生电容附加在狭义的主位线MBLa、主假想GND线MBLB上，也可以解决容量不均衡的问题。

另外，如果能使区域X的寄生电容与其它扇区(扇区0和扇区1等)相等，则通过激活选择晶体管SL2n、SL3n，也可以解决容量不均衡的问题。另外，主假设GND线和互补主假设GND线之间也可以说是一样的。

另外，在本实施方式的非易失性半导体存储器件中，与第一实施方式相同，借助于在存储单元区域9内已设置的主位线实现了连接在基准单元上的互补主位线及互补主假设GND线。因此，与上述文献3记载的非易失性半导体存储器件不同，在本实施方式的非易失性半导体存储器件中，没有必要新设置连接到基准单元的互补主位线及互补主假设GND线。因此，能解决从读出放大器7看过去的存储单元侧和基准单元侧产生的容量不均衡的问题，而不增加存储单元区域9的面积。

此外，在本实施方式的非易失性半导体存储器件中，与第一实施方式相同，使用属于与读出对象的存储单元不同扇区的并且存在于不同于该存储单元的列上的基准单元，生成基准电压。因此，没有产生在现有的非易失性半导体存储器件中成为问题的电路的误操作。

此外，在本实施方式的非易失性半导体存储器件中，基准单元配置在扇区之外。因此，能够缓和由擦除操作和写入操作产生的干扰等的对基准单元的压力。此外，在本实施方式中，由于能够将在第一实施方式中作为基准单元使用的单元作为存储单元来使用，因此能够使存储单元区域内的存储单元的密度比第一实施方式更高。其结果，能够使非易失性半导体存储器件大容量化。

再有，在图3中，虽然通过选择晶体管RSL0n、RSL1n，将基准单元RC0n连接在主位线MBLc、MBLd上，但基准单元的连接方式并不限定于此。例如，即使将供给和基准单元EC0n相等的电流的电流源连接并配置在主位线MBLc、MBLd上，也能获得同样的效果。

(关于包括三个或三个以上扇区的非易失性半导体存储器件)

在上述第一及第二实施方式中，为便于说明，对包括两个扇区的非易失性半导体存储器件进行了说明，但非易失性半导体存储器件中所包含的扇区的数量也可是三个或三个以上。因此，下面对包括三个或三个以上扇区的非易失性半导体存储器件进行说明。在此，作为其一个例子，说明对第一实施方式的非易失性半导体存储器件进行变形，使得包括四个扇区的例子。图5是表示该变形例的非易失性半导体存储器件的扇区结构的图。

在图5所示的例子中，将存储单元区域划分为具有相同结构的相同尺寸的四个扇区(以下称具有相同结构的相同尺寸的扇区是物理上相同)。图5中，假设从存储单元MC00读出数据，选择基准单元RC11。此时，通过将预定的选择晶体管(未图示)控制为导通，使存储单元MC00的漏极及源极分别连接到狭义的主位线MBLa及主假设GND线MBLb，使基准单元RC11的漏极及源极分别连接到互补主位线MBLc及互补主假设GND线MBLd。再有，在图5中，省略了没有选择的存储单元及基准单元。

在图5所示的非易失性半导体存储器件中，在读出操作时，能够分别从物理上相同的两个扇区选择存储单元和基准单元。由此，能够降低从读出放大器7看过去的狭义的主位线MBLa和互补主位线MBLc之间的容量不均衡、及降低从读出放大器7看过去的狭义的主假设GND线MBLb和互补主假设GND线MBLd的容量不均衡。

在此，例如在从扇区0内的存储单元MC00读出数据时，最好选择属于与扇区0邻接的扇区1且存在于靠近存储单元MC00的列上的基准存储单元RC11。由此，能够极力降低由电容等的不匹配和物理的位置关系引起的噪声和传播延迟等。

接下来，作为配置有多个物理上相同的扇区的非易失性半导体存储器件的其它结构例，参照附图来说明在通用存储器等中使用的存储单元区域的结构。图6是表示作为整体具有256KB的存储容量的非易失性半导体存储器件的存储单元区域的扇区和解码器的大小的关系的图。

具有256KB的存储容量的存储单元区域，通常被划分为具有8KB、8KB、16KB、32KB、64KB、64KB的容量的七个扇区(下面称该划分方法为通常分割)。相对于此将图6所示的存储单元区域10被划分为具有8KB、8KB、16KB、16KB、16KB、64KB、64KB及64KB的电容的八个扇区。即，在图6所示的存储单元区域10中，将在由通常分割的存储单元区域内具有32KB的容量的扇区，分割为两个具有16KB电容的扇区。并且，在图6中，与存储单元区域10的分割相对应地配置写入/读出解码器。

通过如此分割存储单元区域10，能够设置多个具有8KB、16KB及64KB的容量的扇区。其结果，能够对噪声实现得到了平衡的读出操作。具体地讲，在通常分割的存储单元区域中，在读出属于具有32KB的容量的扇区的存储单元时，不能够使用属于具有相等容量的扇区的基准单元。为此，不能解决容量不均衡的问题。

相对于此，在图6所示的存储单元区域10中，根据各扇区尺寸设置两个或两个以上扇区。为此，能够使读出对象的存储单元所属的扇区所附带的寄生电容和基准单元所属的扇区所附带的寄生电容一致。其结果，能够对噪声实现得到了平衡的读出操作。

此外，一般地，写入/读出解码器及擦除解码器分别与扇区相对应地进行配置。相对于此，在图6所示的存储单元区域10中，对应于存储单元区域10内的全部扇区配置写入/读出解码器，但对应于除存储单元区域10内的一部分扇区之外的扇区配置擦除解码器。具体地讲，对应于具有16KB容量的两个扇区，配置2个写入/读出解码器和一个擦除解码器，这些写入/读出解码器和擦除解码器通过OR电路连接。即，将输入到写入/读出解码器的扇区选择信号的逻辑和输入到擦除解码器。由此，能够使从外部看过去的擦除解码器的分割方式与通常分割的存储单元区域的分割方式相同。再有，在此，虽然是以256KB的通常分割的存储单元区域为例进行了说明，但应当明白，存储容量和分割的具体的方式并不限定于上述例子。

但是，存储单元区域内的扇区的尺寸大多依赖于使用者的要求。为此，整个扇区不能以均一的尺寸构成。因此，下面，参照附图，对划分成不同尺寸的扇区的存储单元区域的结构及读出操作进行说明。图7是表示与图5不同的扇区结构的图。

在图7所示的例子中，存储单元区域被划分为不同尺寸的四个扇区。在图7中，设扇区0～扇区3的尺寸为SZ0～SZ3时，SZ0>SZ2＝SZ3>SZ1这样的关系成立。此外，在扇区3之下，设置虚拟负载部11，作为用于附带虚拟负载的机构。下面，说明具有这种结构的非易失性半导体存储器件的读出操作。再有，在此，作为其一个例子，对从最大扇区，即扇区0内的存储单元MC00中读出数据的情况进行说明。

首先，如上所述，选择读出对象的存储单元MC00。并且，为了产生基准电压，选择扇区1内的基准单元RC11。在此，选择出的存储单元MC00所属的扇区0的尺寸和基准单元RC11所属的扇区1的尺寸不同。为此，依旧残留有从读出放大器7看过去的狭义的主位线MBLa和互补主位线MBLc之间的容量不均衡及主假设GND线MBLb和互补主假设GND线MBLd之间的容量不均衡，难于进行正确的读出操作。特别是，在判定存储单元能否写入/擦除为所希望的状态的校验操作中，由容量不均衡引起的读出放大器7的最佳操作点的偏移就不成为存储单元的可靠性上的问题。

因此，在图7所示的非易失性半导体存储器件中，在连接了尺寸小的扇区1的互补主位线MBLc及互补主假设GND线MBLd侧，连接虚拟负载。由此，对于狭义的主位线MBLa及主假设GND线MBLd，能够附带与扇区0所附带的寄生电容相等的寄生电容，改善发生在存储单元侧和基准单元侧之间的容量不均衡。特别是，在校验操作时，附带虚拟负载，使得等于多个扇区中最大尺寸的扇区所附带的寄生电容来进行读出，这是有效的。

但是，因上述这样的扇区尺寸不同而引起的容量不均衡的问题，能够通过附加上述虚拟负载以外的方法来解决。具体地讲，通过根据扇区尺寸来调整流过基准单元的电流量，能够解决因扇区尺寸不同而引起的容量不均衡的问题。下面，对根据扇区尺寸来调整流过基准单元的电流量的方法进行详细地说明。

(因扇区尺寸不同而引起的容量不均衡的其它解决方法)

首先，在读出操作时，从开始放电起经过单位时间(△t)的时刻的电位变化量△V，根据I＝C(dV/dt)的关系式，能够用以下的公式(1)表示。

△V＝(△t/C)·I     …(1)

在此，I及C分别表示基准单元电流及位线电容。

假设单位时间△t内的电位变化量△V恒定，则在基准单元电流I和位线电容C之间比例关系成立。为此，在因扇区尺寸不同而产生容量不均衡的情况下，通过调整流过基准单元的电流值，能够解决容量不均衡的问题。下面，举例进行具体说明。

例如，在图7中，在从扇区0内的存储单元MC00读出数据的情况下，选择邻接扇区1内的基准单元RC11。在此情况下，由于扇区0比扇区1大，因此在存储单元MC00侧附带的寄生电容比在基准单元RC11侧附带的寄生电容大。因此，假如通过减少流过基准单元RC11的电流量来进行读出操作时，则能够改善容量不均衡。

再有，作为调整基准单元电流的具体方法，例如，考虑有图8所示的电路。在图8所示的电路中，输入三种选择信号SELV1～SELV3和电压V1～V3(V1<V2<V3)。并且，图8所示的电路，根据选择信号SELV1～SELV3，将电压V1、V2或V3中的任何一个施加在基准字线RWL上。像这样，通过控制基准单元的栅极电压，能够调整基准电流。此外，如图9所示，准备多种电流能力不同的基准单元，按照扇区尺寸比，选择基准字线RWL[0]～RWL[n]中的任意一个，由此也能够实现同样的功能。

通过采用如上所述的方法，能够对应于划分为不同尺寸的扇区的存储单元区域，其结果，能够设置作为狭义主位线和互补主位线等起作用的主位线，而不在存储单元区域中设置存储单元以外的阵列。

图10是用于说明在包括不同尺寸的多个扇区的非易失性半导体存储器件中的数据读出的图。下面，将从属于扇区0的存储单元MC0读出数据时称为情况P，将从属于扇区4的存储单元MC1读出数据时称为情况Q。在图10中，记载了情况P及Q中的读出对象的存储单元和在情况P及Q中使用的基准单元。此外，图11是表示情况P及Q中的狭义的主位线MBLa及互补主位线MBLc的波形的图。在图11中，实线LOWP表示在情况P中与低阈值状态的存储单元MC0连接的狭义的主位线MBLa的放电波形，虚线REFP表示在情况P中与基准单元RCO连接的互补主位线MBLc的放电波形。此外，实线LOWQ表示在情况Q中与低阈值状态的存储单元MC1连接的狭义的主位线MBLa的放电波形，虚线REFQ表示在情况Q中与基准单元RC1连接的互补主位线MBLc的放电波形。

在图10中，方框12表示当从属于扇区0的存储单元MC0读出数据时，能使用属于扇区1的基准单元RC0的基准电位。方框13表示当从属于扇区4的存储单元MC01读出数据时，能使用属于扇区5的基准单元RC1的基准电位。再有，能够以不同的定时进行存储单元MC0的读出操作和存储单元MC1的读出操作。

在此，如图10所示，假设方框12所包含的扇区0及扇区1的尺寸不同于方框13所包含的扇区4及扇区5的尺寸(具体地，前者比后者大)。此时，在情况P和情况Q中，从读出放大器7看过去时的狭义的主位线MBLa及互补主位线MBLc所附带的寄生电容不同。由于该寄生电容的不同，如图11所示，在情况P和情况Q中，表现为主位线对的读出时间不同。具体地讲，截止到狭义的主位线MBLa的电压及互补主位线MBLc的电压之差成为读出放大器7可最佳操作的差电压△Vsa的时间是读出时间。由于扇区0及扇区1比扇区4及扇区5大，主位线对所附带的寄生电容，与情况Q时比，情况P大。为此，如图11所示，相对于情况Q中的读出时间为tQ，情况P中的读出时间比tQ长，为tP。像这样，读出时间因扇区而不同时，例如，在情况P中经过时间tQ的时刻，由于狭义的主位线的电压及互补主位线的电压之差没有达到读出放大器7可最佳操作的差电压，所以存在产生误判定的危险性。因此，在这种情况下，可以根据扇区尺寸调整读出定时。由此能够使读出放大器7进行最佳操作。其结果，在包含多个不同尺寸的扇区的非易失性半导体存储器件中，在实质上不存在狭义的主位线及互补主位线的容量不均衡的状态下，能够实现正确的读出操作。

(读出放大器7的偏移量)

下面，针对本发明的非易失性半导体存储器件，说明减少因读出放大器7的偏移量引起的性能劣化的方法。图13是表示本发明的非易失性半导体存储器件的列选择电路5、极性反转电路6及读出放大器7的详细结构的图。

在存储单元区域14中，配置多个主位线MBL0～MBL7。再有，在存储单元区域配置的主位线的条数不限于此。此外，在图12中，省略了副位线和存储单元等。列选择电路5根据列选择信号Y0～Y3，从主位线MBL0～MBL7中，选择两条主位线。极性反转电路6将由列选择电路5选择的两条主位线正向连接或反向连接到读出放大器7。在此，将与读出放大器7连接的存储单元与所有主位线MBL0～MBL7中任何一个连接，各扇区中，设在各主位线MBL0～MBL7上分别连接扇区的副位线。

下面，说明位线的选择方法。通过激活列选择信号Y0～Y3中的任意一个信号，逐条选择配置在存储单元区域14的左半部分的主位线MBL0～MBL3的任何一个，以及配置在存储单元区域14的右半部分的主位线MBL4～MBL7的任何一个。具体地讲，当主位线MBL0和读出副位线连接时，基准单元侧的互补副位线连接到主位线MBL4。此外，主位线MBL1和读出副位线连接时，基准单元侧的互补副位线连接到主位线MBL5。主位线MBL2或MBL3与读出副位线连接时，也与此相同。另一方面，在主位线MBL4和读出副位线连接时，基准单元侧的互补副位线连接到主位线MBL0。此外，在主位线MBL5和读出副位线连接时，基准单元侧的互补副位线连接到主位线MBL1。在主位线MBL6或MBL7与读出副位线连接时，也与此相同。

如上所述，从配置在存储单元区域14的左半部分的主位线和配置在右半部分的主位线中，逐条选择狭义的主位线和互补主位线。并且，选择出的两条主位线通过极性反转电路6与读出放大器7连接。极性反转电路6中，在对配置在存储单元区域14的左半部分的存储单元进行存取的情况(即，读出对象的存储单元与主位线MBL0～MBL3中的任意一个连接的情况)下，激活正向连接信号POSI。另一方面，在对配置在存储单元区域14的右半部分的存储单元进行存取的情况(即，读出对象的存储单元与主位线MBL4～MBL7中的任意一个连接的情况)下，激活反向连接信号NEGA。由此，总是将读出对象的存储单元连接到读出放大器7的正输入侧。

在非易失性半导体存储器件中，使用读出放大器来判定存储单元的写入电平或擦除电平是否进行写入或擦除，直到成为合适的电平。在不配备极性反转电路6的通常的非易失性半导体存储器件中，读出放大器7的输出信号由于读出放大器7的偏移电压而向正方向和负方向两个方向偏移，在宽的范围内进行分布。另一方面，在图12所示的非易失性半导体存储器件中，由于极性反转电路6的作用，总是将读出对象的存储单元连接到读出放大器7的正输入侧。因此，即使在读出放大器7具有偏移电压的情况下，读出放大器7的输出信号也只向一个方向偏移。由此，能够降低由读出放大器7的偏移量引起的性能劣化。

(非易失性半导体存储器件的具体结构实例)

下面说明非易失性半导体存储器件的具体结构实例。在从存储单元读出数据的方法中，存在漏极侧读出和源极侧读出这两种方法。所谓漏极侧读出方法是在选择出的存储单元及基准单元的各自的漏极施加预定的电压，利用读出放大器判定由此时流过的电流之差产生的狭义的主位线及互补主位线的电位变化的读出方法。再有，此时，在VGA的结构方面，通过与选择出的存储单元及基准单元的漏极侧连接的其它存储单元及基准单元，邻接的副位线上产生有漏电流。因此，在邻接的副位线上施加与选择出的存储单元及基准单元的漏极大致相等的电压。由此，能够防止来自邻接的副位线的漏电流。

另一方面，所谓源极侧读出方法是在选择出的存储单元及基准单元漏极侧施加预定的电压，利用读出放大器判定由此时流过的电流之差产生的主假设GND线及互补主假设GND线的电位变化的读出方法。

首先，对既能适用于漏极侧读出方法又能适用于源极侧读出方法的非易失性半导体存储器件进行说明。图13表示能够适用于两种读出方法的第二实施方式的非易失性半导体存储器件。

图13所示的非易失性半导体存储器件具有这样的特征，即各扇区中的选择线的条数是上述文献1中记载的非易失性半导体存储器的两倍。具体地讲，该非易失性半导体存储器件，在扇区0内配备存储单元MCd00～MCd15、MCc00～MCc15，在扇区1内配备存储单元MCb00～MCb15、Mca00～Mca15。此外，该非易失性半导体存储器件为了选择扇区0内的存储单元，配备选择晶体管SL00～SL0F和选择线SEL[00]～SEL[0F]，为了选择扇区1内的存储单元，配备选择晶体管SL10～SL1F和选择线SEL[10]～SEL[1F]。并且，该非易失性半导体存储器件包括主位线MBL[0]～MBL[7]和副位线DBL000～BDL016、DBL100～DBL116。此外，虽然未图示出，但主位线MBL[0]～MBL[7]与列选择电路5连接。主位线MBL[0]～MBL[7]，在读出操作时，起到狭义的主位线、主假设GND线、互补主位线或互补主假设GND线的作用。此外，副位线DBL000～BDL016、DBL100～DBL116，在读出操作时，起到狭义的副位线、副假设GND线、互补副位线或互补副假设GND线的作用。

下面，说明图13所示的非易失性半导体存储器件的结构。主位线通过选择晶体管与副位线连接。具体地讲，对于一条主位线，在各扇区中，通过选择晶体管连接两条副位线。在邻接的副位线间，各配置两个存储单元。再有，虽然未图示出，但在进行源极侧读出的情况下，对于一条主位线，在各扇区中，也可构成通过选择晶体管连接四条副位线的结构。

此外，选择线在各扇区分别配置16条。选择线以16个周期与选择晶体管连接。因此，通过激活一条选择线，能够以16个周期选择副位线。

在此，说明主位线、副位线和选择线的条数的关系。在图13中，主位线的条数和副位线的条数比为1：2。并且，选择线在各扇区中设置有16条。设置这些布线的理由是为了能够同时进行以下3种处理。(a)在数据读出时，防止在邻接的副位线上泄漏电流，(b)控制将连接到读出对象的存储单元的两条副位线和能连接到该两条副位线的两条主位线连接起来的选择晶体管的操作。(C)同时且独立地控制与用于数据读出的两条主位线不同的两条主位线和控制可与该两条主位线连接的两条副位线的连接的选择晶体管。此外，由于使选择线的条数为两倍，因此能够使连接在各选择线上的选择晶体管的数目比现有数目减半，也具有抑制因选择线的驱动而增加消耗电流的效果。

再有，存储单元也可保存1比特或1比特以上的信息。例如，如果存储单元物理构成为在源极侧及漏极侧能各保存1比特合计2比特时，若切换狭义的主/副位线及主/副假设GND线的作用，不用说可以进行2比特的数据读出。

此外，在图13中，基准单元形成在存储单元以外的区域。因此，在图13中，可省略基准单元。

对以上这样构成的非易失性半导体存储器件的读出操作进行说明。在此，作为其一个例子，说明读出扇区1内的存储单元MCb00的情况。

首先，说明利用漏极侧读出方法读出数据的情况。此情况下，与存储单元MCb00连接的两条副位线中，副位线DBL101起到狭义的副位线的作用，副位线DBL100起到副假设GND线的作用。此外，为了通过选择晶体管SL18从主位线MBL[1]向副位线DBL101供给所希望的漏极电压，激活选择线SEL[18]。此外，为了通过选择晶体管SL10连接主假设GND线MBL[0]和副假设GND线DBL100，激活选择线SEL[10]。并且，激活连接在存储单元MCb00的栅极上的字线WL_b。

此时，如上所述，通过与相同字线WL_b连接的存储单元MCb01，有可能从狭义的副位线DBL101向副位线DBL102泄漏电流。因此，对副位线BDL102，供给与狭义的副位线DBL101大致相等的漏极电压。为此，通过激活选择线SEL[12]，经由选择晶体管SL12从主位线MBL[2]向副位线DBL102供给与狭义的副位线DBL101大致相等的漏极电压。由此，能够防止电流泄漏到副位线DBL102。

与上述读出操作并列进行从设置在存储块103之外的基准单元读出基准电压。在此，作为其一个例子，说明从与主位线MBL[4]及MBL[5]连接的基准单元读出基准电压的情况。再有，此情况下，与扇区1不同的扇区0所包含的存储块102内的副位线在寄生电容的匹配中使用。

因此，为了通过选择晶体管SLOC连接互补主位线MBL[5]和互补副位线DBL009，而激活选择线SEL[0C]。此外，为了通过选择晶体管SL04连接互补主假设GND线MBL[4]和互补副假设GND线DBL008，而激活选择线SEL[04]。

通过上述这样的连接方法，能够用邻接的狭义的主位线及主假设GND线来实现与读出对象的存储单元侧相同结构。其结果，能够使从读出放大器(未图示)看过去的存储单元侧及基准单元侧的寄生电容大致相等。此外，能够设置起到狭义的主位线和互补主位线等的作用的主位线，而不在存储单元区域中设置存储单元以外的阵列。

此外，能够进行漏极侧读出，而不向邻接的副位线泄漏电流。下面，说明其理由。图13所示的非易失性半导体存储器件具有比现有的非易失性半导体存储器件更多的选择线。具体地讲，在图13所示的非易失性半导体存储器件中，与上述文献3记载的非易失性半导体存储器件比较，各扇区中的选择线的条数为两倍。由此，在扇区1所包含的存储块103的范围内选择存储单元，并且能够对相同的扇区内的邻接的存储块104，形成未激活选择晶体管的状态。为此，使用邻接的存储块104内的主位线MBL[4]～MBL[7]，能够进行基准单元的读出。

接下来，说明利用源极侧读出方法读出数据的情况。源极侧读出方法中的存储单元及基准单元的选择方法除不进行用于防止经由邻接存储单元的漏电流的控制外，基本上与漏极侧读出方法中的选择方法相同。下面，进行详细说明。

在从存储单元MCb00读出数据的情况下，与存储单元MCb00连接的两条副位线中，副位线DBL101起到狭义的副位线的作用，副位线DBL100起到副假设GND线的作用。为了通过选择晶体管SL18从主位线MBL[1]对副位线DBL101供给所希望的漏极电压，而激活选择线SEL[18]。此外，为了通过选择晶体管SL10连接主假设GND线MBL[0]和副假设GND线DBL100，而激活选择线SEL[10]。再有，激活连接在存储单元MCb00的栅极上的字线WL_b。并且，利用读出放大器(未图示)检测主假设GND线DBL[0]的电位变化。

与上述读出操作并列地进行从设置在存储块103之外的基准单元读出基准电压。在此，作为其一个例子，说明从与主位线MBL[4]及MBL[5]连接的基准单元读出基准电压的情况。再有，此情况下，与扇区1不同的扇区0所包含的存储块102内的副位线在寄生电容的匹配中使用。

因此，为了通过选择晶体管SL0C连接互补主位线MBL[5]和互补副位线DBL009，而激活选择线SEL[0C]。此外，为了通过选择晶体管SL04连接互补主假设GND线MBL[4]和互补副假设GND线DBL008，而激活选择线SEL[04]。并且，利用读出放大器(未图示)检测互补主假设GND线DBL[4]的电位变化。

如上述这样，在图13所示的非易失性半导体存储器件中，能够进行源极侧的读出。再有，如上所述，在进行源极侧读出的情况下，不需要留意电流向邻接的副位线等的泄漏。为此，能够进一步减少图13所示的选择线的数量。因此，下面参照附图说明适于源极侧读出的非易失性半导体存储器件的结构。图14及图15表示减少了选择线的数量的非易失性半导体存储器件的结构。

图14是表示从图13所示的阵列结构将选择线的条数减半的阵列结构的图。具体地讲，图14中，主位线的条数与副位线的条数比为1：2。并且，选择线在各扇区中设置有8条。设置这些布线的理由是为了能够同时进行以下2个处理。(b)控制将连接在读出对象的存储单元上的两条副位线和能连接在该两条副位线上的两条主位线连接起来的选择晶体管的操作。(c)同时且独立地控制用于数据读出的两条主位线不同的两条主位线和控制可与该两条主位线连接的副位线的连接的选择晶体管。由此，在进行源极侧读出的情况下，由于不需要用漏极侧读出方法进行的、用于防止经由邻接的存储单元的漏电流的控制，因此能够削减选择线的条数。这样，能够削减配置选择线的面积，从而能够削减成本。

图15是表示变化了的上述文献2的阵列结构的阵列结构的示意图。例如，从存储单元MCb00读出数据的情况，在存储单元侧，主位线MBL[1]具有狭义的主位线功能，主位线MBL[0]具有主假设GND线的功能。此外，在基准单元侧中，主位线MBL[3]具有互补主位线功能，与此邻接的主位线MBL[2]具有互补主假设GND线的功能。再有，在此省略了关于选择线的详细说明。

此外，在进行源极侧读出的情况下，能够降低施加在将用于连接到选择出的存储单元及基准单元的源极侧设置的副假设GND线和主假设GND线之间，以及互补副假设GND线和互补主假设GND线之间的选择晶体管激活的选择线上的电压。由此，减少了在选择线消耗的电能，能够实现内部电源的面积缩小和低消耗电力化。下面，说明其理由。

在读出操作时，相对于存储单元及基准单元的漏极，需要供给所希望的漏极电压。另一方面，为了将构成存储单元的晶体管控制为ON，必须在栅极施加比漏极电压仅高阈值电压的电压。因此，在与存储单元及基准单元的漏极侧的选择晶体管连接的选择线中，必须施加在所希望的漏极电压上附带选择晶体管的阈值电压的电压以上的电压。另一方面，在进行源极侧读出的情况，源极侧的电压接近GND电平。为此，在与源极侧连接的选择晶体管的选择线中，不需要施加与连接到漏极侧的选择线差不多高的电压。因此，通过在源极侧和栅极侧分开使用施加在选择线上的电压，就能够使内部电源的面积缩小和低消耗电能。

再有，在上述的具体例中，在基准单元侧，虽然与存储单元侧同样地，连接狭义的主位线和副位线，连接主假设GND线和副假设GND线，但各布线的连接方法并不限定于此。下面，详细地说明。

例如，图13所示的非易失性半导体存储器件中，在进行源极侧读出的情况下，在基准单元侧，通过选择晶体管SL0C连接互补主位线MBL[5]和互补副位线DBL009，通过选择晶体管SL04连接互补主假设GND线MBL[4]和互补副假设GND线DBL008。但是，对于源极侧读出，互补主假设GND线MBL[4]所附带的寄生电容是重要的因素，互补主位线MBL[5]所附带的寄生电容没有成为特别大的问题。此外，在图13中，基准单元没有配置在扇区0内。为此，不需要连接互补主位线MBL[5]和互补副位线DBL009。

因此，在这样的情况下，也可不激活选择线SEL[0C]。如此，不用激活选择线SEL[0C]，就能够实现低消耗电能。

顺便提一下，图13～15所示的具体的结构实例中，基准单元虽然配置在不同于存储单元的其它区域，但基准单元的配置位置不限定于此。具体地，如第一实施方式所述，也可与存储单元一样以矩阵状配置基准单元。此情况下，在读出所属扇区0的存储单元时，选择扇区1内的基准单元，在读出扇区1内的存储单元时，也可选择扇区0内的基准单元。因此，下面，对第一实施方式的非易失性半导体存储器件的具体结构实例进行说明。再有，在此，为了实现读出操作时的低消耗电能化，要进行源极侧读出。图16是表示第一实施方式的非易失性半导体存储器件的具体结构的示意图。

图16所示的非易失性半导体存储器件，与图13所示的非易失性半导体存储器件和基准单元的配置位置不同。具体地，在图13所示的阵列结构中，在邻接的两条副位线之间，配置有两个存储单元，相对于此，在图16所示的阵列结构中，在邻接的两条副位线之间，配置有一个存储单元和一个基准单元。除此点之外，由于图16所示的阵列结构与图13所示的阵列结构相同，所以在此省略其上述的说明。

下面，就图16所示的非易失性半导体存储器件中的读出操作进行说明。在此，作为其一个例子，说明同时从两个存储单元MCb00、MCb01读出数据的情况。此情况下，为了获得基准电压，选择基准单元RCd08、RCd09。根据此读出操作，通过从两个存储单元同时读出数据，就能够实现大幅度的低消耗电能化。

进行上述读出的情况下，与存储单元MCb00连接的两条副位线中，副位线DBL101具有狭义的副位线功能，副位线DBL100具有副假设GND线功能。此外，与存储单元MCb01连接的两条副位线中，副位线DBL101具有狭义的副位线功能，副位线DBL102具有副假设GND线功能。此外，为了通过选择晶体管SL18从主位线MBL[1]对副位线DBL101供给所希望的漏极电压，而激活选择线SEL[18]。

此外，在存储单元MCb00的源极侧中，为了通过选择晶体管SL10使主假设GND线MBL[0]和副假设GND线DBL100连接，而激活选择线SEL[10]。再有，在存储单元MCb01的源极侧，为了通过选择晶体管SL12使主假设GND线MBL[2]和副假设GND线DBL102连接，而激活选择线SEL[12]。激活与两个存储单元MCb00、MCb01共同连接的字线WL_b。由此，通过分别与两个存储单元MCb00、MCb01的源极侧连接的主假设GND线MBL[0]和主假设GND线MBL[2]，采用源极侧读出方法，就能够从这两个存储单元同时读出数据。

此情况下，与从上述存储单元读出数据并行，还进行基准单元的选择。因此，在基准单元侧，与基准单元MCd08连接的两条副位线中，副位线DBL009具有狭义的副位线功能，副位线DBL008具有副假设GND线功能。此外，与基准单元MCd09连接的两条副位线中，副位线DBL009具有狭义的副位线功能，副位线DBL010具有副假设GND线功能。下面，对情况进行说明。

此外，在基准单元RCd08、RCd09的漏极侧中，为了通过选择晶体管SL0C从互补主位线MBL[5]对互补副假设GND线DBL009供给所希望的漏极电压，而激活选择线SEL[0C]。

此外，在基准单元RCd08的源极侧中，为了通过选择晶体管SL04使互补主假设GND线MBL[4]和互补副假设GND线DBL008连接，而激活选择线SEL[04]。再有，在基准单元RCd09的源极侧，为了通过选择晶体管SL06使互补主假设GND线MBL[6]和互补副假设GND线DBL010连接，而激活选择线SEL[06]。此外，使与基准单元RCd08、RCd09共同连接的基准字线RWL_b激活。由此，采用源极侧读出方法，就能够从共用作为漏极的副位线DBL009的两个基准单元同时读出数据。

在常规读出方法中，使用一条主位线和一条副位线，对一个存储单元供给漏极电压。相对于此，根据上述读出方法，使用一条主位线和一条副位线，能够对两个存储单元供给漏极电压。由此，能够实现大幅度的低消耗电能。

再有，通过使用图16说明的选择晶体管的主位线和副位线的连接，不仅作为上述实例，也可以对全部副位线进行操作。

再有，在图16所示的非易失性半导体存储器件中，存储单元能够保存1比特或1比特以上的数据。

顺便提一下，到此为止，虽然是对含有Nch型存储单元的非易失性半导体存储器件的漏极侧的读出及源极侧的读出来进行说明的，但即使是含有Pch型存储单元的非易失性半导体存储器件，也能够适用本发明。

就Nch型存储单元而言，为了进行漏极侧读出，也可在存储单元的漏极施加正的读出电压，在漏极侧检测此存储单元有无电流流过。此外，就Nch型存储单元而言，为了进行源极侧读出，也可在存储单元的源极施加与接地电压几乎相等的接地电压，在源极侧检测此存储单元有无电流流过。

另一方面，就Pch型存储单元而言，也可使施加电压的极性相反(有必要使在字线上施加的电压的极性也相反，在此省略其说明)。具体地，就Pch型存储单元而言，为了进行漏极侧读出，也可在存储单元的漏极施加负的读出电压，在漏极侧检测此存储单元有无电流流过。此外，就Pch型存储单元而言，为了进行源极侧读出，也可在存储单元的源极施加与接地电压几乎相等的接地电压，在源极侧检测此存储单元有无电流流过。

由于本发明的非易失性半导体存储器件起到在抑制电路面积增加的同时，能够进行正确的数据判定这样的效果，所以，对具有沿行方向及列方向配置有多个存储单元的矩阵状的存储单元区域的非易失性半导体存储器件等是有用的。

以上详细地说明了本发明，在每一种观点中，上述的说明都没有超出本发明的示例，但本发明并不限定于此范围。毫无疑问，不脱离本发明的范围之内，可以进行各种改良和变形。

Claims (23)

1、一种非易失性半导体存储器件，具有沿多个行方向及列方向配置多个存储单元的矩阵状的存储单元区域，并将该存储单元区域分别分割成含有预定数量的行的多个扇区，其特征在于，包括：

列选择电路，选择上述存储单元区域的列；

行选择电路，选择上述存储单元区域的行；

多条字线，设置于上述存储单元的每一行并与上述行选择电路连接；

多条主位线，沿列方向延伸并与上述列选择电路连接；

多条副位线，配置在各上述扇区内并沿列方向延伸；

多个选择晶体管，与各上述副位线相对应地进行设置，在上述主位线和上述副位线之间进行电连接或电断开；及

多条选择线，沿行方向延伸并与上述行选择电路连接，将用于切换各上述选择晶体管的导通或非导通状态的电压施加到各选择晶体管的控制电极；

多个上述存储单元分别被连接在相互邻接的两条副位线之间；

上述行选择电路选择与读出对象的存储单元连接的字线，

上述列选择电路选择包含：

第一选择部，为了选择上述读出对象的存储单元，选择第一主位线对和上述选择线，上述第一主位线对包括第一主位线和第二主位线；以及

第二选择部，为了选择数据判定用的基准电压的读出所使用的布线，选择用于选择不同于上述第一主位线对的第二主位线对及与上述读出对象的存储单元所属的扇区不同的扇区的选择线，上述第二主位线对包括第三主位线和第四主位线，

上述第一及第二选择部同时且独立地实施选择操作。

2、根据权利要求1中所述的非易失性半导体存储器件，其特征在于，还包括产生上述基准电压的多个基准单元，

上述基准单元与在从上述读出对象的存储单元读出数据时读出由上述第二选择部选择了的基准电压所使用的布线连接。

3、根据权利要求2中所述的非易失性半导体存储器件，其特征在于，多个上述基准单元配置在包含上述存储单元的扇区之外。

4、根据权利要求2中所述的非易失性半导体存储器件，其特征在于，在上述各扇区内，多个上述基准单元分别连接在相互邻接的二条副位线之间。

5、根据权利要求1中所述的非易失性半导体存储器件，其特征在于，在选择上述第二主位线对时，上述第二选择部选择与上述第一主位线对邻接的主位线对。

6、根据权利要求1中所述的非易失性半导体存储器件，其特征在于，上述第二选择部选择用于选择与读出对象的存储单元所属的扇区邻接的扇区的选择线。

7、根据权利要求1中所述的非易失性半导体存储器件，其特征在于，上述行选择电路及上述列选择电路还包括调整部，上述调整部在上述读出对象的存储单元所属的扇区所能附带的电容、和由上述第二选择部选择出的选择线选择的扇区所能附带的电容不同的情况下，对扇区所能附带的电容小的一方的主位线对，连接具有电容功能的构件。

8、根据权利要求2中所述的非易失性半导体存储器件，其特征在于，在上述读出对象的存储单元所属的扇区所能附带的电容和由上述第二选择部选择出的选择线选择的扇区所能附带的电容不同的情况下，上述行选择电路及上述列选择电路根据上述第一主位线对所附带的寄生电容和上述第二主位线对所附带的寄生电容之比来调整流过上述基准单元的电流量。

9、根据权利要求2中所述的非易失性半导体存储器件，其特征在于，在上述读出对象的存储单元所属的扇区所能附带的电容和由上述第二选择部选择出的选择线选择的扇区所能附带的电容不同的情况下，上述行选择电路及上述列选择电路根据在上述读出对象的存储单元所属的扇区所能附带的电容和由上述第二选择部选择出的选择线选择的扇区所能附带的电容之比来调整上述存储单元及上述基准单元的读出时间。

10、根据权利要求1中所述的非易失性半导体存储器件，其特征在于，上述行选择电路及上述列选择电路还包含负载电容附加部，上述负载电容附加部，在上述读出对象的存储单元所属的扇区所能附带的电容以及由上述第二选择部选择出的选择线选择的扇区所能附带的电容比该存储单元区域内的其它扇区所能附带的电容还要小的情况下，使上述第一主位线对及第二主位线对还具有电容构件，以使得该存储单元区域内的存储容量最大扇区所能附带的电容和寄生电容相等。

11、根据权利要求1中所述的非易失性半导体存储器件，其特征在于，在上述扇区中，存在多种尺寸及结构，并且各种扇区分别存在两个以上。

12、根据权利要求11中所述的非易失性半导体存储器件，其特征在于，上述行选择电路及上述列选择电路，通过指定上述存储单元的地址，同时擦除保存在多个扇区内的存储单元中的数据，该多个扇区含有上述存储单元所属的扇区。

13、根据权利要求2中所述的非易失性半导体存储器件，其特征在于，还包括检测输入的两个电压之差的读出放大器，

上述第一选择部，选择信号线，以使得对上述第一主位线对中包含的第一主位线，施加在上述读出对象的存储单元的漏极应施加的漏极电压，且对上述第一主位线对中包含的第二主位线，施加与接地电压相等的电压；

上述第二选择部，选择信号线，以使得对上述第二主位线对中包含的第三主位线施加在上述读出对象的存储单元的漏极应施加的漏极电压，且对上述第二主位线对中包含的第四主位线，施加与接地电压相等的电压；

上述读出放大器与上述第二主位线和上述第四主位线连接。

14、根据权利要求13中所述的非易失性半导体存储器件，其特征在于，在各上述扇区内，多个上述基准单元分别连接在相互邻接的两条副位线间，

该非易失性半导体存储器件还包括沿行方向延伸、与上述行选择电路连接且与上述基准单元的控制电极连接的基准字线，

上述行选择电路，在从上述读出对象的存储单元读出数据时，选择作为读出上述基准电压的对象的基准字线进行激活，而且，不选择与上述读出对象的存储单元所属的扇区连接的基准字线，由此保持未激活状态。

15、根据权利要求13中所述的非易失性半导体存储器件，其特征在于，上述第一选择部，选择信号线，以使得对与用于将与上述读出对象的存储单元的源极连接的副位线和上述第二主位线连接的选择晶体管连接的选择线，施加比与用于将与上述读出对象的存储单元的漏极连接的副位线和上述第一主位线连接的选择晶体管连接的选择线的电压更低的电压；

上述第二选择部，选择信号线，以使得对与用于连接与上述基准单元的源极连接的副位线和上述第四主位线的选择晶体管连接的选择线，施加比与用于将与上述基准单元的漏极连接的副位线和上述第三主位线连接的选择晶体管连接的选择线的电压更低的电压。

16、根据权利要求2中所述的非易失性半导体存储器件，其特征在于，还包括检测输入的两个电压之差的读出放大器，

上述第一选择部，选择信号线，以使得对上述第一主位线对中包含的第一主位线施加在上述读出对象的存储单元的漏极应施加的漏极电压，且对上述第一主位线对中包含的第二主位线，施加与接地电压相等的电压；

上述第二选择部，选择信号线，以使得对上述第二主位线对中包含的第四主位线，施加与接地电压相等的电压，且以未激活状态保持用于连接上述第二主位线对中包含的第三主位线和上述副位线的选择线，

上述第二主位线和上述第四主位线连接到上述读出放大器。

17、根据权利要求2中所述的非易失性半导体存储器件，其特征在于，还包括检测输入的两个电压之差的读出放大器，

上述第一选择部，选择信号线，以使得对上述第一主位线对中包含的第一主位线施加与在上述读出对象的存储单元的漏极应施加的漏极电压相等的电压，且对上述第一主位线对中包含的第二主位线，施加接地电压，且通过进一步选择与用于将与上述读出对象的存储单元的漏极侧连接的副位线邻接的副位线和上述第一主位线连接的选择晶体管连接的选择线，通过该选择晶体管，对与连接到上述读出对象的存储单元的漏极侧的副位线邻接的副位线，施加与上述漏极电压相等的电压；

上述第二选择部，选择信号线，以使得对上述第二主位线对中包含的第三主位线，施加与在上述读出对象的存储单元的漏极应施加的漏极电压相等的电压，且对上述第二主位线对中包含的第四主位线，施加接地电压，且在数据读出时，通过进一步选择与用于将与上述第三主位线连接的副位线邻接的副位线和上述第三主位线连接的选择晶体管连接的选择线，通过该选择晶体管，对与连接到上述第三主位线的副位线邻接的副位线，施加与上述漏极电压相等的电压，

上述第一主位线和上述第三主位线被连接到上述读出放大器。

18、根据权利要求2中所述的非易失性半导体存储器件，其特征在于，还包括检测输入的两个电压之差的读出放大器，

上述第一选择部，选择信号线，以使得对上述第一主位线对中包含的第一主位线施加与在上述读出对象的存储单元的漏极应施加的漏极电压相等的电压，且对上述第一主位线对中包含的第二主位线，施加接地电压，且通过进一步选择与用于将与上述读出对象的存储单元的漏极侧连接的副位线邻接的副位线和上述第一主位线连接的选择晶体管连接的选择线，通过该选择晶体管，对与连接到上述读出对象的存储单元的漏极侧的副位线邻接的副位线，施加与上述漏极电压相等的电压；

上述第二选择部，选择信号线，以使得选择对上述第二主位线对中包含的第三主位线不施加与在上述读出对象的存储单元的漏极应施加的漏极电压相等的电压，且对上述第二主位线对中包含的第四主位线，施加接地电压，且在数据读出时，通过进一步选择与用于将与上述第三主位线连接的副位线邻接的副位线和上述第三主位线连接的选择晶体管连接的选择线，通过该选择晶体管，对与连接到上述第三主位线的副位线邻接的副位线，施加与上述漏极电压相等的电压，

上述第一主位线和上述第三主位线被连接到上述读出放大器。

19、根据权利要求1中所述的非易失性半导体存储器件，其特征在于，还包括检测输入的两个电压之差的第一读出放大器和第二读出放大器，

上述第一选择部，选择信号线，以使得对上述第一主位线对中包含的第一主位线，施加在上述读出对象的存储单元的漏极应施加的漏极电压，且对上述第一主位线对中包含的第二主位线，施加与接地电压相等的电压，还选择第五主位线，以使得在上述第一主位线邻接的上述第五主位线，施加与上述接地电压相等的电压，还选择与用于将与共用上述读出对象的存储单元和漏极的存储单元的源极连接的副位线、和上述第五主位线连接的选择晶体管连接的选择线；

上述第二选择部，选择信号线，以使得对上述第二主位线对中包含的第三主位线，施加上述漏极电压，且对上述第二主位线对中包含的第四主位线，施加与接地电压相同的电压，还选择第六主位线，以使得在与上述第三主位线邻接的上述第六主位线，施加与上述接地电压相等的电压；进一步选择用于选择选择晶体管的选择线，上述选择晶体管用于将与上述第四主位线连接的副位线邻接的副位线和上述第六主位线连接；

上述第一读出放大器与上述第二主位线和上述第四主位线连接，并从上述读出对象的存储单元读出数据；

上述第二读出放大器与上述第五主位线和上述第六主位线连接，并从共用上述读出对象的存储单元和漏极的存储单元中读出数据。

20、根据权利要求19中所述的非易失性半导体存储器件，其特征在于，还包括多个基准单元，上述多个基准单元产生上述基准电压，在各上述扇区内，分别连接在相互邻接的两条副位线间，

上述基准单元还包括基准字线，上述基准字线在从上述读出对象的存储单元读出数据时，与由上述第二选择部选择的基准电压读出所使用的布线连接，且沿行方向延伸，连接到上述行选择电路并且连接到上述基准单元的控制电极，

上述行选择电路，在从上述读出对象的存储单元读出数据时，选择与作为读出上述基准电压的对象的基准单元连接的基准字线进行激活，而且，不选择与上述读出对象的存储单元所属的扇区连接的基准字线，由此保持未激活状态。

21、根据权利要求1中所述的非易失性半导体存储器件，还包括：

读出放大器，对上述第一主位线对内的数据读出侧的主位线电压和上述基准电压的电压差进行放大；和

极性反转电路，将上述数据读出侧的主位线通常连接到上述读出放大器的同一极性输入侧。

22、根据权利要求1中所述的非易失性半导体存储器件，其特征在于，上述存储单元能够保存1比特以上的信息。

23、一种非易失性半导体存储器件，具有沿多个行方向及列方向配置多个存储单元的矩阵状的存储单元区域，且将该存储单元区域分别分割成含有预定数量行的多个扇区，其特征在于包括：

多条字线，设置在上述存储单元的每一行；

多条主位线，沿列方向延伸；

多条副位线，配置在各上述扇区内并沿列方向延伸；

多个选择晶体管，与各上述副位线相对应地进行设置并在上述主位线和上述副位线之间进行电连接或电断开；

多条选择线，沿行方向延伸，并将用于切换各上述选择晶体管的导通或非导通状态的电压施加到各选择晶体管的控制电极，

多个上述存储单元分别被连接在相互邻接的两条副位线之间；

上述选择线至少位于同一扇区内，上述选择线的条数能够一边控制连接与读出对象的存储单元连接的第一副位线对、以及能与该第一副位线对连接的第一主位线对的选择晶体管，一边控制连接与不同于该第一主位线对的第二主位线对、以及能与该第二主位线对连接的第二副位线对的选择晶体管。

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