JP3185248B2 - センスアンプ回路 - Google Patents
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特に、不揮発性半導体記憶装置に使用されるセンスアン
プ回路の出力回路に関する。
特に、不揮発性半導体記憶装置に使用されるセンスアン
プ回路の出力回路に関する。
【０００２】
【従来の技術】１ビットの情報を真補の２個のメモリセ
ルで記憶する不揮発性半導体記憶装置に採用されている
センスアンプの典型的な例は特願昭６３−１５８７４２
号に開示されており、これを従来例として、これを従来
例として、まず説明する。
ルで記憶する不揮発性半導体記憶装置に採用されている
センスアンプの典型的な例は特願昭６３−１５８７４２
号に開示されており、これを従来例として、これを従来
例として、まず説明する。
【０００３】図５は特願昭６３−１５８７４２号に開示
されているセンスアンプの構成を示す回路図、図２はメ
モリアレイ周辺の構成を示す回路図、図６は従来例の動
作を説明するための電圧波形図である。
されているセンスアンプの構成を示す回路図、図２はメ
モリアレイ周辺の構成を示す回路図、図６は従来例の動
作を説明するための電圧波形図である。
【０００４】図２では説明簡略のために、２つの行線Ｗ
1，Ｗ0と２対の列線Ｄ0，Ｄ0(オーハ゛ーライン)、Ｄ1，Ｄ1（(オ
ーハ゛ーライン)）に接続している。４ビットのメモリセル対Ｍ
00，Ｍ00(オーハ゛ーライン)〜Ｍ11，Ｍ11(オーハ゛ーライン)のみを示し
ている。この場合、真補のメモリセルで１ビットを構成
する。すなわち、それぞれメモリセルＭxx及びＭxx(オーハ
゛ーライン)で１ビットを形成している。
1，Ｗ0と２対の列線Ｄ0，Ｄ0(オーハ゛ーライン)、Ｄ1，Ｄ1（(オ
ーハ゛ーライン)）に接続している。４ビットのメモリセル対Ｍ
00，Ｍ00(オーハ゛ーライン)〜Ｍ11，Ｍ11(オーハ゛ーライン)のみを示し
ている。この場合、真補のメモリセルで１ビットを構成
する。すなわち、それぞれメモリセルＭxx及びＭxx(オーハ
゛ーライン)で１ビットを形成している。
【０００５】この従来例ではＦＡＭＯＳ（Ｆｌｏａｔｉ
ｎｇ Ｇａｔｅ Ａｖａｌａｎｃｈｅ Ｍｅｔａｌ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のメモリ
セルで構成されたＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌ
ｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）を示している
が、基本的にはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌ
ｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒ
ＯＭ），ＭＡＳＫ ＲＯＭ（ＭＡＳＫ Ｐｒｏｇｒａｍ
ｍａｂｌｅ ＲＯＭ）等についても同様である。
ｎｇ Ｇａｔｅ Ａｖａｌａｎｃｈｅ Ｍｅｔａｌ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のメモリ
セルで構成されたＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌ
ｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）を示している
が、基本的にはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌ
ｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒ
ＯＭ），ＭＡＳＫ ＲＯＭ（ＭＡＳＫ Ｐｒｏｇｒａｍ
ｍａｂｌｅ ＲＯＭ）等についても同様である。
【０００６】図２中、２−１はセンスアンプを、２−２
は列選択回路を、２−３は行選択回路をそれぞれ示して
いる。
は列選択回路を、２−３は行選択回路をそれぞれ示して
いる。
【０００７】図２中でＭ00，Ｍ01，Ｍ10(オーハ゛ーライン)，Ｍ
11(オーハ゛ーライン)は未プログラム状態のＦＡＭＯＳ構造のセ
ルであり、読み出し時に行線Ｗ0，Ｗ1が選択されるとオ
ンする。一方、Ｍ00(オーハ゛ーライン)，Ｍ01(オーハ゛ーライン)，Ｍ1
0，Ｍ11はプログラム状態のＦＡＭＯＳ構造のセルであ
り、そのしきい値電圧は１０Ｖ前後に上昇しているの
で、読み出し時に行線Ｗ0，Ｗ1が選択されてもオンしな
い。
11(オーハ゛ーライン)は未プログラム状態のＦＡＭＯＳ構造のセ
ルであり、読み出し時に行線Ｗ0，Ｗ1が選択されるとオ
ンする。一方、Ｍ00(オーハ゛ーライン)，Ｍ01(オーハ゛ーライン)，Ｍ1
0，Ｍ11はプログラム状態のＦＡＭＯＳ構造のセルであ
り、そのしきい値電圧は１０Ｖ前後に上昇しているの
で、読み出し時に行線Ｗ0，Ｗ1が選択されてもオンしな
い。
【０００８】次に図５並びに図６を参照して、行線Ｗ
0，Ｗ1の選択は固定され、列線対Ｄ0，Ｄ0(オーハ゛ーライン)，
Ｄ1，Ｄ1(オーハ゛ーライン)の選択が切り換わったときのセンス
アンプ２−１の動作とセンスアンプ出力波形について説
明する。
0，Ｗ1の選択は固定され、列線対Ｄ0，Ｄ0(オーハ゛ーライン)，
Ｄ1，Ｄ1(オーハ゛ーライン)の選択が切り換わったときのセンス
アンプ２−１の動作とセンスアンプ出力波形について説
明する。
【０００９】一例として、図２において、行線Ｗ0が選
択されており、列線対は列選択回路２−２によってＤ
0，Ｄ0(オーハ゛ーライン)が選択されているものとする。
択されており、列線対は列選択回路２−２によってＤ
0，Ｄ0(オーハ゛ーライン)が選択されているものとする。
【００１０】この状態では、列線対Ｄ1，Ｄ1(オーハ゛ーライン)
は選択されていないため、ある程度時間が経過すると非
選択列線対とつながっているＰＮ接合部の暗電流により
列線対Ｄ1，Ｄ1(オーハ゛ーライン)は接地レベルになってしま
う。その後、列線対Ｄ0，Ｄ0(オーハ゛ーライン)が非選択とな
り、列線対Ｄ1，Ｄ1(オーハ゛ーライン)が選択される。
は選択されていないため、ある程度時間が経過すると非
選択列線対とつながっているＰＮ接合部の暗電流により
列線対Ｄ1，Ｄ1(オーハ゛ーライン)は接地レベルになってしま
う。その後、列線対Ｄ0，Ｄ0(オーハ゛ーライン)が非選択とな
り、列線対Ｄ1，Ｄ1(オーハ゛ーライン)が選択される。
【００１１】図５において、Ｙ5-1，Ｙ5-2は列選択回路
を構成する列選択トランジスタであり、列選択信号Ｙs5
-1により制御されている。列選択回路２−２はＮ型トラ
ンジスタＮ5-1，Ｎ5-2を介してセンスアンプ２−１に接
続されており、Ｎ型トランジスタＮ5-1，Ｎ5-2はインバ
ータＩN5-1，ＩN5-2で制御されている。センスアンプ２
−１はＰ型トランジスタＰ5-1〜Ｐ5-4、Ｎ型トランジス
タＮ5-3，Ｎ5-4で構成されており、インバータＩN5-3は
センスアンプ出力ＳO5に接続されている。ＮO5-3〜ＮO5
-7は主要な節点を示している。
を構成する列選択トランジスタであり、列選択信号Ｙs5
-1により制御されている。列選択回路２−２はＮ型トラ
ンジスタＮ5-1，Ｎ5-2を介してセンスアンプ２−１に接
続されており、Ｎ型トランジスタＮ5-1，Ｎ5-2はインバ
ータＩN5-1，ＩN5-2で制御されている。センスアンプ２
−１はＰ型トランジスタＰ5-1〜Ｐ5-4、Ｎ型トランジス
タＮ5-3，Ｎ5-4で構成されており、インバータＩN5-3は
センスアンプ出力ＳO5に接続されている。ＮO5-3〜ＮO5
-7は主要な節点を示している。
【００１２】図６は、図５中に現れる電圧波形を示して
おり、（ ）内の符号は図５中の節点、列、線対などを
表している。
おり、（ ）内の符号は図５中の節点、列、線対などを
表している。
【００１３】まず、列線対Ｄ0，Ｄ0(オーハ゛ーライン)を選択し
ていた列選択信号が低レベルになり、新たに選択される
列選択信号Ｙs5-1が高レベルに移行し始める（時刻ｔ
1）。その結果、メモリセルＭ11，Ｍ11(オーハ゛ーライン)が選
択される。前述のように、ＦＡＭＯＳセルＭ11(オーハ゛ーライ
ン)は未プログラム、Ｍ11はプログラム済みであり、行線
Ｗ1は常に選択されている。
ていた列選択信号が低レベルになり、新たに選択される
列選択信号Ｙs5-1が高レベルに移行し始める（時刻ｔ
1）。その結果、メモリセルＭ11，Ｍ11(オーハ゛ーライン)が選
択される。前述のように、ＦＡＭＯＳセルＭ11(オーハ゛ーライ
ン)は未プログラム、Ｍ11はプログラム済みであり、行線
Ｗ1は常に選択されている。
【００１４】以前に選択されていたＦＡＭＯＳセルＭ1
0，Ｍ10(オーハ゛ーライン)のプログラム状態はセンスアンプに
対して相対的にＦＡＭＯＳＭ11，Ｍ11(オーハ゛ーライン)と同じ
である。
0，Ｍ10(オーハ゛ーライン)のプログラム状態はセンスアンプに
対して相対的にＦＡＭＯＳＭ11，Ｍ11(オーハ゛ーライン)と同じ
である。
【００１５】列選択信号Ｙs5-1が高レベルに移行したと
き、前述の理由から、その瞬間の列線対Ｄ1，Ｄ1(オーハ゛ー
ライン)の電位Ｖ（Ｄ1(オーハ゛ーライン)）及びＶ（Ｄ1）は共に接
地レベルであり、したがって、電圧Ｖ（ＮO5-3）及びＶ
（ＮO5-4）は高レベルになろうとする。したがって、Ｎ
型トランジスタＮ5-1，Ｎ5-2の電流駆動能力は増大し、
Ｐ型トランジスタＰ5-1，Ｐ5-2を通して、電源ＶCCから
列線対Ｄ1，Ｄ1(オーハ゛ーライン)にチャージするので、電圧Ｖ
（ＮO5-5），Ｖ（ＮO5-6）は下がる。列線対Ｄ1，Ｄ1(オ
ーハ゛ーライン)がある程度チャージされる。すなわち、電圧Ｖ
（Ｄ1(オーハ゛ーライン)）及びＶ（Ｄ1）がある程度上昇する
と、電圧Ｖ（ＮO5-3）及びＶ（ＮO5-4）は下がり、Ｎ型
トランジスタＮ5-1，Ｎ5-2の能力は下がるので、Ｖ（Ｎ
O5-5）及びＶ（ＮO5-6）のレベルは上がる（時刻ｔ
2）。
き、前述の理由から、その瞬間の列線対Ｄ1，Ｄ1(オーハ゛ー
ライン)の電位Ｖ（Ｄ1(オーハ゛ーライン)）及びＶ（Ｄ1）は共に接
地レベルであり、したがって、電圧Ｖ（ＮO5-3）及びＶ
（ＮO5-4）は高レベルになろうとする。したがって、Ｎ
型トランジスタＮ5-1，Ｎ5-2の電流駆動能力は増大し、
Ｐ型トランジスタＰ5-1，Ｐ5-2を通して、電源ＶCCから
列線対Ｄ1，Ｄ1(オーハ゛ーライン)にチャージするので、電圧Ｖ
（ＮO5-5），Ｖ（ＮO5-6）は下がる。列線対Ｄ1，Ｄ1(オ
ーハ゛ーライン)がある程度チャージされる。すなわち、電圧Ｖ
（Ｄ1(オーハ゛ーライン)）及びＶ（Ｄ1）がある程度上昇する
と、電圧Ｖ（ＮO5-3）及びＶ（ＮO5-4）は下がり、Ｎ型
トランジスタＮ5-1，Ｎ5-2の能力は下がるので、Ｖ（Ｎ
O5-5）及びＶ（ＮO5-6）のレベルは上がる（時刻ｔ
2）。
【００１６】ＦＡＭＯＳセルＭ11(オーハ゛ーライン)は未プログ
ラムセルなので、インバータＩN5-1とＮ型トランジスタ
Ｎ5-1で形成される負帰還回路とＦＡＭＯＳセルＭ11(オー
ハ゛ーライン)の電流駆動能力によって、列線Ｄ1(オーハ゛ーライン)は
ある一定レベルになる。一方、ＦＡＭＯＳセルＭ11はプ
ログラム済みであるため、電圧Ｖ（ＮO5-4）がＮ型トラ
ンジスタＮ5-2をオフさせるまで下がったとき、電圧Ｖ
（Ｄ1）は固定となる。通常、Ｖ（Ｄ1(オーハ゛ーライン)）とＶ
（Ｄ1）の定条的な電圧レベルの差は数１０ｍＶであ
る。
ラムセルなので、インバータＩN5-1とＮ型トランジスタ
Ｎ5-1で形成される負帰還回路とＦＡＭＯＳセルＭ11(オー
ハ゛ーライン)の電流駆動能力によって、列線Ｄ1(オーハ゛ーライン)は
ある一定レベルになる。一方、ＦＡＭＯＳセルＭ11はプ
ログラム済みであるため、電圧Ｖ（ＮO5-4）がＮ型トラ
ンジスタＮ5-2をオフさせるまで下がったとき、電圧Ｖ
（Ｄ1）は固定となる。通常、Ｖ（Ｄ1(オーハ゛ーライン)）とＶ
（Ｄ1）の定条的な電圧レベルの差は数１０ｍＶであ
る。
【００１７】図６に示すように、電圧Ｖ（ＮO5-3）、Ｖ
（ＮO5-4）が高レベルとなり、センスアンプ２−１がデ
ィジット線Ｄ１，Ｄ１(オーハ゛ーライン)をチャージする期間
は、それぞれのメモリセルの記憶しているオン／オフ情
報とは関係なく、センスアンプ２−１が動作し、電圧Ｖ
（ＮO5-5），Ｖ（ＮO5-6）はほぼ同レベルの中間レベル
となるので、センスアンプ出力ＳO5も中間レベルに上昇
する（時刻ｔ3）。すなわち、電圧Ｖ（ＮO5-7）が中間
レベルとなる区間が存在する。
（ＮO5-4）が高レベルとなり、センスアンプ２−１がデ
ィジット線Ｄ１，Ｄ１(オーハ゛ーライン)をチャージする期間
は、それぞれのメモリセルの記憶しているオン／オフ情
報とは関係なく、センスアンプ２−１が動作し、電圧Ｖ
（ＮO5-5），Ｖ（ＮO5-6）はほぼ同レベルの中間レベル
となるので、センスアンプ出力ＳO5も中間レベルに上昇
する（時刻ｔ3）。すなわち、電圧Ｖ（ＮO5-7）が中間
レベルとなる区間が存在する。
【００１８】図５の構成では、前述のＰ型トランジスタ
Ｐ5-3の出力をインバータＩN5-3で受けているだけであ
り、従ってインバータＩN5-3の論理しきい値よりも電圧
Ｖ（ＮO5-7）が下がると、センスアンプ出力ＳO5は高レ
ベルになろうとし、高レベルのパルスが出力される。
Ｐ5-3の出力をインバータＩN5-3で受けているだけであ
り、従ってインバータＩN5-3の論理しきい値よりも電圧
Ｖ（ＮO5-7）が下がると、センスアンプ出力ＳO5は高レ
ベルになろうとし、高レベルのパルスが出力される。
【００１９】仮に、センスアンプ出力ＳO5の高レベルパ
ルスを回避するためにインバータＩN5-3の論理しきい値
を下げた場合は、確かにセンスアンプ出力ＳO5の高レベ
ルパルスの発生を回避できる。
ルスを回避するためにインバータＩN5-3の論理しきい値
を下げた場合は、確かにセンスアンプ出力ＳO5の高レベ
ルパルスの発生を回避できる。
【００２０】しかしながら、センスアンプ出力が高レベ
ルから高レベルとなるような場合には、今度はセンスア
ンプ出力ＳO5に低レベルパズルか発生することは容易に
想像しうるところである。
ルから高レベルとなるような場合には、今度はセンスア
ンプ出力ＳO5に低レベルパズルか発生することは容易に
想像しうるところである。
【００２１】従って、従来のセンスアンプ２−１におい
ては、列線対を切り換えるアクセスで高レベルから高レ
ベルもしくは低レベルから低レベルを出力する場合に、
少なくともどちらか一方の場合に、センスアンプ出力Ｓ
O5にパルスが発生する。
ては、列線対を切り換えるアクセスで高レベルから高レ
ベルもしくは低レベルから低レベルを出力する場合に、
少なくともどちらか一方の場合に、センスアンプ出力Ｓ
O5にパルスが発生する。
【００２２】
【発明が解決しようとする課題】前述のように従来のセ
ンスアンプでは、列線対を切り換えてアクセスする場
合、センスアンプ出力ＳO5にパルスが発生する。従っ
て、このパルスを受ける集積回路の出力端子にも低レベ
ルパルスもしくは高レベルパルスが発生し、その結果、
単純にセンスアンプ出力が低レベルから高レベルもしく
は高レベルから低レベルに変化する場合に比べて電源Ｖ
CC及び接地の電圧変動が大きくなり、集積回路の動作に
悪影響を及ぼすという問題点があった。
ンスアンプでは、列線対を切り換えてアクセスする場
合、センスアンプ出力ＳO5にパルスが発生する。従っ
て、このパルスを受ける集積回路の出力端子にも低レベ
ルパルスもしくは高レベルパルスが発生し、その結果、
単純にセンスアンプ出力が低レベルから高レベルもしく
は高レベルから低レベルに変化する場合に比べて電源Ｖ
CC及び接地の電圧変動が大きくなり、集積回路の動作に
悪影響を及ぼすという問題点があった。
【００２３】
【課題を解決するための手段】本発明の要旨は列線対上
の電圧差を拡大する差動アンプと、該差動アンプにより
拡大された電圧差に基づき出力信号を形成する出力回路
とを備えたセンスアンプ回路において、上記出力回路
は、電源と接地ノードとの間に直列接続された第１導電
型の第１トランジスタと第２導電型の第２トランジスタ
の直列回路と、電源と接地ノードとの間に接続され入力
ノードと出力ノードと制御ノードとを有し制御ノードに
供給される制御信号に応答して２つの論理しきい値のい
ずれかにより機能するインバータ回路とを備え、上記拡
大された電圧差を構成する一方の電圧は第１トランジス
タのゲートに印加され、拡大された電圧差を構成する他
方の電圧は上記入力ノードに印加され、上記第１，第２
トランジスタの共通ドレインノードは上記制御ノードに
接続され、上記出力ノードは第２トランジスタのゲート
に接続されたことである。
の電圧差を拡大する差動アンプと、該差動アンプにより
拡大された電圧差に基づき出力信号を形成する出力回路
とを備えたセンスアンプ回路において、上記出力回路
は、電源と接地ノードとの間に直列接続された第１導電
型の第１トランジスタと第２導電型の第２トランジスタ
の直列回路と、電源と接地ノードとの間に接続され入力
ノードと出力ノードと制御ノードとを有し制御ノードに
供給される制御信号に応答して２つの論理しきい値のい
ずれかにより機能するインバータ回路とを備え、上記拡
大された電圧差を構成する一方の電圧は第１トランジス
タのゲートに印加され、拡大された電圧差を構成する他
方の電圧は上記入力ノードに印加され、上記第１，第２
トランジスタの共通ドレインノードは上記制御ノードに
接続され、上記出力ノードは第２トランジスタのゲート
に接続されたことである。
【００２４】
【発明の作用】第１トランジスタと第２トランジスタで
構成される直列回路は拡大された電圧差の一方の電圧に
基づき出力信号（制御信号としても機能する）を形成す
る。このとき、出力信号の論理レベルによりインバータ
回路の論理しきい値が選択され、このインバータ回路の
出力で第２トランジスタの電流駆動能力が変更される。
従って、列線対変更時のチャージ期間でも、第１トラン
ジスタと第２トランジスタとの電流駆動能力比が自動的
に変更され、不所望名パルスを発生させることがない。
構成される直列回路は拡大された電圧差の一方の電圧に
基づき出力信号（制御信号としても機能する）を形成す
る。このとき、出力信号の論理レベルによりインバータ
回路の論理しきい値が選択され、このインバータ回路の
出力で第２トランジスタの電流駆動能力が変更される。
従って、列線対変更時のチャージ期間でも、第１トラン
ジスタと第２トランジスタとの電流駆動能力比が自動的
に変更され、不所望名パルスを発生させることがない。
【００２５】
【実施例】次に本発明の実施例を図面を参照して説明す
る。
る。
【００２６】図１は本発明の一実施例に係るセンスアン
プの構成を示す回路図であり、図３は、センスアンプ出
力ＳO1が低レベルから低レベルに変化した場合の電圧波
形図である。また、図４はセンスアンプ出力ＳO1が高レ
ベルから高レベルに変化した場合の電圧波形図である。
プの構成を示す回路図であり、図３は、センスアンプ出
力ＳO1が低レベルから低レベルに変化した場合の電圧波
形図である。また、図４はセンスアンプ出力ＳO1が高レ
ベルから高レベルに変化した場合の電圧波形図である。
【００２７】図１中、Ｍ1-1，Ｍ1-2はＦＡＭＯＳ型セル
トランジスタであり、行線Ｗ1-1で選択される。セルト
ランジスタＭ1-1，Ｍ1-2は列線対ＮO1-1，ＮO1-2を介し
て列選択回路１００の選択トランジスタＹ1-1，Ｙ1-2に
接続されており、選択トランジスタＹ1-1，Ｙ1-2は列選
択信号Ｙs1-1で制御されている。センスアンプ１０１は
Ｐ型トランジスタＰ1-1〜Ｐ1-8と、Ｎ型トランジスタＮ
1-1〜Ｎ1-11と、インバータＩN1-1〜ＩN1〜4で構成され
ており、ＮO1-3〜ＮO1-9は節点を示している。センスア
ンプ１０１は、差動アンプ１０１ａと出力回路１０１ｂ
とで構成されており、出力回路１０１ｂはトランジスタ
Ｐ1-7，Ｎ1-7と、トランジスタＰ1-8，Ｎ1-8〜Ｎ1-11で
構成されるインバータ回路を有している。
トランジスタであり、行線Ｗ1-1で選択される。セルト
ランジスタＭ1-1，Ｍ1-2は列線対ＮO1-1，ＮO1-2を介し
て列選択回路１００の選択トランジスタＹ1-1，Ｙ1-2に
接続されており、選択トランジスタＹ1-1，Ｙ1-2は列選
択信号Ｙs1-1で制御されている。センスアンプ１０１は
Ｐ型トランジスタＰ1-1〜Ｐ1-8と、Ｎ型トランジスタＮ
1-1〜Ｎ1-11と、インバータＩN1-1〜ＩN1〜4で構成され
ており、ＮO1-3〜ＮO1-9は節点を示している。センスア
ンプ１０１は、差動アンプ１０１ａと出力回路１０１ｂ
とで構成されており、出力回路１０１ｂはトランジスタ
Ｐ1-7，Ｎ1-7と、トランジスタＰ1-8，Ｎ1-8〜Ｎ1-11で
構成されるインバータ回路を有している。
【００２８】まず、図３について説明する。図３の場
合、従来例の場合と列選択の動作、セルへのプログラム
状態などが同じであり、図６との対応関係を説明する
と、Ｖ（ＮO1-1）はＶ（Ｄ1(オーハ゛ーライン)）に対応してお
り、Ｖ（ＮO1-2）はＶ（Ｄ1）に対応しており、Ｖ（ＮO
1-3）はＶ（ＮO5-3）に対応しており、Ｖ（ＮO1-4）は
Ｖ（ＮO5-4）に対応しており、Ｖ（ＮO1-5）はＶ（ＮO5
-5）に対応しており、Ｖ（ＮO1-6）はＶ（ＮO5-6）に対
応している。
合、従来例の場合と列選択の動作、セルへのプログラム
状態などが同じであり、図６との対応関係を説明する
と、Ｖ（ＮO1-1）はＶ（Ｄ1(オーハ゛ーライン)）に対応してお
り、Ｖ（ＮO1-2）はＶ（Ｄ1）に対応しており、Ｖ（ＮO
1-3）はＶ（ＮO5-3）に対応しており、Ｖ（ＮO1-4）は
Ｖ（ＮO5-4）に対応しており、Ｖ（ＮO1-5）はＶ（ＮO5
-5）に対応しており、Ｖ（ＮO1-6）はＶ（ＮO5-6）に対
応している。
【００２９】したがって、対応する節点はそれぞれ同様
に動作する。また、２つの差動アンプの出力ＮO1-7、Ｎ
O1-8はそれぞれＶ（ＮO1-7）及びＶ（ＮO1-8）のように
動作することは、従来例の説明及び図１のセンスアンプ
の２つの差動アンプの対称性から容易に推考できる。
に動作する。また、２つの差動アンプの出力ＮO1-7、Ｎ
O1-8はそれぞれＶ（ＮO1-7）及びＶ（ＮO1-8）のように
動作することは、従来例の説明及び図１のセンスアンプ
の２つの差動アンプの対称性から容易に推考できる。
【００３０】さて、図１のセンスアンプの出力ＳO1は低
レベルであり、したがって、インバータＩN1-4の出力も
低レベルとなり、Ｎ型トランジスタＮ1-11はオフしてい
る。また、Ｎ型トランジスタＮ1-10のゲートレベルは電
源電位ＶCCであり、Ｎ型トランジスタＮ1-8に比べＮ型
トランジスタＮ1-10のトランジスタサイズを十分に大き
くするならば、トランジスタＰ1-8，Ｎ1-8，Ｎ1-9，Ｎ1
-10，Ｎ1-11の全体はＰ型トランジスタＰ1-8とＮ型トラ
ンジスタＮ1-8の能力比で論理しきい値が決定されるイ
ンバータと考えることができる。
レベルであり、したがって、インバータＩN1-4の出力も
低レベルとなり、Ｎ型トランジスタＮ1-11はオフしてい
る。また、Ｎ型トランジスタＮ1-10のゲートレベルは電
源電位ＶCCであり、Ｎ型トランジスタＮ1-8に比べＮ型
トランジスタＮ1-10のトランジスタサイズを十分に大き
くするならば、トランジスタＰ1-8，Ｎ1-8，Ｎ1-9，Ｎ1
-10，Ｎ1-11の全体はＰ型トランジスタＰ1-8とＮ型トラ
ンジスタＮ1-8の能力比で論理しきい値が決定されるイ
ンバータと考えることができる。
【００３１】したがって、Ｎ型トランジスタＮ1-8のト
ランジスタ能力をＰ型トランジスタＰ1-8に比べて下
げ、Ｐ型トランジスタＰ1-8とＮ型トランジスタＮ1-8で
形成されるインバータの論理しきい値を上げれば、図３
のように電圧Ｖ（ＮO1-8）が中間レベルになっても電圧
Ｖ（ＮO1-9）は電源電位からわずからしか下がらない。
ランジスタ能力をＰ型トランジスタＰ1-8に比べて下
げ、Ｐ型トランジスタＰ1-8とＮ型トランジスタＮ1-8で
形成されるインバータの論理しきい値を上げれば、図３
のように電圧Ｖ（ＮO1-8）が中間レベルになっても電圧
Ｖ（ＮO1-9）は電源電位からわずからしか下がらない。
【００３２】一方、Ｐ型トランジスタＰ1-7とＮ型トラ
ンジスタＮ1-7の能力を同じにすれば、たとえ電圧Ｖ
（ＮO1-7）が中間レベルになっても、電圧Ｖ（ＮO1-9）
は電源電位ＶCCからわずかにしか下がらないので、セン
スアンプ出力ＳO1の電圧Ｖ（ＳO1）はわずかに上昇する
だけであり、次段の論理ゲートの論理しきい値を超える
ことはなく、したがって、この一連の動作中、集積回路
の出力は固定されている。
ンジスタＮ1-7の能力を同じにすれば、たとえ電圧Ｖ
（ＮO1-7）が中間レベルになっても、電圧Ｖ（ＮO1-9）
は電源電位ＶCCからわずかにしか下がらないので、セン
スアンプ出力ＳO1の電圧Ｖ（ＳO1）はわずかに上昇する
だけであり、次段の論理ゲートの論理しきい値を超える
ことはなく、したがって、この一連の動作中、集積回路
の出力は固定されている。
【００３３】次に、図４の場合は、図３の場合のメモリ
セルへのプログラム状態が逆、すなわち、Ｍ1-1がプロ
グラム済み、Ｍ1-2が未プログラムの場合である。この
場合、センスアンプの出力ＳO1は高レベルであり、した
がって、インバータＩN1-4の出力も高レベルであり、Ｎ
型トランジスタＮ1-11はオンする（インバータＩN1-4の
出力は“Ｈ”＝電源電位）。
セルへのプログラム状態が逆、すなわち、Ｍ1-1がプロ
グラム済み、Ｍ1-2が未プログラムの場合である。この
場合、センスアンプの出力ＳO1は高レベルであり、した
がって、インバータＩN1-4の出力も高レベルであり、Ｎ
型トランジスタＮ1-11はオンする（インバータＩN1-4の
出力は“Ｈ”＝電源電位）。
【００３４】ここで、ＮトランジスタＮ1-9に比べてＮ
型トランジスタＮ1-11の能力を十分に大きくすれば、今
度はトランジスタＰ1-8，Ｎ1-8，Ｎ1-9，Ｎ1-10，Ｎ1-1
1の全体は、Ｐ型トランジスタＰ1-8の能力とＮ型トラン
ジスタＮ1-8，Ｎ1-9の能力和の比で決まる論理しきい値
を持つインバータと考えられる。
型トランジスタＮ1-11の能力を十分に大きくすれば、今
度はトランジスタＰ1-8，Ｎ1-8，Ｎ1-9，Ｎ1-10，Ｎ1-1
1の全体は、Ｐ型トランジスタＰ1-8の能力とＮ型トラン
ジスタＮ1-8，Ｎ1-9の能力和の比で決まる論理しきい値
を持つインバータと考えられる。
【００３５】そこで、Ｎ型トランジスタＮ1-9の能力を
Ｐ型トランジスタＰ1-8の能力に比べて大きくすれば、
今度は論理しきい値の低いインバータとなる。したがっ
て、電圧Ｖ（ＮO1-8）が中間レベルとなっても、電圧Ｖ
（ＮO1-9）はわずかにしか高くならず、従って、センス
アンプ出力ＳO1の電圧Ｖ（ＳO1）はわずかに電源電位か
ら下がるだけであり、前述の場合と同様に集積回路の出
力は固定である。
Ｐ型トランジスタＰ1-8の能力に比べて大きくすれば、
今度は論理しきい値の低いインバータとなる。したがっ
て、電圧Ｖ（ＮO1-8）が中間レベルとなっても、電圧Ｖ
（ＮO1-9）はわずかにしか高くならず、従って、センス
アンプ出力ＳO1の電圧Ｖ（ＳO1）はわずかに電源電位か
ら下がるだけであり、前述の場合と同様に集積回路の出
力は固定である。
【００３６】
【発明の効果】以上説明したように、本発明のセンスア
ンプ回路用出力回路によれば、列線切換で、その出力が
高レベルから高レベル、または低レベルから低レベルに
なるように切り換える場合でも、センスアンプ出力に高
レベルパルスもしくは低レベルパルスが発生することが
なく、半導体集積回路の出力は固定であり、過剰な電源
電圧、接地電位の搖れを押さえられ、集積回路の動作へ
の悪影響を防止できるという効果がある。
ンプ回路用出力回路によれば、列線切換で、その出力が
高レベルから高レベル、または低レベルから低レベルに
なるように切り換える場合でも、センスアンプ出力に高
レベルパルスもしくは低レベルパルスが発生することが
なく、半導体集積回路の出力は固定であり、過剰な電源
電圧、接地電位の搖れを押さえられ、集積回路の動作へ
の悪影響を防止できるという効果がある。
【図１】本発明の第１実施例を示す回路図である。
【図２】不揮発性半導体記憶装置のメモリアレイ周辺を
示す回路図である。
示す回路図である。
【図３】第１実施例の電圧波形図である。
【図４】第１実施例の電圧波形図である。
【図５】従来例の回路図である。
【図６】従来例の電圧波形図である。
１００ 列選択回路 １０１ センスアンプ １０１ａ 差動アンプ １０１ｂ 出力回路 Ｐ1-1〜Ｐ1-8，Ｐ5-1〜Ｐ5-4 Ｐ型ＭＯＳトランジス
タ Ｎ1-1〜Ｎ1-11，Ｎ5-1〜Ｎ5〜4 Ｎ型ＭＯＳトランジ
スタ Ｍ1-1，Ｍ1-2，Ｍ5-1，Ｍ5-2 メモリセル Ｙ1-1，Ｙ1-2，Ｙ5-1，Ｙ5-2 列選択トランジスタ ＩN1-1〜ＩN1-4，ＩN5-1〜ＩN5-3 インバータ ＮO1-1〜ＮO1-9，ＮO5-1〜ＮO5-7 節点 ＳO1，ＳO5 節点（センスアンプ出力） Ｙs1-1，Ｙs5-1 列選択信号 Ｗ1-1，Ｗ5-1 行線 ２−１ センスアンプ ２−２ 列選択回路 ２−３ 行選択回路 ２−４ メモリセルアレイ Ｗ0，Ｗ1 行線 Ｄ0，Ｄ0(オーハ゛ーライン)，Ｄ1，Ｄ(オーハ゛ーライン) 行線対 Ｍ00，Ｍ00(オーハ゛ーライン)〜Ｍ11，Ｍ11(オーハ゛ーライン) メモリ
セル対
タ Ｎ1-1〜Ｎ1-11，Ｎ5-1〜Ｎ5〜4 Ｎ型ＭＯＳトランジ
スタ Ｍ1-1，Ｍ1-2，Ｍ5-1，Ｍ5-2 メモリセル Ｙ1-1，Ｙ1-2，Ｙ5-1，Ｙ5-2 列選択トランジスタ ＩN1-1〜ＩN1-4，ＩN5-1〜ＩN5-3 インバータ ＮO1-1〜ＮO1-9，ＮO5-1〜ＮO5-7 節点 ＳO1，ＳO5 節点（センスアンプ出力） Ｙs1-1，Ｙs5-1 列選択信号 Ｗ1-1，Ｗ5-1 行線 ２−１ センスアンプ ２−２ 列選択回路 ２−３ 行選択回路 ２−４ メモリセルアレイ Ｗ0，Ｗ1 行線 Ｄ0，Ｄ0(オーハ゛ーライン)，Ｄ1，Ｄ(オーハ゛ーライン) 行線対 Ｍ00，Ｍ00(オーハ゛ーライン)〜Ｍ11，Ｍ11(オーハ゛ーライン) メモリ
セル対
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34
Claims (3)
- 【請求項１】 列線対上の電圧差を拡大する差動アンプ
と、該差動アンプにより拡大された電圧差に基づき出力
信号を形成する出力回路とを備えたセンスアンプ回路に
おいて、上記出力回路は、電源と接地ノードとの間に直
列接続された第１導電型の第１トランジスタと第２導電
型の第２トランジスタの直列回路と、電源と接地ノード
との間に接続され入力ノードと出力ノードと制御ノード
とを有し制御ノードに供給される制御信号に応答して２
つの論理しきい値のいずれかにより機能するインバータ
回路とを備え、上記拡大された電圧差を構成する一方の
電圧は第１トランジスタのゲートに印加され、拡大され
た電圧差を構成する他方の電圧は上記入力ノードに印加
され、上記第１，第２トランジスタの共通ドレインノー
ドは上記制御ノードに接続され、上記出力ノードは第２
トランジスタのゲートに接続されたことを特徴とするセ
ンスアンプ回路。 - 【請求項２】 上記共通ドレインノードは第１，第２イ
ンバータ回路を介して上記制御ノードに接続された請求
項１記載のセンスアンプ回路。 - 【請求項３】 上記出力回路は電源と接地ノード間に接
続された第１導電型の第３トランジスタと第２導電型の
第４トランジスタと第２導電型の第５トランジスタの直
列体と、第３，第４トランジスタの共通ドレインノード
と接地ノードとの間に接続された第２導電型の第６，第
７トランジスタの直列体とを有し、上記第３，第４，第
６トランジスタのゲートは入力ノードとして機能し、上
記第３，第４トランジスタの共通ドレインノードは出力
ノードとして機能し、第７トランジスタのゲートは制御
ノードとして機能し、第５トランジスタのゲートは電源
に接続された請求項２記載のセンスアンプ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15256291A JP3185248B2 (ja) | 1991-05-28 | 1991-05-28 | センスアンプ回路 |
| KR1019920008490A KR950002729B1 (ko) | 1991-05-28 | 1992-05-20 | 감지 증폭기 회로를 갖는 반도체 메모리 장치 |
| US07/889,624 US5301152A (en) | 1991-05-28 | 1992-05-28 | Semiconductor memory device equipped with sense amplifier circuit which eliminates a transient pulse at an output data terminal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15256291A JP3185248B2 (ja) | 1991-05-28 | 1991-05-28 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04351793A JPH04351793A (ja) | 1992-12-07 |
| JP3185248B2 true JP3185248B2 (ja) | 2001-07-09 |
Family
ID=15543196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15256291A Expired - Fee Related JP3185248B2 (ja) | 1991-05-28 | 1991-05-28 | センスアンプ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5301152A (ja) |
| JP (1) | JP3185248B2 (ja) |
| KR (1) | KR950002729B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994003901A1 (en) | 1992-08-10 | 1994-02-17 | Monolithic System Technology, Inc. | Fault-tolerant, high-speed bus system and bus interface for wafer-scale integration |
| JPH08180697A (ja) * | 1994-09-16 | 1996-07-12 | Texas Instr Inc <Ti> | センス増幅器用の基準電流を供給する基準回路及び方法 |
| US6791885B2 (en) * | 2002-02-19 | 2004-09-14 | Micron Technology, Inc. | Programmable conductor random access memory and method for sensing same |
| TWI378466B (en) * | 2007-03-31 | 2012-12-01 | Sandisk 3D Llc | Spatially distributed amplifier circuit and method for operating the same |
| US7558140B2 (en) * | 2007-03-31 | 2009-07-07 | Sandisk 3D Llc | Method for using a spatially distributed amplifier circuit |
| US7554406B2 (en) * | 2007-03-31 | 2009-06-30 | Sandisk 3D Llc | Spatially distributed amplifier circuit |
| US7764536B2 (en) * | 2007-08-07 | 2010-07-27 | Grandis, Inc. | Method and system for providing a sense amplifier and drive circuit for spin transfer torque magnetic random access memory |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4891792A (en) * | 1987-09-04 | 1990-01-02 | Hitachi, Ltd. | Static type semiconductor memory with multi-stage sense amplifier |
| JPH0793033B2 (ja) * | 1989-08-24 | 1995-10-09 | 日本電気株式会社 | センスアンプ |
-
1991
- 1991-05-28 JP JP15256291A patent/JP3185248B2/ja not_active Expired - Fee Related
-
1992
- 1992-05-20 KR KR1019920008490A patent/KR950002729B1/ko not_active IP Right Cessation
- 1992-05-28 US US07/889,624 patent/US5301152A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR950002729B1 (ko) | 1995-03-24 |
| US5301152A (en) | 1994-04-05 |
| KR920022308A (ko) | 1992-12-19 |
| JPH04351793A (ja) | 1992-12-07 |
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