KR950002729B1 - 감지 증폭기 회로를 갖는 반도체 메모리 장치 - Google Patents

감지 증폭기 회로를 갖는 반도체 메모리 장치 Download PDF

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니뽄 덴끼 가부시끼 가이샤
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Abstract

내용 없음.

Description

감지 증폭기 회로를 갖는 반도체 메모리 장치
제1도는 종래 기술의 반도체 메모리 장치의 배열을 도시한 회로 선도.
제2도는 종래 기술의 반도체 메모리의 근본적인 노드에서 파형을 도시한 선도.
제3도는 본 발명에 따른 반도체 장치의 배열을 도시한 회로 선도.
제4도는 제3도에 도시된 반도체 장치에 병합된 감지 증폭기 회로의 배열을 도시한 도면.
제5도는 데이타 비트를 기억하는 비휘발성 메모리 셀에 대한 액세스에 따른 반도체 메모리 장치의 근본적인 노드에서 파형을 도시한 선도.
제6도는 제5도에 도시된 것과 반대의 논리 레벨로 데이타 비트를 기억하는 다른 비휘발성 메모리 셀에 대한 액세스에 따른 반도체 메모리 장치의 근본적인 노드에서 파형을 도시한 선도.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리 셀 어레이 2 : 로우 어드레스 디코딩 유니트
3 : 컬럼 선택 유니트 4 : 컬럼 어드레스 디코딩 유니트
5 : 감지 증폭기 유니트
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 그 반도체 메모리 장치에 병합된 감지 증폭기 회로에 관한 것이다.
비교적 고레벨과 저레벨 사이의 한계 레벨을 변화시켜, 플로팅 게이트 형태의 전계 효과 트랜지스터를 비휘발성 메모리 셀 어레이에 이용할 수 있다. 만일 데이타 비트에 할당된 비휘발성 메모리 셀은 단일 플로팅 게이트 형태의 전계 효과 트랜지스터에 의해 구현될 수 있다. 그러나, 한 쌍의 플로팅 게이트형 전계 효과트랜지스터는 판독 동작의 스피드-업(speed-up)에 대한 비휘발성 메모리 셀을 조합하여 형성한다.
제1도는 한 쌍의 플로팅 게이트형 전계 효과 트랜지스터에 의해 각각 구현되는 비휘발성 메모리 셀을 갖는 전기적 프로그램 가능한 판독 전용 메모리(ROM)장치의 전형적인 실시예를 도시한 도면이다. 그 종래기술의 전기적 프로그램 가능한 판독 전용 메모리 장치는 서로 쌍으로 형성된 디지트 라인(Dla 내지 Dna및 Dlb 내지 Dnb)뿐만 아니라 워드 라인(WL1 내지 WLn)과 병합된 메모리 셀 어레이(1), 그 워드 라인(WL1 내지 WLn)과 결합된 로우(row) 어드레스 디코딩 유니트(2), 디지트 라인(Dla 내지 Dna 및 Dlb내지 Dnb)과 결합된 컬럼(column) 선택 유니트(3), 그 컬럼 선택 유니트(3)와 병합된 컬럼 어드레스 디코딩 유니트(4)와, 감지 증폭기 유니트(5)를 포함한다. 그 메모리 셀 어레이(l)는 두 부분으로 나누어진다. 그 제1부분은 로우 및 컬럼에 배열되는 플로팅 게이트형 전계 효과 트랜지스터로 구현되고, 제2부분은 로우 및 컬럼에 배열되는 플로팅 게이트형 전계 효과 트랜지스터에 의해 구현된다, 그 제l부분의 플로팅 게이트형 전계 효과 트랜지스터는 제2부분의 플로팅 게이트형 전계 효과 트랜지스터와 각각 쌍을 형성하고, 서로 쌍으로 형성된 두 플로팅 게이트형 전계 효과 트랜지스터는 비휘발성 메모리 셀을 조합으로 형성한다. 그러나, 한 쌍의 플로팅 게이트형 전계 효과 트랜지스터(MAl1 및 MBl1)에 의해 구현되는 단지 하나의 비휘발성 메모리 셀(Ml1)이 제1도에 도시되어 있다. 한 단일 데이타 비트는 그 비휘발성 메모리 셀 중 하나에 메모리화 된다. 한 데이타 비트를 한 비휘발성 메모리 셀에 메모리화하기 위해, 메모리 셀의 플로팅게이트형 전계 효과 트랜지스터 중 하나는 비교적 높은 한계 레벨을 갖는 프로그램된 상태로 입력하고, 다른 플로팅 게이트형 전계 효과 트랜지스터는 비교적 낮은 한계 레벨을 갖는 소거된 상태로 유지한다. 그 제1부분의 로우는 제2부분의 로우와 병합되고, 그 워드 라인(WL1 내지 WLn)은 제1과 제2부분의 각각 병합된 로우 사이에 분할된다, 그 디지트 라인(Dlb 내지 Dna)은 제1부분의 플로팅 게이트형 전계 효과트랜지스터의 컬럼과 각각 병합되고, 또한, 디지트 라인(Dlb 내지 Dnb)은 제2부분의 플로팅 게이트형 전계 효과 트랜지스터의 컬럼과 각각 병합된다. 그 디지트 라인(Dla 내지 Dna)은 디지트 라인 쌍을 형성하기 위해 디지트 라인(Dlb 내지 Dnb)과 각각 쌍을 형성하는데, 그를 위해, 비휘발성 메모리 셀 중 하나로부터 판독된 데이타 비트는 차동 전압 레벨의 형태로 병합된 디지트 라인 쌍으로 전달된다.
또한, 컬럼 선택 유니트(3)는 제1과 제2부분으로 나누어지고, 그 컬럼 선택 유니트(3)의 제1 및 제2부분은 디지트 라인(Dla 내지 Dna 및 Dlb 내지 Dnb) 각각과 결합된다.
그 컬럼 선택 유니트(3)의 제1부분은 n-채널 인헨스먼트(enhancement)형 전달 트랜지스터에 의해 구현되고, 다른 n-채널 인헨스먼트형 전달 트랜지스터는 제2부분을 조합으로 형성한다. 제1부분의 n-채널 인헨스먼트형 전달 트랜지스터는 디지트 라인(D1a 내지 Dna)과 감지 증폭기 유니트(5)의 제1입력 노드(Nla) 사이에 결합되고, 제2부분의 n-채널 인헨스먼트형 전달 트랜지스터는 감지 증폭기 유니트(5)의 제2입력 노드(Nlb)와 디지트 라인(Dlb 내지 Dnb) 사이에 결합된다. 그러나, 단지 한 쌍의 n-채널 인헨스먼트형 전달 트랜지스터(3a 및 3b)만이 한 쌍의 디지트 라인(Dla 내지 Dnb)과 결합되어 제1도에 도시되어 있다. 제1부분의 n-채널 인헨스먼트형 전달 트랜지스터는 제2부분의 n-채널 인헨스먼트형 전달트랜지스터와 각각 결합되어 있고, 디코드 된 신호 라인(DS1 내지 DSn)은 컬럼 선택 유니트(3)의 제1과제2부분 사이에 분할된다. 이러한 이유로 인하여, 컬럼 어드레스 디코딩 유니트(4)와 디코드 된 신호 라인(DS1 내지 DSn)중 하나를 구동할 때, 한 쌍의 트랜지스터는 동시에 턴-온되어, 결합된 디지트 라인 쌍을 제1 및 제2입력 노드(Nla 및 Nlb)와 결합하고, 그 디지트 라인 쌍의 데이타 비트는 감지 증폭기 유니트(5)로 중계된다.
그 감지 증폭기 유니트(5)는 제1 및 제2입력 노드(Nla 및 Nlb)와 함께 그 입력 노드에 결합된 두 반전회로(51a 및 51b), 그 반전 회로(51a 및 51b)에 의해 각각 게이트 되는 두 n-채널 인헨스먼트형 게이트트랜지스터(52a 및 52b), 전력 전압원(Vdd)과 n-채널 인헨스먼트형 게이트 트랜지스터(52a 및 52b) 사이에 결합된 제l 및 제2전류 미러 회로(53a 및 53b), 그 제1 및 제2 회로 미러 회로(53a 및 53b)와 결합된 제3전류 미러 회로(54)와, 제3전류 미러 회로(54)와 출력 데이타 단자(OUT) 사이에 결합된 출력 반전 회로(55)를 포함한다. 그 제1전류 미러 회로(53a)는 한 쌍의 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp1 및 Qp2)에 의해 구현되고, 한 쌍의 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp1 내지 Qp2)의 게이트 전극은 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp1)의 드레인 노드(N2a)와 결합된다. 각각의 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp1 또는, Qp2)를 통과하는 전류량은 드레인 노드(N2a)에서 전압 레벨을 변화시키고, 그 전류는 제1전류 미러 회로(53a)로부터 n-채널 인헨스먼트형 게이트 트랜지스터(52a) 및 제3전류 미러 회로(54)에 각각 공급된다. 유사하게 제2전류 미러 회로(53b)는 두 p-채널인헨스먼트형 전계 효과 트랜지스터(Qp3 및 Qp4)에 의해 구현되고, 그들 트랜지스터(Qp3 및 Qp4)를 통해 통과하는 전류는 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp3)의 드레인 노드(N2b)에서 전압 레벨을 변화시킨다. 상기와 같은 이유로 인하여 제2전류 미러 회로(53b)로부터 n-채널 인헨스먼트형 게이트 트랜지스터(52b) 및 제2전류 미러 트랜지스터(54)에 그 전류가 공급되기도 한다. 그 제3전류 미러 회로(54)는 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp2 및 Qp4)와 접지 전압 라인 사이에 결합된 두 n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn5 및 Qn6)에 의해 구현되고, n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn5 및 Qn6)는 n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn6)의 드레인 노드(N3)에 의해 게이트된다.
그러므로, 트랜지스터(Qn5 및 Qn6)를 통해 흐르는 전류는 n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn6)의 드레인 노드(N3)에서 전압 레벨을 변화시키는데, 예를 들어, p-채널 인헨스먼트형 전계 트랜지스터(Qp4)를 통해 흐르는 전류량을 변화시키고, n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn5)의 드레인 노드(N4)에서 전압 레벨을 출력 반전 회로(55)로 중계된다.
트랜지스터(Qn5)의 드레인 노드(N4)에서 전압 레벨은 비휘발성 메모리 셀 중 하나로부터 판독되는 데이타 비트를 나타내고, 그 출력 반전 회로(55)는 출력 데이타 단자(OUT)에서 츨력 데이타 신호(Dout)를 발생한다. 로우(row) 어드레스 비트 및 컬럼(Column)어드레스 비트가 비휘발성 메모리 셀(Ml1)을 나타내는 점을 가정하에 제2도를 참조로 종래의 전기적 프로그램 가능한 판독 전용 메모리 장치의 회로 동작을 설명한다. 로우 어드레스 디코딩 유니트(2)는 로우 어드레스 비트를 디코드하고, 그 워드 라인(WLl)은 활성고전압 레벨까지 진행하도록 할 수 있다.
컬럼 어드레스 비트를 이용하면, 그 컬럼 어드레스 디코딩 유니트(4)는 시간(tl)에서 활성 고레벨까지 디코드된 신호 라인(DS1)이 진행하도록 하고, n-채널 인헨스먼트형 전달 트랜지스터(3a 및 3b)는 동시에 턴-온되어 제1 및 제2입력 노드(Nla 및 Nlb)를 디지트 라인(Dla 내지 Dnb)에 결합시킨다. n-채널 인헨스먼트형 게이트 트랜지스터(52a 및 52b) 및 컬럼 선택기 유니트(3)를 통해 제1 및 제2전류 미러 회로(53a 및 53b)로부터 디지트 라인(Dla 내지 Dnb)에 전류가 공급된다.
이러한 이유로 인하여, 그 디지트 라인(Dla 내지 Dlb)은 시간(t2)에서 전압 레벨을 증가시키기 시작한다.
액세스된 데이타 비트가 소거 상태로 플로팅 게이트형 전계 효과 트랜지스터(MAl1) 및 프로그램된 상태 플로팅 게이트형 전계 효과 트랜지스터로 표시된다면, 디지트 라인(Dla) 및 제1출력 노드(Nla)는 전기적으로 접지 라인과 결합되고, 제1입력 노드(Nla)에서 전압 레벨은 중계되며, 그 반전 회로(51a)는 게이트전극(GEl)에서 비교적 높은 전압 레벨을 형성한다. 그러면, 그 반전 회로(51a)는 n-채널 인헨스먼트형게이트 트랜지스터(52a)의 채널 전도성을 증가시키고, 그 제1전류 미러 회로(15da)는 제3전류 미러 회로(54)에 공급되는 전류를 최소화 한다. 반면에. 프로그램 가능한 상태로 플로팅 게이트형 전계 효과 트랜지스터(MBl1)는 접지 전압 라인으로부터 디지트 라인(Dlb)을 절연시키고 제2입력 노드(Nlb)에서 전압 레벨은 증가하게 된다. 그 반전 회로(51b)는 n-채널 인헨스먼트형 게이트 트랜지스터(52b)의 채널 전도성을 감소시켜, 제2전류 미러 회로(53b)는 제3전류 미러 회로(54)에 공급되는 전류량을 최소화한다. 그러므로 10밀리볼트의 차동 전압 레벨은 시간(t3) 근처에서 디지트 라인(Dla 내지 Dlb) 사이에서 발생한다, 그 제1전류 미러 회로(53a)는 제3전류 미러 회로(54)에 공급되는 전류를 증가시키지만, 제2전류 미러 회로(53b)는 제3전류 미러 회로(54)에 대한 전류를 감소시킨다. 그러면, n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn5 및 Qn6)는 각각의 채널 전도성을 동시에 감소시키고, 제1전류 미로 회로(53a)로부터 공급된 큰 량의 전류는 드레인 노드(N4)에서 전압 레벨을 고속으로 증가시킨다. 그 반전 회로(55)는 액세스된 데이타 비트를 가르키는 출력 데이타 신호(Dout)를 발생하고, 그 출력 데이타 신호(Dout)는 출력 데이타단자(out)에 공급된다.
그러나, 실제로 액세스 된 두 데이타 비트가 논리 레벨로 동일하게 된다면 출력 데이타 단자(out)에서 바람직하지 않은 천이 펄스(PL)가 발생하는 문제에 접하게 된다. 상세히 설명하면, 이전에 액세스 된 데이타 비트가 비휘발성 메모리 셀(Ml1)에 기억된 데이타 비트와 동일하게 된다면, 드레인 노드(N4)는 고전압레벨로 유지된다. 그러나, 미리 선택된 디코드 신호 라인이 디코드 신호 라인(DS1)과 대치되는 동안, 드레인 노드(N2a)에서 전압 레벨은 드레인 노드(N2b)에서의 전압 레벨이 균형을 이루며, 출력 반전 회로(55)의 입력 노드, 혹은, 드레인 노드(N4)는 제2도에 도시된 것처럼 중간 전압 레벨로 이동된다. 그 중간 전압 레벨은 언제나 출력 반전 회로(55)의 한계 레벨 보다 더 높고, 출력 반전 회로(55)는 출력 데이타 신호(Dout) 또는, 출력 데이타 단자(OUT)를 고전압 레벨로 시프트한다. 디지트 라인(Dla 내지 Dlb)사이의 차동 전압 레벨의 발생에 따라, 드레인 노드(N4)는 고전압 레벨로 회복되고, 그 출력 반전 회로(55)는 출력 데이타 신호(Dout)를 다시 저전압 레벨벨로 시프트된다. 따라서, 출력 데이타 단자(OUT)에서 전압 레벨은 고전압 레벨로 순간적으로 이동되어, 바람직하지 못한 순간 펄스(PL)가 발생한다.
그 출력 반전 회로(55)의 한계 레벨이 보다 고레벨로 조정된다면, 순간 펄스(PL)는 발생하지 않는다. 그러나, 그 반대 상태에서는 동일한 문제점이 발생하는데, 예를들어, 고전압 레벨의 액세스된 데이타 비트이다. 그 순간 펄스(PL)는 종래 기술의 반도체 메모리 장치와 결합된 반도체 집적 회로에 이르게 되어, 잘못된 동작이 그 내부에서 발생하는 경향이 있다.
따라서, 본 발명의 주 목적은 바람직하지 못한 순간 펄스를 야기시키지 않는 감지 증폭기 회로를 포함하는 반도체 메모리 장치를 제공하는 것이다.
그들 목적을 달성하기 위해, 본 발명은 이전에 액세스된 데이타 비트의 논리 레벨에 따라 출력 인버터의 한계 레벨을 변화시키는 것을 제안한다.
본 발명에 따라, 가) 다수의 데이타 비트를 기억하기 위한 메모리 셀 어레이, 나) 메모리 셀 어레이와 결합되어 그 다수의 데이타 비트중 하나를 그 출력 포트에 공급하기 위한 선택 수단과, 다) 큰 차동 전압 신호를 발생하기 위해 다수의 데이타 비트중 상기한 전압 레벨을 나타내는 차동 전압 레벨을 전개하도록 동작하는 차동 증폭단(다-1)과, 한계 레벨로 변화 가능하고 큰 차동 전압 신호에 응답하여 출력 데이타 신호를 발생하기 위한 출력 인버터 및, 이전에 액세스된 데이타 비트를 나타내는 출력 데이타 신호에 응답하여 그 출력 인버터의 한계 전압을 변화시키기 위한 출력단(다-2)을 구비하는 감지 증폭기 유니트를 포함한다.
본 발명에 따른 반도체 메모리 장치의 특성 및 장점은 첨부된 도면을 참조로 하여 다음 설명으로부터 보다 명료하게 이해될 것이다.
도면중 제3도를 참조하면, 전기적으로 프로그램 가능한 판독 전용 메모리 장치가 단일 반도체 칩(11)상에 제조되고, 메모리 셀 어레이(12) 로우(row) 어드레스 디코더 유니트(13), 컬럼 어드레스 디코더 유니트(14) 컬럼(column) 선택기 유니트(15) 및 감지 증폭기 유니트(16)를 포함한다.
그 메모리 셀 어레이(12)는 두 서브-어레이(12a 및 12b)로 분할된다. 제1서브-어레이(12a)는 로우 및 컬럼에 배열된 n-채널 인헨스먼트형 플로팅 게이트형 전계 효과 트랜지스터(MA11,MA1n,MAm1 및 MAmn)에 의해 구현되고, 또한, 제2서브-어레이(12b)는 로우 및 컬럼에 배열된 n-채널 인헨스먼트형 플로팅 전계 효과 트랜지스터(MB11,MB1n,MBn1 및 MBmn)에 의해 구현된다. 제1서브 어레이(12a)의 로우는 제2서브 어레이(12b)의 로우와 각각 결합되고, 다수의 워드라인(WL1 내지 WLm)은 제1서브-어레이(12a)와 제2서브-어레이(12b)의 로우 사이에 분할된다. 제1서브-어레이(12a)의 플로팅 게이트형 전계 효과 트랜지스터(MA11 내지 MAmn)는 제2서브-부분(12b)의 n-채널 인헨스먼트형 플로팅 게이트형 전계 효과 트랜지스터(MB11 내지 MBmn)와 각각 쌍을 이루고, 서로 쌍을 이룬 두 n-채널 인헨스먼트형 플로팅 게이트 전계 효과 트랜지스터는 비휘발성 메모리 셀을 조합으로 형성한다. 그 메모리 셀 어레이(12)의 비휘발성 메모리 셀중 한 셀내에 만일 데이타 비트가 메모리화된다. 한 데이타 비트를 비휘발성메모리 셀에 메모리화하기 위해, 제1 혹은 제2서브-어레이(12a 혹은 12b)중 하나의 n-채널 인헨스먼트형 플로팅 게이트 전계 효과 트랜지스터는 비교적 높은 한계 레벨의 프로그램된 상태를 입력하고, 그들과 함께 쌍으로 형성된 다른 n-채널 인헨스먼트형 플로팅 게이트 전계 효과 트랜지스터는 비교적 낮은 한계 레벨의 소거 상태를 유지한다. 로우 어드레스 디코더 유니트(13)는 로우 어드레스 비트에 응답하여, 워드라인(WL1 내지 WLm)중 하나가 활성 고전압 레벨로 진행하도록 하여 제1서브-어레이(12a)의 로우 및 그와 결합된 제2서브-어레이(12b)의 로우는 메모리 셀 어레이(12)로부터 동시에 선택된다. 그후, 메모리셀 어레이(12)의 로우로부터 데이타 비트가 판독된다.
그 디지트 라인(Dla 내지 Dna)은 제1서브-어레이(12a)의 n-채널 인헨스먼트형 플로우팅 게이트 전계효과 트랜지스터(MAl1 내지 MAmn)의 컬럼과 각각 결합되고, 디지트 라인(Dlb 내지 Dnb)도 제2서브-어레이(12b)의 n-채널 인헨스먼트형 플로팅 게이트 전계 효과 트랜지스터의 컬럼과 각각 결합된다. 디지트 라인(Dla 내지 Dna)은 디지트 라인(Dlb 내지 Dnb)과 각각 쌍을 이루어 디지트 라인 쌍을 형성하고, 그로인하여, 비휘발성 메모리 셀중 하나로부터 판독된 데이타 비트가 차동 전압 레벨의 형태로 결합된 디지트 라인 쌍에 의해 전달된다.
그 컬럼 선택기 유니트(15)는 디지트 라인 쌍과 감지 증폭기 유니트(16) 사이에 결합되고, 디코드된 신호라인(DS1 내지 DSn)에 응답하여 감지 증폭기 유니트(16)와 디지트 라인 쌍중 하나를 결합시킨다. 출력 데이타 단자(OUT)는 감지 증폭기 유니트(16)에 의해 구동되고, 액세스된 비휘발성 메모리 셀내에 메모리화된 데이타 비트를 나타내는 출력 데이타 비트(Dout)가 출력 데이타 단자(OUT)에서 발생된다.
도면중 제4도를 참조하면, 컬럼 선택 유니트(15)는 제1 및 제2부분으로 분할되고, 그 컬럼 선택 유니트(15)의 제1 및 제2부분(15a 및 15b)은 디지트 라인(Dla 내지 Dna 및 Dlb 내지 Dnb)과 각각 결합된다. 컬럼 선택 유니트(15)의 제1부분(l5a)은 n-채널 인헨스먼트형 전달 트랜지스터에 의해 구현되고, 다른n-채널 인헨스먼트형 전달 트랜지스터는 조합으로 제2부분(l5b)을 형성한다. 제1부분(15a)의 n-채널인헨스먼트형 전달 트랜지스터는 디지트 라인(Dla 내지 Dna)과 감지 증폭기 유니트(16)의 제1입력 노드(Nlla) 사이에 결합되고, 제2부분의 n-채널 인헨스먼트형 전달 트랜지스터는 감지 증폭기 유니트(16)의 제2입력 노드(Nllb)와 디지트 라인(Dlb 내지 Dnb) 사이에 결합된다. 그러나, 단지 한 쌍의 n-채널 인헨스먼트형 전달 트랜지스터(15a 및 15d)는 디지트 라인 쌍(Dla 및 Dlb)과 함께 제4도에 도시되어 있다. 제1부분의 n-채널 인헨스먼트형 전달 트랜지스터는 제2부분(15b)의 n-채널 인헨스먼트형 전달 트랜지스터와 각각 결합되고, 디코드된 신호 라인(DS1 내지 DSn)은 컬럼 선택기 유니트(15)의 제1 및 제2부분(15a 및 l5b) 사이에 분할된다. 그 이유는 컬럼 어드레스 디코더 유니트(14)가 디코드된 신호 라인(DS1 내지 DSn)중 하나를 구동시킬 때, 15c 및 15d와 같은, 한 쌍의 전달 트랜지스터는 감지 증폭기 유니트(16)의 제1 제2입력 노드(Nlla 및 Nllb)와 결합된 디지트 라인 쌍을 결합시키기 위해 턴-온되고, 그 디지트라인 쌍의 데이타 비트는 감지 증폭기 유니트(16)로 중계된다.
그 감지 증폭기 회로는 차동 증폭단(16a)과 출력단(16b)을 구비한다. 그 차동 증폭단(16a)은 입력 노드(Nlla 및 Nllb)와 각각 결합된 한 쌍의 n-채널 인헨스먼트형 게이트 트랜지스터(Qnl1 및 Qn12), 입력노드(Nlla 및 Nllb)와 n-채널 인헨스먼트형 게이트 트랜지스터(Qnl1 및 Qn12) 사이의 게이트 전극(GEl1 및 GE12) 사이에 결합된 한 쌍의 입력 인버터(IV1 및 IV2), 전력 전압 라인(Vdd)과 n-채널 인헨스먼트형 게이트 트랜지스터(Qnl1 및 Qn12) 사이에 결합된 한 쌍의 제1전류 미러 회로(16c 및 16d), 한쌍의 제1전류 미러 회로(16c 및 16d)와 각각 결합된 한쌍의 제2전류 미러 회로(16e 및 16f)와, 제2전류미러 회로(16e 및 16f)의 기능을 증진시키기 위한 가속회로(16g)를 포함한다.
각각의 제1전류 미러 회로(16c 및 16d)는 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp13 및 Qp14)의 병렬 조합에 의해 구현된다. p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp13)는 전력 전압 라인(Vdd)과 관련된 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qnl1 혹은 Qn12) 사이에 결합되고, 다른 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp14)는 전력 전압 라인(Vdd)과 관련된 제2전류 미러 회로(16e) 사이에 결합된다. 두 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp13 및 Qp14)의 게이트 전극이 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp13)의 드레인 노드(N12a 혹은 N12b)와 결합되어 있기 때문에, p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp13 및 Qp14)를 통해 흐르는 전류는 드레인 노드(N12a 혹은 N12b)에서 전압 레벨에 따라 동시에 정류된다.
각각의 제2전류 미러 회로(16e 및 16f)는 n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn15 및 Qn16)의 병렬 조합에 의해 구현된다. n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn15)는 관련된 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp14)의 드레인 노드(N13a 혹은 N13b)와 접지 전압 라인 사이에 결합되고, n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn16)는 가속 회로(16b)와 접지 전압 라인 사이에 결합된다. 두 n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn15 및 Qn16)의 게이트 전극은 n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn16)의 드레인 노드(N14a 혹은 N14b)와 결합되고, 드레인 노드(Nl4a 혹은 N14b)에서 전압 레벨은 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qn15 및 Qn16)를 통해 흐르는 전류는 동시에 변화시킨다.
그 가속 회로(16g)는 전력 전압 라인 (Vdd)과 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qn16)의 드레인 노드(N14a 및 N14b) 사이에 결합된 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp17 및 Qp18)의 병렬 조합에 의해 구현된다. 그러나, p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp17 및 Qp18)의 게이트 전극은 드레인 노드(N12b 및 N12a)와 각각 결합되는데, 그 이유는 그 가속 회로(16g)가 제1전류 미러 회로(16c 및 16d)에 대해 역으로 전류를 제2전류 미러 회로(16e 및 16f)에 공급하기 때문이다.
따라서, 차동단(16a)은 다음과 같이 배치된다. 드레인 노드(N12a)가 드레인 노드(N12b)보다 전압 레벨이 높을때, 그 전류 미러 회로(16c)는 관련된 제2전류 미러 회로(16e)에 대해 전류를 감소시키고, 다른 제1전류 미러 회로(16d)는 관련된 제2전류 미러 회로(16f)에 대해 전류를 증가시킨다. 그 가속 회로(16g)는 다른 제2전류 미러 회로(16f)보다 다소 큰 전류를 제2전류 미러 회로(16e)에 공급한다. 제1전류 미러회로(16c)에서 제2전류 미러 회로(16e)까지의 전류가 제1전류 미러 회로(16d)에서 제2전류 미러 회로(16f)까지의 전류보다 작기 때문에, 그 드레인 노드(N13a)는 드레인 노드(N13b)보다 낮게 된다. 가속 회로(16g)에서 제2전류 미러 회로(16e)까지의 증가 전류는 n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn15)의 채널 전도성을 증가시키고, n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn15)는 드레인 노드(N13a)에서 전압 강하를 증진시킨다. 반면에, 가속 회로(16g)에서 제2전류 미러 회로(16f)까지 감소된 전류는 n-채널 인헨스먼트형 전계 효과 트랜지스터(Qnl5)의 채널 전도성을 감소시키고, n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn15)는 드레인 노드(Nl3a)에서의 증가를 증진시킨다. 따라서, 한 쌍의 전류 미러 회로(16c 및 16d)는 한 쌍의 제2전류 미러 회로(16e 및 16f)와 관련되어 드레인 노드(N12a 및 N12b)사이의 차동 전압을 발생하고, 그 가속 회로(16g)는 차동 전압 레벨의 전계를 증진시킨다.
출력단(16b)은 출력 인버터(16h)와 그 출력 인버터(16h)와 결합된 제어기를 포함한다. 그 출력 인버터(16h)는 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qn19)와, 전력 전압 라인(Vdd)과 접지 전압 라인 사이에 결합된 n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn20)의 직렬 조합에 의해 구현된다. 그 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp19)는 드레인 노드(N13a)에 의해 게이트되고, n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn20)는 제어기(16i)의 출력 노드(N15)에 의해 게이트된다. 그 인헨스먼트형 전계 효과 트랜지스터(Qp19 및 Qn20)의 공통 드레인 노드는 제어기(16i)의 제어 노드(N17)뿐만 아니라 데이타 출력 단자(OUT)에도 결합된다. 그 제어기(16i)는 다른 드레인 노드(N13b)와 결합된 입력 노드(Nl8)를 갖는다. 그 제어기(16i)는 직렬 조합된 인버터(IV3 및 IV4), 전력 전압 라인(Vdd)과 출력 노드(N15)사이에 결합된 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp21), 출력 노드(N15)와 접지 전압 라인 사이에 결합된 직렬 조합의 n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn22 및 Qn23)와, 출력 노드(N15)와 접지 전압 라인 사이에 결합된 직렬 조합의 n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn24 및 Qn25)를 포함한다. p-채널 인헨스먼드형 전계 효과 트랜지스터(Qp21) 및 n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn22 및 Qn24)는 제어기(16i)의 입력 노드(N18)에 의해 게이트되고, n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn25)는 인버터(IV4)에 의해 게이트된다. n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn23)의 게이트 전극은 전력 전압 라인(Vdd)에 결합됨과 동시에, n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn23)는 부하 소자로서 제공된다. 예를들어, n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn23)는 n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn22)보다 전류 구동 용량이 횔씬 크고, n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn22)가 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp21)보다 전류구동 용량이 작다. n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn25)는 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp21)보다 전류 구동 용량이 더 큰 n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn24)보다 전류 구동 용량이 휠씬 더 크다. 그러나, n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn22 및 Qn24)의 전체 전류 구동 용량이 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp21)보다 더 크게 수용될 수도 있다.
따라서, 제어기(16i)는 가변 한계 레벨을 갖는 인버터로서 동작하도록 배치된다. 즉, 출력 데이타 신호(Dout)가 저전압 레벨에 상응하는 논리 "1"레벨 상태이면; n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn25)는 턴-오프되고, 인헨스먼트형 전계 효과 트랜지스터(Qp21,Qn22 및 Qn23)의 직렬 조합은 전력 전압 라인(Vdd)과 접지 전압 라인 사이에 단지 한 전류 경로만을 제공한다. 이러한 환경에서, 입력 노드(N18)가 중간 전압 레벨로 강하할 때, 그 출력 노드(N15)는 단지 미세하게 퇴화되고, 입력 노드(N18)보다 고전압 레벨에 보다 가깝게 된다. 한편, 출력 데이타 신호(Dout)가 고전압 레벨에 상응하는 논리 "1"레벨일때, n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn25)는 턴-온되어, p-채널 인헨스먼트형 전계효과 트랜지스터(Qp21)로부터의 전류는 균형을 이루어 두 n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn22 및 Qn22)로 분배된다. 이러한 환경에서, 입력 노드(N18)가 중간 전압 레벨로 진행된다면. 출력 노드(N15)는 중간 전압 레벨보다 더 낮게되어 저전압 레벨에 보다 가깝게 된다. 따라서, 그 제어기(16i)는 전압 레벨을 입력 노드(N18)에서 변경하고, 변경된 전압 레벨은 출력 노드(N15)에서 발생한다. n-채널인헨스먼트형 전계 효과 트랜지스터(Qn20)의 전류 구동 용량을 출력 노드(Nl5)에서 전압 레벨에 따라 변화 가능함과 동시에, 그 출력 인버터(16h)는 한계 레벨을 변화시킨다.
제5도 및 제6도를 참조하여 회로의 동작을 아래에 설명한다. 지금, 이전에 액세스된 데이타 비트가 소거 상태에서 n-채널 인헨스먼트형 플로팅 게이트 전계 효과 트랜지스터(MAl1)에 의해 표현되고, 프로그램 상태에서 n-채널 인헨스먼트형 플로팅 게이트 전계 효과 트랜지스터(MB11)에 의해 표현되는 최근에 액세스된 데이타 비트와 동일하다고 가정하면, 디코드된 신호 라인(DS1)은 시간(t11)에서 상승을 개시한다. 컬럼 선택기 유니트(15)가 입력 노드(N11a 및 N11b)와 결합된 디지트 라인 쌍을 변화시키는 동안, 드레인 노드(N12a)는 드레인 노드(N12b)와 균형을 이루고, 따라서, 제1전류 미러 회로(16c 및 16d)의 쌍은 서로 드레인 노드(N13a 및 N13b)를 균형을 이루게 한다. 그러나, 논리 "0"레벨의 이전에 액세스된 데이타비트는 n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn25)가 턴-오프되도록 하고, 출력 노드(N15)는 입력 노드(N13) 혹은, 중간 레벨 전압의 드레인 노드(N13b)보다 더 높게 유지된다. 그러므로, n-채널 인헨스먼트형 전계 효과 트랜지스터(Qb20)는 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp19)보다 다소 전류 구동 용량을 증가시키고, 출력 데이타 신호(Dout)는 t12에서 t13까지 미세하게 이동된다. 다시 말해, 어떤 바람직하지 못한 천이 펄스는 출력 데이타 단자(OUT)에서 발생하고, 그들과 결합된 반도체 집적 회로는 오동작을 방지한다. 차동 전압 레벨이 입력 노드(Nlla 및 N1lb) 사이에 발생된 이후에, n-채널 인헨스먼트형 게이트 트랜지스터(Qnl1)는 연속으로 턴-온되고, 그 n-채널 인헨스먼트형 게이트 트랜지스터(Qn12)는 턴-오프된다. 결과적으로, 드레인 노드(N12a)는 드레인 노드(N12b)보다 낮게되고,제1전류미러 회로(16c)는 관련된 제2전류 미러 회로(l6e)에 대해 전류를 증가시킨다. 그러나, 제1전류 미러 회로(16d)에 대해 전류를 증가시킨다. 그러나, 제1전류 미러 회로(16d)는 관련된 제2전류 미러 회로(16f)에 대해 전류를 감소시킨다. 그후에, 드레인 노드(N13a)는 드레인 노드(N13b)보다 크게 되고, 가속 회로(16g)는 전개를 증진시킨다, 드레인 노드(N13a)에서 고전압 레벨은 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp19)의 턴-오프를 유지하여, 드레인 노드(N13b)에서 저전압 레벨은 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp21)가 턴-온 되도록 한다. 그러나, 저전압 레벨의 드레인 노드(N13b)는 n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn22)를 오프-상태로 시프트한다. 그러면, 출력 노드(N15)는 고전압 레벨로 증가하게 되고, n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn20)는 완전히 턴-온 된다. 그 결과, 저전압 레벨의 출력 데이타 신호(Dout)를 얻는다.
이전에 액세스된 데이타 비트가 프로그램 상태에서 n-채널 인헨스먼트형 플로팅 게이트 전계 효과 트랜지스터(MAl1)와 소거 상태에서 n-채널 인헨스먼트형 플로팅 게이트 전계 효과 트랜지스터(MBl1)에 의해 표현되고 최근에 액세스된 데이타 비트와 동일하다면, 이전에 액세스된 데이타 비트는 그 출력 데이타단자(OUT)를 고전압 레벨로 되게 하고, 디코드된 신호 라인(DS1)은 제6도에 도시된 것처럼 시간(t21)에서 상승을 시작한다. 컬럼 선택기 유니트(15)가 입력 노드(Nlla 및 Nllb)와 결합된 디지트 라인 쌍을 갑자기 변화시키는 동안, 드레인 노드(N12a)는 드레인 노드(N12b)와 균형을 이루고, 제1전류 미러 회로(16c 및 16d)의 쌍은 서로 드레인 노드(N13a 및 N13b)를 균형을 이루게 한다, 그러나, 논리 "1" 레벨의 이전에 액세스된 데이타는 n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn25)를 턴-온시키고, 출력 노드(N15)는 중간 전압 레벨의 드레인 노드(N13b) 혹은, 입력 노드(N18)보다 낮게 지속된다. 그러므로, n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn20)는 채널 저항을 증가시키고, 단지 무시할 있는 양만의 전류가 n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn20)를 통해 흐른다. 그 결과, 출력 데이타 신호(Dout)는 t22 및 t23으로부터 미세하게 퇴화되지만, 어떤 바람직하지 못한 천이 펄스가 출력 데이터 단자(OUT)에서 발생한다. 이러한 이유로 인하여, 그들과 결합된 반도체 집적 회로는 오동작을 방지한다. 차동 전압 레벨이 입력 노드(Nlla 및 Nllb) 사이에서 발생한 이후에, n-채널 인헨스먼트형 게이트 트랜지스터(Qn12)는 턴-온되고, n-채널 인헨스먼트형 게이트 트랜지스터(Qnl1)는 턴-오프된다. 그 드레인 노드(N12a)는 드레인 노드(N12b)보다 크게되고, 제1전류 미러 회로(16c)는 관련된 제2전류 미러 회로(16e)에 대한 전류를 감소시킨다. 그러나, 제1전류 미러 회로(16d)는 관련된 제2전류 미러 회로(16f)에 대한전류를 증가시킨다. 그러면, 드레인 노드(N13a)는 드레인 노드(N13b)보다 낮게되고, 그 가속 회로(l6g)는 전개를 증진시킨다. 드레인 노드(N13a)에서 저전압 레벨은 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp19)를 턴-온 상태로 유지하고, 드레인 노드(N13b)에서 고전압 레벨은 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp21)를 턴-오프 상태로 유지하도록 한다. 그러나, 저전압 레벨의 드레인 노드(N13b)는 n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn22)를 온-상태로 시프트한다. 그러면, 출력 노드(N15)는 저전압 레벨로 퇴화되고, n-채널 인헨스먼트형 전계 효과 트랜지스터(Qn20)는 완전히 턴-오프된다. 드레인 노드(N13a)에서 저전압 레벨은 p-채널 인헨스먼트형 전계 효과 트랜지스터(Qp19)를 완전히 턴-온 상태로 되게 하기 때문에, 그 출력 데이타 신호(Dout)는 고전압 레벨로 다시 증가시킨다
상술한 설명으로부터, 제어기(16i)가 출력 인버터(16h)의 한계 전압을 변경시키고, 입력 노드(Nlla 및 Nllb)가 서로 갑자기 균형을 이루는 동안에 출력 데이타 단자(OUT)에서 결코 어떤 천이 펄스는 발생하지 않음을 알 수 있다. 그 결과, 그들과 결합된 반도체 집적 회로는 천이 펄스로 인한 어떤 오동작과는 무관하게 된다.
비록, 본 발명의 특정 실시예를 도시 및 설명하였지만, 본 발명의 정신 및 범위에 벗어나지 않는 여러 수정안 및 변경안이 있을 수 있음을 본 기술에 숙련된 사람들에 의해 명백히 알 수 있다. 예를들어, 본 발명에 따른 감지 증폭기는 그 차동 전압 레벨 형태를 데이타 비트를 제공하는 반도체 메모리 장치의 어떤 종류로 이용 가능하며, 그 차동 증폭기단은 다른 상이한 회로 구성을 가질 수 있다.

Claims (5)

  1. 가) 다수의 데이타 비트를 기억하기 위한 메모러 셀 어레이(12), 나) 상기 메모리 셀 어레이에 결합되어, 차동 전압 레벨의 형태로 상기 다수의 데이타 비트중 하나를 출력 포트에 공급하기 위한 선택 수단(13/WL1 내지 WLm/Dla 내지 Dna/Dlb 내지 Dnb/14/15)과, 다) 상기 다수의 데이타 비트중 하나를 나타내는 차동 전압 레벨에 응답하여 출력 데이타 신호를 발생시키기 위한 감지 증폭기 유니트(16)를 구비한 반도체 메모리 장치에 있어서, 상기 감지 증폭기 유니트는, 다-1) 상기 차동 전압 레벨을 전개하도록 동작되어 큰 차동 전압 신호를 발생시키기 위한 차동 증폭단(16a)과, 다-2) 한계 레벨로 변화기능하고 상기 큰 차동 전압 신호에 응답하여 상기 출력 데이타 신호를 발생하기 위한 출력 인버터(16h) 및, 이전에 액세스된 데이타 비트를 나타내는 상기 출력 데이타 신호에 응답하여 상기 출력 인버터의 한계 레벨을 변화시키기 위한 제어기(16i)를 구비하는 출력단(16b)을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 셀 어레이는, 가-1) 다수의 제1플로팅 게이트형 전계 효과 트랜지스터(MAl1 내지 MAmn)와, 가-2) 상기 다수의 제1플로팅 게이트형 전계 효과 트랜지스터와 각각 쌍을 이루어 상기 다수의 데이타 비트를 각각 기억하는 다수의 메모리 셀을 형성하기 위한 다수의 제2플로팅 게이트형 전계 효과 트랜지스터(MBl1 내지 MBmn)를 포함하는 것을 특징으로 하는 반도체 메모리 장치
  3. 제1항에 있어서, 상기 선택 수단은, 나-1) 상기 다수의 메모리 셀로부터 선택된 메모리 셀의 로우를 선택하기 위한 다수의 워드 라인(WLl 내지 WLm), 나-2) 메모리 셀의 컬럼과 각각 결합되어 차동 전압 레벨의 형태로 상기 메모리 셀의 선택된 로우로부터 판독된 데이타 비트를 전달하기 위한 다수의 비트 라인쌍(Dla/Dlb 내지 Dna/Dnb)과, 나-3) 상기 다수의 디지트 라인 쌍중 하나를 상기 출력 포트에 결합하기위한 컬럼 선택기 유니트(15)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 차동 증폭단은, 상기 출력 포트와 각각 결합된 각각의 전도성 경로를 갖는 한쌍의 게이트 트랜지스터(Qnl1/Qn12), 상기 게이트 트랜지스터의 쌍의 상기 전도 경로의 저항을 제어하기위해 상기 출력 포트에 결합된 각각의 입력 노드를 갖는 한 쌍의 입력 인버터(IV1/IV2), 상기 게이트 트랜지스터의 쌍의 전도 경로와 각각 결합된 한 쌍의 제1전류 미러 회로(16c/16d), 상기 큰 차동 전압 신호를 발생하기 위해 상기 한 쌍의 제1전류 미러 회로로부터 전류가 공급되는 한 쌍의 제2전류 미러 회로(16e/16f)와, 상기 한 쌍의 제2전류 미러 회로와 결합되어 상기 쌍의 제1전류 미러 회로의 입력 노드(N12a/N12b)에서 전압 레벨에 응답하여 상기 큰 차동 전압 신호의 전개를 증진시키기 위한 가속 회로(16g)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 출력 인버터는 상기 출력 데이타 신호를 발생하기 위해 전압 레벨의 제1과 제2소스 사이에 결합되고, 서로 채널 전도 형태로 대향하여 결합된 제1 및 제2트랜지스터(Qp19/Qn20)의 직렬 조합으로 구현되고, 상기 제어기는 상기 이전에 액세스된 데이타 비트를 가르키는 상기 출력 데이타신호에 응답하여 변경된 전압 레벨을 발생하기 위해 상기 큰 차동 전압 신호의 일부를 형성하는 전압 레벨을 변환시키고, 상기 제1트랜지스터는 상기 큰 차동 전압 신호의 다른 부분을 형성하는 전압 레벨에 응답하게 되고, 상기 제2트랜시스터는 상기 변경된 전압 레벨에 응답하게 되는 것을 특징으로 하는 반도체 메모리 장치.
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