KR950006213B1

KR950006213B1 - 비휘발성 반도체 메모리 장치

Info

Publication number: KR950006213B1
Application number: KR1019910017926A
Authority: KR
Inventors: 기요까즈 하시모또
Original assignee: 니뽄 덴끼 가부시끼가이샤; 세끼모또 다다히로
Priority date: 1990-10-11
Filing date: 1991-10-11
Publication date: 1995-06-12
Also published as: US5351212A; US5293333A; JPH04147496A; JP2586722B2; KR920008767A

Abstract

내용 없음.

Description

비휘발성 반도체 메모리 장치

제1도는 종래 기술인 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치를 도시하는 회로도.

제2도는 디지트 라인상의 전압 레벨에 대한 메모리 셀 및 감지 증폭기 유니트의 전류 구동 특성을 도시하는 그래프.

제3도는 디지트 라인상의 전압 레벨에 대한 감지 증폭기 유니트의 출력 노드에서의 전압 레벨을 도시하는 그래프.

제4도는 종래 기술인 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치에서 발생된 기본 신호의 파형을 도시하는 파형도.

제5도는 본 발명에 따른 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치를 도시하는 회로도.

제6도는 공급된 전류에 대한 선택 디지트 라인상의 전압 레베DMF 도시하는 그래프.

제7도는 선택된 디지트 라인상의 전압 레벨에 대한 감지 증폭기의 출력 노드에서의 전압 레벨을 도시하는 그래프.

제8도는 제5도에 도시된 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치에서 발생된 기본 신호의 파형을 도시하는 파형도.

제9도는 본 발명에 따른 또다른 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치를 도시하는 블럭도.

제10도는 선택된 디지트 라인상의 전압 레벨에 대하여 제9도에 도시된 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치에 조합된 감지 증폭기 유니트의 출력 노드에서의 전압 레벨을 도시하는 그래프.

* 도면의 주요부분에 대한 부호의 설명

6 : 데이타 출력 유니트 17 : 출력 버퍼 뉴이트

21 : 메모리 셀 어레이

본 발명은 실례로, 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치와 같은 비휘발성 반도체 메모리 장치, 특히, 비휘발성 반도체 메모리 장치에 조합된 감지 증폭기에 관한 것이다.

전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치의 전형적인 예가 제1도에 도시된다. 종래 기술의 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치는 여덟개의 출력 데이타 비트를 발생하는 형태이며, 따라서 출력 설비와 각각 관련된 여덟개의 메모리 셀 어레이(21 내지 28)를 갖는다. 그러나, 간략성을 위해 하나의 데이타 출력 설비만이 제1도에 도시된다. 데이타 출력 설비는 메모리 셀 어레이(21)를 위해 제공된 선택기 유니트(2), 선택기 유니트(2)의 결합된 감지 증폭기 유니트(3), 레퍼런스 유니트(4), 감지 증폭기 유니트(3) 및 레퍼런스 유니트(4)와 결합된 비교기 유니트(5), 비교기 유니트(5)의 결합된 데이타 출력 유니트(6)를 포함한다. 메모리 셀 어레이(21)는 부동 게이트형 전계 효과 트랜지스터 M11,Mm1, M1n 및 Mmn로 구현되며, 부동 게이트형 전계 효과 트랜지스터 M11 내지 Mmn의 제어 게이트 전극은 워드 라인 WL1 내지 WLm과 결합되며, 모든 부동 게이트형 전계 효과 트랜지스터 M11 내지 Mmn의 소스 노드는 접지된다. 부동 게이트형 전계효과 트랜지스터 M11 내지 Mmn 각각은 서로 다른 두개의 임계 레벨에 대응하는 소거 상태(erased state)와 기록 상태(wrtie-in state)를 선택적으로 취하게(enter)된다. 즉, 부동 게이트형 전계 효과 트랜지스터가 자외선에 노출될때, 전자는 부동 게이트 전극으로 부터 비워지며, 임계 레벨은 저하된다. 임계 레벨이 저하된 부동 게이트형 전계 효과 트랜지스터는 소거 상태로 유지된다. 반면에, 열 전자가 부동 게이트 전극으로 주입되면, 임계 레벨은 올라가며, 부동 게이트형 전계 효과 트랜지스터는 기록 상태를 취하게 된다.

다수의 부동 게이트형 전계 효과 트랜지스터 M11 내지 Mmn는 메모리 셀 블럭을 형성하도록 군을 이루며, 메모리 셀 블럭은 각각 디지트 라인 DG1 내지 DGn을 통해 선택기 유니트(2)의 전송 트랜지스터 TR1 내지 TRn과 결합된다. 감지 증폭기 유니트(3)의 노트 N1은 전송 트랜지스터 TR1 내지 TRn 사이에 할당 되며, 게이트 트랜지스터(3b)와 반전 회로 (3a)의 입력 노드와 결합된다. 게이트 트랜지스터(3b)는 반전 회로(3a)에 의해 게이트되며, 전류는 전송 게이트(3c) 또는 n-채널 인핸스먼트형 전계 효과 트랜지스터 Qn과 p-채널 인핸스먼트형 전계 효과 트랜지스터 Qp의 병렬 조합을 통해 게이트 트랜지스터(3b)에 공급된다. 감지 증폭기 유니트(3)의 출력 노드 N2는 전송 게이트(3c)와 게이트 트랜지스터(3b) 사이에 제공되어, 비교기 유니트(5)의 두 입력 노드중 한 노드와 결합된다.

제1도에 도시되지는 않았지만, 레퍼런스 유니트(4)는 더미 메모리 셀, 더미 열 선택기와 더미 감지 증폭기 회로의 직렬 결합으로 구현된다. 더미 메모리 셀 및 더미 선택기는 각각 부동 게이트형 전계 효과 트랜지스터 M11 내지 Mmn중 하나에 대응하며, 더미 감지 증폭기 유니트 Qp에 대응하는 p-채널 인핸스먼트형 전계 효과 트랜지스터의 채널 폭 대 채널 길이 비율을 제외하고는 감지 증폭기 유니트(3)와 유사하다. 더미 감지 증폭기 유니트의 p-채널 인핸스먼트형 전계 효과 트랜지스터는 채널 폭 채널 길이 비율에 있어 p-채널 인핸스먼트형 전계 효과 트랜지스터 Qp보다 채널 세배 크다. 그러므로, 레퍼런스 유니트(4)는 출력 노드(4a)에서 기준 전압 레벨 Vref을 발생시키며, 기준 전압 레벨 Vref은 통상 기록 상태에서의 부동게이트형 전계 효과 트랜지스터의 액세스시 출력 노드 N2에서의 출력 전압 레벨 Vsa(off)과 소거 상태에서의 부동 게이트형 전계 효과 트랜지스터의 액세스시 출력 노드 N2에서의 출력 전압 전압 레벨 Vsa(on) 사이의 중간점으로 조절된다. 비교기 유니트(5)는 선택된 부동 게이트형 전계 효과 트랜지스터의 상태를 결정하도록 기준 전압 레벨 Vrdf과 출력 노드 N2에서의 전압 레벨 Vsa을 비교한다. 상태의 결정에 따라, 비교기 유니트(5)는 데이타 출력 유니트(6)에 이를 보고하며, 데이타 출력 유니트(6)는 선택된 부동 게이트형 전계 효과 트랜지스터의 상태를 나타내는 출력 데이타 신호를 발생시킨다. 즉, 전압 레벨 Vsa이 설정된 값만큼 기준 전압 레벨 Vref보다 크다면, 비교기 유니트(5)는 낮은 전압 레벨의 출력 신호 Vdo를 데이타 출력 유니트(6)에 공급한다, 반면에 기준 전압 레벨 Vref보다 낮은 전압 레벨 Vsa은 높은 전압 레벨의 출력신호를 초래하게 된다.

다음 설명에서, n-채널 인핸스먼트형 전계 효과 트랜지스터와 p-채널 인핸스먼트형 전계 효과 트랜지스터는 1.0볼트의 임계 레벨 Vtn과 -1.0볼트의 임계 레벨 Vtp을 갖는 것으로 가정되며, 소거 상태와 기록 상태는 논리 "0"레벨과 논리 "1"레벨과 각각 등가이다. 제2도는 선택된 디지트 라인상의 전압 레벨과 전류 Ⅰ1 및 Ⅰ2사이의 관계를 도시한다. 소거 상태에서 부동 게이트형 전계 효과 트랜지스터 Mm1가 액세스될때, 관련된 디지트 라인 DG1의 전압 레벨은 점 P1에서 통과하는 전류와 균형을 이루게되며, 디지트 라인 DG1은 전압 레벨 Vdg(on)을 갖는다. 반면에, 디지트 라인 DG1은 부동 게이트형 유니트 트랜지스터 M11의 액세스시 전압 레벨 Vdg(off)을 갖게되는데, 이는 전류 I2의 양이 대략 제로와 같기 때문이다. 선택된 디지트 라인상의 전압 레벨에 대한 전류 I2의 프로파일(profile)은 반전 회로(3a)의 입력 전압 대 출력 전압 특성뿐만 아니라 전계 효과 트랜지스터 Qn, Qp 및 3b의 게이트 폭 대 게이트 길이 비율에 의해 결정된다, 하지만, 전송 트랜지스터는 반전 회로(3a)에 의해 게이트되므로, 프로파일은 반전 회로(3a)의 입력 전압 대 출력 전압 특성과 게이트 트랜지스터(3b)의 게이트 폭 대 게이트 길이 비율에 의해 대체로 좌우되며, 전압 레벨 Vdg(off)은 대략 반전 회로(3a)의 임계 레벨과 같다. 전류 I2의 프로파일의 기울기는 반전회로(3a)의 이득과 게이트 트랜지스터(3b)의 게이트 폭 대 게이트 길이 비율에 의해 좌우된다.

전술된 바와 같이, 반전 회로(3a)는 입력 노드 N1에서의 전압 레벨에 응답하고서, 이에 따라 선택된 디지트 라인상의 전압 트랜지스터 Vdg에 응답하며, 츨력 노드 N2에서의 출력 전압 레벨 Vsa 사이의 관계를 도시한다. 제3도는 출력 전압 레벨 Vsa 및 Vdg 사이의 관계를 도시한다. 전압 레벨 Vdg가 전압 레벨 Vdg(on)보다 같거나 크다면, 출력 전압 레벨 Vsa은 p-채널 인핸스먼트형 전계 효과 트랜지스터 Qp의 임계 레벨 Vtp만큼 정극성 전압 레벨 Vcc보다 낮게되며, Vsa(off)로 표시된다. 전압 레벨 Vdg이 전압 레벨 Vdg(off)로부터 저하되는 동안, 게이트 트랜지스터(3b)는 턴온(turn on)되며, 출력 노드 N2는 이들간의 차에 따라 감소된다. 하지만, 소거 상태에서 부동 게이트형 전계 효과 트랜지스터가 액세스된다면, 전압 레벨 Vsa은 점 P2에 도달하며, 출력 노드 N2는 Vsa(on)로 조절된다. 출력 전압 레벨 Vsa을 나타내는 플로트(plots)의 기울기는 p-채널 인핸스먼트형 전계 효과 트랜지스터 Qp의 채널 폭 대 채널 길이 비율에 의해 결정되고, p-채널 인핸스먼트형 전계 효과 트랜지스터 Qp의 채널 폭 대 채널 길이 비율은 기준 전압 Vref과 출력 전압 레벨 Vsa(on)간의 전압차가 비교기 유니트(5)에 의해 판단되기에 충분히 크게되도록 선택되며, p-채널 인핸스먼트형 전계 효과 트랜지스터 Qp의 채널 폭 대 채널 길이면에서 n-채널 인핸스먼트형 전계 효과 트랜지스터 Qn 및 3b보다 채널 폭 대 채널 길이면에서 보다 작다.

반전 회로(3a)의 이득은 게이트 트랜지스터(3b)를 빠르게 스위치하기에 충분히 크며, 반전 회로(3a)의 임계 레벨은 n-채널 인핸스먼트형 전계 효과 트랜지스터의 임계 레벨 Vtn과 거의 같다. 플로트 Vr은 디지트 라인 DG1 또는 DGn에 대응하는 레퍼런스 유니트(4)의 노드 N31에서의 전압 레벨이 변경될때 기준 전압 레벨 Vref의 변화를 나타낸다.

부동 게이트형 전계 효과 트랜지스터 M11 및 Mm1의 순차적 액세스는 제4도에 도시된다. 부동 게이트형 전계 효과 트랜지스터 M11는 기록 상태에 있고, 부동 게이트형 전계 효과 트랜지스터 Mm1는 소거 상태로 유지된다. 행(row) 어드레스 비트는 워드 라인 WLm은 시간 t1에서 감소된다. 열 어드레스 비트는 디코드된 신호 라인 DL1을 상승하게 하고, 디지트 라인 DG1은 전송 트랜지스터 TR1를 통해 입력 노드N1과 결합된다. 부동 게이트형 전계 효과 트랜지스터 M11이 기록 상태가 됨에 따라, 부동 게이트형 전계 효과 트랜지스터 M11의 임계 레벨은 선택된 워드 라인 WL1상의 전압 레벨보다 더 높게 된다. 상기 이유로 인해, 부동 게이트형 전계 효과 트랜지스터 M11는 거의 턴온하지 않으며, 디지트 라인 DG1으로부터 그라운드까지 전류 경로가 설정되지 않는다. 디지트 라인 DG1 및 입력 노드 N1은 정극성 전압 레벨 Vcc의 소스로부터 충전되어, 전압 레벨이 증가된다. 반전 회로(3a)는 출력 노드에서의 전압 레벨을 감소시키고, 게이트 트랜지스터(3b)는 오프-상태로 시프트된다. 출력 노드 N2는 정극성 전압 레벨 Vcc의 소스에 의해 충전되어서, 시간 t2에서 전압 레벨 Vsa(off)로 출력 전압 레벨 Vsa을 증가시키기 시작한다. 그러나, p-채널 인핸스먼트형 전계 효과 트랜지스터 Qp의 게이트 전극이 그의 드레인 노드와 결합되므로, p-채널 인핸스먼트형 전계 효과 트랜지스터의 전류 구동 능력은 점차 감소되며, 전압 레벨 Vsa은 전압 레벨 Vsa(off)에 가까워지게 될때 서서히 증가된다. 출력 노드 N2가 시간 t3에서 비교기 유니트(5)의 임계 레벨 (Vref＋a)을 초과한다면, 출력 전압 신호 Vdo 는 정극성 전압 레벨 Vcc로부터 그라운드 전압 레벨로 감소하기 시작한다. 보다 가파르게 전압 레벨 Vsa이 상승하면 할기록, 출력 전압 신호 vdo는 보다 빠르게 감소한다. 출력 전압 신호 Vdo가 데이타 출력 유니트(6)에 공급되고, 데이타 출력 유니트(6)는 출력 데이타 신호 OUT를 그라운드 전압 레벨로부터 정극성 전압 레벨 Vcc로 시프트한다. 액세스 기간은 T11로 나타난다.

다음에, 행(row) 어드레스 비트는 소거 상태의 부동 게이트형 전계 효과 트랜지스터 Mm1를 표시하며, 워드 라인 WLm은 시간 t5에서 증가하기 시작한다. 하지만, 워드 라인 WL1은 정극성 전압 레벨 Vcc로부터 감소된다. 열(column) 어드레스 비트는 전송 트랜지스터 TR1를 온상태로 유지하고, 입력 노드 N1는 디지트 라인 DG1과 결합된다. 부동 게이트형 전계 효과 트랜지스터 Mm1는 소거 상태에 있으므로, 전류 경로는 부동 게이트형 전계 효과 트랜지스터 Mm1를 통해 발생되고, 전류 I1는 디지트 라인 DG1로부터 부동 게이트형 전계 효과 유니트 Mm1를 통해 그라운드 노드로 흐른다. 디지트 라인 DG1과 입력 노드 N1는 방전되고, 입력 노드 1N는 전압 레벨이 감소된다. 대조적으로, 반전 회로(3a)는 점차적으로 그의 출력 노드를 높이며, 게이트 트랜지스터(3b)는 시간 t6에서 턴온한다.

그리고나서, 출력 노드, N2는 전압 레벨 Vsa(off)로부터 전압 레벨 Vsa(on)로 감소된다. 전압 레벨 Vsa 가 시간 t7에서 비교기 유니트(5)의 또다른 임계 레벨(Vref-a)과 교차한다면, 비교기 유니트(5)는 출력 전압 신호 Vdo를 그라운드 전압 레벨로부터 정극성 전압 레벨 Vcc로 변하게 한다. 출력 전압 신호 Vdo에 의해, 데이타 출력 유니트(6)는 시간 t8에서 데이트 출력 신호 OUT를 정극성 전압 레벨 Vcc로부터 그라운드 전압 레벨로 시프트한다. Tm1은 부동 게이트형 전계 효과 트랜지스터 Mm1로의 액세스 시간을 나타낸다. 부동 게이트형 전계 효과 트랜지스터 Mm1로의 액세스에서 전압 레벨 Vsa의 기울기에 대한 절대값 또한 출력 전압 신호 Vdo의 기울기에 대한 절대값과 비례한다.

전술된 바와 같이, 기준 전압 레벨 Vref은 전압 레벨 Vsa(on) 및 Vsa(off)간의 중간 레벨로 조정된다. 하지만, 기준 전압 레벨 Vref의 변동은 피할 수 없게된다. 기준 전압 레벨이 Vref1로 약간 올라가게 된다면, 기준 전압 레벨 Vref은 제3도에 도시된 바와 같이 노드 N31에서의 전압 레벨에 따른 플로트 Vr1를 따르게되며, 부동 게이트형 전계 효과 트랜지스터 M11로의 액세스 시간은 제4도에 도시된 바와 같이 연장된다. 세부적으로 보면, 출력 노드 N2는 전압 레벨 Vss(off)에 가까워지게 될때 전압 레벨 Vsa을 점차 감속시키며, 기준 전압 레벨 Vref1은 비교기 유니트(5)의 임계 레벨을(Vref1-a)로 올리게 한다. 가속된 전압 레벨 Vsa은 비교기 유니트(5)를 덜 민감하게 하고, 출력 전압 신호 Vdo는 시간 t3'에서 감소하기 시작한다. 비교기 유니트(5)는 그의 스위칭 작용을 지체시키며, 출력 전압 신호 Vdo는 전압 레벨 Vsa이 감속되기 때문에 플로트 Vdo'로 표시된 바와 같이 기준 전압 레벨 Vref에서 보다 서서히 감소된다. 데이타 출력 유니트(6) 또한 스위칭 작용을 지체시키며, 출력 데이타 신호 OUT는 플로트 OUT'를 따르게되고, 액세스 기간 T11은 연장된다.

이와 같이, 종래 기술의 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치는 액세스 기간이 기준 전압 레벨 Vref의 변동으로 인해 연장된다는 문제점을 갖게된다. 이것은 p-채널 인핸스먼트형 전계 효과 트랜지스터 Qp가 전압 레벨 Vsa(off) 또는 (Vcc-Vtp)에 가까워지게 될때 전압 레벨 Vsa을 감속시키기 때문이다. 게다가, 기준 전압 레벨 Vref의 변동은 잡음 마진(noise margin)을 감소시킨다.

종래 기술인 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치 고유의 또다른 문제점은 감지 증폭기 유니트(3)가 상당히 높은 정극성 전압 레벨 Vcc을 요구한다는 점이다. n-채널 인핸스먼트형 전계 효과 트랜지스터가 같은 임계 레벨 Vtn을 가지므로, 입력 노드 N1는 1볼트로 바이어스되며, 최소 전압 레벨 Vcc(min)는 임계 레벨 Vtp과 임계 레벨 Vtp의 절대값의 전체 합만큼 높게된다. 종래 기술인 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치에서, 임계 레벨 Vtn 및 Vtp는 +1.0볼트 및 -1.0볼트로 가정되고, 최소 전압 레벨 Vcc(min)은 2볼트이다.

그러므로, 본 발명의 중요한 목적은 기준 전압 레벨의 변동에 무관한 감지 증폭기 유니트를 갖춘 고속의 비휘발성 반도체 메모리 장치를 제공하는 것이다.

상기 목적을 성취하기 위해서, 본 발명은 감지 증폭기 유니트의 출력 노드에 전류를 보충하는 것을 제안한다.

본 발명에 따라, 단일 반도체 칩상에 제조되는 비휘발성 반도체 메모리 장치로서, a) 전류 통과량을 변화시키도록 각각 선택적으로 제1 및 제2상태를 취하게되는 복수의 메모리 셀, b) 복수의 메모리 셀중 하나를 선택하는 선택 수단, c) 제1 및 제2상태중 한 상태를 나타내는 출력 전압 레벨을 발생하는 감지 증폭기 유니트로서, 복수의 메모리 셀중 상기 한 셀과 결합되는 입력 노드, 복수의 메모리 셀중 상기 한 셀의 상태에 따라 온(on) 및 오프(off) 상태 사이로 시프트되어 입력 노드와 출력 노드간의 전류 경로를 제어하는 게이트 수단, 제1의 전압 레벨 소스로부터 출력 노드로 공급된 전류의 양을 제어하는 전류 공급 회로, 및 출력노드가 제1의 전압 레벨 소스와 같은 소정의 전압 레벨에 도달할 때까지 출력 노드에 지속적으로 전류를 공급하는 메이크 업 회로를 구비하는 상기 감지 증폭기 유니트, d) 그 출력 노드에서 기준 전압 레벨을 발생하는 레퍼런스 유니트, 및 e) 감지 증폭기 유니트의 출력 노드와 결합된 제1입력 노드와 레퍼런스 유니트의 출력 노드와 결합된 제2입력 노드를 가지며, 제1 및 제2상태중 상기한 상태를 나타내는 출력 전압 신호를 발생하기 위해 기준 전압 레벨과 출력 전압 레벨을 비교하도록 동작하는 비교기 수단을 포함하는 상기 비휘발성 반도체 메모리 장치에 제공된다.

본 발명에 따른 비휘발성 반도체 메모리 장치의 특징 및 장점은 첨부된 도면을 참조한 다음 설명으로부터 보다 명백히 이해될 수 있을 것이다.

[제1실시예]

제5도를 참조하면, 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치가 단일 반도체 칩(11)상에 제조된다. 제1실시예를 구현하는 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치는 8-비트 출력 데이타 신호를 발생시키는 형태이고, 이러한 이유로 인해, 여덟개의 메모리 셀 어레이(121 내지 128)가 여덟 세트의주변 회로와 결합된다. 하지만, 설명의 간략성을 위해 단지 하나의 메모리 셀 어레이(121)와 그에 관련하는 한 세트의 주변 회로만이 설명한다.

메모리 셀 어레이(121)는 각각 디지트 라인 DG1 내지 DGn과 관련하는 복수의 메모리 셀 블럭 MB1 내지 MBn로 구성되며, 메모리 셀 블럭 MB1 내지 MBn은 복수의 메모리 셀 MC11 내지 MCm1에서 MC1n 내지 MCmn으로 제조된다. 복수의 메모리 셀 MC11 내지 MCmn은 부동 게이트형 전계 효과 트랜지스터에 의해 구현되며, 파울러-노드하임(Fowler-Nordheim) 터널링 전류로 선택적으로 기록 상태와 소거 상태를 취한다. 복수의 워드 라인 WL1 내지 WLm은 메모리 셀 어레이(121 내지 128)에 제공되며, 워드 라인 WL1 내지 WLm은 메모리 셀 블럭의 서로간의 상응하는 위치에 할당된 부동 게이트형 전계 효과 트랜지스터의 제어 게이트 전극과 결합된다. 실례로, 워드 라인 WL1은 메모리 셀 어레이(121 내지 128)의 메모리셀 MC11 내지 MC1n과 결합된다. 워드 라인 WL1 내지 WLm은 행 어드레스 비트가 공급되는 행 어드레스 디코딩 유니트(도시되지 않음)에 의해 선택적으로 구동된다.

여덟개의 메모리 셀 어레이(121 내지 128)는 각각 열 어드레스 디코딩 유니트와 관련하며, 그중 단지 하나만이 참조 번호(13)으로 도시되어 있다. 열 선택기 유니트(13)는 각각 디지트 라인 DG1 내지 DGn과 병렬로 결합된 전송 트랜지스터 TR1 내지 TRn로 구현되며, 전송 트랜지스터 TR1 내지 TRn는 각각 디코드된 신호 라인 DS1 내지 DSn에 의해 게이트된다. 디코드된 신호 라인 DS1 내지 DSn은 열 어드레스 디코딩 유니트(도시되지 않음)에 의해 구동되며, 열 어드레스 비트는 열 어드레스 디코딩 유니트에 공급된다, 디코드된 신호 라인 DS1 내지 DSn 이 열 선택기들간에 공유되기는 하지만 그 이상의 설명이 부가되지는 않는다. 상기 예에서, 행 어드레스 디코딩 유니트(도시되지 않음)와 관련하는 워드라인 WL1 내지 WLm, 열 선택기 유니트(13), 및 열 어드레스 디코딩 유니트(도시되지 않음)와 관련하는 디코드된 신호 라인 DS1 내지 DSn은 선택 수단으로 작용한다.

열 선택기 유니트(13)는 감지 증폭기 유니트(14)의 입력 노드 N1와 결합되며, 감지 증폭기 유니트(14)는 감지 증폭기 회로(14a)와 전류 메이크-업 회로(14b)를 갖는다. 감지 증폭기 회로(14a)는 입력노드 N11와 그의 입력 노드에서 결합된 반전 회로(14c)를 포함하며, 반전 회로(14c)는 게이트 트랜지스터(14d)가 선택적으로 입력 노드 N11에서의 전압 레벨에 따라 선택적으로 턴 온 및 턴 오프시키게 한다. 상기 예에서, 게이트 트랜지스터(14d)는 n-채널 인핸스먼트형 전계 효과 트랜지스터로 구현된다. 감지 증폭기 회로(14a)는 또한 감지 증폭기 회로(14a)의 출력 노드 N12와 정극성 전압 레벨 Vcc의 소스 사이에 결합된 p-채널 인핸스먼트형 전계 효과 트랜지스터(14f)와 n-채널 인핸스먼트형 전계 효과 트랜지스터(14e)의 병렬 결합으로 이루어진 전송 게이트를 포함한다.

정극성 전압 레벨 Vcc의 소스는 약 5.0볼트의 정극성 전압 레벨을 항상 발생시킨다. n-채널 인핸스먼트형 전계 효과 트랜지스터(14e)는 정극성 전압 레벨 Vcc의 소스에 결합된 게이트 전극을 갖지만, p-채널 인핸스먼트형 전계 효과 트랜지스터(14f)의 게이트 전극은 출력 노드 N12와 결합된다. n-채널 인핸스먼트형 전계 효과 트랜지스터(14e)는 게이트 트랜지스터(14d)보다 암계 레벨이 더 높으며, n-채널 인핸스먼트형 전계 효과 트랜지스터(14e)는 출력 노드 N12가 약 2.5볼트로 감소될때 턴 오프된다고 가정된다. 게이트 트랜지스터(14d)와 반전 회로(14c)는 전체로서 게이트 수단을 구성하며, n-채널 인핸스먼트형 전계 효과 트랜지스터(14e)와 p-채널 인핸스먼트형 전계 효과 트랜지스터(14f)의 병렬 결합은 조합하여 전류 공급 회로를 형성한다.

메이크-업 회로(14b)는 출력 노드 N12와 정극성 전압 레벨 Vcc의 소스 사이에 결합된 p-채널 인핸스먼트형 전계 효과 트랜지스터(14i), 그라운드 전압 라인 GND과 정극성 전압 레벨 Vcc의 소스 사이에 결합된 n-채널 공핍형 전계 효과 트랜지스터(14h)의 p-채널 인핸스먼트형 전계 효과 트랜지스터(14g)의 직렬 결합을 포함한다. n-채널 공핍형 전계 효과 트랜지스터(14h)의 게이트 전극은 그라운드 전압 라인GND과 결합되며, 공통 드레인 노드 N13는 p-채널 인핸스먼트형 전계 효과 트랜지스터(14g 및 14i) 사이에 할당된다. n-채널 공핍형 전계 효과 트랜지스터(14h)는 공통 드레인 노드 N13가 전압 레벨에 있어 일정하게 되도록 하며, p-채널 인핸스먼트형 전계 효과 트랜지스터(14i)는 전류 I21를 출력 노드 N12로 흐르게 한다. 전류 I21의 양은 대체로 n-채널 공핍형 트랜지스터(14h)의 채널 폭 대 채널 길이 비율로 결정된다. 실례로, 전계 효과 트랜지스터(14g, 14h, 및 14i)의 채널 폭 대 채널 길이 비율은 5 : 5, 10 : 60 및 5 : 10으로 가정되며, 전류 I21의 양은 약 10 마이크로 암페어로 조정된다.

출력 노드 N12는 비교기 유니트(15b)의 제1입력 노드와 결합되며, 그의 다른 입력 노드는 레퍼런스 유니트(16)의 출력 노드 N14와 결합된다. 레퍼런스 유니트(16)는 레퍼런스 유니트(4)와 유사한 방식으로 배치되며, 출력 노드 N14에서 기준 전압 레벨 Vref을 발생한다. 감지 증폭기 유니트(14)는 액세스될 메모리셀 어레이(12)1의 메모리 셀 상태에 따라 출력 전압 레벨 Vsa(on) 및 Vsa(off)을 선택적으로 발생시키며, 기준 전압 레벨 Vref은 출력 전압 레벨 Vsa(on) 및 Vsa(off)간의 중간 레벨로 조정된다. 상기 예에서, 기준 전압 레벨 Vref은 약 3.5볼트이다. 비교기 유니트(15)는 출력 전압 신호 Vdo을 시프트하기 위해 출력 전압 레벨 Vsa(on) 또는 Vsa(off)을 기준 전압 레벨 Vref과 비교한다. 출력 전압 신호 Vdo는 출력 버퍼 유니트(17)에 공급되며, 출력 버퍼 유니트(17)는 액세스될 메모리 셀의 상태를 나타내는 출력 데이타 신호 Dont를 발생시킨다.

감지 증폭기 유니트(14)의 특성은 이하 제6도 및 7도를 참조하여 기술된다. 제6도는 액세스될 메모리셀을 통해 흐르는 전류 I23과 감지 증폭기유니트(14)로부터 공급된 전류 I22 사이의관계와, 제7도에 도시된 출력 노드 N12에서의 출력 전압 레벨 Vsa와 선택된 디지트 라인상의 전압 레벨 사이의관계를 도시한다. 기록 상태의 메모리 셀은 관련 디지트 라인으로부터 그라운드 전압 라인 GND으로 어떠한 전류 경로도 제공하지 않으므로, 전류 I22의 양은 그로의 액세스시 제로가 되며, 관련된 디지트 라인상의 전압 레벨은 Vdg(on)로 조정된다. 하지만, 액세스된 메모리 셀이 소거 상태에 있다면, 관련된 디지트 라인상의 전압 레벨 Vdg(on)은 각각 전류 I22 및 I23의 양을 나타내는 플로트 I22 및 I23 사이의 교차 점 p3으로 조절된다. 이와 같이, 선택된 디지트 라인에 대한 전류 대 전압 특성은 종래 기술인 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치의 것과 유사하며, 게이트 트랜지스터(14d)뿐만 아니라 반전 회로(14c)의 특성에 의해 좌우된다.

출력 전압 레벨 Vsa(on)은 전류 I21와 p-채널 인핸스먼트형 전계 효과 트랜지스터(14f)의 채널 폭 대 채널 같이 비율에 의해 결정된다. p-채널 인핸스먼트형 전계 효과 트랜지스터(14f)의 채널 폭 대 채널 길이가 5 : 5로 조정된다면, 출력 노드 N12는 출력 전압 레벨 Vsa을 나타내는 플로트 Vsa상의 점 P4에서의 선택된 디지트 라인과 균형을 맞추게 된다. n-채널 인핸스먼트형 전계 효과트랜지스터(14e)는 소거 상태로 메모리 셀에 액세스시 출력 노드 N12에 전류를 공급하도록 턴 온하여, 출력 노드 N12의 전압 레벨의 과도한 감소를 방지한다. 그러므로, n-채널 인핸스먼트형 전계 효과 트랜지스터(14e)는 제한기로서 작용하게 된다. n-채널 인핸스먼트형 전계 효과 트랜지스터(14e)의 채널 폭 대 채널 길이 비율은 p-채널 인핸스먼트형 전계 효과 트랜지스터(14f 및 14i)의 비율보다 훨씬 크며, 상기 예에서는 약 20 : 14이다.

출력 전압 레벨 Vsa와 디지트 라인 Vdg상의 전압 레벨 사이의 관계는 다음과 같이 요약된다.

(A) 선택된 디지트 라인상의 전압 레벨 Vdg가 전압 레벨 Vdg(off)보다 크거나 같다면, 게이트 트랜지스터(14d)는 턴오프되고, 출력 노드 N12는 p-채널 인핸스먼트형 전계 효과 트랜지스터(14i)에 의해 충전된다. 출력 노드 N12는 정극성 전압 레벨 Vcc 만크의 최대 전압 레벨에 도달하게 되며, 최대 전압 레벨은 제7도에서 Vsa(off)로 분류된다.

(B) 전압 레벨 Vdg이 최대 전압 레벨 Vdg(off)과 일정한 저압 레벨 Vdg(c) 사이에 있다면, 게이트 트랜지스터(14d)는 턴 온하며, 전압 레벨 Vdg는 게이트 트랜지스터(14d)와 p-채널 인핸스먼트형 전계 효과 트랜지스터(14i) 사이의 전류 구동 능력간에 비례 분할을 통해 결정된다. 플로트 Vsa는 볼록한 선을 그린다. 이것은 게이트 트랜지스터(14d)의 전류 구동 능력이 시간과 더불어 증가된다는 사실 때문이며, 그럼에도 불구하려 p-채널 인핸스먼트형 전계 효과 트랜지스터(14i)의 전류 구동 능력은 일정하다.

(C) 전압 레벨 Vdg이 일정한 전압 레벨 Vdg(c)과 최소 전압 레벨 Vdg(on) 사이에 있다면, 게이트 트랜지스터(14d)의 채널 콘덕턴스는 더욱 증가되며, 출력 전압 레벨 Vsa은 게이트 트랜지스터(14d)의 전류 구동 능력과 p-채널 인핸스먼트형 전계 효과 트랜지스터(14f 및 14i)의 전체 전류 구동 능력간의 비례 분할에 의해 결정된다. 플로트 Vsa는 제7도에 도시된 바와 같이 오목한 선을 형성한다. 이것은 p-채널 인핸스먼트형 전계 효과 트랜지스터(14f)의 전류 구동 능력이 출력 전압 레벨 Vsa 가소때 증가되기 때문이다.

(D) 전압 레벨 Vdg이 최소 전압 레벨 Vdg(on)보다 적다면, 출력 전압 레벨 Vsa은 출력 전압 레벨 Vsa(on)보다 낮아진다. 하지만, 2.5볼트에 도달할때, n-채널 인핸스먼트형 전계 효과 트랜지스터(14e)는 전류를 공급하도록 턴 온하며, 출력 전압 레벨 Vsa은 2.5볼트보다 낮아질 수 없다.

이후에는 제8도를 참조하여 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치의 회로 동작에 대해 설명한다. 다음 설명에서, 외부 장치는 순차적으로 메모리 셀 MC11은 기록 상태로 메모리 셀 MCm1은 소거 상태로 액세스된다. 워드 라인 WL1을 나타내는 행 어드레스 비트가 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치에 공급된다면, 행 어드레스 디코딩 유니트는 워드 라인 WL1을 활성 고전압 레벨로 올리고, 워드 라인 WLm은 시간 t11에서 비활성 저전압 레벨로 복원된다. 메모리셀 MC11이 기록 상태가 됨으로해서, 관련된 디지트 라인 DG1과 그라운드 전압 라인 GND 사이에 전도채널은 발생하지 않으며, 디지트 라인 DG1 및 노드 N11는 전류 I22로 충전된다. 노드 N11에서의 전압 레벨이 반전 회로(14c)의 임계 레벨을 초과한다면, 게이트 트랜지스터(14d)는 턴 오프되고, 출력 노드 N12는 시간 I2에서 노드 N11로부터 분리된다. 출력 노드 N12는 p-채널 인핸스먼트형 전계 효과 트랜지스터(14f 및 14i)로부터 공급된 전류로 높아진다.

출력 노드 N12가 시간 t13에서 약 4.0볼트에 도달한다면, n-채널 인핸스먼트형 전계 효과 트랜지스터(14f)는 턴 오프하며, 출력 노드 N12는 단지 p-채널 인핸스먼트형 전계 효과 트랜지스터(14i)만에 의해 충전된다. 기준 전압 레벨 Vref 가 약 3.5볼트로 조정된다면, 출력 노드 N12는 p-채널 인핸스먼트형 전계 효과 트랜지스터(14i)뿐만 아니라 p-채널 인핸스먼트형 전계 효과 트랜지스터(14f)를 통해 전력 전압 라인 Vcc과 결합되며, 플로트 Vsa는 가파르게 기준 전압 레벨 Vref을 초과한다. 플로트 Vsa의 기울기가 커서 출력 전압 신호 Vdo는 고전압 레벨 Vcc로부터 그라운드 전압 레벨 주변의 저전압 레벨로 빠르게 감소된다. 출력 버퍼 유니트(17)는 시간 t15에서 저전압 레벨로부터 고전압 레벨 Vcc로 출력 데이타 신호 Dout를 시프트한다. 결과적으로, 메모리 셀 MC11로의 액세스 시간은 종래 기술인 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치의 시간 보다 짧게된다.

워드 라인 WLm을 나타내는 새로운 행 어드레스 비트는 시간 t15에서 디코드되며, 워드 라인 WLm은 워드 라인 WL1 대신에 활성 고전압 레벨로 올라간다. 메모리 셀 MCm1이 소거 상태이므로, 디지트 라인 DL1과 노드 N11는 메모리 셀 MCm1을 통해 방전되고, 노드 N11에서의 전압 레벨은 감소된다, 게이트 트랜지스터(14d)는 시간 t16에서 턴 온하며, 출력 노드 N12는 디지트 라인 DG1으로 도통된다. 출력 전압 레벨 Vsa 은 감소되고, 전계 효과 트랜지스터(14i 및 14d)의 전류 구동 능력간의 비례 분할을 통해 순차적으로 결정된 전압 레벨을 따르게 된다. 출력 전압 레벨 Vsa이 약 4.0볼트에 도달한다면, p-채널 인핸스먼트형 전계 효과 트랜지스터(14f)는 턴 온하며, 플로트 Vsa는 게이트 트랜지스터(14d)의 전류 구동 능력과 p-채널 인핸스먼트형 전계 효과 트랜지스터(14f 및 14i)의 전체 전류 구동 능력간의 비례 분할을 통해 결정된 전압 레벨을 따르게 된다. 최종적으로, 출력 노드 N12는 최소 전압 레벨 Vsa(on)에 도달한다.

출력 전압 레벨 Vsa이 기준 전압 레벨 Vref 아래로 감소된 후, 비교기 유니트(15)는 시간 t18에서 저전압 레벨로부터 고전압 레벨로 출력 전압 신호 Vdo를 변화시킨다. 출력 전압 신호 Vdo에 의하여, 출력 버퍼 유니트(17)는 시간 t19에서 고전압 레벨로부터 저전압 레벨로 출력 데이타 신호 Dout를 시프트한다. 출력 전압 레벨 Vsa가 정극성 전압 레벨 Vcc 만큼의 최대 출력 전압 레벨로 인해 종래 기술의 것보다 느리게 기준 전압 레벨 Vref 로 감소되기는 하지만, 최소 출력 전압 레벨 Vsa(on)과 기준 전압 레벨 Vref간의 전압차는 종래 기술의 것보다 크다. 이러한 이유로, 비교기 유니트(5)는 종래 기술의 유니트(5)보다 감지력이 좋고, 소거 상태에서의 메모리 셀 MCm1로의 액세스 시간은 종래 기술의 것처럼 짧게된다.

레퍼런스 유니트(16)가 보통의 기준 전압 레벨 Vref보다 약간 큰 출력 노드 N14에서의 기준 전압 레벨 Vref을 바람직하지 않게 발생한다고 가정하면, 출력 전압 레벨 Vsa은 기록 상태에서 메모리 셀로 액세스시 정극성 전압 레벨 Vcc로 증가되며, 최소 출력 전압 레벨 Vsa(on)과 최대 출력 전압 레벨 Vsa(off)간의 전압 차는 종래 기술의 것보다 크다. 상기 이유로 인해, 기준 전압 레벨 Vref1은 출력 노드 N12에 전류를 공급하는 p-채널 인핸스먼트형 전계 효과 트랜지스터(14f 및 14i)의 범위내에 있을 수 있고, 플로트 Vsa는 아직도 가파르다. 상기의 결과 작은 갭만이 출력 전압 신호 Vdo'를 나타내는 플로트와 출력 전압 신호 Vdo를 나타내는 플로트 사이에 일어나며 기록 상태에서의 메모리 셀로의 액세스 시간은 연장되지 않는다.

[제2실시예]

제9도를 참조하면, 본 발명을 실시하는 또다른 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치가 단일 칩(21)상에 제조된다. 제2실시예를 구현하는 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치는 감지 증폭기 유니트(22)의 감지 증폭기 회로(22a)를 제외하고는 제1실시예의 장치와 유사하다. 상기 이유로 인해, 다른 성분의 유니트와 트랜지스터는 상세한 설명없이 제5도에 사용된 것과 같은 찬고 번호로 분류된다. n-채널 인핸스먼트형 전계 효과 트랜지스터(22b)는 n-채널 인핸스먼트형 전계 효과 트랜지스터(14e)와 대응하며, 종래 기술인 감지 증폭기 회로(3)와 유사한 반전 회로(14c)에 의해 게이트된다. 선택된 디지트 라인상의 전압 레벨 Vdg은 선택된 메모리 셀의 상태에 따라 변화되어서, 전류 I22 및 I23는 각각 제6도에 도시된 것과 유사한 것처럼 플로트 I22 및 I23를 따르게 된다.

어쨌든, 출력 전압 레벨 Vsa은 제10도의 플로트 Vsa를 따라 변화되고, n-채널 인핸스먼트형 전계 효과 트랜지스터(2b)가 턴 온하는 어떤 전압 레벨로 낮아진다. 제2실시예에서, 최대 출력 전압 레벨 Vsa(off)은 제1실시예처럼 높고, 제1실시예의 모든 장점은 제2실시예를 구현하는 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치에 의해 달성된다.

전술한 바로부터 알 수 있는 바와 같이, 본 발명에 따른 비휘발성 반도체 메모리 장치는 메이크-업 회로(14b)로부터 공급된 전류로 인하여 기록 상태에서 메모리 셀로의 액세스시 출력 전압 레벨 Vsa을 가파르게 증가시키고, 액세스 시간은 종래 기술인 비휘발성 반도체 메모리 장치보다. 줄어들게 된다. 게다가, 메이크-업 회로(14b)는 출력 노드 N12를 전력 레벨 Vcc로 올라가게 하고, 기준 전압 레벨 Vref의 변동은 액세스 시간에 거의 영향을 미치지 않게된다. 폭넓은 차 전압은 잡음 마진을 증가시킨다. 감지 증폭기 회로(14a 또는 22a)을 활성화 하는 최소 전력 전압 레벨은 단지 반전 회로(14c)의 임계 레벨에 의해서만 결정되고, 감지 증폭기 회로(14a 또는 22a)는 보다 낮은 전력 전압 레벨로 동작한다.

이상에서 본 발명의 특정 실시예가 도시되고 기술되긴 했으나, 당 기술 분야에 숙련된 이들에게는 본 발명의 정신 및 범위를 벗어남이 없이 변경 및 변형을 실행할 수 있음이 명백하다. 실례로, 여러 가지의 장치가 본 발명에 따른 비휘발성 반도체 메모리 장치에 이용될 수 있으며, 메모리 셀은 실례로 자외선으로 소거되는 전기적으로 프로그램 가능한 판독전용 메모리 셀일 수 있다.

Claims

단일 반도체 칩(11)상에 제조된 비휘발성 반도체 메모리 장치로서, a) 전류 통과 량을 변화시키도록 각각 선택적으로 제1및 제2상태를 취하게(entering)되는 복수의 메모리 셀(MC11 내지 MCmn)과, b) 상기 복수의 메모리 셀중 한 셀을 선택하는 선택 수단(WL1 내지 WLm/13)과, c) 상기 제1및 제2상태중 한 상태를 나타내는 출력 전압 레벨을 발생하는 감지 증폭기 유니트(14)로서, 복수의 메모리 셀중 상기 한셀과 결합되는 입력 노드(N11), 상기 입력 노드와 출력 노드(N12)간의 전류 경로를 제어하기 위해 상기 복수의 메모리 셀중 상기 한 셀의 상태에 따라 온 및 오프 상태사이로 시프트되는 게이트 수단(14c/14d), 및 제1의 전압 레벨 소스(Vcc)로부터 상기출력 노드로 공급된 전류의 양을 제어하는 전류 공급 회로(14c/14f)를 구비하는 상기 감지 증폭기 유니트(14)와, d) 출력 노드에서 기준 전압 레벨(Vref)을 발생하는 레퍼런스 유니트(16)와, e) 상기 감지 증폭기 유니트의 상기출력 노드와 결합된 제1입력 노드와 상기 레퍼런스 유니트의 상기 출력 노드와 결합된 제2입력 노드를 구비하며, 상기 제1및 제2상태중 상기 한 상태를 나타내는 출력 전압 신호를 발생하기 위해 상기 기준 전압 레벨과 출력 전압 레벨을 비교하도록 동작하는 비교기 수단(15/17)을 포함하는, 상기 비휘발성 반도체 메모리 장치에 있어서, 상기 감지 증폭기 유니트는 출력 노드가 상기 제1의 전압 레벨 소스와 같은 소정의 전압 레벨에 도달할 때까지 출력 노드에 지속적으로 전류를 공급하는 메이크-업 회로(14b)를 더 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
제1항에 있어서, 상기 메이크-업 회로(14b)는, 제2의 전압 레벨 소스(GND)와 노드(N13)사이에 연결되며, 상기 노드(N13)에서의 전압 레벨을 일정하게 유지하도록 동작하는 가변 로드 회로(14h), 및 상기 노드(N13)에서의 상기 전압 레벨에 응답하여, 제1의 전압 레벨 소스(Vcc)로부터 출력 노드(N12)로 전류를 공급하는 전류 미러 회로(14g/14i)를 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
제2항에 있어서, 상기 전류 미러 회로는, 상기 제1의 전압 레벨 소스(Vcc)와 상기 노드(N13) 사이에 연결되며, 상기 노드(N13)에 연결된 게이트 전극을 갖는 제1의 인핸스먼트형 트랜지스터(14g), 및 상기 제1의 전압 레벨 소스(Vcc)와 상기출력 노드(N12) 사이에 연결되며, 상기 노드(13)에 연결된 게이트 전극을 갖는 제2의 인핸스먼트형 트랜지스터(14i)를 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.