JPH04147496A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に記憶情報に応じて
出力電流値が異なるメモリセルを備えた半導体記憶装置
に関する。

〔従来の技術〕

従来のこの種の半導体記憶装置の一例を筒雪図に示す。

第６図には、電気的に書込み可能なメモリセル（以下Ｅ
ＰＲＯＭ型のメモリセルという）を用いた８ビツト出力
構成の例が示されている。

メモリセルマトリクスＩＪ（Ｊ＝１〜８、以下同様）は
、一端を基準電位点（接地点）と接続し、Ｘアドレス信
号Ｘ１〜ＸＭに応じて行単位で選択状態となり記憶内容
に応じて導通、非導通となるＥＰＲＯＭ型のメモリセル
Ｍ　Ｃ１）〜Ｍ　０１Ｎ　、〜Ｍ　ＣＭｌ〜ＭＣＭＮと
、これらメモリセルＭ　０１１〜Ｍ　Ｃｈｎ　ｒ〜、　
Ｍ　ＯＩ　Ｎ　”　Ｍ　Ｃｈ（Ｎの出力端と列単位でそ
れぞれ共通接続するデイジット線ＤＬ、〜ＤＬＮと、Ｙ
スイッチ信号Ｙ１〜ＹＮによりデイジット線ＤＬＩ〜Ｄ
ＬＮのうちの１つを選択するＮチャネルエンハンスメン
ト型のトランジスタＱＹ８〜ＱＹＮとを備え、Ｘアドレ
ス信号Ｘ１〜Ｘｈ＜、Ｙスイッチ信号Ｙ１〜ＹＮにより
選択されたメモリセルの記憶内容に応じた電流を出力節
点Ｎ＋＋へ供給する。

センス増幅回路２Ｊｘは、入力端をメモリセルマトリク
スＩＪの出力節点Ｎ１１と接続するインバータＩＶＩと
、ゲートをこのインバータＩＶＩの出力端（節点Ｎ２．
）と接続しソースをメモリセルマトリクスＩＪの出力節
点Ｎ１）と接続するＮチャネルエンハンスメント型のト
ランジスタＱ２２と、ゲートをインバータＩＶＩの出力
端と接続しドレインを電源電圧Ｖ。０を供給する電源端
子（以下電源端子（Ｖｃｃ）という）と接続しソースを
トランジスタＱ２□のドレインと接続するＮチャネルエ
ンハンスメント型のトランジスタＱ２３と、ソースを電
源端子（Ｖｃｃ）と接続しゲート及びドレインをトラン
ジスタＱ２２のドレインと接続しこの接続点を出力節点
Ｎ２２とするＰチャネルエンハンスメント型のトランジ
スタＱ２＋とを備え、メモリセルマトリクスＩＪの出力
情報に応じた電圧（ＶＳＡＸ）を出力節点Ｎ２２から出
力する。

リファレンス回路３Ｊは、予め設定されたレベルの基準
電圧ＶＲＥＦを出力する。

比較検出器４Ｊは、センス増幅回路２Ｊｘの出力電圧■
ｓＡｘと基準電圧■□。、とを比較増幅し、ＶＩＩＡＸ
≧Ｖゆ、＋αのとき低レベルｓ　Ｖ８ＡＸ≦ｖ３ウアー
αのとき高レベルの検出信号■９゜を出力する。

出力バッファ回路５Ｊは、検出信号ｖＤｏを反転増幅し
出力する。

以下、説明を簡単にするために、Ｎチャネルエンハンス
メント型のトランジスタのしきい値ＶＴＮを全て同一の
１．０■に、Ｐチャネルエンハンスメント型のトランジ
スタのしきい値ＶＴＰを全て同一の−１，ＯＶとする。

また、メモリセルＭ　Ｃ＋　＋にはデータ゛１°゛が記
憶され、選択されたとき非導通となり出力信号ＯＵＴは
高レベルとなり、メモリセルＭＣＭ、にはデータ“０″
が記憶され、選択されたとき導通し電流Ｉ　Ｍ。が流れ
、出力信号ＯＵ’ｌ’は低レベルになるものとする。

基準電圧ＶＲＦ、Ｆは、データ“１”が記憶されたメモ
リセル（ＭＣ１１）が選択されたときのセンス増幅回路
２Ｊｘの出力電圧ＶｓＡｘ（Ｏｆｆ）と、データ“０“
が記憶されたメモリセルが選択されたときのセンス増幅
回路の出力電圧ＶｓＡｘ（Ｏｎ）との中間付近のレベル
に設定されている。

次に、第６図及び第７図（ａ）　、　（ｂ）を参照して
センス増幅回路２ＪＸの設計方法について述べる。

第７図（ａ）は、デイジット線Ｄ　Ｌ　１から見たセン
ス増幅回路２Ｊｘの負荷電流ＩＬＸと、デイジット線Ｄ
Ｌ、の電圧が変化したときのメモリセルＭ　ＯＭ　＋の
電流工、。の特性を示したものである。

電流ＩＬＸと電流■８゜の曲線の交点Ｐ、ｔがデータパ
０”が記憶されたメモリセル（Ｍｃｈ＜＋）が選択され
たときの平衡点であり、このときの電圧Ｖｎｒ、＋（ｏ
ｎ）がデイジット線ＤＬ、の平衡電圧になる。

また、データ“ｌ”が記憶されたメモリセル（ＭＣ＋＋
）が選択されたときにはメモリセルに電流が流れない為
、デイジット線ＩＤＬ、は、電圧■ゎｈ＋（Ｏｆｆ）ま
で充電されることとなる。

負荷電流ＩＬＸの特性は、トランジスタＱ、〜Ｑ２３の
（ゲート幅）／（ゲート長）（以下Ｗ／Ｌと言う）とイ
ンバータＩＶＩの入圧力特性とで主に決定されるが、ト
ランジスタＱ２２がインバータＩＶＩの出力により制御
されている為、負荷電流工Ｌｘの特性は、一般に、トラ
ンジスタＱ２２のＷ／ＬとインバータＩＶＩの入出力特
性のみで決定されることになる。すなわち、負荷電流Ｉ
ＬＸの曲線の基点ＶＤＬ□（ｏｆｆ）の値は、インバー
タＩＶＩの論理しきい値■工ｖ１とほぼ等しくなり、負
荷電流Ｉｒ、ｘの曲線の傾きは、インバータＩＶ１のゲ
インとトランジスタＱ２２のＷ／Ｌで決定される。第７
図（ｂ）は、デイジット線ＤＬ、の電圧が変化したとき
のセンス増幅回路２ＪＸの出力型ＥＥＶ　Ｓ　ＡＸの変
化を示したものである。

デイジット線ＤＬＩ（７）電圧ＶＤＬＩがＶ　ＤＬ　１
≧Ｖ　ＤＬ　１（ｏｆｆ）のときは、センス増幅回路２
Ｊｘの出力電圧Ｖ　ＳＡＸは（Ｖｃｃ　　ＶＴＰ）とな
り、この値がデータ“ｌ”読出し時のセンス増幅回路２
Ｊｘの出力電圧ＶｓＡｘ（ｏｆｆ）に相当する。

ＶＤＬＩ　＜　ＶＤＬＩ　（ｏｆ　ｒ）になると、トラ
ンジスタＱ２２が導通し、センス増幅回路２Ｊ、の出力
電圧ｖ８Ａｘは実線で示す曲線にそって低下し、データ
“′０パが記憶されたメモリセルが選択されたとき、点
Ｐ４で平衡することになり、このときの電圧ＶｓＡｘ（
ｏｎ）がデータ“０”が記憶されたメモリセルが選択さ
れた場合のセンス増幅回路２Ｊ、の出力電圧ｖｓＡｘの
平衡電圧となる。出力電圧■ＳＡｘの曲線の傾き委 は、トランジスタＱ　２１　Ｗ　／　Ｌで決定されるこ
ととなり、このＷ／Ｌは、（ＶＲＥＦ　　ＶｓＡｘ（ｏ
ｎ））の値が、次段の比較検出器４Ｊが検出するに十分
な値になるように設計される。又、一般に、トランジス
タＱ２□、Ｑ２３のＷ／Ｌは、トランジスタＱ２＋のＷ
／Ｌに対し十分大きく設計される。

ここで、トランジスタＱ２３は、節点Ｎユ１．ディジ、
ト線ＤＬ、の電圧がｏＶ近辺の時、これらをプリチャー
ジする為に設けられたＭＯ８ＦＢＴである。高速化の為
に、インバータＩＶＩのゲインは十分大きく設計され、
論理しきい値Ｖ　ｔＶ＋の値はトランジスタのしきい値
ｖＴＮとはぼ等しいものとして以下の説明をする。

第７図（ｂ）の破線の曲線ｖ８は、リファレンス回路３
Ｊ内の、デイジット線ＤＬ、に相当する節点Ｎ３＋の電
圧が変化した時の基準電圧ＶＲＥＦの変化を示したもの
である。

曲線ＶＲの特性は、例えばリファレンス回路３Ｊ内にメ
モリセルＭＣｌ、と同一の構造と特性をもつ素子（以下
ダミーセルと言う）を節点Ｎ３１に接続し、負荷回路と
してセンス増幅回路２ＪＸと同一のものを備え、トラン
ジスタＱ２１に相当するトランジスタのＷ／Ｌをトラン
ジスタＱ２）の３倍に設定することにより実現できる。

このとき基準電圧として、Ｖ　、、、が得られる。

第８図は読出しモード時、Ｘアドレス信号Ｘ１゜ＸＭが
切り換わったときの各部信号の電圧波形を示したもので
ある。第芋図には示していないが、この読出しサイクル
において、Ｙスイッチ信号Ｙ１は常に高レベル、他のＹ
スイッチ信号ＹＮは常に低レベルに設定されているもの
とする。

第６図と第８図とを参照してこの半導体記憶装置の動作
について説明する。以下電源電圧■。０は５■として説
明する。

（１）データ“１”′が記憶されたメモリセルＭＣ，、
が選択された場合 Ｘアドレス信号Ｘ１が低レベルから高レベルにＸアドレ
ス信号Ｘｈ（が高レベルから低レベルに変化するとメモ
リセルＭＣ、、が選択される。

このときメモリセルＭ　Ｃ１）は非導通になり、デイジ
ット線ＤＬ、、節点Ｎ１１は充電され、節点Ｎ２１の電
圧が低下し、トランジスタＱ２□が非導通になる。

従って、センス増幅回路２Ｊ、の出力端（節点Ｎ２２）
はトランジスタＱ２１を通して充電されることになるが
、トランジスタＱ２１のゲートはドレインと共通に接続
されている為、この節点Ｎ２□の電圧が上昇するに従い
、トランジスタＱ２１の電流駆動能力が低下することと
なる。この為、節点Ｎ２２の電圧上昇波形は電圧Ｖ８Ａ
Ｘ（Ｏｆｆ）に近づくほど鈍化する。

節点Ｎ２２の電圧が上昇しくＶ＊ｇｐ＋α）になると、
比較検出器４Ｊの検出信号ＶＤＯが高レベルから低レベ
ルに変化する。比較検出器４Ｊの検出信号ＶＤＯが高レ
ベルから低レベルに変化するスピードは、節点Ｎ２□の
電圧上昇波形が急しゅんなほど速くなる。

検出信号Ｖ、。の電圧変化は次段の出力バッファ回路５
Ｊに伝達され、出力信号ＯＵＴは高レベルから低レベル
に変化する。この時のアクセス時間はＴ。□４で表わさ
れる。

（２）データ“０″が記憶されたメモリセルＭ　ＣＭ＋
が選択された場合 Ｘアドレス信号Ｘ１が高レベルから低レベルにＸアドレ
ス信号Ｌ＋が低レベルから高レベルに変化すると、メモ
リセルＭ　Ｃｈ＜　１が選択される。このときメモリセ
ルＭ　ＣＭ＋が導通し電流エヮ。が流れ、デイジット線
ＤＬ、、節点Ｎ１１は放電され、インバータＩＶＩの出
力端（節点Ｎ２））の電圧が上昇し、トランジスタＱ２
２が導通する。従って、センス増幅回路２Ｊつの出力端
（節点Ｎ２２）の電圧Ｖｓ〜が低下し、ＶｓＡｘ（Ｏｎ
）で平衡することになる。

節点Ｎ２２の電圧が低下し、（Ｖゆアーα）になると、
比較検出器４Ｊの検出信号ｖつ。が低レベルから高レベ
ルに変化し、この電圧変化が次段の出力バッファ回路５
Ｊに伝達され、出力信号ＯＵＴは高レベルから低レベル
に変化する。

比較検出器４Ｊが高レベルから低レベルになるスピード
も（１）の場合と同様に、節点Ｎ２２の電圧低下波形が
急しゅんなほど速くなる。このときのアクセス時間はＴ
ＤｌｓＡで表わされる。

次に、基準電圧ＶＲＥアがばらつき、第８図の破線のＶ
ＴＩＥＦＩに示すように、設計値より高くなった場合の
動作について、データ゛′１“′が記憶されたメモリセ
ルＭ　Ｃ１１が選択された場合について説明する。（こ
のときの基準電圧ＶＲＥＦＩと節点Ｎ、１の電圧変化と
の関係は第合図（ｂ）の破線の曲線ＶＲＩに示すとおり
である。） （１）で、述べたように、節点Ｎ２２の電圧上昇波形は
、平衡電圧（Ｖ　ｃｃ　　Ｖ　ＴＰ　）に近づくほど鈍
化する。

従って、基準電圧が設計値より高くなり、（Ｖｃｃ−■
１．）に近づくにつれ、見かけ上比較検出器４Ｊの感度
が悪くなる。従って、比較検出器４Ｊの検出信号ｖｎｏ
の電圧波形は、破線で示すＶつ。１０波形となり、基準
電圧が設定値（ＶゆＰ）の場合に比べ、スピードが遅く
なり、しかも波形がなまることになる。この為、出力バ
ッファ回路５Ｊの出力信号の電圧波形も破線で示す０Ｕ
ＴＩの波形となり、半導体記憶装置のスピードが遅くな
る。

〔発明が解決しようとする課題〕

上述した従来の半導体記憶装置は、データ“Ｉ　１１が
記憶されたメモリセルが選択されたときのセンス増幅回
路２Ｊｘ出力電圧ＶｓＡｘ（ｏｆｆ）が電圧（ＶＣＣＶ
ＴＰ）に制限される回路構成になっているので、 （１）　　センス増幅回路２Ｊ、の出力端（Ｎ２□）が
充電され、電圧（■。。−■１．）に近づくほど充電能
力が低下し、出力端（Ｎ２□）の電圧上昇波形が鈍化し
てスピードが遅くなる。

（２）基準電圧Ｖゆアの値がばらつき、設定値より高く
なったとき、見かけ上次段の比較検出器４Ｊの感度が悪
くなり、出力信号ＯＵＴの電圧波形が鈍化し、基準電圧
のばらつきに対し、スピードが大きく変化する。またノ
イズマージンが低下するという欠点がある。

また、メモリセルマトリクスＩＪの出力端（Ｎ１１）が
約１■にバイアスされている為、センス増幅回路２ＪＸ
が動作する最小の電源電圧Ｖ。０の値Ｖｃｃ（ｍｉｎ）
はＶｃｃ（ｍｉｎ）＃　ｌ　ＶＴＰ　ｌ　＋ＶＴＮ＃　
２　Ｖと表わされ、低電源電圧で動作させることができ
ないという欠点がある。

〔課題を解決するための手段〕 本発明の半導体記憶装置は、それぞれ一端を基準電位点
と接続し選択状態にあるとき記憶内容に応じた電流を出
力端へ供給する複数のメモリセルを備えたメモリセルマ
トリクスと、入力端を前記メモリセルマトリクスの出力
端と接続するインバータ、ソースを電源端子と接続しゲ
ート及びドレインを共通接続する一導電型の第１のトラ
ンジスタ、ソースを前記インバータの入力端と接続しゲ
ートを前記インバータの出力端と接続しドレインを前記
第１のトランジスタのゲート及びトレインと接続する逆
導電型の第２のトランジスタ、並びにソースを前記第２
のトランジスタのドレインと接続しゲートを前記第２の
トランジスタのゲートと接続しドレインを前記電源端子
と接続する逆導電型の第３のトランジスタを備え、この
第３のトランジスタのソースを出力端とし前記メモリセ
ルマトリクスの出力端からの電流に応じた電圧の信号を
前記出力端から出力するセンス増幅回路と、予め設定さ
れたレベルの基準電圧を出力するリファレンス回路と、
前記センス増幅回路の出力信号と前記基準電圧とを比較
しこの比較結果に応じたレベルの信号を出力する比較検
出回路とを有する半導体記憶装置において、前記電源端
子と前記センス増幅回路の出力端との間に、前記電源端
子から前記センス増幅回路の出力端へ予め設定された値
の電流を供給する定電流負加回路を設けて構成される。

また、センス増幅回路の第３のトランジスタのゲートが
電源端子に１対１で接続し、この第３のトランジスタの
しきい値を第２のトランジスタのしきい値より大きくし
た構成を有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例を示す回路図である。

この実施例が第６図に示された従来の半導体記憶装置と
相違する点は、センス増幅回路２Ｊの第３のトランジス
タＱ　２３Ａのゲートを電源端子（Ｖｃｃ）　ト１　対
１に接続し、このトランジスタＱ２３Ａのしきい値を第
２のトランジスタＱ２２のしきい値より大きくした点と
、電源端子（Ｖｃｃ）とセンス増幅回路２Ｊの出力端（
節点Ｎ２２）との間に、ソースを電源端子（Ｖｃｃ）と
接続しドレインを節点Ｎ２□と接続するＰチャネルエン
ハンスメント型のトランジスタＱ２４と、ソースを電源
端子（ＶＣＣ）と接続しゲート及びドレインをトランジ
スタＱ２４のゲートと接続するＰチャネルエンハンスメ
ント型のトランジスタ０２ｓと、ソース及びゲートを基
準電位点（接地点）と接続しドレインをトランジスタ０
２Ｓのゲート及びドレインと接続するＮチャネルデイプ
レッション型のトランジスタＱ２６とを備え、電源端子
（Ｖｃｃ）から節点Ｎ２２へ、予め設定された値の定電
流を供給する定電流負荷回路６Ｊを設けた点にある。

次に、この実施例のセンス増幅回路２Ｊの設計方法及び
動作について説明する。

第２図（ａ）　、　（ｂ）はそれぞれ、デイジット線Ｄ
　Ｌ　１の電圧ＶＤＬＩに対するセンス増幅回路２Ｊの
負荷電流■１とメモリセルを流九る電流ＩＭＣの特性図
、及びデイジット線Ｄ　Ｌ　＋の電圧Ｖ　Ｄ　Ｌ　ｌに
対するセンス増幅回路２Ｊの出力信号ＶＳＡの特性図で
ある。

説明の簡単にするために、トランジスタＱ２３Ａのしき
い値ＶＴＮＡは、節点Ｎ２□に２，５ｖが印加されたと
きに２．５ｖになるように設計されているものとする。

ギ＼１７− 従来例で説明したように、デイジット線ＤＬ。

から見たセンス増幅回路２Ｊの負荷特性は、トランジス
タＱ２□のＷ／ＬとインバータＩＶＩの入出力特性のみ
で決定されるため、第２図（ａ）に示すように従来例と
同一の特性となる。

定電流負荷回路６Ｊにおいて、トランジスタＱ２４に流
れる電流は、トランジスタＱ２８のＷ／Ｌで決定される
。例えばトランジスタＱ　２５のＷ／Ｌを５１５、トラ
ンジスタＱ２６のＷ／Ｌを１０／６０、トランジスタＱ
２４のＷ／Ｌを５／１０に設計することにより、トラン
ジスタＱ２４に流れる電流ｌ５ＩＯμＡに設定すること
ができる。

また、データ“０”が記憶さｈたメモリセル（Ｍ　ＣＭ
ｌ　）が選択された場合のセンス増幅回路２Ｊの出力端
（節点Ｎ２２）の電圧ＶｓＡ（ｏｎ）は、トランジスタ
Ｑ２１のＷ／Ｌと電流ｌ、の値により決定される為、ト
ランジスタＱ２□のＷ／Ｌは、電ｆＶｓＡ（ｏｎ）の値
が、次段の比較検出器４Ｊが正常動作するのに十分な値
になるように設計される。例えばトランジスタＱ２１の
Ｗ／Ｌは５／（Ａ） （Ｂ） ５に設計される。このときデイジット線ＤＬ１と節点Ｎ
２２の電圧は点Ｐ２で平衡する。

トランジスタＱ　２３Ａは、データ“０“が記憶された
メモリセル（Ｍ　ＣＭ＋　）が選択された場合、節点Ｎ
２２の電圧が必要以上に低下するのを防ぐ為にリミッタ
として動作するように設けられ、このトランジスタＱ２
３ＡのＷ／ＬはトランジスタＱ２１．　Ｑ２４のＷ／Ｌ
に比べ十分大きく設計され、例えば２０７１．４となっ
ている。

次に、デイジット線Ｄ　Ｌ　、の電圧がＶ　ｔｌ　ｆ、
ｌが変化したときの節点Ｎ２２の電圧変化について説明
する。

Ｖ　ＤＬＬ≧Ｖ　ＤＬ、（Ｏｆ　ｆ　）のときトランジ
スタＱ２２が非導通になり、節点Ｎ２２はトランジスタ
Ｑ２４により充電される為、節点Ｎ２２の電圧は電源電
圧で平衡する。この電圧（ＶＣＣ）が、データ“ｌ″′
が記憶されたメモリセル（ＭＣ１１）が選択された場合
のセンス増幅回路２Ｊの出力電圧（ｖｓＡ（ｏｒｒ））
となる。

ＶＤＬＩ（Ｃ）≦Ｖｏｔ＋＜ＶＤＬＩ（Ｏｆｒ）のとき
（Ｃ） （Ｄ） トランジスタＱ２□が導通する。このときトランジスタ
Ｑ２４が導通している為、節点Ｎ２２の電圧（ＶＳＡ）
は、トランジスタＱ２４とトランジスタＱ２□の電流駆
動能力の比で決定される値となり、第２図（ｂ）に示す
ように、上に凸なる波形となる。これは、トランジスタ
Ｑ２１の電流駆動能力が一定なのに対し、トランジスタ
Ｑ２２の電流駆動能力は、デイジット線ＤＬ、の電圧が
低下するに従い急激に大きくなる為である。

ＶＤＬＩ（Ｏｎ）≦ＶＤＬＩ　＜　ＶＤＬＩ　（Ｃ）の
ときトランジスタＱ２＋の導通がさらに進み、節点Ｎ２
２の電圧（ＶＳＡ）は、トランジスタＱ２．．Ｑ２４の
電流駆動能力の和とトランジスタＱ２２の電流駆動能力
の比で決定される値となり、下に凸なる波形になる。こ
れは、節点Ｎ２２の電圧（Ｖ　ＳＡ　）が低下するに従
い、トランジスタＱ２１の電流駆動能力が急激に大きく
なる為である。

ＶＤＬＩ　＜　ＶＤＬＩ　（ｏｎ）のときデイジット線
Ｉ）Ｌ、の電圧Ｖ　ＤＬ　ｌが低下し、Ｖ　Ｄ　Ｌ　１
（ｏｎ）より小さくなると節点Ｎ２２の電圧（ＶＳ＊）
＼ も低下するが、このとき電圧（ＶＳＡ）が２．５Ｖ以下
になると、トランジスタＱ２３Ａが導通する為、節点Ｎ
２２の電圧（ＶｓＡ）は約２．５Ｖでリミットされるこ
とになる。

基準電圧Ｖ　ＲＥＦは、Ｖｓ、ｘ（０「ｆ）とＶｓＡ（
ｏｎ）の中間付近に設定される。

次に、この実施例の読出しモード時の動作について説明
する。

第３図はＸアドレス信号Ｘ、、Ｘ、が切換わったときの
各部信号の電圧波形を示したものである。

従来例の場合と同様に、Ｙスイッチ信号Ｙ１は常に高レ
ベル、他は常に低レベルに設定されているとして説明す
る。

データ“１゛′が記憶されたメモリセル（ＭＣＩ＋）が
選択された場合 Ｘアドレス線Ｘ１が低レベルから高レベルに、Ｘアドレ
ス線ｘｙが高レベルから低レベルに変化すると、メモリ
セルＭ　Ｃ１＋が選択される。

このときメモリセルＭ　Ｃ＋　、は非導通になり、デイ
ジット線ＤＬ、、節点Ｎ、１は充電され、節点Ｎ２１の
電圧が低下しトランジスタＱ２２が非導通になる。

従って、まず、節点Ｎ２２がトランジスタＱ２１゜Ｑ２
４を通して充電される。

節点Ｎ２２が充電され約４ｖになると、トランジスタＱ
２＋が非導通になり、これ以後節点Ｎ２２は、トランジ
スタＱ’２４のみで充電され電源電圧Ｖ。０で平衡する
ことになる。

このとき、基準電圧ｖ８゜アが約３．５Ｖに設定されて
いる為、節点Ｎ２２の電圧（ＶＳＡ）が基準電圧ｖＲ８
つを越すときの電圧波形は、第８図に示された従来例の
場合に比べて急しゅんとなり、この為、比較検出器４Ｊ
の出力電圧（ｖＤゎ）高レベルから低レベルに変化する
スピードは、従来例に比べ速くしかも急しゅんに変化す
る。

従って、この実施例のアクセス時間Ｔ。Ｈは従来例のア
クセス時間Ｔ。ＨＡに比べ高速となる。

データ“０”が記憶されたメモリセルＭ　ＣＭ＋が選択
された場合 Ｘアドレス信号Ｘ１が高レベルから低レベルに、漬２ Ｘアドレス信号Ｌ＋が低レベルから高レベルに変化する
と、メモリセル（Ｍ　Ｏ＞ｎ　）が選択される。

このときＭ　ＣＭ　＋は導通し、デイジット線ＤＬ、。

節点Ｎ＋＋は放電され、節点Ｎ２１の電圧が上昇しトラ
ンジスタＱ２２が導通する。

従って、節点Ｎ２２の電圧（Ｖ歌丘低下し、トランジス
タＱ２４の電流駆動能力とトランジスタＱ２□の電流駆
動能力の比で決まる値になる。

節点Ｎ２２の電圧（ＶｓＡ）がさらに低下し、約４Ｖに
なると、トランジスタＱ２１も導通する為、節点Ｎ２２
の電圧（ｖｓＡ）は、トランジスタＱ２）。

Ｑ　２４の電流駆動能力の和とトランジスタＱ　２２の
電流駆動能力の比で決まる値となり、最終的にはｖｓＡ
（ｏｎ）で平衡することになる。

このとき、データ“１″が記憶されたメモリセル（ＭＣ
＋＋）が選択された場合の節点Ｎ２２の電圧（ｖｓＡ）
が電源電圧Ｖ。０まで達している為、基準電圧ＶＲＥＦ
＆低下するまでのスピードが従来例の場合に比べ遅くな
るが、基準電圧ＶＲゆアと電圧ＶｓＡ（ｏｎ）との差を
従来例の場合に比べ大きな値に設定することができ、次
段の比較検出器４Ｊの感度が見かけ上従来例の場合に比
べ良くなるので、このときのアクセス時間Ｔ　ＤＩ８は
、従来例のアクセス時間ＴＤ１ｓＡと同等になる。

次に、従来例の場合と同様に、基準電圧■８８．が設計
値からばらつき高い値ＶＲＥア、になった場合の動作に
ついて、データ“１″が記憶されたメモリセルＭ　Ｃ１
１が選択された場合について説明する。

この実施例では、前述したように、データ゛１゛′が記
憶されたメモリセルＭ　Ｃ＋　、が選択された場合の節
点Ｎ２２の電圧ＶｓＡ（ｏｆｆ）が電源電圧Ｖ０゜まで
達する。

従って、データ“０”が記憶されたメモリセルＭＣＭ１
が選択された場合の節点Ｎ２２の電圧ＶＳＡ（ｏｎ）の
値を従来例と同一に設計すると、節点Ｎ２２の振幅が従
来例に比べ大きくなる。従って、基準電圧がＶＲＥＦか
らＶＲｌＦｌに変化しても、ＶＢＩＩＩＩＩのべ 値は相変わらず節点Ｎ２２の電圧上昇波形が急しゅんな
場所に設定されることになり、従来例のように次段の比
較検出器４Ｊの感度が見かけ上悪くなるようなことはな
く、この場合でも比較検出器４Ｊの出力（ＶＤＱＩ）、
出力バッファ回路５Ｊの出力（○ＵＴＩ）の遅れは従来
例より小さくなる。

第４図は本発明の第２の実施例を示す回路図である。

この実施例は第１の実施例のセンス増幅回路２Ｊを、従
来例と同一のセンス増幅器２Ｊｘとしたものである。

従って、デイジット線ＤＬＩの電圧ＶＤＬＩに対するセ
ンス増幅回路２Ｊｘの負荷電流ＩＬＸの特性及びメモリ
セルに流れる電流工１．。の特性は第７図（ａ）、従っ
て第２図（ａ）と同一の特性となるが、デイジット線Ｄ
　Ｌ　＋の電圧ＶＤＬＩが変化したときの節点Ｎ２２の
電圧変化は第５図に示すとおりとなり、節点Ｎ２２の電
圧は、第１の実施例ではトランジスタＱ２３Ａが導通す
る電圧で制限されるのに対し、第２の実施例ではトラン
ジスタＱ２３が導通する電圧で制限されることになる。

この実施例においても、データ“ｌ”が記憶されたメモ
リセル（ＭＣ１１）が選択された場合の節点Ｎ２□の電
圧は電源電圧■。。となり、またデータ＋１０１＋が記
憶されたメモリセル（ＭＣｈｎ）が選択された場合の節
点Ｎ２２の電圧はＶｓＡ（ｏｎ）と同一の値に設計でき
るので、第１の実施例で述べたのと同様の動作となり、
同様の効果が得られる。

〔発明の効果〕

以上説明したように本発明は、電源端子とセンス増幅回
路の出力端との間に、電源端子からセンス増幅回路の出
力端へ予め設定された値の電流を供給する定電流負荷回
路を設けた構成とすることにより、データ゛′１“が記
憶されたメモリセルが選択されたときの電圧を電源電圧
まで振ることができるので、センス増幅回路の出力電圧
が基準電圧を越えるときの電圧変化が急しゅんになり、
基準電圧がばらついた場合でも、動作速度及び比較検出
器のノイズマージを向上させることができ、また、セン
ス増幅回路が動作する最低の電源電圧はインバータの論
理しきい値（約１．ＯＶ）のみで決定される為、低電源
電圧で動作させることができる効果がある。

４、

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路図、第２図（
ａ）　、　（ｂ）及び第３図はそれぞれ第１図に示され
た実施例のセンス増幅回路の動作、設計方法を説明する
ための特性図及びこの実施例の動作を説明するための各
部信号の電圧波形図、第４図及び第５図はそれぞれ本発
明の第２の実施例を示す回路図及びこの実施例のセンス
増幅回路の動作、設計方法を説明するための特性図、第
６図は従来の半導体記憶装置の一例を示す回路図、第７
図（ａ）　、　（ｂ）及び第８図は第６図に示された半
導体記憶装置のセンス増幅回路の動作、設計方法を説明
するための特性図及びこの半導体記憶装置の動作を説明
するための各部信号の電圧波形図である。 ＩＪ・・・・・・メモリセルマトリクス、２Ｊ、２Ｊｘ
・・・・・・センス増ｆｆＭ回路、３Ｊ・・・・・・リ
ファレンス回路、４Ｊ・・・・・・比較検出回路、５Ｊ
・・・・・・出力バッファ回路、６Ｊ・・・・・・定電
流負荷回路、ＤＬＩ〜ＤＬＮ・・・・・・デイジット線
、工ｖ１・・・・・・インバータ、ＭＣ１１〜ＭＣい・
・・・・・メモリセル、Ｑ２１〜Ｑ２６゜Ｑ２３ＡＩ　
ＱＹＩ”ＱＹＮ・・・・・・トランジスタ。 代理人　弁理士　　内　原　　　晋

Claims (1)

1. 【特許請求の範囲】 １）それぞれ一端を基準電位点と接続し選択状態にある
   とき記憶内容に応じた電流を出力端へ供給する複数のメ
   モリセルを備えたメモリセルマトリクスと、入力端を前
   記メモリセルマトリクスの出力端と接続するインバータ
   、ソースを電源端子と接続しゲート及びドレインを共通
   接続する一導電型の第１のトランジスタ、ソースを前記
   インバータの入力端と接続しゲートを前記インバータの
   出力端と接続しドレインを前記第１のトランジスタのゲ
   ート及びドレインと接続する逆導電型の第２のトランジ
   スタ、並びにソースを前記第２のトランジスタのドレイ
   ンと接続しゲートを前記第２のトランジスタのゲートと
   接続しドレインを前記電源端子と接続する逆導電型の第
   ３のトランジスタを備え、この第３のトランジスタのソ
   ースを出力端とし前記メモリセルマトリクスの出力端か
   らの電流に応じた電圧の信号を前記出力端から出力する
   センス増幅回路と、予め設定されたレベルの基準電圧を
   出力するリファレンス回路と、前記センス増幅回路の出
   力信号と前記基準電圧とを比較しこの比較結果に応じた
   レベルの信号を出力する比較検出回路とを有する半導体
   記憶装置において、前記電源端子と前記センス増幅回路
   の出力端との間に、前記電源端子から前記センス増幅回
   路の出力端へ予め設定された値の電流を供給する定電流
   負加回路を設けたことを特徴とする半導体記憶装置。 ２）センス増幅回路の第３のトンランジスタのゲートが
   電源端子に１対１で接続された請求項１記載の半導体記
   憶装置。 ３）センス増幅回路の第３のトランジスタのしきい値を
   第２のトランジスタのしきい値より大きくした請求項２
   記載の半導体記憶装置。