JPH0312897A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体メモリ装置に関するものである。

（従来の技術） 従来の半導体メモリ装置について、第５図を参照して説
明する。これは浮遊ゲート型 ＭＯ８ＦＥＴをメモリセルとして用いて、７トリクス状
に配置したＥＰＲＯＭである。浮遊ゲート型ＭＯ５ＦＥ
Ｔから成るメモリセルＭＣｌ１．。

ＭＣ１２，・・・、ＭＣｍｎは、二進データのいずれか
一方を記憶するものであり、同じく浮遊ゲート型ＭＯ５
ＦＥＴから成るダミーセルＤＣＩ。

Ｉ）Ｃ２，・・・、ＤＣｍは、このデータを読み出す際
に基準となる電圧を設定するためのものである。

このそれぞれの同一行に属するメモリセルとダミーセル
のゲートは行線ＷＬＩ、ＷＬ２．・・・ＷＬｍに接続さ
れ、各列に属するメモリセルのドレインは列線ＢＬＩ、
ＢＬ２．−．ＢＬｎに、ダミーセルのドレインはダミー
列線ＤＢＬに接続されている。そしてそれぞれのメモリ
セルの選択は列デコーダ１２及び行デコーダ１１によっ
て行われる。列デコーダ１２と各メモリセルのドレイン
との間には、ＭＯＳＦＥＴからなる列線選択用のカラム
ゲートトランジスタＢＴＩ、ＢＴ２　　・・・ＢＴｎが
接続されている。ダミーセル用のカラムゲートＤＢＴは
選択されたカラムゲートと等価なものである。

第１の負荷回路１３はＭＯＳＦＥＴ　　ＱＭＩ〜ＱＭ１
２を有し、各メモリセルからのデータを増幅し、データ
検出部１５へ出力するものである。

第２の負荷回路３４はＭＯ８’ＦＥＴＱＤＩ〜ＱＤ１２
を有し、各ダミーセルのデータを増幅し、データ検出部
１５へ出力する。データ検出部１５はこの出力を比較す
ることによってメモリセルに記憶されているデータを検
出し、図示されていない外部装置へ出力するものである
。　このような構成を有したＥＰＲＯＭにおいて、デー
タ検出部１５がメモリセルの記憶したデータを読み出す
動作について、説明する。

メモリセルへのデータの記憶は、浮遊ゲートに電子を注
入するか否かによって行われる。浮遊ケートに電子が注
入されているものは、制御ゲートに論理ルベルの信号が
与えられてもオフ状態を維持し、注入されていないもの
はオン状態となる。

ダミーセルの浮遊ゲートには電子か注入されていないた
め、電子が注入されていないメモリセルと電気的に等価
である。

このようなメモリセルのうち、行デコーダ１】及び列デ
コーダ１２によって選択されたメモリセルに記憶されて
いるデータが、第１の負荷回路１３において、負荷トラ
ンジスタＱＭ５の負荷抵抗に応じてトランジスタＱＭ１
２によって増幅され、電位ＶＩＮとして出力される。同
様に行デコダ１１で指定されたダミーセルのデータが第
２の負荷回路３４において、負荷トランジスタＱＤ５の
負荷抵抗に応じてトランジスタＱＤ］、２によって増幅
され基準電位Ｖ　ｒｅｆとして出力される。このそれぞ
れの電位ＶＩＮ、　Ｖｒｅｆ’は、データ検出部１５に
与えられる。データ検出部１５では、この電位ＶＩＮ、
　　Ｖｒｅｆ’を比較することによってメモリセルに記
憶されているデータを検出して出力する。

このデータ検出部１５は、例えば第６図のようなｐチャ
ネル型ＭＯ８ＦＥＴ　　Ｔ２１．、Ｔ２２及びＮチャネ
ル型ＭＯ３ＦＥＴ　　Ｔ２３．Ｔ２４を有したカレント
ミラー回路の構成を有しており、基準電位Ｖ　ｒｅｆは
ＭＯＳＦＥＴ　　Ｔ２２に、電位ｖＩＮはＭＯＳＦＥＴ
　Ｔ２１に与えられる。コノときの電位ＶＩＮは第７図
のように、電子が注入されていないメモリセルが選択さ
れたとき（区間ｔｌ）は、メモリセルか導通して列線Ｂ
Ｌの電位が低くなり、電子が注入されたメモリセルか選
択されたとき（区間ｔ２）は、メモリセルは導通せず、
列線ＢＬは負荷トランジスタＱＭ５により充電され、そ
の電位が高くなる。

ところで基準電位Ｖ　ｒｅｒは、第１の負荷回路１３及
び第２の負荷回路３４が全く等価な構成であれば、−点
鎖線で示されたように、電子が注入されていないメモリ
セルが選択されたとき（区間ｔｌ）と全く同一の電圧と
なってしまい、電位ＶＩＮを比較するための基準となり
えない。そこで基準電位Ｖ　ｒｃｒと電子が注入されて
いないとぎの電位ＶＩＮとの間に電位差を設けるべく、
基準電位Ｖ　ｒｅｒを電子が注入されているメモリセル
を選択した時に得られるＶＩＮの電位と、電子が注入さ
れていないメモリセルを選択した時に得られるＶＩＮの
電位とのほぼ中間値の点線の位置まで高めている。

このような電位差を設けるには、第１の負６１回路１３
及び第２の負荷回路３４を等価な回路構成にしておき、
ダミーセルのゲートとメモリセルのゲートとに異なる電
圧を印加することが考えられる。この場合には第５図の
回路と異なってメモリセルのゲートとダミーセルのゲー
トとを異なる配線に接続する必要がある。しかし電源電
圧変動が生じた場合に、ダミーセルのゲートとメモリセ
ルのゲートとを同じ行線に接続することによって、メモ
リセル側とダミーセル側とを等しく構成して電源電圧変
動が与える影響を同等にして、電源電圧の変動による誤
動作をおさえるべく、一般には第５図のように、メモリ
セルとダミーセルとを同じ行線ＷＬＩ〜ＷＬｍに接続す
るようにしている。

このため第１の負荷回路１３及び第２の負荷回路３４に
おけるそれぞれの負荷トランジスタＱＭ５゜ＱＤ５の負
荷抵抗の大きさを変えることによって前記の電位差を設
けている。即ち、トランジスタＱＭ５のチャネル幅より
も、トランジスタＱＤ５のチャネル幅を大きく設定し、
電流供給能力を大きくすることによって基準電位Ｖ　ｒ
ｅｒを点線の位置まで高めることができ、電位ＶＩＨの
比較するようにしている。

（発明が解決しようとする課題） しかしこのような構成にした場合であっても、トランジ
スタＱＭ５．ＱＤ５の電流供給能力に差があるため、電
源変動がメモリセルの列線Ｂ　Ｌ　１．　。

ＢＬ２．　　・・・、ＢＬｎに与える影響と、ダミーセ
ルの列線ＤＢＬに与える影響とは同等ではない。従って
従来第５図のように構成した場合であっても電源電圧変
動による誤作動が完全には解消されないという問題があ
った。

本発明は上記事情に鑑みてなされたものであり、電源電
圧変動があっても誤作動を生じない半導体メモリ装置を
提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明の半導体メモリ装置は、第１又は第２の記憶状態
にあるメモリセルが、７トリクス状に配置されたメモリ
セルアレイと、 前記各メモリセルを各列ごとに接続する列線と、前記各
メモリセルを各行ごとに接続する行線と、第１の記憶状
態と等価な記憶状態にある第１のダミーセルが配列され
た第１のダミーセル列と、第２の記憶状態と等価な記憶
状態にある第２のダミセルが配列された第２のダミーセ
ル列と、各第１のダミーセルに接続された第１のダミー
列線と、各第２のダミーセルに接続された第２のダミー
列線と、列線に接続された、第１の負荷回路と、第１の
ダミー列線に接続された、第２の負荷回路と、第２のダ
ミー列線に接続された、第３の負荷回路と、第１の負荷
回路からの出力と第２の負荷回路からの出力及び第３の
負荷回路からの出力とを比較することによってメモリセ
ルの記憶状態を検出する記憶状態検出部とを備え、第１
．第２及び第３の負荷回路は、回路構成が等しいことを
特徴としている。

（作　用） 選択されたメモリセルの記憶状態が第１の記憶状態であ
る場合は、第１のダミーセルの記憶状態と等価であり、
さらに第１及び第２の負荷回路は回路構成が等しく電気
的特性が等価であるため、このメモリセルに接続された
第１の負荷回路からの出力と、第１のダミーセルに接続
された第２の負荷回路からの出力とは等価なものとなる
。同様に選択されたメモリセルの記憶状態が第２の記憶
状態である場合は、第２のダミーセルの記憶状態と等価
であり、第１及び第３の負荷回路の″覗見的特性が等価
であるため、第１の負荷回路からの出力と第３の負荷回
路からの出力とは等価なものとなる。これにより記憶状
態検出部は、第１の負荷回路からの出力が第２又は第３
の負荷回路からの出力のいずれに対応しているかを比較
することによって、メモリセルの記憶状態を検出するこ
とか可能となる。このように、メモリセル側の第１の負
荷回路と、ダミーセル側の第２又は第３の負荷回路とは
電気的に等価に構成されているため、電源電圧変動が生
じた場合にも、それぞれの負荷回路からの出力に与える
影響は等価なものとなる。

このため、記憶状態検出部においてそれぞれの出力を比
較する場合に、電源電圧変動が与える影響は相殺される
。

（実施例） 本発明の一実施例について、図面を参照して説明する。

第１図は本実施例の回路構成を示したものである。従来
の場合を示す第５図と比較すると、記憶しているデータ
が異なる２つのダミーセル列かＤＣ１１、・−、ＤＣｍ
　１とＤＣ１２，−ＤＣｒｎ２の二列設けられ、これに
伴いそれぞれのダミーセルの列に第２の負荷回路１４及
びこれと同じ回路構成の第３の負荷回路２４が接続され
、さらにブタ検出部２５がそれぞれの負荷回路１３．　
１４２４から出力電位Ｖ　ＩＮ、　　Ｖ　ｒｅｆｔ、　
　Ｖ　ｒｅｆ２を与えられる点か異なっている。従来と
同じ構成要素には、同一の番号を（＝ｔ　して説明を省
略する。なお、第５図同様、第１図は、すべてＮチャネ
ル型ＭＯ８ＦＥＴで構成しであるが、これはｐチャネル
型ＭＯＦＥＴを含む、ＣＭＯ８回路で構成しても良いこ
とは言うまでもない。すなわち、要求される特性に応じ
て例えば、消費電力、動作速度等必要とされる機能を満
たすように回路を構成すればよいのであって、第１図の
回路に限らないことは言うでもない。

ダミーセルＤＣＩＩ、ＤＣ２１，・・、ＤＣｍｌは浮遊
ゲートに電子が注入されておらす、メモリセルのうちの
電子が注入されていないものと等価である。ダミーセル
ＤＣ１２，ＤＣ２２，・・・ＤＣｍ２はソースが浮遊状
態であって選択されても電流経路が出来ないのでメモリ
セルのうちの浮遊ゲートに電子が注入されているものと
等価である。

そしてダミーセルＤＣＩＩ、ＤＣ２１，・・・ＤＣｍｌ
のドレインはダミー列線ＤＢＬＩに、ダミーセルＤＣ１
２，ＤＣ２２，・＝、ＤＣｍ２のトレインはダミー列線
ＤＢＬ２にそれぞれ接続されている。

ダミー列線ＤＢＬＩ、ダミー列線ＤＢＬ２にそれぞれ接
続された第２の負荷回路１４及び第３の負荷回路２４は
、メモリセルに接続された列線ＢＬに接続された第１の
負荷回路１３と同一に構成されており、それぞれＭＯＳ
ＦＥＴ　　ＱＤＩ〜ＱＤ１２から成っている。ダミー列
線（ＤＢＬＩ）の電位は、浮遊ゲートに電子が注入され
ていない中性状態であるメモリセルが選ばれた時の列線
電位に等しい。ダミー列線ＤＢＬ２の電位はｌｆ遊ゲー
トに電子が注入されたメモリセルが選択された時の列線
電位に等しい。

１ ここで従来と異なり、第２及び第３の負荷「ｉ路中のそ
れぞれの負荷トランジスタＱＤ５．ＱＤ５の負荷抵抗は
、負荷回路１３の負荷トランジスタＱＭ５と同一である
。

容量ＣＩ、Ｃ２はそれぞれダミー列線ＤＢＬＩ、ダミー
列線ＤＢＬ２に接続されているが、これはメモリセル側
のカラムゲートＢＴＩ、ＢＴ２．・・・ＢＴｎに存在す
る寄生容量を補償するものである。

以上のようなイ１５１成により、メモリセル側の列線Ｂ
Ｌと、ダミーセル側のダミー列線ＤＢＬＩ。

ＤＥＬ２とは等しく構成され、電気的特性上はぼ等価に
なっている。

データ検出部２５は、負荷回路１３が出力した出力電圧
ＶＩＮを、第２の負荷回路１４及び第３の負荷回路２４
がそれぞれ出力した出力電圧Ｖｒｅｆ’ｌ。

Ｖｒｅｆ２とそれぞれ比較して、選択されたメモリセル
に記憶されたデータを検出するものである。この回路は
、第２図のようなカレントミラー回路として構成されて
いる。ソースが電源ＶＤに接続されたｐチャネル型トラ
ンジスタＴ］及びＴ２のゲ２ トには出力電圧ＶＩＮが与えられ、そのドレインは共通
に接続されている。さらにｐチャネル型トランジスタＴ
３のゲ゛−トには出力電圧Ｖ　ｒｃｌｏｌが、ｐチャネ
ル型トランジスタＴ４のゲートには出力電圧Ｖｒｅｆ２
が与えられる。トランジスタＴ３Ｔ４のソースは電源Ｖ
Ｄに接続され、ドレインは共通に、Ｎチャネル型トラン
ジスタＴ６のゲート及びドレインに接続されている。ト
ランジスタＴ６のソースは接続され、ゲートは、Ｎチャ
ネル型トランジスタＴ５のゲートに接続される。トラン
ジスタＴ５のドレインは、前を己トランジスタＴｌ、Ｔ
２のドレインに接続され、トランジスタＴ５のソースは
接地されている。この回路によって比較された結果が、
トランジスタＴｌ、Ｔ２のドレインである節点Ｎ１から
信号りとして出力される。

このような構成を有した本実施例の動作について、以下
に説明する。

行デコーダ１１によって行線ＷＬに接続された一行のメ
モリセルか選択され、さらに列デコーダ］２によってカ
ラムゲートトランジスタＢＴの１つかオン状態となり、
列線の１つが選択される。

この選択された行と列の交点にある１つのメモリセルＭ
Ｃからデータか読み出される。浮遊ケ−１・に電子が注
入されていないメモリセルが選択された場合には、この
メモリセルは導通状態となるため選択された列線ＢＬは
放電状態となる。ｌり遊ゲトに電子が注入されているメ
モリセルが選択された場合にはメモリセルは非導通状態
となるため、列線ＢＬは充電状態となる。

この電位の変化が、第１の負荷回路からの出力電圧ＶＩ
Ｎとしてデータ検出部２５に１ｊえられる。

一方ダミーセルのデータの読み出しも同様にして行われ
る。行デコーダ］１によって選択されたメモリセルと同
一の行線ＷＬに接続された二つのダミーセルが選択され
る。浮遊ゲートに電子が注入されていないダミーセルＤ
ＣＩ　１．ＤＣ２１゜・・・、ＤＣｍｌのいずれかが選
択されると、このトランジスタは導通状態となるため、
上述した電子が注入されていないメモリセルか選択され
た場合と同様に、ダミー列線ＤＢＬＬは放電状態となっ
て第２の負荷回路］４からの出力Ｖｒｃｊ’Ｌとしてブ
タ検出部２５に与えられる。ソースが浮遊状態のダミー
セルＤＣ１２ＤＣ２２，＝−、ＤＣｍ２においては、ダ
ミーセルに電流経路か形成されないため、ダミー列線Ｄ
ＢＬ２は充電状態となって、第３の負荷回路２４からの
出力Ｖｒｃｆ２としてブタ検出部２５に与えられる。

このような出力電位ＶＩＮをｖｌ・ｅｆｌ及びＶｌ・ｅ
ｒ２と比較して信号りを出力するデータ検出部２５の動
作について、説明する。第３図はこの電位ＶＩＮ。

Ｖｒｅｆ’ｌ及びＶｒｅｒ２と信号りとの関係を示した
タイムチャートである。上述したように、電位Ｖｒｅｌ
’２は電位Ｖｒｅｆ’］よりも高く、さらに電位ＶＩＮ
は〆９遊ゲートに電子か注入されてないメモリセルが選
択された場合（区間ｔｌ）は電位Ｖｒｅｆｌにほぼ等し
く、電子か注入されたメモリセルが選択された場合（区
間ｔ２）は電圧Ｖｒｅｆ２にほぼ智しい関係にある。

データ検出部２５におけるｌ・ランジスタＴ３の５ ケートには、第２の負荷回路］４からの出力電圧Ｖｒｅ
Ｎか印加されており、トランジスタＴ４のケトには、第
３の負荷回路２４からの出力電圧Ｖｒｅｆ２が印加され
ている。さらにトランジスタＴ１及びＴ２のゲートには
、共に第］の負イ１：ｉ回路１３からの出力電圧ＶＩＮ
が印加されている。

従って、放電状態の電位ＶｒＯｆｌがゲートに与えられ
るｐチャネル型トランジスタＴ３は導通状態、充電状態
の電位Ｖｒｅｆ２がろゲートに与えられるｐチャネル型
トランジスタＴ４は非導通状態となる。

一方ｌ・ランジスタＴ１及びＴ２はＶＩＮがＶｒｃｌ’
ｌと同様に放電状態となった場合（区間ｔｌ）に導通し
、　Ｖｒｅｒ２と同様に放電状態となった場合（区間ｔ
２）には非導通となる。

ＶＩＮが放電状態の場合（区間ｔ１．）はトランジスタ
Ｔ１及びＴ２か導通ずる。そしてこの導通したトランジ
スタＴ１及びＴ２の導通抵抗の和は、トランジスタＴ３
及びＴ４の導通抵抗の和よりも小さくなり、第３図のよ
うにデータ検出部からの信号りは「１」となる。

６ ＶＩＮが充電状態である場合（区間ｔ２）はトランジス
タＴ］及びＴ２は共に導通しない。従ってこのトランジ
スタＴ１及びＴ２の導通抵抗の和は、トランジスタＴ３
及びＴ４の導通抵抗の和よりも大きくなり、信号りは「
０」となる。

この結果、電子が注入されていないメモリセルが選択さ
れた場合は、データ検出部２５から［］」の信号りが出
力され、電子が注入されたメモリセルが選択された場合
は、データ検出部２５から「０」の信号りが出力される
こととなる。

このように本実施例では、メモリセルの二つの記憶状態
に対応させて等価なダミーセルを二種類設け、メモリセ
ル及び二種類のダミーセルに記憶されたデータをそれぞ
れ読み出す三つの負荷回路も等価な回路構成としている
。そして選択されたメモリセルの記憶状態に応じて変わ
る負荷回路からの出力電圧を、二種類のダミーセルの出
力電圧と比較することによって、メモリセルに記憶され
たデータを検出している。

このように、メモリセルとダミーセルとを同じ行線に接
続して構成を等価なものにしたたけてなく、さらにダミ
ーセル側の第２の負荷回路１４及び第３の負荷回路２４
も、メモリセル側の第１の負荷回路１３と全く同一の回
路構成としている。

従って従来の場合と異なり、ダミーセル側の負荷トラン
ジスタＱＤ５の電流供給能力も、メモリセル側のものと
同一に設定されている。このため電源電圧変動が生じた
場合にも、メモリセル側とダミーセル側とで影響が等し
いため、変動が相殺されて誤動作の発生を防止すること
ができる。

例えば電子が注入されていないメモリセルが選択された
場合は、第１の負荷回路１３からの出力電圧ＶＩＮと、
同じく電子か注入されていないダミーセルに接続された
第２の負荷回路１４からの出力電圧Ｖｒｅｆｌとに与え
られる電源変動の影響は等しい。この場合に第３の負荷
回路２４からの出力電圧Ｖｒｅｆ’２も影響を受けて変
動するが、トランジスタＴ１とトランジスタＴ２の導通
抵抗の和が、トランジスタＴ３とトランジスタＴ４との
導通抵抗の和よりも小さいという状態は維持される。こ
のため電源電圧変動があっても、データ検出部２５から
は「１」の信号りが出力されることになる。

同様に電子が注入されたメモリセルが選択された場合に
は、第１の負荷回路１３からの出力電圧ＶＩＮと第３の
負荷回路２４からの出力電圧Ｖｒｅｆ２とに与えられる
電源電圧変動の影響は等しい。従って第２の負荷回路１
４からの出力電圧Ｖｒｅｒｌか変動しても、トランジス
タＴ１とトランジスタＴ２のｉ通抵抗の和が、トランジ
スタＴ３とトランジスタＴ４との導通抵抗の和よりも大
きい状態は維持され、データ検出部２５からは「０」の
信号りが出力されることになる。

このように本実施例では、電源電圧変動が生じても誤動
作の発生を防止することができる。

第２図に示した実施例においては、トランジスタＴＩ、
Ｔ２．Ｔ３．Ｔ４のサイズを等しく設定することにより
、ＶＩＮが充電状態にある時と、放電状態にある時のト
ランジスタＴＩ、Ｔ２の導通抵抗の和が、トランジスタ
Ｔ３．Ｔ４の導通抵抗］　９ の和に対し、大及び小になるように設定している。

しかし、これは上記のような大小の関係が成立すればよ
いため、必らずしもトランジスタＴＩＴ２．Ｔ３．Ｔ４
のサイズを等しくする必要はない。

上述した実施例は一例であって、本発明を限定するもの
ではない。例えば、負荷回路はメモリセル又はダミーセ
ルの記憶状態に応じて異なった出力をするものであれば
よく、回路構成は実施例のものと異なっていてもよい。

またメモリセルの記憶状態を検出するデータ検出部は、
第２図に示された回路と異なるものも用いることができ
る。第４図にその他の回路構成の例を示す。トランジス
タＴＩ、Ｔ２．Ｔ３．Ｔ４はいずれも同等のものでＮチ
ャネル型のＭＯＳＦＥＴてあり、シキイ電圧は略Ｏ■に
設定され、また電流供給能力が等価にされている。そし
て第２図のデータ検出部の回路と同様に、電圧ＶＩＮを
トランジスタＴｌｌ及びＴＩ２のゲートに印加し、さら
に基準電圧Ｖｒｃｆ’１をトランジスタＴ１３のゲート
に、基準電圧０ Ｖｒｅｆ２をトランジスタＴ１４のゲートに印加してい
る。トランジスタＴｌｌ〜Ｔ　１４のドレインは電源Ｖ
Ｄに接続され、トランジスタＴ１］Ｔ１２のソースは共
通にＮチャネルエンハンスメント型トランジスタＴ１５
のドレインに接続されている。トランジスタＴ１５のゲ
ートは電源ＶＤに、ソースは接地されている。トランジ
スタＴ１Ｂ、Ｔ１４のソースは共通にＮチャネルエンハ
ンスメント型トランジスタＴ１６のドレインに接続され
ている。トランジスタＴ１６のゲートは電源ＶＤにソー
スは接地されている。このトランジスタ　Ｔ１５　　Ｔ
１６はお互いに等しいサイズに設定されている。トラン
ジスタＴｌｌ及びＴ１２の導通抵抗の和と、トランジス
タＴ１３及びＴ１４の導通抵抗の和との大小関係がメモ
リセルの記憶状態に応じて変わり、これを節点Ｎ　１．
１と節点Ｎ１２との電位の差としてセンスアンプ３５に
より比較増幅し、その結果を信号りとして出力する。こ
のような回路によるものを用いてもよい。

なお、ダミー列線ＤＢＬ２は、電荷の放電経路が無く、
電気的に浮遊の状態になっている。このため浮遊状態を
無くすために、微少な電流を流す。

トランジスタをダミー列線ＤＢＬ２と、接地間に接続し
てもよい。この時は、列線ＢＬ、ダミー列線ＤＢＬＩに
も同様に微少な電源を流すトランジスタを設ける。

〔発明の効果〕

以上説明したように本発明の半導体メモリ装置は、メモ
リセルの記憶状態に応じて異なる出力をする第１の負荷
回路と、二種類のダミーセルのそれぞれの記憶状態に応
じて異なる出力をする第２及び第３の負荷回路とを全て
等しく構成し、それぞれの出力を比較することによって
メモリセルの記憶状態を検出するものであるため、電源
電圧変動が生じた場合にもその影響を相殺することによ
って、誤動作を防止することができる。

装置の構成を示す回路図、第２図は同装置のブタ検出部
の構成を示す回路図、第３図は同装置における負荷回路
からの出力電位とデータ検出部からの出力信号との関係
を示すタイムチャート、第４図はその他の実施例におけ
るデータ検出部の構成を示す回路図、第５図は従来の半
導体メモリ装置の構成を示す回路図、第６図は同装置の
データ検出部の構成を示す回路図、第７図は同装置にお
ける負荷回路からの出力電位とデータ検出部からの出力
信号との関係を示すタイムチャートである。

１１・・・行デコーダ、１２・・・列デコーダ、１３・
・・第１の負荷回路、１４．３４・・・第２の負荷回路
、２４・・・第３の負荷回路、１５．２５・・・データ
検出部、ＭＣ・・・メモリセル、ＤＣ・・・ダミーセル
、ＷＬ・・・行線、ＢＬ・・・列線、ＤＢＬ・・・ダミ
ー列線、ＢＴ・・・カラムゲート。

【図面の簡単な説明】

Claims (1)

1. 【特許請求の範囲】 　第１又は第２の記憶状態にあるメモリセルと、前記第
   １の記憶状態と等価な記憶状態にある第１のダミーセル
   と、 前記第２の記憶状態と等価な記憶状態にある第２のダミ
   ーセルと、 前記メモリセルに接続された第１の負荷回路と、前記第
   １のダミーセルに接続された、第２の負荷回路と、 前記第２のダミーセルに接続された、第３の負荷回路と
   、 前記第１の負荷回路からの出力と、前記第２の負荷回路
   からの出力及び前記第３の負荷回路からの出力とを比較
   することによって、前記メモリセルの記憶状態を検出す
   る記憶状態検出部とを備え、前記第１、第２及び第３の
   負荷回路は、回路構成が等しいことを特徴とする半導体
   メモリ装置。