KR910001772A - 반도체 메모리 장치 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 의한 반도체메모리장치의 구성을 나타낸 회로도.
Claims (1)
- 제1 또는 제2의 기억상태에 있는 메모리셀(MC11-MCmn)과 상기 제1의 기억상태와 등가인 기억상태에 있는 제1의 더미셀(DC11~DCm1), 상기 제2의 기억상태와 등가인 기억상태에 있는 제2의 더미셀(DC12~DCm2), 상기 메모리셀(MC11~MCmn)에 접속된 제1의 부하회로(13), 상기 제1의 더미셀(DC11~DCm1)에 접속된 제2의 부하회로(14), 상기 제2의 더미셀(DC12~DCm2)에 접속된 제3의 부하회로(24), 상기 제1의 부하회로(13)로 부터의 출력과 상기 제2의 부하 회로(14)로부터의 출력 및 상기 제3의 부하회로(24)로부터의 출력을 비교하는 것에 의해서, 상기 메모리셀의 기억상태를 검출하는 기억상태 검출부(25)를 구비하고, 상기 제1 제2 및 제3이 부하회로(13,14,24)는 그 회로구성이 같은 것을 특징으로 하는 반도체메모리장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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