KR970060222A - 동기형 반도체 메모리 장치 - Google Patents

Abstract

동기형 반도체 메모리 장치가 개시되며 그것은 두 전도 제어 신호 중 하나인 DIT를 활성화 시키고 출력 제어 신호 MSK2B 또는 OEB에 따라 전도 제어 신호 둘 다를 비능동화하시킴으로써, 출력 신호 D2T 및 D2N을 출력하도록 채용된 출력 제어 회로(14)를 가지며, 데이터 출력 단자(DQ)가 작용되거나 또는 높은 임피던스로 세트 되는지의 여부를 제어하고 출력 회로(17)는 한 쌍의 래치 회로(15 및 16)가 제공되고 그 각각은 내부 동기 신호(∮3)에 동기하여 대응하는 전도 제어 신호를 개별적으로 래치하고 출력하도록 채용된다. 또한 내부 동기 신호(∮3)의 인버트된 신호에 응답하여 출력 제어 신호를 래칭하는 부가적 래치 회로(13)가 제공된다.

Description

동기형 반도체 메모리 장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명에 따른 반도체 메모리 장치의 한 실시예를 도시하는 블럭도.

제2도는 제1도에 도시된 반도체 메모리 장치 동작의 한 예시를 도시하는 파형도

Claims (3)

1. 반도체 메모리 장치에 있어서, 데이터 출력 단자와, 제1 및 제2 데이터 신호가 제1 상태를 취할 때 제1 논리 레벨에서, 상기 제1 및 제2 데이터 신호가 제2 상태를 취할 때 제2 논리 레벨에서 상기 출력 단자를 구동하고, 상기 제1 및 제2 데이터 신호가 제3 상태를 취할 때 고임피던스 상태로 상기 출력 단자를 이끌도록 상기 출력 단자에 연결되고 상기 제1 및 제2 데이터 신호에 응답하는 출력회로와, 래치 인에이블한 신호에 응답하여 상기 출력 회로에 상기 제1 데이터 신호를 래치하여 공급하는 제1 래치 회로와, 상기 래치 인에이블 신호에 응답하여 상기 출력 회로에 상기 제2 데이터 신호를 래치하여 공급하는 제2 래치 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서, 선택된 메모리 셀에 저장된 데이터에 대응하는 데이터 신호를 수신하고 상기 데이터 신호에 응답하여 상기 제1 및 제2 데이터 신호를 생성하는 출력 제어 회로를 더 포함하며, 상기 출력 제어 회로는 제어 신호를 수신하고 상기 제어 신호가 소정의 레벨에 있을 때 상기 데이터 신호에 상관없이 상기 제3 상태를 취하도록 상기 제1 및 제2 데이터 신호를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
3. 제1항에 있어서, 상기 출력 제어 회로는 상기 래치 인에이블한 신호의 인버트된 신호에 응답하여 상기 제어 신호를 래칭하는 제3 래치 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.

   ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.