JPH0485792A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、スタティックＲＡＭ　（ＳＲＡＭ）のように
クロック信号により制御されてデータ読出しが行われる
同期方式の半導体記憶装置に関する。

（従来の技術） 従来、ＳＲＡＭのデータ読出し方式としては、アドレス
信号をクロック信号の一周期にわたってラッチする同期
方式が採られている。その代表的なりロック方式には、
二種類ある。

第６図は単相クロックパルスを用いる方式のＳＲＡＭ構
成で、第７図はその動作タイミング図である。基本クロ
ック信号ＣＫの各周期の初めを検知してアドレスクロッ
クＣＫｐが生成され、これによりアドレスラッチ回路２
１が制御される。

アドレスラッチ回路２１は、クロックＣＫｐが“Ｈ″レ
ベルときに入力されたアドレス信号を伝達し、“Ｌ”レ
ベルに立ち下がる時点でこのアドレス信号をラッチする
ものである。つまり有効なアドレス信号はこのアドレス
クロックＣＫｐか“Ｈ°レベルのときにある。アドレス
ラッチ回路２１を伝達されたアドレス信号はデコーダ２
２１；よりデコードされる。そしてメモリセルアレイ２
３のデコーダ２２により選択された番地のデータが読み
出されてセンスアンプ２４により検知増幅され、これが
出力ラッチ２５を介し、さらに出力バッファ（図示しな
い）を介して外部に取り出される。

第８図は、マスタースレーブ方式と呼ばれる二相クロッ
ク方式のＳＲＡＭの例で、第９図はその動作タイミング
図である。この方式では、第８図に示すようにアドレス
信号入力部に第１のラッチ回路２１１と第２のラッチ回
路２１２を持つ。これら第１．第２のラッチ回路は、そ
れぞれ第１のクロックＣＫＩ、第２のクロックＣＫ２に
より制御される。第１．第２のクロックＣＫＩ、ＣＫ２
はいずれも基本クロックＣＫの各周期の初めを検知して
得られるものであるが、第９図に示すように第１のクロ
ックＣＫＩは、基本クロックＣＫの反転出力が時間ｔ。

１だけ遅延した信号であり、第２のクロックＣＫ２は基
本クロックが時間ｔＣ２だけ遅延した信号である。ただ
し、ｔ　ｅｌ＞　ｔ　Ｃ２に設定される。第１．第２の
ラッチ回路２１１゜２１２共に、クロックが“Ｈ”レベ
ルのときアドレス信号を伝達し、“Ｌ２レベルのときに
そのラッチを行う。

したがって第９図に示すように、基本クロックＣＫの各
周期の初めの時間ｔｃ＋の間だけ、第１のラッチ回路２
１１がアドレス信号伝達可能状態になり、各周期の初め
から時間ｔＣ２だけ遅れて第２のラッチ回路２１１がア
ドレス信号伝達可能になる。これにより、時間ｔＣ２〜
ｔｃＩの間のアドレス信号が有効なアドレスデータとし
てメモリセルアレイ２３に伝達され、基本クロックの一
周期の間だけアドレス信号が一定値に保持される。

この様な従来の方式では、アクセスの高速化を図ろうと
する場合に次のような問題がある。

第６図の単相クロック方式では、アドレスクロックＣＫ
ｐをチップ全体に伝達するために、第７図に示すように
遅延時間ｔ。Ｐが必要である。このことは、アドレス信
号が時間ｔｃｐの量定止めされてメモリセルアレイまで
伝達されないことを意味する。これはアクセスタイムの
劣化につながる。

またアクセスタイムの短縮には、アドレスクロックＣＫ
ｐＯ幅を短くすることが必要であるが、これも限界があ
る。メモリ容量の増大により、パスラインの容量が増大
して、クロックパルスの立上がりや立ち下がりが緩慢に
なるからである。

一方、第８図の二相クロック方式では、上述の単相クロ
ック方式と異なり、パルス幅に関する問題はない。しか
し、アドレス信号が第２のラッチ回路２１２において足
止めされるという問題が残る。これは、アドレスデータ
がアドレス入力部から第１のラッチ回路２１１を介して
！２のラッチ回路２１２まで伝達される時間は、第２の
ラッチ回路２１２に入るクロック信号ＣＫ２の遅延ｔＣ
２に比べて小さいからである。つまり、アドレス信号は
第２のラッチ回路２１１の入力端子まで速やかに伝達さ
れていても、第２のクロックＣＫ２がそれより遅れて立
ち上がるために、足止めが生しる。この問題を解決する
ための一つの方法として、第２のラッチ回路２１２をア
ドレスデコーダ２２の出力端側にもってくることが考え
られる。しかしこの様にすると、第２のラッチ回路２１
２の個数が膨大なものとなる。すなわち、アドレスデコ
ーダの前に設ける場合にｎ個のラッチ回路が必要である
とすると、これをアドレスデコーダの後にもってくると
、２″個必要になるからである。これは素子面積の増大
のみならず、クロック信号のためのパスラインの容量増
大、したがって消費電力の増大をもたらす。

（発明が解決しようとする課題） 以上のように従来の同期式ＳＲＡＭにおいては、クロッ
クの遅延によりアドレス信号のメモリセルアレイへの伝
達に遅れが生じる結果、アクセスの高速化が難しく、こ
れを解決しようとすると消費電力増大をもたらすという
問題があった。

本発明は、この様な問題を解決して、高速アクセスを可
能とした同期式の半導体記憶装置を提供することを目的
とする。

［発明の構成］ （課題を解決するための手段） 本発明に係る同期式の半導体記憶装置は、アドレス信号
入力部に、基本クロックを反転した第１のクロックによ
り制御されて入力アドレス信号をラッチする、基本クロ
ックの各周期の初めにおいて信号伝達可能状態に保たれ
る第１のラッチ回路が設けられ、メモリセルアレイの出
力部に第１のクロックとは反転した第２のクロックによ
り制御されて読み出されたデータをラッチする第２のラ
ッチ回路が設けられていることを特徴とする。

（作用） 本発明によれば、基本クロックの各周期の初めから第１
のクロックが立ち下がるまで、すなわちアドレス信号を
ラッチするまでの遅れ時間ｔ１の間にアドレス信号が確
定されれば、有効なアドレス信号は各周期の初めからメ
モリセルアレイ部に伝達される。したがってアドレス信
号入力部でのアドレスデータの足止めは生じない。メモ
リセルアレイの出力部に設けられる第２のラッチ回路を
各周期の初めから信号伝達可能にするまでの時間ｔ２と
、出力データをラッチするまでの時間ｔ、については、
最終的な８力回路の構成法による。例えばクロックによ
り制御される専用の出力ラッチ回路を有する場合、この
出力ラッチ回路を信号伝達可能状態にしてデータを出力
する時間をｔｏ、１とするとき、ｔ　２　＜　ｉ　ｏｕ
＋　に設定し、かっｔ３を、１２＜１．であって第２の
ラッチ回路に有効なデータをラッチし得るに十分な時間
に設定する。この様に第２のラッチ回路を制御すれば、
アドレス信号の入力から読出しデータの出力までの間に
、クロック信号のタイミングに起因する信号伝達の足止
めは一切なくなる。したがって本発明によれば、従来に
ない高速のアクセスが可能になる。

また、第２のラッチ回路をアドレスデコーダとメモリセ
ルアレイの間に設ける場合に比べて、第２のラッチ回路
の個数は十分少なくて済む。

（実施例） 以下、本発明の詳細な説明する。

第１図は一実施例のＳＲＡＭの概略構成を示す。第１の
ラッチ回路１１は、基本クロックＣＫを反転して得られ
る第１のクロックＣＫ１により制御されるアドレスラッ
チ回路である。この第１のラッチ回路１１を伝達された
アドレス信号はアドレスデコーダ１２によりデコードさ
れてメモリセルアレイ１３に供給される。アドレスデコ
ーダ１２により選択されたメモリセルのデータはセンス
アンプ１４により読み出されて第２のラッチ回路１５に
転送されてラッチされる。第２のラッチ回路１５は、、
第１のクロックＣＫ、とは反転した第２のクロックＣＫ
　２により制御されるデータラッチ回路である。第２の
ラッチ回路１５を伝達されたデータは出力ラッチ回路１
６に転送されてラッチされ、外部に出力される。

第３図は、ＥＣＬレベルのアドレス信号を取り込んで内
部でＣＭＯＳレベルの論理信号としてセルアレイ制御を
行う場合の、第１図の各部の具体的な構成を示す。第１
のラッチ回路１１は、例えば第４図に示すようなＥＣＬ
回路により構成されている。第２のラッチ回路１５およ
び出力ラッチ回路１６も同様である。第１のラッチ回路
１１の出力は、カレントミラー型ＣＭＯＳ差動増幅回路
からなるレベル変換回路１７を介してアドレスデコーダ
１２に供給される。メモリセルアレイ１３は、各ワード
線ＷＬとビット線対ＢＬ、ＢＬの交差位置にＭＯＳフリ
ップフロップからなるメモリセルを配置して構成されて
いる。センスアンプ１４はバイポーラ構成である。出力
ラッチ回路１６のデータはざらに出力バッファ１８を介
して外部に取り出されるようになっている。

第５図は、基本クロックＣＫから、第２のラッチ回路１
１のための第１のクロックＣＫｒ　、！２のラッチ回路
１５のための第２のクロックＣＫ２、および出力ラッチ
回路１６用のクロックＣＫｏｕｔを得る回路構成を示し
ている。すなわち、ｔＪｌのクロックＵ　ＫＩＳよひ出
力クロックＵＫＯｕｔは、基本クロックＣＫを反転した
信号であって、その遅延時間すなわち基本クロックＣＫ
の周期の初めから第１のクロックＣＫ、が立ち下がるま
での時間がｔ、である。第２のクロックＣＫ２は、基本
クロックＣＫの周期の初めから遅延回路１９により決ま
る遅延時間ｔ、たけ遅れて立ち下がる。

第２図の動作タイミング図を参照して次にこの実施例の
ＳＲＡＭの読出し動作を説明する。第１のクロックＣＫ
、が“Ｌ”レベルになると、入力されたアドレスデータ
は第１のラッチ回路１１にラッチされる。第１のクロッ
クＣＫ、が基本クロックＣＫの周期の初めから′Ｌ′″
レベルになるまでの時間ｔ、の間に、この間に確定して
いるアドレスデータはアドレスデコーダ１２に伝達され
、これによりメモリセルアレイ１３のデータ読出しが行
われる。第２のクロックＣＫ２は、基本クロックＣＫの
周期の初めから時間ｔ２だけ遅れて立ち上がり、基本ク
ロックＣＫの周期の初めから時間ｔ、だけ遅れて立ち下
がる。したがって、上述した時間ｔ１の間に指定された
アドレス信号に対応する選択メモリセルのデータがセン
スアンプ１４の出力部に有効な出力として現れている期
間内に第２のクロックＣＫ２の立ち下がりがかかれば、
そのデータは第２のラッチ回路１５にラッチされる。出
力ラッチ回路１６を制御しているクロック信号ＣＫｏｕ
ｔは、基本クロックＣＫを逆相としたものである。した
かって出力端子Ｄ　ｏｕｔには、基本クロックＣＫの周
期の初めに指定されたアドレスのセルデータが、クロッ
クのタイミングによる足止めが全くない状態で出力され
る。このセルデータが現れる期間は、基本クロックＣＫ
が“Ｌ”レベルである期間および次の周期において基本
クロックが“Ｈ°レベルになっている前半の期間である
。つまり、第２図に示す時間ｔ　ｏｕｔは、基本クロッ
クＣＫが“Ｈ″レベルある時間にその伝達遅れ時間を加
えた時間ということになる。

以上のようにしてこの実施例によれば、ラッチ回路の制
御タイミングの遅れに起因する信号の足止めがなく、高
速アクセスができる。またアドレス信号の数をｎ、デー
タの数をｍとすると、この実施例の場合節１．第２のラ
ッチ回路１１．１５を合わせて（ｎ＋ｍ）個である。一
方従来の第８図で説明した二相クロック方式では、二つ
のアドレスラッチ回路の個数が２ｎ個であり、そのうち
一方をデコーダの後に持ってきたとすると、個数は（ｎ
＋２’）個となる。メモリ容量の増大に伴ってアドレス
信号の数ｎは増大する傾向にあり、例えばＩＭビットＳ
ＲＡＭではｎ−１０にもなる。

出力データ数ｍは４個または８個という比較的小さい数
である。そうするとこの実施例による方式では、第１．
第２のラッチ回路の数は、第８図の二相クロック方式の
場合よりも少なくなる。以上により、素子数の低減と消
費電力の低減が図られる。

［発明の効果］ 以上述べたように本発明によれば、クロックのタイミン
グによる信号の足止めがなく、シたがって高速アクセス
が可能であり、しかも素子数の低減および消費電力の低
減が図られる同期式の半導体記憶装置を実現することが
できる。。

【図面の簡単な説明】

第１図は本発明の一実施例のＳＲＡＭの概略構成を示す
図、 第２図はその動作を説明するためのタイミング図、 第３図は第１図の具体的構成例を示す図、第４図は同じ
く第１図に用いられるラッチ回路の構成例を示す図、 第５図は同じくクロック信号発生回路を示す図、第６図
は従来のＳＲＡＭの構成例を示す図、第７図はその動作
を説明するためのタイミング図、 第８図は従来のＤＲＡＭの他の構成例を示す図、第９図
はその動作を説明するためのタイミング図である。 １１・・・第１のラッチ回路、１２・・・アドレスデコ
ーダ、１３・・・メモリセルアレイ、１４・・・センス
アンプ、１５・・・第２のラッチ回路、１６・・・出力
ラッチ回路。 第４ 図 Ｃにρ 第６ 図

Claims (1)

【特許請求の範囲】
1. （１）メモリセルアレイと、 基本クロックを反転した第１のクロックにより制御され
   て前記メモリセルアレイへの入力アドレス信号をラッチ
   する、基本クロックの各周期の初めにおいて信号伝達可
   能状態に保たれる第１のラッチ回路と、 この第１のラッチ回路を伝達されたアドレス信号をデコ
   ードするアドレスデコーダと、 前記メモリセルアレイの出力部に設けられたセンスアン
   プと、 このセンスアンプの出力部に設けられて前記第１のクロ
   ックとは反転した第２のクロックにより制御されて読み
   出されたデータをラッチする第２のラッチ回路と、 を備えたことを特徴とする半導体記憶装置。