KR100223749B1 - 인에이블 신호를 갖는 레지스터 - Google Patents

Abstract

본 발명은 클럭신호에 동기되어 동작되는 경우에 클럭신호와 인에이블신호 사이에 셋업(SETUP) 및 홀드(HOLD) 타임 마진을 개선한 인에이블 신호를 갖는 레지스터에 관한 것이다.

본 발명은, 클럭신호(CLK)와 인에이블 신호(ENB)의 입력단자를 구비하여 인에이블 신호(ENB)의 입력을 검출하는 제어신호 검출부와, 상기 제어신호 검출부의 출력을 클럭신호로 사용하는 동시에 입력신호(Ai)의 입력단자를 구비하여 입력신호의 입력을 검출하는 입력신호 검출부와, 상기 입력신호 검출부의 출력신호를 입력으로 받아 래치기능을 수행하는 입력신호 저장부로 구성된다.

본 발명은 입력신호 뿐만 아니라 인에이블 신호에 의하여 입력신호가 저장될 것인지를 판단하기 때문에 입력신호 및 인에이블 신호에 대한 셋업/홀드 타임 마진을 신호 자체의 펄스폭만큼 확보할 수 있게 되는 잇점이 있다.

Description

인에이블 신호를 갖는 레지스터

제1도는 클럭 신호와 입력 신호에 따라 동작하는 일반적인 레지스터의 회로도.

제2도는 제1도에 도시된 신호 검출부(110)의 상세 회로도.

제3도는 제1도에 도시된 레지스터의 셋업(SETUP) 및 홀드(HOLD) 마진을 나타내는 타이밍도.

제4도는 일반적인 인에이블 신호를 갖는 레지스터의 회로도.

제5도는 제4도에 도시된 레지스터의 셋업(SETUP) 및 홀드(HOLD) 마진을 나타내는 타이밍도.

제6도는 종래의 구성에 대한 입력 신호-클럭 신호(IN-CLK) 특성을 나타내는 타이밍도.

제7도는 종래의 구성에 대한 인에이블 신호-클럭 신호(EN-CLK) 특성을 나타내는 타이밍도.

제8도는 본 발명에 의한 인에이블 신호를 갖는 레지스터의 구성을 나타내는 회로도.

제9도는 제8도에 도시된 레지스터의 셋업(SETUP) 및 홀드(HOLD) 마진을 나타내는 타이밍도.

제10도는 본 발명의 구성에 의한 입력 신호-클럭 신호(IN-CLK) 특성을 나타내는 시간대 전압 타이밍도.

제11도는 본 발명의 구성에 의한 인에이블 신호-클럭 신호(EN-CLK) 특성을 나타내는 시간대 전압 타이밍도.

제12도는 제4도에 도시된 종래의 구성에서 신호 검출부(110)로 인가되는 신호(stbi)를 나타내는 타이밍도.

제13도는 제8도에 도시된 본 발명의 구성에서 입력 신호 검출부(20)의 RX1의 stb 단자로 인가되는 신호(STBI)를 나타내는 도면.

* 도면의 주요부분에 대한 부호의 설명

10 : 제어 신호 검출부 20 : 입력 신호 검출부

30 : 입력 신호 저장부 31 : 플립플롭

32 : 인버터

본 발명은 인에이블 신호를 갖는 레지스터에 관한 것으로 특히, 클럭 신호에 동기되어 동작되는 경우에 클럭 신호와 인에이블 신호 사이에 셋업(SETUP) 및 홀드(HOLD) 타임 마진을 개선한 인에이블 신호를 갖는 레지스터에 관한 것이다.

일반적으로, 메모리 소자에 사용되는 입력 신호가 하나인 레지스터는 첨부한 제1도에 도시되어 있는 바와 같이, 클럭 신호 및 입력 신호를 받는 신호 검출부(110)와, 입력 신호 저장부(120)를 포함하여 구성된다. 상기 신호 검출부(110)는 3개의 입력 단자를 구비하되, 클럭 신호(CLK)를 입력받는 stb 단자와, 입력 신호(Ai)를 입력받는 데이타 입력 단자(in)와, 상기 입력 신호(Ai)를 인버터를 통해 반전시켜 입력받는 반전 데이터 입력 단자(in#)를 구비한다. 상기 입력 신호 저장부(120)는 2개의 노아(NOR) 게이트로 이루어지는 플립플롭과, 상기 플립플롭의 각 출력단에 연결되는 인버터를 포함하여 이루어진다. 이때, 상기 입력 신호 저장부(120)는 래치 기능을 수행한다.

상기 신호 검출부(110)는 그 상세 회로 구성이 제2도에 도시되어 있다. 상기 제2도를 참조하면, 상기 신호 검출부(110)는 stb 단자로 인가되는 신호, 즉 클럭 신호(CLK)의 상승 엣지에서 입력 신호(Ai)를 검출하여 출력 신호(q, q#)를 결정한다. 후단의 노아(NOR) 래치 즉 입력 신호 저장부(120)에 의해 클럭 신호(CLK)가 디스에이블(disable)된 후에도 출력 신호를 일정하게 유지한다. 이때, 클럭 신호(CLK)와 입력 신호(Ai) 사이에 만족되어야할 셋업(SETUP)/홀드(HOLD) 타임 마진은 제3도에 도시된 바와 같이 입력 신호의 펄스폭과 같다.

제4도는 상기 제1도에 도시된 레지스터에 인에이블 신호가 추가된 형태를 도시한 것이다. 이때, 클럭 신호(CLK)와 인에이블 신호(EN)를 입력으로 하는 낸드(NAND)게이트와, 상기 낸드 게이트의 출력단과 stb 단자의 사이에 연결되는 인버터가 구비된다. 한편, 상기 클럭 신호(CLK)와 인에이블 신호(EN) 사이에 만족되어야 할 셋업/홀드 타임 마진은 제5도에 도시된 바와 같이 상기 인에이블 신호(EN)의 펄스폭에서 클럭 신호(CLK)의 펄스폭을 뺀 값이다.

제6도 및 제7도는 일반적인 구성에 대한 입력 신호-클럭 신호(IN-CLK) 특성과 인에이블 신호-클럭 신호(EN-CLK) 특성을 나타내는 타이밍도이다. 제3도 및 제5도에서 예측되는 바와 같이 인에이블 신호(EN)가 하이 레벨인 동안에 클럭 신호(CLK)의 상승 엣지가 있으면 이에 트리거되어 입력 신호(IN)는 검출된다(제6도 참조). 한편, 인에이블 신호(EN)가 로우 레벨인 동안에는 클럭 신호(CLK)의 상승 엣지가 있다고 하더라도 입력 신호(IN)가 검출되어서는 안된다. 그럼에도 불구하고, 제7도의 (a)에 나타낸 바와 같이, 클럭 신호(CLK)가 하이 레벨인 동안에 인에이블 신호(EN)가 신호가 변화하면 스트로브 신호(stb)가 인에이블 신호(EN)의 변화를 추종하여 상승하게 되고, 그에 따라 입력 신호 검출부는 오동작을 하게 된다(제7도 (a) 참조). 또한, 제7도의 (b)와 같은 경우에는 스트로브 신호(stb)의 상승 엣지는 클럭 신호(CLK)의 상승 엣지와 일치하지만 스트로브 신호(stb)의 하강 엣지가 클럭 신호(CLK)의 하강 엣지가 아니라 인에이블 신호(EN)의 하강 엣지에 일치하게 되어 그 만큼 동작 마진이 작아지는 문제점이 있다. 즉, 상기와 같은 종래의 레지스터에서는 클럭 신호(CLK)에 대하여 인에이블 신호(EN)의 셋업/홀드 타임 마진을 확보하기에 불리하게 되는 문제점이 있다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출한 것으로서, 입력 신호 판단부에서 인에이블 신호만을 검출하도록 하고 그 출력을 입력 신호를 검출하는 클럭 신호로 사용함으로써 입력 신호와 인에이블 신호에 대한 셋업/홀드 타임 마진이 각 신호 자체의 펄스폭과 같아지도록 하는 인에이블 신호를 갖는 레지스터를 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 한 측면에 따르면, 인에이블 신호 단자를 포함하는 레지스터에 있어서, 인에이블 신호가 인가되는 인에이블 신호 단자와 클럭 신호(CLK)가 인가되는 클럭 신호 단자; 입력 신호(IN)가 인가되는 입력 신호 단자; 상기 클럭 신호가 제1 엣지-여기서, 제1 엣지는 제1 상태에서 제2 상태로 천이하는 것임-에서 상기 인에이블 신호를 검출하여 출력하고, 상기 클럭 신호가 제2 엣지-여기서, 제2 엣지는 제2 상태에서 제1 상태로 천이하는 것임-가 될 때 출력이 제1 상태가 되는 제어 신호 검출부; 상기 제어 신호 검출부의 출력의 제1 엣지에서 상기 입력 신호를 검출하여 출력하는 입력 신호 검출부; 및 상기 입력 신호 검출부의 출력을 래치하는 입력 신호 저장부를 포함하는 인에이블 신호를 갖는 레지스터가 제공된다. 바람직한 실시예에서, 상기 제1 엣지는 상승 엣지이고, 상기 제2 엣지는 하강 엣지이고, 상기 제1 상태는 로우 레벨이고 상기 제2 상태는 하이 레벨이 된다.

상기와 같은 본 발명은 클럭 신호(CLK)가 하이 레벨인 동안 입력 신호뿐만 아니라 인에이블 신호가 변하더라도 그에 따라 출력이 영향을 받지 않게 되므로, 입력 신호 및 인에이블 신호에 대한 셋업/홀드 타임 마진을 신호 자체의 펄스폭만큼 확보할수 있게 되는 이점이 있다.

이하, 본 발명에 의한 인에이블 신호를 갖는 레지스터의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

제8도는 본 발명에 의한 인에이블 신호를 갖는 레지스터의 구성을 나타내는 회로도이다.

제8도를 참조하면, 본 발명은 제어 신호 검출부(10), 입력 신호 검출부(20), 입력 신호 저장부(30)를 포함한다. 제어 신호 검출부(10)는 클럭 신호(CLK)의 상승 엣지에서 인에이블 신호(EN)를 검출하여 출력한다. 입력 신호 검출부(20)는 제어 신호 검출부(10)의 출력(STBI)이 상승 엣지일 때 입력 단자로 인가되는 입력 신호(Ai)를 검출하여 출력한다. 입력 신호 저장부(30)는 입력 신호 검출부(20)의 출력을 래치하여 저장한다.

구체적으로 살펴보면, 상기 제어 신호 검출부(10)는 클럭 신호(CLK)가 입력되는 클럭 단자와 인에이블 신호(EN)가 인가되는 인에이블 신호 단자와 인버터(IINVE)와 신호 검출부(RX2)를 포함한다. 여기서, 신호 검출부(RX2)는 제2도에서와 같은 구성을 갖는 것으로, 스트로브 신호 단자(stb), 데이터 입력 단자(in), 반전 데이터 입력 단자(in#) 및 출력 단자(q)를 갖는 것으로, 스트로브 신호 단자(stb)로 인가되는 신호가 상승 엣지(rising edge)일 때(즉, 로우 레벨에서 하이 레벨로 천이할 때), 데이터 입력 단자(in)로 인가되는 신호를 검출하여 출력한다. 여기서, 반전 데이터 입력 단자(in#)에는 데이터 입력 단자(in)에 인가되는 신호의 반전 신호가 인가된다. 여기서, 신호 검출부(RX2)의 스트로브 신호 단자(stb)에는 클럭 신호(CLK)가 인가되고 데이터 입력 단자(in)에는 인에이블 신호(EN)가 인가되고 반전 데이터 입력 단자(in#)에는 인버터(IINVE)의 출력인 반전 인에이블 신호가 인가된다. 따라서, 신호 검출부(RX2)의 출력 단자(q)는 클럭 신호(CLK)가 상승 엣지일 때 인에이블 신호(EN)를 검출하여 출력하게 된다.

한편, 입력 신호 검출부(20)는 입력 신호(Ai)를 입력하는 입력 신호 단자와, 인버터(IINV1)와, 신호 검축부(RX1)를 포함하여 구성된다. 신호 검출부(RX1)는 제2도에 나타낸 바와 같은 구성을 갖는 것으로, 그의 스트로브 신호 단자(stb)는 제어 신호 검출부(10)의 출력이 인가되고, 데이터 입력 단자(in)에는 입력 신호(Ai)가 인가되고, 반전 데이터 입력 단자(in#)에는 인버터(IINV1)의 출력인 반전 입력 신호가 인가된다. 따라서, 신호 검출부(RX1)의 출력 단자(q)-즉, 입력 신호 검출부(20)의 출력-는 제어 신호 검출부(10)의 출력이 상승 엣지일 때 입력 신호(Ai)를 검출하여 출력하게 된다.

상기 입력 신호 저장부(30)는 2개의 노아(NOR) 게이트로 이루어지는 플립플롭(31)과, 상기 플립플롭(31)의 정출력 및 부출력에 각각 연결되는 인버터들(32, 33)을 포함하여 이루어진다.

여기서, 신호 검출부(RX1, RX2)의 동작을 좀 더 구체적으로 살펴보면 다음과 같다. 스트로브 신호 단자(stb)로 인가되는 신호가 로우 레벨일 때 두 출력 신호(q, q#) 모두 로우 레벨이고, 스트로브 신호 단자(stb)로 인가되는 신호가 상승 엣지일 때 데이터 입력 단자(in)로 인가되는 신호가 검출되고 이에 따라 두 출력(q, a#)중 하나가 하이 레벨이 된다. 또한, 상기 스트로브 신호 단자(stb)로 인가되는 신호가 하이 레벨인 동안에는 데이터 입력 단자(in)로 인가되는 신호가 변하더라도 출력은 변하지 않으며, 스트로브 신호 단자(stb)로 인가되는 신호가 하강하면 두 출력(q, q#)이 모두 로우가 된다.

상기 입력 신호 검출부(20)는 상기 제어 신호 검출부(10)의 출력의 상승 엣지에서 입력 신호(Ai)를 검출한다. 이때, 상기 입력 신호 검출부(20)는 RX1의 stb단자로 인가되는 제어 신호 검출부(10)의 출력(stbi)의 하강 엣지에서 출력(Q, /Q)이 모두 로우 레벨이 되므로, stbi 신호가 로우 레벨이 될 때 출력(Q, /Q)을 유지하기 위하여 상기 입력 신호 저장부(30)가 동작하게 된다.

다시 제어 신호 검출부(10)를 살펴보면, 클럭 신호(CLK)의 상승 엣지에서 인에이블(EN) 신호를 검출하여 출력(STBI)한다. 이 때, 상기 제어 신호 검출부(10)의 출력단에는 래치 기능을 수행하는 소자가 없어서, 클럭 신호(CLK)의 하강 엣지에서 출력 신호(STBI)도 로우 레벨이 된다. 즉, 출력 신호(STBI)는 클럭 신호(CLK)의 상승 엣지에서 인에이블 신호(EN)가 하이 일 때 만 클럭 신호(CLK)와 같은 펄스폭을 갖는 하이 펄스 신호를 생성한다. 이 때의 출력 신호(STBI)는 제어 신호 검출부(10)에서의 시간 지연을 제외하고는 클럭 신호와 같다. 따라서, 상기 제어 신호 검출부(10)의 출력 신호(STBI)는 입력 신호(Ai)를 클럭 신호(CLK)의 상승 엣지에서 검출하기 위한 상기 입력 신호 검출부(20)의 스트로브 신호 단자(stb)의 입력으로 사용할 수 있다.

경국, 상기 클럭 신호(CLK)가 하이(HIGH)인 동안에는 인에이블 신호(EN)가 검출되지 않으므로 제9도(a)(b)에 도시된 바와 같은 셋업/홀드 타임 마진 특성을 갖는다.

제10도는 본 발명의 구성에 의한 입력 신호-클럭 신호(IN-CLK) 특성을 나타내는 시간대 전압 타이밍도이고, 제11도는 본 발명의 구성에 의한 인에이블 신호-클럭 신호(EN-CLK) 특성을 나타내는 시간대 전압 타이밍도이다. 상기에서 설명한 바와 같이 클럭 신호(CLK)가 하이 레벨인 동안에 변화된 입력 신호(IN) 뿐만 아니라 클럭 신호(CLK)가 하이 레벨인 동안에 변화된 인에이블 신호(EN)도 검출되지 않는다.

제12도는 제4도에 도시된 종래의 구성에서 신호 검출부(110)로 인가되는 신호(stbi)를 나타내는 도면이고, 제13도는 제8도에 도시된 본 발명의 구성에서 입력 신호 검출부(20) 내의 신호 검출부(RX1)의 스트로브 신호 단자(stb)로 인가되는 신호(STBI)를 나타내는 도면이다.

상기 제12도 및 제13도를 참조하면, 종래의 구성에서는 클럭 신호(CLK)가 하이 레벨인 동안에도 인에이블 신호(EN)가 로우 레벨에서 하이 레벨로 변하면 펄스(stbi)를 생성하지만(제12도(b) 참조), 본 발명에 의한 레지스터에서는 클럭 신호(CLK)가 하이 레벨인 동안에 인에이블 신호(EN)가 변하여도 STBI 신호에는 펄스가 생성되지 않는다.(제13도(b) 참조)

이상에서 설명한 바와 같은 본 발명의 인에이블 신호를 갖는 레지스터는 클럭 신호(CLK)가 하이 레벨인 경우에 인에이블 신호(EN)가 변하여도 입력 신호가 래치되지 않기 때문에 입력 신호 및 인에이블 신호에 대한 셋업/홀드 타임 마진을 신호 자체의 펄스폭만큼 확보할 수 있게 되는 이점이 있다.

이상에서 설명한 바와 같은 인에이블 신호를 갖는 레지스터는 상기 설명된 실시예에 한정되는 것이 아니라 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.

Claims (2)

1. 인에이블 신호 단자를 포함하는 레지스터에 있어서, 인에이블 신호가 인가되는 인에이블 신호 단자; 클럭 신호(CLK)가 인가되는 클럭 신호 단자; 입력 신호(IN)가 인가되는 입력 신호 단자; 상기 클럭 신호가 제1 엣지-여기서, 제1 엣지는 제1 상태에서 제2 상태로 천이하는 것임-에서 상기 인에이블 신호를 검출하여 출력하고, 상기 클럭 신호가 제2 엣지-여기서, 제2 엣지는 제2 상태에서 제1 상태로 천이하는 것임-가 될 때 출력이 제1 상태가 되는 제어 신호 검출부; 상기 제어 신호 검출부의 출력의 제1 엣지에서 상기 입력 신호를 검출하여 출력하는 입력 신호 검출부; 및 상기 입력 신호 검출부의 출력을 래치하는 입력 신호 저장부를 포함하여 이루어지는 인에이블 신호를 갖는 레지스터.
2. 제1항에 있어서, 상기 제1 엣지는 상승 엣지이고, 상기 제2 엣지는 하강 엣지이고, 상기 제1 상태는 로우 레벨이고 상기 제2 상태는 하이 레벨인 것을 특징으로 하는 인에이블 신호를 갖는 레지스터.