KR950024433A - 데이타 출력 회로 및 반도체 기억 장치 - Google Patents
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Abstract
본 발명은 동기형 반도체 메모리의 출력부에 사용되는 래치 회로를 조합한데이타 출력 회로에 관한 것으로서, 그 목적은 전원 전압의 저하시에 있어서의 데이타 출력 속도의 저하량을 가감시키는데 있다.
래치 신호 (CLK)에 따라서 데이타를 래치 및 유지하는 래치 회로(1)와, 출력제어 신호(ALPB)에 따라서 출력 상태가 래치 회로(1)로부터의 데이타를 출력하는 상태가 되는 출력 회로(2)와, CLK를 생성하는 래치 제어 회로(3)와, ALPB를 생성하는 출력 제어 회로(4)를 구비한 데이타 출력 회로에 있어서, 전원 전압의 저하를 검출하는 전원 전압 저하 검출 회로(5)를 구비하고, 래치회로(1)는 CLK를 한쪽의 논리 상태로 함으로써 통과 상태가 되고, 전원 전압의 저하시에 래치 제어 회로(3)는 래치 회로(l)가 통과 상태가 되는 CLK를 출력하며 출력 제어 회로(4)는 출력 회로(2)가 래치 회로(l)로부터의 데이타를 출력하는 상태가 되는 ALPB를 출력한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 데이타 출력 회로의 원리 구성도.
제2도는 본 발명의 데이타 출력 회로에 있어서의 동작을 도시하는 타임 챠트.
제3도는 본 발명의 데이타 출력 회로를 반도체 메모리에 적용한 실시예의 회로도.
Claims (4)
- 래치 신호(CLK)에 따라서 데이타를 래치 및 지지하는 래치 회로(l)와, 출력 제어 신호(ALPB)에 따라서 출력 상태가 상기 래치 회로(l)로부터의 데이타를 출력하는 상태와 하이임피던스 상태와의 사이에서 전환되는 출력회로(2)와, 상기 래치 신호 (CLK)를 생성하는 래치 제어 회로 (3)와, 상기 출력 제어신호(ALPB)를 생성하는 출력 제어 회로(4)를 구비하는데이타 출력 회로에 있 어서, 전원 전압의 저하를 검출하는 전원 전압 저하 검출 회로(5)를 구비하고, 상기 래치 회로(l)는 상기 래치 신호를 한쪽의 논리 상태로 함으로써 입력된 데이타를 그대로 출력하는 통과 상태가 되고, 상기 전원 전압 저하 검출 회로(5)가 전원 전압의 저하를 검출했을 때에 상기 래치 제어 회로(3)는 상기 래치 회로(l)가 통과상태가 되는 래치신호 (CLK)를 출력하고, 상기 출력 제어 회로(4)는 상기 출력 신호(2)가 상기 래치 회로(1)로부터의 데이타를 출력하는 상태가 되는 출력 제어신호(ALPB)를 출력하는 것을 특징으로 하는 데이타 출력 회로.
- 제1항에 있어서, 상기 래치 신호(CLK)와 상기 출력 제어 신호(ALPB)는 역상의 신호인 것을 특징으로 하는 데이타 출력 회로.
- 제1항에 있어서, 상기 래치 회로(l)는 상기 래치 신호(CLK)에 의하여 통과 상태가 변화하는 트랜스퍼 게이트를 구비하는 것을 특징으로 하는 데이타 출력 회로.
- 출력부에 청구항 1에 기재된 데이타 출력 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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