JPH09204768A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09204768A JPH09204768A JP8014074A JP1407496A JPH09204768A JP H09204768 A JPH09204768 A JP H09204768A JP 8014074 A JP8014074 A JP 8014074A JP 1407496 A JP1407496 A JP 1407496A JP H09204768 A JPH09204768 A JP H09204768A
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Abstract
データ出力およびハイインピーダンス化のタイミングを
容易に最適化する。 【解決手段】出力回路17の出力端子DQを駆動するか
又はハイインピーダンスにするかを制御する出力制御信
号であるマスク信号MSK2BおよびデータD1T/N
に対応して各導通制御信号D2T,D2Nの一方を活性
化するか又は各導通制御信号D2T,D2Nを不活性化
し出力する出力制御回路14と、内部同期信号φ3に同
期して各導通制御信号D2T,D2Nを別々にそれぞれ
ラッチし出力する2つのラッチ回路15,16を備え、
各ラッチ回路15,16の出力に対応して別々に制御さ
れる2つのNチャネル型出力トランジスタTr1,Tr
2を備え出力端子DQを駆動しメモリセル6からアクセ
スしたデータを出力する出力回路17と、を備えてい
る。
Description
し、特に内部パイプライン構造をもつ同期型の半導体記
憶装置に関する。
憶装置の高速化を要望する声が高まっている。しかし、
プロセス微細化の物理的限界や、大容量化に伴うチップ
サイズの増大等により、この要望は必ずしも果たせてい
るとは言えない。そこで、この問題を打破する一つの手
段として、内部パイプライン構造を持つ同期型の半導体
記憶装置が提案されている(特開昭61−148692
号報「記憶装置」,特願平4−67795号報「半導体
メモリ装置」,特願平6−232732号報「半導体記
憶装置」等)。
例を示すブロック図である。図5を参照すると、この半
導体記憶装置は、複数のアドレス端子ADDを入力する
複数の入力回路1と、入力端子DQMを入力する入力回
路2と、外部クロックCLKを入力し内部同期信号φ1
を出力する入力回路3と、入力回路1の出力を入力し内
部同期信号φ1に同期して複数の内部アドレス信号IA
DDを出力するバーストカウンタ4と、内部アドレス信
号IADDを入力し複数のカラム選択線YSWを出力す
るカラムデコーダ5と、複数のメモリセル6と、カラム
選択線YSWを入力しメモリセル6のデータを増幅し出
力する複数のセンスアンプ7と、内部同期信号φ1を入
力し内部同期信号φ2を出力する同期信号発生回路8
と、内部同期信号φ1を入力し内部同期信号φ3を出力
する同期信号発生回路9と、センスアンプ7の出力を入
力し内部同期信号φ2に同期して出力する複数のラッチ
回路10と、ラッチ回路10の出力を入力し増幅してデ
ータD1を出力する複数のデータアンプ24と、データ
D1を入力し内部同期信号φ3に同期してデータD2を
出力する複数のD−F/F回路25と、入力回路2の出
力を入力し内部同期信号φ1に同期してマスク信号MS
K1B出力するラッチ回路12と、ラッチ回路12の出
力を入力し内部同期信号φ1に同期して出力するD−F
/F回路27と、D−F/F回路27の出力を入力しマ
スク信号MSK2Bを出力するディレイ素子DLと、デ
ータD2及びマスク信号MSK2Bを入力し導通制御信
号D3T,D3Nを出力する複数の出力制御回路26
と、導通制御信号D3T,D3Nを入力し出力端子DQ
にデータを出力する複数の出力回路17とから構成され
ている。
びマスク信号MSK2Bを入力し導通制御信号D3Tを
出力するANDゲートAN3と、データD2の反転信号
及びマスク信号MSK2Bを入力し導通制御信号D3N
を出力するANDゲートAN4とから構成されている。
ここで、入力されるマスク信号MSK2Bは、出力回路
17の出力端子DQを駆動するか又はハイインピーダン
スにするかを制御する出力制御信号である。出力制御回
路26は、このマスク信号MSK2BおよびデータD2
に対応して各導通制御信号D3T,D3Nの一方を活性
化するか又は各導通制御信号D3T,D3Nを不活性化
し出力する。
3Tとし、電源および出力端子DQ間に接続したNチャ
ネル型出力トランジスタTr1と、ゲートを導通制御信
号D3Nとし、出力端子DQおよび接地間に接続したN
チャネル型出力トランジスタTr2とから構成されてい
る。ここで、出力回路17は、導通制御信号D3Tのみ
が活性化されているとき出力端子DQを駆動し高レベル
を出力し、導通制御信号D3Nのみが活性化されている
とき出力端子DQを駆動し低レベルを出力する。また、
各導通制御信号D3T,D3Nが不活性化されていると
き出力端子DQをハイインピーダンス状態にする。
の動作について説明する。
置の動作例を示す波形図であり、「CASレイテンシ=
3」でリードバースト中の状態を示している。
出しの命令(リードコマンド)が入力された後、出力端
子にデータが出力されるまでにクロックサイクルを何サ
イクル必要とするかを示すもので、「CASレイテンシ
=3」の場合3サイクルを必要とする。「バースト」と
は、1回のリードコマンド入力により何ビットかのデー
タを連続して読み出すもので、バーストカウンタ4で
「バースト長」分の内部アドレスが生成される。
ルへ遷移すると内部同期信号φ1に高レベルのパルスが
発生し、内部同期信号φ1にパルスが発生すると内部同
期信号φ2及びφ3に高レベルのパルスが発生する。
と、そのサイクルの内部同期信号φ1に同期してマスク
信号MSK1Bが低レベルとなり、内部同期信号φ3が
低レベルから高レベルへ遷移すると、ディレイ素子DL
の所定の遅延の後マスク信号MSK2Bが低レベルとな
る。一方、サイクルC2に対応したデータR2は、内部
同期信号φ2に同期してデータアンプ24からデータD
1として出力され、続いて内部同期信号φ3に同期して
D−F/F回路25からデータD2として出力される。
出力制御回路の出力の導通制御信号D3T/D3Nにも
データD2に応じたR2のデータが伝達されるが、マス
ク信号MSK2Bが低レベルとなると、導通制御信号D
3T/D3Nはともに低レベルとなる。よって、出力回
路17内のNチャネル型出力トランジスタTr1,Tr
2はともにオフとなり、出力端子DQはハイインピーダ
ンス(Hi−Z)状態となる。
力しないと、そのサイクルの内部同期信号φ1に同期し
てマスク信号MSK1Bが高レベルとなり、内部同期信
号φ3が高レベルから低レベルへ遷移すると、ディレイ
素子DLの所定の遅延の後マスク信号MSK2Bが高レ
ベルとなる。よって、出力制御回路の出力の導通制御信
号D3T/D3NにデータD2に応じたR3のデータが
伝達され、Nチャネル型出力トランジスタTr1,Tr
2の一方がオンし、出力端子DQにデータR3が出力さ
れる。
の高レベルから出力端子DQがハイインピーダンス(H
i−Z)状態となるまでの時間は、tHZと呼ばれるス
ペック値で規定され、スペック値tHZより早く出力端
子DQをハイインピーダンス(Hi−Z)状態としなけ
ればならない。また、サイクルC3の外部クロックCL
Kの高レベルの後、出力端子DQに出力中のデータR1
は、スペック値tOHで規定される時間以上保持しなけ
ればならない。
装置では、マスクコマンド入力後出力端子DQをハイイ
ンピーダンス(Hi−Z)状態とするタイミングは、出
力制御信号であるマスク信号MSK2Bを出力するディ
レイ素子DLの遅延時間により決定され、この遅延時間
が短すぎる時は出力端子DQがハイインピーダンス(H
i−Z)状態となるのが早く、スペック値tOHを悪化
させ、逆にこの遅延時間が長すぎる時は出力端子DQが
ハイインピーダンス(Hi−Z)状態となるのが遅く、
スペック値tHZを悪化させるため、ディレイ素子DL
の遅延時間の最適化が重要で、設計工数の増大や製品化
の遅れをもたらすか、さもなければ、スペック値tO
H,tHZをスペック緩和しなければならないという問
題があった。
憶装置」、特開平4−358392「ランダムアクセス
メモリ装置およびそのパイプライン・ページモード制御
方法」に、ラッチ回路を設けパイプライン動作する同期
方式の半導体記憶装置が書かれているが、いずれもバー
スト中の出力のイネーブル(データ出力),ディセーブ
ル(ハイインピーダンス化)の制御に関する記述はな
く、これらの例における回路で出力制御する際にも、上
記の問題が同様に露呈する。
ライン構造をもつ同期型の半導体記憶装置において、出
力端子のデータ出力およびハイインピーダンス化のタイ
ミングを容易に最適化することにある。
れぞれの導通制御信号に対応して別々に制御される2つ
の出力トランジスタを備え出力端子を駆動しメモリセル
からアクセスしたデータを出力する出力回路と、この出
力回路の前記出力端子を駆動するか又はハイインピーダ
ンスにするかを制御する出力制御信号および前記データ
に対応して前記各導通制御信号の一方を活性化するか又
は前記各導通制御信号を不活性化し出力する出力制御回
路と、を有する半導体記憶装置において、内部同期信号
に同期して前記各導通制御信号を別々にそれぞれラッチ
し出力する2つのラッチ手段を備え、前記出力回路の各
出力トランジスタが前記各ラッチ手段の出力に対応して
別々に制御されている。
信号の逆相に同期して変化する前記出力制御信号を入力
している。
して説明する。
形態を示すブロック図である。図1を参照すると、本実
施形態の半導体記憶装置は、複数のアドレス端子ADD
を入力する、複数の入力回路1と、入力端子DQMを入
力する入力回路2と、外部クロックCLKを入力し内部
同期信号φ1を出力する入力回路3と、入力回路1の出
力を入力し内部同期信号φ1に同期して複数の内部アド
レス信号IADDを出力するバーストカウンタ4と、内
部アドレス信号IADDを入力し複数のカラム選択線Y
SWを出力するカラムデコーダ5と、複数のメモリセル
6と、カラム選択線YSWを入力しメモリセル6のデー
タを増幅し出力する複数のセンスアンプ7と、内部同期
信号φ1を入力し内部同期信号φ2を出力する同期信号
発生回路8と、内部同期信号φ1を入力し内部同期信号
φ3を出力する同期信号発生回路9と、センスアンプ7
の出力を入力し内部同期信号φ2に同期して出力する複
数のラッチ回路10と、ラッチ回路10の出力を入力し
増幅してデータD1T/Nを出力する複数のデータアン
プ11と、入力回路2の出力を入力し内部同期信号φ1
に同期してマスク信号MSK1B出力するラッチ回路1
2と、ラッチ回路12の出力を入力し内部同期信号φ3
を反転した論理に同期してマスク信号MSK2Bを出力
するD−ラッチ回路13と、データD1T/N及びマス
ク信号MSK2Bを入力し導通制御信号D2T,D2N
を出力する複数の出力制御回路14と、導通制御信号D
2Tを入力し内部同期信号φ3に同期して導通制御信号
D3Tを出力する複数のD−F/F回路15と、導通制
御信号D2Nを入力し内部同期信号φ3に同期して導通
制御信号D3Nを出力する複数のD−F/F回路16
と、導通制御信号D3T,D3Nを入力し出力端子DQ
にデータを出力する複数の出力回路17とから構成され
ている。
及びマスク信号MSK2Bを入力し導通制御信号D2T
を出力するANDゲートAN1と、データD1N及びマ
スク信号MSK2Bを入力し導通制御信号D2Nを出力
するANDゲートAN2とから構成されている。ここ
で、入力されるマスク信号MSK2Bは、出力回路17
の出力端子DQを駆動するか又はハイインピーダンスに
するかを制御する出力制御信号である。出力制御回路1
6は、このマスク信号MSK2BおよびデータD1T,
D1Nに対応して各導通制御信号D2T,D2Nの一方
を活性化するか又は各導通制御信号D2T,D2Nを不
活性化し出力する。
3Tとし、電源および出力端子DQ間に接続したNチャ
ネル型出力トランジスタTr1と、ゲートを導通制御信
号D3Nとし、出力端子DQおよび接地間に接続したN
チャネル型出力トランジスタTr2とから構成されてい
る。ここで、出力回路17は、導通制御信号D3Tのみ
が活性化されているとき出力端子DQを駆動し高レベル
を出力し、導通制御信号D3Nのみが活性化されている
とき出力端子DQを駆動し低レベルを出力する。また、
各導通制御信号D3T,D3Nが不活性化されていると
き出力端子DQをハイインピーダンス状態にする。
について説明する。
例を示す波形図であり、「CASレイテンシ=3」でリ
ードバースト中の状態を示している。
と、そのサイクルの内部同期信号φ1に同期してマスク
信号MSK1Bが低レベルとなり、内部同期信号φ3が
高レベルから低レベルへ遷移すると、マスク信号MSK
2Bが低レベルとなる。一方、サイクルC2に対応した
データR2は、内部同期信号φ2に同期してデータアン
プ11からデータD1T/Nとして出力され、続いて出
力制御回路14から導通制御信号D2T,D2Nとして
出力される。しかし、内部同期信号φ3が低レベルから
高レベルへと遷移しラッチ回路15,16にラッチされ
るよりも早い、内部同期信号φ3が低レベルの状態でマ
スク信号MSK2Bが低レベルとなるため、導通制御信
号D2T,D2Nはともに低レベルとなる。よって、導
通制御信号D3T,D3Nには内部同期信号φ3に同期
してともに低レベルが出力され、Nチャネル型出力トラ
ンジスタTr1、Tr2はともにオフし、出力端子DQ
はハイインピーダンス(Hi−Z)状態となる。
力しないと、そのサイクルの内部同期信号φ1に同期し
てマスク信号MSK1Bが高レベルとなり、内部同期信
号φ3が高レベルから低レベルへ遷移すると、マスク信
号MSK2Bが高レベルとなる。一方、サイクルC3に
対応したデータR3は、内部同期信号φ2に同期してデ
ータアンプ11からデータD1T/Nとして出力される
が、この時点では、マスク信号MSK2Bがまだ低レベ
ルであるので、出力制御回路14は導通制御信号D2
T,D2Nとして共に低レベルを出力する。しかし、内
部同期信号が低レベルから高レベルへと遷移しラッチ回
路15,16にラッチされるよりも早い、内部同期信号
φ3が低レベルの状態でマスク信号MSK2Bが高レベ
ルとなるため、導通制御信号D2T,D2Nにはデータ
D1T/Nに応じた導通制御信号D3が出力される。よ
って、導通制御信号D3T,D3Nにも内部同期信号φ
3に同期してデータR3が出力され、Nチャネル型出力
トランジスタTr1,Tr2の一方がオンし、出力端子
DQにデータR3が出力される。
施形態を示すブロック図である。図3を参照すると、本
実施形態の半導体記憶装置は、複数のアドレス端子AD
Dを入力する、複数の入力回路1と、入力端子RASB
を入力する入力回路18と、入力端子CASBを入力す
る入力回路19と、入力端子WEBを入力する入力回路
20と、入力端子CSBを入力する入力回路21と、外
部クロックCLKを入力し内部同期信号φ1を出力する
入力回路3と、入力回路1の出力を入力し内部同期信号
φ1に同期して複数の内部アドレス信号IADDを出力
するバーストカウンタ4と、内部アドレス信号IADD
を入力し複数のカラム選択線YSWを出力するカラムデ
コーダ5と、複数のメモリセル6と、カラム選択線YS
Wを入力しメモリセル6のデータを増幅し出力する複数
のセンスアンプ7と、内部同期信号φ1を入力し内部同
期信号φ2を出力する同期信号発生回路8と、内部同期
信号φ1を入力し内部同期信号φ3を出力する同期信号
発生回路9と、センスアンプ7の出力を入力し内部同期
信号φ2に同期して出力する複数のラッチ回路10と、
ラッチ回路10の出力を入力し増幅してデータD1T/
Nを出力する複数のデータアンプ11と、入力回路1
8,19,20,21のそれぞれの出力を入力し出コー
ドして出力するコマンドデコーダ22と、コマンドデコ
ーダ22の出力を入力し内部同期信号φ1に同期してリ
ード信号READBを出力するラッチ回路23と、リー
ド信号READBを入力し内部同期信号φ3を反転した
論理に同期してアウトプットイネーブル信号OEBを出
力するD−ラッチ回路13と、データD1T/N及びア
ウトプットイネーブル信号OEBを入力し導通制御信号
D2T,D2Nを出力する複数の出力制御回路14と、
導通制御信号D2Tを入力し内部同期信号φ3に同期し
て導通制御信号D3Tを出力する複数のD−F/F回路
15と、導通制御信号D2Nを入力し内部同期信号φ3
に同期して導通制御信号D3Nを出力する複数のD−F
/F回路16と、導通制御信号D3T,D3Nを入力し
出力端子DQにデータを出力する複数の出力回路17と
から構成されている。
およびアウトプットイネーブル信号OEBを入力し導通
制御信号D2Tを出力するANDゲートAN1と、デー
タD1N及びマスク信号MSK2Bを入力し導通制御信
号D2Nを出力するANDゲートAN2とから構成され
ている。ここで、入力されるアウトプットイネーブル信
号OEBは、出力回路17の出力端子DQを駆動するか
又はハイインピーダンスにするかを制御する出力制御信
号である。出力制御回路16は、このアウトプットイネ
ーブル信号OEBおよびデータD1T,D1Nに対応し
て各導通制御信号D2T,D2Nの一方を活性化するか
又は各導通制御信号D2T,D2Nを不活性化し出力す
る。出力回路17は、ゲートを導通制御信号D3Tと
し、電源および出力端子DQ間に接続したNチャネル型
出力トランジスタTr1と、ゲートを導通制御信号D3
Nとし、出力端子DQおよび接地間に接続したNチャネ
ル型出力トランジスタTr2とから構成されている。こ
こで、出力回路17は、導通制御信号D3Tのみが活性
化されているとき出力端子DQを駆動し高レベルを出力
し、導通制御信号D3Nのみが活性化されているとき出
力端子DQを駆動し低レベルを出力する。また、各導通
制御信号D3T,D3Nが不活性化されているとき出力
端子DQをハイインピーダンス状態にする。
について説明する。
例を示す波形図であり、「CASレイテンシ=3」、
「バースト長=2」の例を示している。
CASB,WEB,CSBをリードコマンドの組み合わ
せとなるよう入力すると、次サイクルのサイクルC2の
内部同期信号φ1に同期してリード信号READBが低
レベルとなり、内部同期信号φ3が高レベルから低レベ
ルへ遷移すると、アウトプットイネーブル信号OEBが
低レベルとなる。一方、サイクルC1に対応したデータ
R1は、内部同期信号φ2に同期してデータアンプ11
からデータD1T/Nとして出力され、続いて出力制御
回路14から導通制御信号D2T,D2Nとして出力さ
れる。そして、内部同期信号φ3が低レベルから高レベ
ルへと遷移しラッチ回路15,16にラッチされるより
も早い、内部同期信号φ3が低レベルの状態でアウトプ
ットイネーブル信号OEBが低レベルとなるため、導通
制御信号D2T,D2NにはデータD1T/Nに応じた
導通制御信号D3が出力される。よって、導通制御信号
D3T,D3Nにも内部同期信号φ3に同期してデータ
R3が出力され、Nチャネル型出力トランジスタTr
1,Tr2の一方がオンし、出力端子DQにデータR3
が出力される。
C4の内部同期信号φ1に同期してリード信号READ
Bが高レベルとなり、内部同期信号φ3が高レベルから
低レベルへ遷移すると、アウトプットイネーブル信号O
EBが高レベルとなる。サイクルC4の内部同期信号が
低レベルから高レベルへと遷移しラッチ回路15,16
からサイクルC4のデータが出力されるタイミングより
も早い、内部同期信号φ3が低レベルの状態でアウトプ
ットイネーブル信号OEBが高レベルとなるため、導通
制御信号D2T,D2Nはともに低レベルとなり、導通
制御信号D3T,D3Nには内部同期信号φ3に同期し
てともに低レベルが出力され、Nチャネル型出力トラン
ジスタTr1,Tr2はともにオフし、出力端子DQは
ハイインピーダンス(Hi−Z)状態となる。
体記憶装置は、内部パイプライン制御用の内部同期信号
に同期して各導通制御信号を別々にそれぞれラッチし出
力する各ラッチ回路を備え、これら各ラッチ回路の出力
に対応して、出力回路の各出力トランジスタが別々に制
御されている。そのため、各ラッチ回路に入力される内
部同期信号から各出力トランジスタまでの遅延ばらつき
が最小になり、全て同じタイミングで、出力端子を高レ
ベルまたは低レベルに駆動するか又はハイインピーダン
ス状態にすることができ、関連するタイミングスペック
値(tHZ,tOH)の最適化が容易になる。
め、製造ばらつき及び電源電圧変動に対する変動が小さ
くなり、関連するタイミングスペック値の特性向上がで
きる等の効果がある。
ロック図である。
図である。
ブロック図である。
図である。
である。
図である。
Claims (3)
- 【請求項1】 それぞれの導通制御信号に対応して別々
に制御される2つの出力トランジスタを備え出力端子を
駆動しメモリセルからアクセスしたデータを出力する出
力回路と、この出力回路の前記出力端子を駆動するか又
はハイインピーダンスにするかを制御する出力制御信号
および前記データに対応して前記各導通制御信号の一方
を活性化するか又は前記各導通制御信号を不活性化し出
力する出力制御回路と、を有する半導体記憶装置におい
て、内部同期信号に同期して前記各導通制御信号を別々
にそれぞれラッチし出力する2つのラッチ手段を備え、
前記出力回路の各出力トランジスタが前記各ラッチ手段
の出力に対応して別々に制御されることを特徴とする半
導体記憶装置。 - 【請求項2】 前記出力制御回路が、前記内部同期信号
の逆相に同期して変化する前記出力制御信号を入力す
る、請求項1記載の半導体記憶装置。 - 【請求項3】 前記出力制御回路が、前記データを入力
し前記各導通制御信号の一方を出力する第1の論理ゲー
トと、前記データの反転信号を入力し前記各導通制御信
号の他方を出力する第2の論理ゲートと、を備え、前記
各ラッチ手段が、前記内部同期信号に同期して前記第1
の論理ゲートの出力と前記第2の論理ゲートの出力とを
別々にそれぞれラッチし出力する、請求項1または2記
載の半導体記憶装置。
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---|---|---|---|
JP01407496A JP3192077B2 (ja) | 1996-01-30 | 1996-01-30 | 半導体記憶装置 |
EP97101364A EP0788108B1 (en) | 1996-01-30 | 1997-01-29 | Synchronous semi-conductor memory device |
DE69724302T DE69724302T2 (de) | 1996-01-30 | 1997-01-29 | Synchrone Halbleiterspeicheranordnung |
US08/791,034 US5822254A (en) | 1996-01-30 | 1997-01-29 | Synchronous semiconductor memory device |
KR1019970002807A KR100260071B1 (ko) | 1996-01-30 | 1997-01-30 | 동기형 반도체 메모리 장치 |
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JP2001079097A Division JP3528964B2 (ja) | 2001-03-19 | 2001-03-19 | 半導体装置 |
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