JPH07153292A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07153292A JPH07153292A JP30137593A JP30137593A JPH07153292A JP H07153292 A JPH07153292 A JP H07153292A JP 30137593 A JP30137593 A JP 30137593A JP 30137593 A JP30137593 A JP 30137593A JP H07153292 A JPH07153292 A JP H07153292A
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- G11C7/067—Single-ended amplifiers
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
Abstract
(57)【要約】
【目的】センス増幅器の読出し動作速度を速くする。
【構成】反転増幅器ＩＶ３１と共にレベル保持回路を形
成するトランジスタＴｒ３２のソースと電源電位ＶDD点
との間に、トランジスタＴｒ３２より十分大きなオン抵
抗及び同程度の電流駆動能力をもつトランジスタＴｒ３
３を設ける。トランジスタＴｒ３２のゲート長を製作可
能な範囲で極力短くする。 【効果】トランジスタＴｒ３２のゲート容量、すなわち
反転増幅器ＩＶ３１の負荷容量が小さくなり読出し動作
速度が速くなる。
成するトランジスタＴｒ３２のソースと電源電位ＶDD点
との間に、トランジスタＴｒ３２より十分大きなオン抵
抗及び同程度の電流駆動能力をもつトランジスタＴｒ３
３を設ける。トランジスタＴｒ３２のゲート長を製作可
能な範囲で極力短くする。 【効果】トランジスタＴｒ３２のゲート容量、すなわち
反転増幅器ＩＶ３１の負荷容量が小さくなり読出し動作
速度が速くなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に導通状態，非導通状態により２値情報を記憶するメ
モリセルの情報を読出すセンス増幅器を備えた半導体記
憶装置に関する。
特に導通状態，非導通状態により２値情報を記憶するメ
モリセルの情報を読出すセンス増幅器を備えた半導体記
憶装置に関する。
【０００２】
【従来の技術】ディジット線と基準電位点との間に接続
されてこの間の接続状態が導通状態にあるか非導通状態
にあるかによって２値の情報を記憶するメモリセルの記
憶情報を読出す構成の半導体記憶装置においては、メモ
リセルからの記憶情報と対応する信号を増幅するセンス
増幅器を、電流検知型とする場合が多い。
されてこの間の接続状態が導通状態にあるか非導通状態
にあるかによって２値の情報を記憶するメモリセルの記
憶情報を読出す構成の半導体記憶装置においては、メモ
リセルからの記憶情報と対応する信号を増幅するセンス
増幅器を、電流検知型とする場合が多い。
【０００３】従来のこの種の半導体記憶装置の一例を図
３に示す。
３に示す。
【０００４】この半導体記憶装置は、複数のディジット
線（ＤＬ１，ＤＬ２，…）、これら複数のディジット線
と絶縁されて交差する複数のワード線（ＷＬ１，ＷＬ
２，…）、並びに複数のディジット線（ＤＬ１，ＤＬ
２，…）及びワード線（ＷＬ１，ＷＬ２，…）の交差部
に設けられ一端を対応するディジット線に他端を接地電
位点にそれぞれ接続し対応するワード線が選択レベルの
とき一端及び他端間が拡散層形成済状態となっていて導
通状態か拡散層未形成状態となっていて非導通状態かに
よって２値情報を記憶する複数のメモリセル（ＭＣ１
１，ＭＣ１２，…，ＭＣ２１，ＭＣ２２，…）を備えた
メモリセルアレイ１と、トランジスタ（Ｔｒ２１，Ｔｒ
２２，…）を備え列選択信号（Ｙ１，Ｙ２，…）に従っ
て複数のディジット線（ＤＬ１，ＤＬ２，…）のうちの
一つを選択する列選択回路２と、ソースを電源電位ＶDD
点と接続し列選択回路２により選択されたディジット線
をプリチャージ信号Ｐに従って所定のタイミングで所定
の電位にプリチャージするＰチャネル型の第１のトラン
ジスタＴｒ３１、入力端に前記選択されたディジット線
の信号を受けてこの信号と対応したレベル反転信号を出
力する反転増幅器ＩＶ３１、ソースを電源電位ＶDD点と
接続しゲートをこの反転増幅器ＩＶ３１の出力端と接続
しドレインを反転増幅器ＩＶ３１の入力端と接続して反
転増幅器ＩＶ３１と共にこの反転増幅器ＩＶ３１の入力
端，出力端の信号レベルを保持するＰチャネル型の第２
のトランジスタＴｒ３２ｘ、及び反転増幅器ＩＶ３１の
出力信号をレベル反転して出力信号ＯＵＴとして出力す
る反転増幅器ＩＶ３２を備えたセンス増幅器３ｂとを有
する構成となっている。
線（ＤＬ１，ＤＬ２，…）、これら複数のディジット線
と絶縁されて交差する複数のワード線（ＷＬ１，ＷＬ
２，…）、並びに複数のディジット線（ＤＬ１，ＤＬ
２，…）及びワード線（ＷＬ１，ＷＬ２，…）の交差部
に設けられ一端を対応するディジット線に他端を接地電
位点にそれぞれ接続し対応するワード線が選択レベルの
とき一端及び他端間が拡散層形成済状態となっていて導
通状態か拡散層未形成状態となっていて非導通状態かに
よって２値情報を記憶する複数のメモリセル（ＭＣ１
１，ＭＣ１２，…，ＭＣ２１，ＭＣ２２，…）を備えた
メモリセルアレイ１と、トランジスタ（Ｔｒ２１，Ｔｒ
２２，…）を備え列選択信号（Ｙ１，Ｙ２，…）に従っ
て複数のディジット線（ＤＬ１，ＤＬ２，…）のうちの
一つを選択する列選択回路２と、ソースを電源電位ＶDD
点と接続し列選択回路２により選択されたディジット線
をプリチャージ信号Ｐに従って所定のタイミングで所定
の電位にプリチャージするＰチャネル型の第１のトラン
ジスタＴｒ３１、入力端に前記選択されたディジット線
の信号を受けてこの信号と対応したレベル反転信号を出
力する反転増幅器ＩＶ３１、ソースを電源電位ＶDD点と
接続しゲートをこの反転増幅器ＩＶ３１の出力端と接続
しドレインを反転増幅器ＩＶ３１の入力端と接続して反
転増幅器ＩＶ３１と共にこの反転増幅器ＩＶ３１の入力
端，出力端の信号レベルを保持するＰチャネル型の第２
のトランジスタＴｒ３２ｘ、及び反転増幅器ＩＶ３１の
出力信号をレベル反転して出力信号ＯＵＴとして出力す
る反転増幅器ＩＶ３２を備えたセンス増幅器３ｂとを有
する構成となっている。
【０００５】次にこの半導体記憶装置の動作について、
図４のタイミング図を参照しながら説明する。
図４のタイミング図を参照しながら説明する。
【０００６】まず、拡散層未形成状態のメモリセルＭＣ
１２の記憶情報を読出す場合について説明する。
１２の記憶情報を読出す場合について説明する。
【０００７】プリチャージ信号Ｐを高レベルから低レベ
ルへと変化させると共に、列選択信号Ｙ１を低レベルか
ら高レベル（選択レベル）へと変化させる。このとき、
列選択信号（Ｙ２，…），ワード線（ＷＬ１，ＷＬ２，
…）は非選択レベルの低レベルのままである。この結
果、トランジスタＴｒ３１，Ｔｒ２１はオンとなり、反
転増幅器ＩＶ３１の入力端（節点Ｎ１）は電源電位ＶDD
レベルに、ディジット線ＤＬ１は（電源電位ＶDD−Ｔｒ
２１のしきい値電圧）レベルにプリチャージされる。
ルへと変化させると共に、列選択信号Ｙ１を低レベルか
ら高レベル（選択レベル）へと変化させる。このとき、
列選択信号（Ｙ２，…），ワード線（ＷＬ１，ＷＬ２，
…）は非選択レベルの低レベルのままである。この結
果、トランジスタＴｒ３１，Ｔｒ２１はオンとなり、反
転増幅器ＩＶ３１の入力端（節点Ｎ１）は電源電位ＶDD
レベルに、ディジット線ＤＬ１は（電源電位ＶDD−Ｔｒ
２１のしきい値電圧）レベルにプリチャージされる。
【０００８】次に、プリチャージ信号Ｐを高レベルとし
てプリチャージを停止し、ワード線ＷＬ２を高レベル
（選択レベル）とし、このワード線ＷＬ２と接続するメ
モリセル（ＭＣ１２，ＭＣ２２，…）を選択状態とす
る。このとき、各ディジット線（ＤＬ１，ＤＬ２，…）
のレベルはメモリセル（ＭＣ１２，ＭＣ２２，…）の記
憶内容（導通状態，非導通状態）によって接地電位レベ
ル（導通状態のとき）となるか直前のレベルのまま（非
導通状態のとき）となる。ここで、列選択回路２によっ
て選択されているディジット線はＤＬ１であるので、こ
のディジット線ＤＬ１と接続しワード線ＷＬ２によって
選択されたメモリセルＭＣ１２の記憶内容が反転増幅器
ＩＶ３１に伝達される。メモリセルＭＣ１２は拡散層未
形成状態であるのでディジット線ＤＬ１と接地電位点と
の間は非導通状態となっているため、ディジット線ＤＬ
１及び節点Ｎ１はプリチャージされた電位（ほぼ電源電
位ＶDDの高レベル）がそのまま保持され、反転増幅器Ｉ
Ｖ３１，ＩＶ３２を通して電源電位ＶDDレベル（高レベ
ル）の出力信号ＯＵＴが出力される。このとき、ディジ
ット線ＤＬ１等にリーク電流があるとそのレベルはプリ
チャージレベルから徐々に低下しようとするが、反転増
幅器ＩＶ３１の低レベルの出力をゲートに受けるトラン
ジスタＴｒ３２ｘはオンとなり節点Ｎ１を電源電位ＶDD
レベルに保持する。すなわち、トランジスタＴｒ３２
は、リーク電流を補う機能をはたす。
てプリチャージを停止し、ワード線ＷＬ２を高レベル
（選択レベル）とし、このワード線ＷＬ２と接続するメ
モリセル（ＭＣ１２，ＭＣ２２，…）を選択状態とす
る。このとき、各ディジット線（ＤＬ１，ＤＬ２，…）
のレベルはメモリセル（ＭＣ１２，ＭＣ２２，…）の記
憶内容（導通状態，非導通状態）によって接地電位レベ
ル（導通状態のとき）となるか直前のレベルのまま（非
導通状態のとき）となる。ここで、列選択回路２によっ
て選択されているディジット線はＤＬ１であるので、こ
のディジット線ＤＬ１と接続しワード線ＷＬ２によって
選択されたメモリセルＭＣ１２の記憶内容が反転増幅器
ＩＶ３１に伝達される。メモリセルＭＣ１２は拡散層未
形成状態であるのでディジット線ＤＬ１と接地電位点と
の間は非導通状態となっているため、ディジット線ＤＬ
１及び節点Ｎ１はプリチャージされた電位（ほぼ電源電
位ＶDDの高レベル）がそのまま保持され、反転増幅器Ｉ
Ｖ３１，ＩＶ３２を通して電源電位ＶDDレベル（高レベ
ル）の出力信号ＯＵＴが出力される。このとき、ディジ
ット線ＤＬ１等にリーク電流があるとそのレベルはプリ
チャージレベルから徐々に低下しようとするが、反転増
幅器ＩＶ３１の低レベルの出力をゲートに受けるトラン
ジスタＴｒ３２ｘはオンとなり節点Ｎ１を電源電位ＶDD
レベルに保持する。すなわち、トランジスタＴｒ３２
は、リーク電流を補う機能をはたす。
【０００９】次に、拡散層形成済状態のメモリセルＭＣ
２２の記憶情報を読出す場合について説明する。
２２の記憶情報を読出す場合について説明する。
【００１０】この場合、プリチャージ信号Ｐが低レベル
になると共に、列選択信号Ｙ２が高レベル（選択レベ
ル）となり、節点Ｎ１及びディジット線ＤＬ２がほぼ電
源電位ＶDDレベル（（ＶDD−しきい値電圧）も含めて）
にプリチャージされる。
になると共に、列選択信号Ｙ２が高レベル（選択レベ
ル）となり、節点Ｎ１及びディジット線ＤＬ２がほぼ電
源電位ＶDDレベル（（ＶDD−しきい値電圧）も含めて）
にプリチャージされる。
【００１１】この後、プリチャージ信号Ｐが低レベルと
なりプリチャージが停止され、ワード線ＷＬ２が選択レ
ベルになると、選択状態のメモリセルＭＣ２２は拡散層
形成済状態であるのでディジット線ＤＬ２と接地電位点
との間は導通状態となっているため、ディジット線ＤＬ
２は接地電位レベルにディスチャージされ、節点Ｎ１、
従って出力信号ＯＵＴは接地電位レベルの低レベルとな
る。
なりプリチャージが停止され、ワード線ＷＬ２が選択レ
ベルになると、選択状態のメモリセルＭＣ２２は拡散層
形成済状態であるのでディジット線ＤＬ２と接地電位点
との間は導通状態となっているため、ディジット線ＤＬ
２は接地電位レベルにディスチャージされ、節点Ｎ１、
従って出力信号ＯＵＴは接地電位レベルの低レベルとな
る。
【００１２】トランジスタＴｒ３２ｘは、拡散層未形成
状態（非導通状態）のメモリセルを選択したときの対応
ディジット線のリーク電流を補う程度の極めて小さい電
流駆動能力があればよく、また拡散層形成済状態（導通
状態）のメモリセルを選択したときには節点Ｎ１及び対
応ディジット線を接地電位に極力近ずける必要があるた
め、そのチャネル幅は小さく、かつチャネル長を長くし
て電流駆動能力が小さくオン抵抗が十分大きく設定され
る。
状態（非導通状態）のメモリセルを選択したときの対応
ディジット線のリーク電流を補う程度の極めて小さい電
流駆動能力があればよく、また拡散層形成済状態（導通
状態）のメモリセルを選択したときには節点Ｎ１及び対
応ディジット線を接地電位に極力近ずける必要があるた
め、そのチャネル幅は小さく、かつチャネル長を長くし
て電流駆動能力が小さくオン抵抗が十分大きく設定され
る。
【００１３】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、センス増幅器３ｂの第２のトランジスタＴｒ
３２ｘが、非導通状態のメモリセルを選択したときの選
択ディジット線のリーク電流を補う程度の小さい電流駆
動能力、導通状態のメモリセルを選択したときの選択デ
ィジット線を接地電位レベルに極力近接させるため十分
大きなオン抵抗を持つように、ゲート幅が小さくゲート
長が長く設定されているので、この第２のトランジスタ
のゲート容量が大きくなり、出力端をこの第２のトラン
ジスタのゲートを接続する反転増幅器ＩＶ３１の負荷容
量が大きくなって読出し動作に時間がかかるという欠点
がある。
装置では、センス増幅器３ｂの第２のトランジスタＴｒ
３２ｘが、非導通状態のメモリセルを選択したときの選
択ディジット線のリーク電流を補う程度の小さい電流駆
動能力、導通状態のメモリセルを選択したときの選択デ
ィジット線を接地電位レベルに極力近接させるため十分
大きなオン抵抗を持つように、ゲート幅が小さくゲート
長が長く設定されているので、この第２のトランジスタ
のゲート容量が大きくなり、出力端をこの第２のトラン
ジスタのゲートを接続する反転増幅器ＩＶ３１の負荷容
量が大きくなって読出し動作に時間がかかるという欠点
がある。
【００１４】本発明の目的は、読出し動作速度を速くす
ることができる半導体記憶装置を提供することにある。
ることができる半導体記憶装置を提供することにある。
【００１５】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のディジット線、これら複数のディジット線と
絶縁されて交差する複数のワード線、並びに前記複数の
ディジット線及びワード線の交差部に設けられ一端を対
応するディジット線に他端を基準電位点にそれぞれ接続
し対応するワード線が選択レベルのとき一端及び他端間
が導通状態か非導通状態かによって２値情報を記憶する
複数のメモリセルを備えたメモリセルアレイと、列選択
信号に従って前記複数のディジット線のうちの一つを選
択する列選択回路と、この列選択回路により選択された
ディジット線をプリチャージ信号に従って所定のタイミ
ングで所定の電位にプリチャージする第１のトランジス
タ、入力端に前記選択されたディジット線の信号を受け
てこの信号と対応したレベル反転信号を出力する反転増
幅器、ゲートをこの反転増幅器の出力端と接続しドレイ
ンを反転増幅器の入力端と接続して前記反転増幅器と共
にこの反転増幅器の入力端，出力端の信号レベルを保持
する第２のトランジスタ、及びソースに所定のレベルの
電位を受けドレインを前記第２のトランジスタのソース
と接続して導通状態にあり前記第２のトランジスタより
十分大きいオン抵抗でかつこの第２のトランジスタと同
程度の電流駆動能力で前記第２のトランジスタのソース
に前記所定のレベルの電位を伝達する第３のトランジス
タを備えたセンス増幅器とを有している。
は、複数のディジット線、これら複数のディジット線と
絶縁されて交差する複数のワード線、並びに前記複数の
ディジット線及びワード線の交差部に設けられ一端を対
応するディジット線に他端を基準電位点にそれぞれ接続
し対応するワード線が選択レベルのとき一端及び他端間
が導通状態か非導通状態かによって２値情報を記憶する
複数のメモリセルを備えたメモリセルアレイと、列選択
信号に従って前記複数のディジット線のうちの一つを選
択する列選択回路と、この列選択回路により選択された
ディジット線をプリチャージ信号に従って所定のタイミ
ングで所定の電位にプリチャージする第１のトランジス
タ、入力端に前記選択されたディジット線の信号を受け
てこの信号と対応したレベル反転信号を出力する反転増
幅器、ゲートをこの反転増幅器の出力端と接続しドレイ
ンを反転増幅器の入力端と接続して前記反転増幅器と共
にこの反転増幅器の入力端，出力端の信号レベルを保持
する第２のトランジスタ、及びソースに所定のレベルの
電位を受けドレインを前記第２のトランジスタのソース
と接続して導通状態にあり前記第２のトランジスタより
十分大きいオン抵抗でかつこの第２のトランジスタと同
程度の電流駆動能力で前記第２のトランジスタのソース
に前記所定のレベルの電位を伝達する第３のトランジス
タを備えたセンス増幅器とを有している。
【００１６】また、センス増幅器に、所定のレベルの電
流を発生する定電流源回路と、ソースに所定のレベルの
電位を受けドレイン及びゲートに前記定電流源回路から
の電流を受けて第３のトランジスタと共にカレントミラ
ー回路を形成し前記第３のトランジスタに流れる電流を
制御する第４のトランジスタとを設けて構成される。
流を発生する定電流源回路と、ソースに所定のレベルの
電位を受けドレイン及びゲートに前記定電流源回路から
の電流を受けて第３のトランジスタと共にカレントミラ
ー回路を形成し前記第３のトランジスタに流れる電流を
制御する第４のトランジスタとを設けて構成される。
【００１７】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１８】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１９】この実施例が図３に示された従来の半導体
記憶装置と相違する点は、ゲートを反転増幅器ＩＶ３１
の出力端にドレインを反転増幅器ＩＶ３１の入力端にそ
れぞれ接続する第２のトランジスタＴｒ３２のチャネル
長を極力短かく形成し、トランジスタＴｒ３２のソース
と電源電位ＶDD点との間に、ソースを電源電位ＶDD点と
接続しドレインをトランジスタＴｒ３２のソースと接続
しゲートを接地電位点と接続してトランジスタＴｒ３２
よりゲート長が長くオン抵抗が十分大きいＰチャネル型
のトランジスタＴｒ３３を設けた点にある。
記憶装置と相違する点は、ゲートを反転増幅器ＩＶ３１
の出力端にドレインを反転増幅器ＩＶ３１の入力端にそ
れぞれ接続する第２のトランジスタＴｒ３２のチャネル
長を極力短かく形成し、トランジスタＴｒ３２のソース
と電源電位ＶDD点との間に、ソースを電源電位ＶDD点と
接続しドレインをトランジスタＴｒ３２のソースと接続
しゲートを接地電位点と接続してトランジスタＴｒ３２
よりゲート長が長くオン抵抗が十分大きいＰチャネル型
のトランジスタＴｒ３３を設けた点にある。
【００２０】この実施例において、トランジスタＴｒ３
２，Ｔｒ３３のゲート幅は、共に非導通状態のメモリセ
ルを選択したときの選択ディジット線のリーク電流を補
うだけの電流駆動能力があればよいので、従来例のトラ
ンジスタＴｒ３２ｘと同程度に小さく形成される。ま
た、導通状態のメモリセルを選択したときには、そのメ
モリセルによる対応ディジット線及び節点Ｎ１が、トラ
ンジスタＴｒ３３のオン抵抗のみで十分接地電位に近接
したレベルとなるように、そのオン抵抗を十分大きく設
定する。こうすることによってトランジスタＴｒ３２の
ゲート長を、現時点で製作可能な最短とすることが可能
となり、トランジスタＴｒ３２のゲート容量、すなわち
反転増幅器ＩＶ３１の負荷容量を小さくすることがで
き、読出し動作速度を速くすることができる。
２，Ｔｒ３３のゲート幅は、共に非導通状態のメモリセ
ルを選択したときの選択ディジット線のリーク電流を補
うだけの電流駆動能力があればよいので、従来例のトラ
ンジスタＴｒ３２ｘと同程度に小さく形成される。ま
た、導通状態のメモリセルを選択したときには、そのメ
モリセルによる対応ディジット線及び節点Ｎ１が、トラ
ンジスタＴｒ３３のオン抵抗のみで十分接地電位に近接
したレベルとなるように、そのオン抵抗を十分大きく設
定する。こうすることによってトランジスタＴｒ３２の
ゲート長を、現時点で製作可能な最短とすることが可能
となり、トランジスタＴｒ３２のゲート容量、すなわち
反転増幅器ＩＶ３１の負荷容量を小さくすることがで
き、読出し動作速度を速くすることができる。
【００２１】その他の基本的な動作は従来例と同様であ
る。
る。
【００２２】図２は本発明の第２の実施例を示す回路図
である。
である。
【００２３】この実施例は、第１の実施例におけるセン
ス増幅器３に、所定のレベルの電流を発生する定電流源
回路Ｉ１と、ソースを電源電位ＶDD点と接続しドレイン
及びゲートに定電流源回路Ｉ１からの電流を受けてトラ
ンジスタＴｒ３３と共にカレントミラー回路を形成しト
ランジスタＴｒ３３に流れる電流を制御するＰチャネル
型のトランジスタＴｒ３４とを設けたものである。
ス増幅器３に、所定のレベルの電流を発生する定電流源
回路Ｉ１と、ソースを電源電位ＶDD点と接続しドレイン
及びゲートに定電流源回路Ｉ１からの電流を受けてトラ
ンジスタＴｒ３３と共にカレントミラー回路を形成しト
ランジスタＴｒ３３に流れる電流を制御するＰチャネル
型のトランジスタＴｒ３４とを設けたものである。
【００２４】例えば、定電流源回路Ｉ１の電流を１ｍＡ
とし、トランジスタＴｒ３４のチャネル長を１μｍ，チ
ャネル幅を１０００μｍとし、トランジスタＴｒ３３の
チャネル長を１μｍ，チャネル幅を１０μｍとした場
合、トランジスタＴｒ３３に流れる電流は１ｍＡ×１０
／１０００＝１０μＡとなる。このようにトランジスタ
Ｔｒ３３，Ｔｒ３４のチャネル長，チャネル幅の比を変
えることにより、トランジスタＴｒ３３に流れる電流を
容易に制御することができる。
とし、トランジスタＴｒ３４のチャネル長を１μｍ，チ
ャネル幅を１０００μｍとし、トランジスタＴｒ３３の
チャネル長を１μｍ，チャネル幅を１０μｍとした場
合、トランジスタＴｒ３３に流れる電流は１ｍＡ×１０
／１０００＝１０μＡとなる。このようにトランジスタ
Ｔｒ３３，Ｔｒ３４のチャネル長，チャネル幅の比を変
えることにより、トランジスタＴｒ３３に流れる電流を
容易に制御することができる。
【００２５】なお、これら実施例において、トランジス
タＴｒ３２を現時点で製作可能な最小寸法のトランジス
タとして見積ると、そのゲート容量は０．０２５ｐＦと
なり、これに対し従来例の回路では０．１１ｐＦとな
る。従って反転増幅器ＩＶ３１の立上り，立下りのスピ
ードは、従来例を１０ｎｓとすると、本発明では２．２
ｎｓとなる。
タＴｒ３２を現時点で製作可能な最小寸法のトランジス
タとして見積ると、そのゲート容量は０．０２５ｐＦと
なり、これに対し従来例の回路では０．１１ｐＦとな
る。従って反転増幅器ＩＶ３１の立上り，立下りのスピ
ードは、従来例を１０ｎｓとすると、本発明では２．２
ｎｓとなる。
【００２６】
【発明の効果】以上説明したように本発明は、入力端を
選択ディジット線と接続する反転増幅器の出力端にゲー
トを、入力端にドレインをそれぞれ接続したセンス増幅
器の第２のトランジスタのソースと電源電位点との間
に、この第２のトランジスタより十分大きいオン抵抗、
同程度の電流駆動能力を持つ第３のトランジスタを設け
た構成とすることにより、第２のトランジスタのゲート
長を製作可能な最小寸法とすることができるので、第２
のトランジスタのゲート容量、すなわち反転増幅器の負
荷容量を小さくすることができ、従って読出し動作速度
を速くすることができる効果がある。
選択ディジット線と接続する反転増幅器の出力端にゲー
トを、入力端にドレインをそれぞれ接続したセンス増幅
器の第２のトランジスタのソースと電源電位点との間
に、この第２のトランジスタより十分大きいオン抵抗、
同程度の電流駆動能力を持つ第３のトランジスタを設け
た構成とすることにより、第２のトランジスタのゲート
長を製作可能な最小寸法とすることができるので、第２
のトランジスタのゲート容量、すなわち反転増幅器の負
荷容量を小さくすることができ、従って読出し動作速度
を速くすることができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来の半導体記憶装置の一例を示す回路図であ
る。
る。
【図４】図３に示された半導体記憶装置の動作を説明す
るための各部信号のタイミング図である。
るための各部信号のタイミング図である。
１ メモリセルアレイ ２ 列選択回路 ３，３ａ，３ｂ センス増幅器 ＤＬ１，ＤＬ２ ディジット線 Ｉ１ 定電流源回路 ＩＶ３１，ＩＶ３２ 反転増幅器 ＭＣ１１〜ＭＣ２２ メモリセル Ｔｒ２１，Ｔｒ２２，Ｔｒ３１〜Ｔｒ３４ トランジ
スタ ＷＬ１，ＷＬ２ ワード線
スタ ＷＬ１，ＷＬ２ ワード線
Claims (2)
- 【請求項１】 複数のディジット線、これら複数のディ
ジット線と絶縁されて交差する複数のワード線、並びに
前記複数のディジット線及びワード線の交差部に設けら
れ一端を対応するディジット線に他端を基準電位点にそ
れぞれ接続し対応するワード線が選択レベルのとき一端
及び他端間が導通状態か非導通状態かによって２値情報
を記憶する複数のメモリセルを備えたメモリセルアレイ
と、列選択信号に従って前記複数のディジット線のうち
の一つを選択する列選択回路と、この列選択回路により
選択されたディジット線をプリチャージ信号に従って所
定のタイミングで所定の電位にプリチャージする第１の
トランジスタ、入力端に前記選択されたディジット線の
信号を受けてこの信号と対応したレベル反転信号を出力
する反転増幅器、ゲートをこの反転増幅器の出力端と接
続しドレインを反転増幅器の入力端と接続して前記反転
増幅器と共にこの反転増幅器の入力端，出力端の信号レ
ベルを保持する第２のトランジスタ、及びソースに所定
のレベルの電位を受けドレインを前記第２のトランジス
タのソースと接続して導通状態にあり前記第２のトラン
ジスタより十分大きいオン抵抗でかつこの第２のトラン
ジスタと同程度の電流駆動能力で前記第２のトランジス
タのソースに前記所定のレベルの電位を伝達する第３の
トランジスタを備えたセンス増幅器とを有することを特
徴とする半導体記憶装置。 - 【請求項２】 センス増幅器に、所定のレベルの電流を
発生する定電流源回路と、ソースに所定のレベルの電位
を受けドレイン及びゲートに前記定電流源回路からの電
流を受けて第３のトランジスタと共にカレントミラー回
路を形成し前記第３のトランジスタに流れる電流を制御
する第４のトランジスタとを設けた請求項１記載の半導
体記憶装置。
Priority Applications (5)
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