JPH04351793A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH04351793A JPH04351793A JP3152562A JP15256291A JPH04351793A JP H04351793 A JPH04351793 A JP H04351793A JP 3152562 A JP3152562 A JP 3152562A JP 15256291 A JP15256291 A JP 15256291A JP H04351793 A JPH04351793 A JP H04351793A
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- circuit
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- 230000006870 function Effects 0.000 claims abstract description 5
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 11
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 230000002411 adverse Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特に、不揮発性半導体記憶装置に使用されるセンスアン
プ回路の出力回路に関する。
特に、不揮発性半導体記憶装置に使用されるセンスアン
プ回路の出力回路に関する。
【０００２】
【従来の技術】１ビットの情報を真補の２個のメモリセ
ルで記憶する不揮発性半導体記憶装置に採用されている
センスアンプの典型的な例は特願昭６３−１５８７４２
号に開示されており、これを従来例として、これを従来
例として、まず説明する。
ルで記憶する不揮発性半導体記憶装置に採用されている
センスアンプの典型的な例は特願昭６３−１５８７４２
号に開示されており、これを従来例として、これを従来
例として、まず説明する。
【０００３】図５は特願昭６３−１５８７４２号に開示
されているセンスアンプの構成を示す回路図、図２はメ
モリアレイ周辺の構成を示す回路図、図６は従来例の動
作を説明するための電圧波形図である。
されているセンスアンプの構成を示す回路図、図２はメ
モリアレイ周辺の構成を示す回路図、図６は従来例の動
作を説明するための電圧波形図である。
【０００４】図２では説明簡略のために、２つの行線Ｗ
１，Ｗ０と２対の列線Ｄ０，Ｄ０（オーハ゛ーライン）
、Ｄ１，Ｄ１（（オーハ゛ーライン））に接続している
。４ビットのメモリセル対Ｍ００，Ｍ００（オーハ゛ー
ライン）〜Ｍ１１，Ｍ１１（オーハ゛ーライン）のみを
示している。この場合、真補のメモリセルで１ビットを
構成する。すなわち、それぞれメモリセルＭｘｘ及びＭ
ｘｘ（オーハ゛ーライン）で１ビットを形成している。
１，Ｗ０と２対の列線Ｄ０，Ｄ０（オーハ゛ーライン）
、Ｄ１，Ｄ１（（オーハ゛ーライン））に接続している
。４ビットのメモリセル対Ｍ００，Ｍ００（オーハ゛ー
ライン）〜Ｍ１１，Ｍ１１（オーハ゛ーライン）のみを
示している。この場合、真補のメモリセルで１ビットを
構成する。すなわち、それぞれメモリセルＭｘｘ及びＭ
ｘｘ（オーハ゛ーライン）で１ビットを形成している。
【０００５】この従来例ではＦＡＭＯＳ（Ｆｌｏａｔｉ
ｎｇ Ｇａｔｅ Ａｖａｌａｎｃｈｅ Ｍｅｔａ
ｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構
造のメモリセルで構成されたＥＰＲＯＭ（Ｅｌｅｃｔｒ
ｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ
）を示しているが、基本的にはＥＥＰＲＯＭ（Ｅｌｅｃ
ｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒ
ａｍｍａｂｌｅ ＲＯＭ），ＭＡＳＫ ＲＯＭ（Ｍ
ＡＳＫ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）等に
ついても同様である。
ｎｇ Ｇａｔｅ Ａｖａｌａｎｃｈｅ Ｍｅｔａ
ｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構
造のメモリセルで構成されたＥＰＲＯＭ（Ｅｌｅｃｔｒ
ｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ
）を示しているが、基本的にはＥＥＰＲＯＭ（Ｅｌｅｃ
ｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒ
ａｍｍａｂｌｅ ＲＯＭ），ＭＡＳＫ ＲＯＭ（Ｍ
ＡＳＫ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）等に
ついても同様である。
【０００６】図２中、２−１はセンスアンプを、２−２
は列選択回路を、２−３は行選択回路をそれぞれ示して
いる。
は列選択回路を、２−３は行選択回路をそれぞれ示して
いる。
【０００７】図２中でＭ００，Ｍ０１，Ｍ１０（オーハ
゛ーライン），Ｍ１１（オーハ゛ーライン）は未プログ
ラム状態のＦＡＭＯＳ構造のセルであり、読み出し時に
行線Ｗ０，Ｗ１が選択されるとオンする。一方、Ｍ００
（オーハ゛ーライン），Ｍ０１（オーハ゛ーライン），
Ｍ１０，Ｍ１１はプログラム状態のＦＡＭＯＳ構造のセ
ルであり、そのしきい値電圧は１０Ｖ前後に上昇してい
るので、読み出し時に行線Ｗ０，Ｗ１が選択されてもオ
ンしない。
゛ーライン），Ｍ１１（オーハ゛ーライン）は未プログ
ラム状態のＦＡＭＯＳ構造のセルであり、読み出し時に
行線Ｗ０，Ｗ１が選択されるとオンする。一方、Ｍ００
（オーハ゛ーライン），Ｍ０１（オーハ゛ーライン），
Ｍ１０，Ｍ１１はプログラム状態のＦＡＭＯＳ構造のセ
ルであり、そのしきい値電圧は１０Ｖ前後に上昇してい
るので、読み出し時に行線Ｗ０，Ｗ１が選択されてもオ
ンしない。
【０００８】次に図５並びに図６を参照して、行線Ｗ０
，Ｗ１の選択は固定され、列線対Ｄ０，Ｄ０（オーハ゛
ーライン），Ｄ１，Ｄ１（オーハ゛ーライン）の選択が
切り換わったときのセンスアンプ２−１の動作とセンス
アンプ出力波形について説明する。
，Ｗ１の選択は固定され、列線対Ｄ０，Ｄ０（オーハ゛
ーライン），Ｄ１，Ｄ１（オーハ゛ーライン）の選択が
切り換わったときのセンスアンプ２−１の動作とセンス
アンプ出力波形について説明する。
【０００９】一例として、図２において、行線Ｗ０が選
択されており、列線対は列選択回路２−２によってＤ０
，Ｄ０（オーハ゛ーライン）が選択されているものとす
る。
択されており、列線対は列選択回路２−２によってＤ０
，Ｄ０（オーハ゛ーライン）が選択されているものとす
る。
【００１０】この状態では、列線対Ｄ１，Ｄ１（オーハ
゛ーライン）は選択されていないため、ある程度時間が
経過すると非選択列線対とつながっているＰＮ接合部の
暗電流により列線対Ｄ１，Ｄ１（オーハ゛ーライン）は
接地レベルになってしまう。その後、列線対Ｄ０，Ｄ０
（オーハ゛ーライン）が非選択となり、列線対Ｄ１，Ｄ
１（オーハ゛ーライン）が選択される。
゛ーライン）は選択されていないため、ある程度時間が
経過すると非選択列線対とつながっているＰＮ接合部の
暗電流により列線対Ｄ１，Ｄ１（オーハ゛ーライン）は
接地レベルになってしまう。その後、列線対Ｄ０，Ｄ０
（オーハ゛ーライン）が非選択となり、列線対Ｄ１，Ｄ
１（オーハ゛ーライン）が選択される。
【００１１】図５において、Ｙ５−１，Ｙ５−２は列選
択回路を構成する列選択トランジスタであり、列選択信
号Ｙｓ５−１により制御されている。列選択回路２−２
はＮ型トランジスタＮ５−１，Ｎ５−２を介してセンス
アンプ２−１に接続されており、Ｎ型トランジスタＮ５
−１，Ｎ５−２はインバータＩＮ５−１，ＩＮ５−２で
制御されている。センスアンプ２−１はＰ型トランジス
タＰ５−１〜Ｐ５−４、Ｎ型トランジスタＮ５−３，Ｎ
５−４で構成されており、インバータＩＮ５−３はセン
スアンプ出力ＳＯ５に接続されている。ＮＯ５−３〜Ｎ
Ｏ５−７は主要な節点を示している。
択回路を構成する列選択トランジスタであり、列選択信
号Ｙｓ５−１により制御されている。列選択回路２−２
はＮ型トランジスタＮ５−１，Ｎ５−２を介してセンス
アンプ２−１に接続されており、Ｎ型トランジスタＮ５
−１，Ｎ５−２はインバータＩＮ５−１，ＩＮ５−２で
制御されている。センスアンプ２−１はＰ型トランジス
タＰ５−１〜Ｐ５−４、Ｎ型トランジスタＮ５−３，Ｎ
５−４で構成されており、インバータＩＮ５−３はセン
スアンプ出力ＳＯ５に接続されている。ＮＯ５−３〜Ｎ
Ｏ５−７は主要な節点を示している。
【００１２】図６は、図５中に現れる電圧波形を示して
おり、（ ）内の符号は図５中の節点、列、線対など
を表している。
おり、（ ）内の符号は図５中の節点、列、線対など
を表している。
【００１３】まず、列線対Ｄ０，Ｄ０（オーハ゛ーライ
ン）を選択していた列選択信号が低レベルになり、新た
に選択される列選択信号Ｙｓ５−１が高レベルに移行し
始める（時刻ｔ１）。その結果、メモリセルＭ１１，Ｍ
１１（オーハ゛ーライン）が選択される。前述のように
、ＦＡＭＯＳセルＭ１１（オーハ゛ーライン）は未プロ
グラム、Ｍ１１はプログラム済みであり、行線Ｗ１は常
に選択されている。
ン）を選択していた列選択信号が低レベルになり、新た
に選択される列選択信号Ｙｓ５−１が高レベルに移行し
始める（時刻ｔ１）。その結果、メモリセルＭ１１，Ｍ
１１（オーハ゛ーライン）が選択される。前述のように
、ＦＡＭＯＳセルＭ１１（オーハ゛ーライン）は未プロ
グラム、Ｍ１１はプログラム済みであり、行線Ｗ１は常
に選択されている。
【００１４】以前に選択されていたＦＡＭＯＳセルＭ１
０，Ｍ１０（オーハ゛ーライン）のプログラム状態はセ
ンスアンプに対して相対的にＦＡＭＯＳＭ１１，Ｍ１１
（オーハ゛ーライン）と同じである。
０，Ｍ１０（オーハ゛ーライン）のプログラム状態はセ
ンスアンプに対して相対的にＦＡＭＯＳＭ１１，Ｍ１１
（オーハ゛ーライン）と同じである。
【００１５】列選択信号Ｙｓ５−１が高レベルに移行し
たとき、前述の理由から、その瞬間の列線対Ｄ１，Ｄ１
（オーハ゛ーライン）の電位Ｖ（Ｄ１（オーハ゛ーライ
ン））及びＶ（Ｄ１）は共に接地レベルであり、したが
って、電圧Ｖ（ＮＯ５−３）及びＶ（ＮＯ５−４）は高
レベルになろうとする。したがって、Ｎ型トランジスタ
Ｎ５−１，Ｎ５−２の電流駆動能力は増大し、Ｐ型トラ
ンジスタＰ５−１，Ｐ５−２を通して、電源ＶＣＣから
列線対Ｄ１，Ｄ１（オーハ゛ーライン）にチャージする
ので、電圧Ｖ（ＮＯ５−５），Ｖ（ＮＯ５−６）は下が
る。列線対Ｄ１，Ｄ１（オーハ゛ーライン）がある程度
チャージされる。すなわち、電圧Ｖ（Ｄ１（オーハ゛ー
ライン））及びＶ（Ｄ１）がある程度上昇すると、電圧
Ｖ（ＮＯ５−３）及びＶ（ＮＯ５−４）は下がり、Ｎ型
トランジスタＮ５−１，Ｎ５−２の能力は下がるので、
Ｖ（ＮＯ５−５）及びＶ（ＮＯ５−６）のレベルは上が
る（時刻ｔ２）。
たとき、前述の理由から、その瞬間の列線対Ｄ１，Ｄ１
（オーハ゛ーライン）の電位Ｖ（Ｄ１（オーハ゛ーライ
ン））及びＶ（Ｄ１）は共に接地レベルであり、したが
って、電圧Ｖ（ＮＯ５−３）及びＶ（ＮＯ５−４）は高
レベルになろうとする。したがって、Ｎ型トランジスタ
Ｎ５−１，Ｎ５−２の電流駆動能力は増大し、Ｐ型トラ
ンジスタＰ５−１，Ｐ５−２を通して、電源ＶＣＣから
列線対Ｄ１，Ｄ１（オーハ゛ーライン）にチャージする
ので、電圧Ｖ（ＮＯ５−５），Ｖ（ＮＯ５−６）は下が
る。列線対Ｄ１，Ｄ１（オーハ゛ーライン）がある程度
チャージされる。すなわち、電圧Ｖ（Ｄ１（オーハ゛ー
ライン））及びＶ（Ｄ１）がある程度上昇すると、電圧
Ｖ（ＮＯ５−３）及びＶ（ＮＯ５−４）は下がり、Ｎ型
トランジスタＮ５−１，Ｎ５−２の能力は下がるので、
Ｖ（ＮＯ５−５）及びＶ（ＮＯ５−６）のレベルは上が
る（時刻ｔ２）。
【００１６】ＦＡＭＯＳセルＭ１１（オーハ゛ーライン
）は未プログラムセルなので、インバータＩＮ５−１と
Ｎ型トランジスタＮ５−１で形成される負帰還回路とＦ
ＡＭＯＳセルＭ１１（オーハ゛ーライン）の電流駆動能
力によって、列線Ｄ１（オーハ゛ーライン）はある一定
レベルになる。一方、ＦＡＭＯＳセルＭ１１はプログラ
ム済みであるため、電圧Ｖ（ＮＯ５−４）がＮ型トラン
ジスタＮ５−２をオフさせるまで下がったとき、電圧Ｖ
（Ｄ１）は固定となる。通常、Ｖ（Ｄ１（オーハ゛ーラ
イン））とＶ（Ｄ１）の定条的な電圧レベルの差は数１
０ｍＶである。
）は未プログラムセルなので、インバータＩＮ５−１と
Ｎ型トランジスタＮ５−１で形成される負帰還回路とＦ
ＡＭＯＳセルＭ１１（オーハ゛ーライン）の電流駆動能
力によって、列線Ｄ１（オーハ゛ーライン）はある一定
レベルになる。一方、ＦＡＭＯＳセルＭ１１はプログラ
ム済みであるため、電圧Ｖ（ＮＯ５−４）がＮ型トラン
ジスタＮ５−２をオフさせるまで下がったとき、電圧Ｖ
（Ｄ１）は固定となる。通常、Ｖ（Ｄ１（オーハ゛ーラ
イン））とＶ（Ｄ１）の定条的な電圧レベルの差は数１
０ｍＶである。
【００１７】図６に示すように、電圧Ｖ（ＮＯ５−３）
、Ｖ（ＮＯ５−４）が高レベルとなり、センスアンプ２
−１がディジット線Ｄ１，Ｄ１（オーハ゛ーライン）を
チャージする期間は、それぞれのメモリセルの記憶して
いるオン／オフ情報とは関係なく、センスアンプ２−１
が動作し、電圧Ｖ（ＮＯ５−５），Ｖ（ＮＯ５−６）は
ほぼ同レベルの中間レベルとなるので、センスアンプ出
力ＳＯ５も中間レベルに上昇する（時刻ｔ３）。すなわ
ち、電圧Ｖ（ＮＯ５−７）が中間レベルとなる区間が存
在する。
、Ｖ（ＮＯ５−４）が高レベルとなり、センスアンプ２
−１がディジット線Ｄ１，Ｄ１（オーハ゛ーライン）を
チャージする期間は、それぞれのメモリセルの記憶して
いるオン／オフ情報とは関係なく、センスアンプ２−１
が動作し、電圧Ｖ（ＮＯ５−５），Ｖ（ＮＯ５−６）は
ほぼ同レベルの中間レベルとなるので、センスアンプ出
力ＳＯ５も中間レベルに上昇する（時刻ｔ３）。すなわ
ち、電圧Ｖ（ＮＯ５−７）が中間レベルとなる区間が存
在する。
【００１８】図５の構成では、前述のＰ型トランジスタ
Ｐ５−３の出力をインバータＩＮ５−３で受けているだ
けであり、従ってインバータＩＮ５−３の論理しきい値
よりも電圧Ｖ（ＮＯ５−７）が下がると、センスアンプ
出力ＳＯ５は高レベルになろうとし、高レベルのパルス
が出力される。
Ｐ５−３の出力をインバータＩＮ５−３で受けているだ
けであり、従ってインバータＩＮ５−３の論理しきい値
よりも電圧Ｖ（ＮＯ５−７）が下がると、センスアンプ
出力ＳＯ５は高レベルになろうとし、高レベルのパルス
が出力される。
【００１９】仮に、センスアンプ出力ＳＯ５の高レベル
パルスを回避するためにインバータＩＮ５−３の論理し
きい値を下げた場合は、確かにセンスアンプ出力ＳＯ５
の高レベルパルスの発生を回避できる。
パルスを回避するためにインバータＩＮ５−３の論理し
きい値を下げた場合は、確かにセンスアンプ出力ＳＯ５
の高レベルパルスの発生を回避できる。
【００２０】しかしながら、センスアンプ出力が高レベ
ルから高レベルとなるような場合には、今度はセンスア
ンプ出力ＳＯ５に低レベルパズルか発生することは容易
に想像しうるところである。
ルから高レベルとなるような場合には、今度はセンスア
ンプ出力ＳＯ５に低レベルパズルか発生することは容易
に想像しうるところである。
【００２１】従って、従来のセンスアンプ２−１におい
ては、列線対を切り換えるアクセスで高レベルから高レ
ベルもしくは低レベルから低レベルを出力する場合に、
少なくともどちらか一方の場合に、センスアンプ出力Ｓ
Ｏ５にパルスが発生する。
ては、列線対を切り換えるアクセスで高レベルから高レ
ベルもしくは低レベルから低レベルを出力する場合に、
少なくともどちらか一方の場合に、センスアンプ出力Ｓ
Ｏ５にパルスが発生する。
【００２２】
【発明が解決しようとする課題】前述のように従来のセ
ンスアンプでは、列線対を切り換えてアクセスする場合
、センスアンプ出力ＳＯ５にパルスが発生する。従って
、このパルスを受ける集積回路の出力端子にも低レベル
パルスもしくは高レベルパルスが発生し、その結果、単
純にセンスアンプ出力が低レベルから高レベルもしくは
高レベルから低レベルに変化する場合に比べて電源ＶＣ
Ｃ及び接地の電圧変動が大きくなり、集積回路の動作に
悪影響を及ぼすという問題点があった。
ンスアンプでは、列線対を切り換えてアクセスする場合
、センスアンプ出力ＳＯ５にパルスが発生する。従って
、このパルスを受ける集積回路の出力端子にも低レベル
パルスもしくは高レベルパルスが発生し、その結果、単
純にセンスアンプ出力が低レベルから高レベルもしくは
高レベルから低レベルに変化する場合に比べて電源ＶＣ
Ｃ及び接地の電圧変動が大きくなり、集積回路の動作に
悪影響を及ぼすという問題点があった。
【００２３】
【課題を解決するための手段】本発明の要旨は列線対上
の電圧差を拡大する差動アンプと、該差動アンプにより
拡大された電圧差に基づき出力信号を形成する出力回路
とを備えたセンスアンプ回路において、上記出力回路は
、電源と接地ノードとの間に直列接続された第１導電型
の第１トランジスタと第２導電型の第２トランジスタの
直列回路と、電源と接地ノードとの間に接続され入力ノ
ードと出力ノードと制御ノードとを有し制御ノードに供
給される制御信号に応答して２つの論理しきい値のいず
れかにより機能するインバータ回路とを備え、上記拡大
された電圧差を構成する一方の電圧は第１トランジスタ
のゲートに印加され、拡大された電圧差を構成する他方
の電圧は上記入力ノードに印加され、上記第１，第２ト
ランジスタの共通ドレインノードは上記制御ノードに接
続され、上記出力ノードは第２トランジスタのゲートに
接続されたことである。
の電圧差を拡大する差動アンプと、該差動アンプにより
拡大された電圧差に基づき出力信号を形成する出力回路
とを備えたセンスアンプ回路において、上記出力回路は
、電源と接地ノードとの間に直列接続された第１導電型
の第１トランジスタと第２導電型の第２トランジスタの
直列回路と、電源と接地ノードとの間に接続され入力ノ
ードと出力ノードと制御ノードとを有し制御ノードに供
給される制御信号に応答して２つの論理しきい値のいず
れかにより機能するインバータ回路とを備え、上記拡大
された電圧差を構成する一方の電圧は第１トランジスタ
のゲートに印加され、拡大された電圧差を構成する他方
の電圧は上記入力ノードに印加され、上記第１，第２ト
ランジスタの共通ドレインノードは上記制御ノードに接
続され、上記出力ノードは第２トランジスタのゲートに
接続されたことである。
【００２４】
【発明の作用】第１トランジスタと第２トランジスタで
構成される直列回路は拡大された電圧差の一方の電圧に
基づき出力信号（制御信号としても機能する）を形成す
る。このとき、出力信号の論理レベルによりインバータ
回路の論理しきい値が選択され、このインバータ回路の
出力で第２トランジスタの電流駆動能力が変更される。 従って、列線対変更時のチャージ期間でも、第１トラン
ジスタと第２トランジスタとの電流駆動能力比が自動的
に変更され、不所望名パルスを発生させることがない。
構成される直列回路は拡大された電圧差の一方の電圧に
基づき出力信号（制御信号としても機能する）を形成す
る。このとき、出力信号の論理レベルによりインバータ
回路の論理しきい値が選択され、このインバータ回路の
出力で第２トランジスタの電流駆動能力が変更される。 従って、列線対変更時のチャージ期間でも、第１トラン
ジスタと第２トランジスタとの電流駆動能力比が自動的
に変更され、不所望名パルスを発生させることがない。
【００２５】
【実施例】次に本発明の実施例を図面を参照して説明す
る。
る。
【００２６】図１は本発明の一実施例に係るセンスアン
プの構成を示す回路図であり、図３は、センスアンプ出
力ＳＯ１が低レベルから低レベルに変化した場合の電圧
波形図である。また、図４はセンスアンプ出力ＳＯ１が
高レベルから高レベルに変化した場合の電圧波形図であ
る。
プの構成を示す回路図であり、図３は、センスアンプ出
力ＳＯ１が低レベルから低レベルに変化した場合の電圧
波形図である。また、図４はセンスアンプ出力ＳＯ１が
高レベルから高レベルに変化した場合の電圧波形図であ
る。
【００２７】図１中、Ｍ１−１，Ｍ１−２はＦＡＭＯＳ
型セルトランジスタであり、行線Ｗ１−１で選択される
。セルトランジスタＭ１−１，Ｍ１−２は列線対ＮＯ１
−１，ＮＯ１−２を介して列選択回路１００の選択トラ
ンジスタＹ１−１，Ｙ１−２に接続されており、選択ト
ランジスタＹ１−１，Ｙ１−２は列選択信号Ｙｓ１−１
で制御されている。センスアンプ１０１はＰ型トランジ
スタＰ１−１〜Ｐ１−８と、Ｎ型トランジスタＮ１−１
〜Ｎ１−１１と、インバータＩＮ１−１〜ＩＮ１〜４で
構成されており、ＮＯ１−３〜ＮＯ１−９は節点を示し
ている。センスアンプ１０１は、差動アンプ１０１ａと
出力回路１０１ｂとで構成されており、出力回路１０１
ｂはトランジスタＰ１−７，Ｎ１−７と、トランジスタ
Ｐ１−８，Ｎ１−８〜Ｎ１−１１で構成されるインバー
タ回路を有している。
型セルトランジスタであり、行線Ｗ１−１で選択される
。セルトランジスタＭ１−１，Ｍ１−２は列線対ＮＯ１
−１，ＮＯ１−２を介して列選択回路１００の選択トラ
ンジスタＹ１−１，Ｙ１−２に接続されており、選択ト
ランジスタＹ１−１，Ｙ１−２は列選択信号Ｙｓ１−１
で制御されている。センスアンプ１０１はＰ型トランジ
スタＰ１−１〜Ｐ１−８と、Ｎ型トランジスタＮ１−１
〜Ｎ１−１１と、インバータＩＮ１−１〜ＩＮ１〜４で
構成されており、ＮＯ１−３〜ＮＯ１−９は節点を示し
ている。センスアンプ１０１は、差動アンプ１０１ａと
出力回路１０１ｂとで構成されており、出力回路１０１
ｂはトランジスタＰ１−７，Ｎ１−７と、トランジスタ
Ｐ１−８，Ｎ１−８〜Ｎ１−１１で構成されるインバー
タ回路を有している。
【００２８】まず、図３について説明する。図３の場合
、従来例の場合と列選択の動作、セルへのプログラム状
態などが同じであり、図６との対応関係を説明すると、
Ｖ（ＮＯ１−１）はＶ（Ｄ１（オーハ゛ーライン））に
対応しており、Ｖ（ＮＯ１−２）はＶ（Ｄ１）に対応し
ており、Ｖ（ＮＯ１−３）はＶ（ＮＯ５−３）に対応し
ており、Ｖ（ＮＯ１−４）はＶ（ＮＯ５−４）に対応し
ており、Ｖ（ＮＯ１−５）はＶ（ＮＯ５−５）に対応し
ており、Ｖ（ＮＯ１−６）はＶ（ＮＯ５−６）に対応し
ている。
、従来例の場合と列選択の動作、セルへのプログラム状
態などが同じであり、図６との対応関係を説明すると、
Ｖ（ＮＯ１−１）はＶ（Ｄ１（オーハ゛ーライン））に
対応しており、Ｖ（ＮＯ１−２）はＶ（Ｄ１）に対応し
ており、Ｖ（ＮＯ１−３）はＶ（ＮＯ５−３）に対応し
ており、Ｖ（ＮＯ１−４）はＶ（ＮＯ５−４）に対応し
ており、Ｖ（ＮＯ１−５）はＶ（ＮＯ５−５）に対応し
ており、Ｖ（ＮＯ１−６）はＶ（ＮＯ５−６）に対応し
ている。
【００２９】したがって、対応する節点はそれぞれ同様
に動作する。また、２つの差動アンプの出力ＮＯ１−７
、ＮＯ１−８はそれぞれＶ（ＮＯ１−７）及びＶ（ＮＯ
１−８）のように動作することは、従来例の説明及び図
１のセンスアンプの２つの差動アンプの対称性から容易
に推考できる。
に動作する。また、２つの差動アンプの出力ＮＯ１−７
、ＮＯ１−８はそれぞれＶ（ＮＯ１−７）及びＶ（ＮＯ
１−８）のように動作することは、従来例の説明及び図
１のセンスアンプの２つの差動アンプの対称性から容易
に推考できる。
【００３０】さて、図１のセンスアンプの出力ＳＯ１は
低レベルであり、したがって、インバータＩＮ１−４の
出力も低レベルとなり、Ｎ型トランジスタＮ１−１１は
オフしている。また、Ｎ型トランジスタＮ１−１０のゲ
ートレベルは電源電位ＶＣＣであり、Ｎ型トランジスタ
Ｎ１−８に比べＮ型トランジスタＮ１−１０のトランジ
スタサイズを十分に大きくするならば、トランジスタＰ
１−８，Ｎ１−８，Ｎ１−９，Ｎ１−１０，Ｎ１−１１
の全体はＰ型トランジスタＰ１−８とＮ型トランジスタ
Ｎ１−８の能力比で論理しきい値が決定されるインバー
タと考えることができる。
低レベルであり、したがって、インバータＩＮ１−４の
出力も低レベルとなり、Ｎ型トランジスタＮ１−１１は
オフしている。また、Ｎ型トランジスタＮ１−１０のゲ
ートレベルは電源電位ＶＣＣであり、Ｎ型トランジスタ
Ｎ１−８に比べＮ型トランジスタＮ１−１０のトランジ
スタサイズを十分に大きくするならば、トランジスタＰ
１−８，Ｎ１−８，Ｎ１−９，Ｎ１−１０，Ｎ１−１１
の全体はＰ型トランジスタＰ１−８とＮ型トランジスタ
Ｎ１−８の能力比で論理しきい値が決定されるインバー
タと考えることができる。
【００３１】したがって、Ｎ型トランジスタＮ１−８の
トランジスタ能力をＰ型トランジスタＰ１−８に比べて
下げ、Ｐ型トランジスタＰ１−８とＮ型トランジスタＮ
１−８で形成されるインバータの論理しきい値を上げれ
ば、図３のように電圧Ｖ（ＮＯ１−８）が中間レベルに
なっても電圧Ｖ（ＮＯ１−９）は電源電位からわずから
しか下がらない。
トランジスタ能力をＰ型トランジスタＰ１−８に比べて
下げ、Ｐ型トランジスタＰ１−８とＮ型トランジスタＮ
１−８で形成されるインバータの論理しきい値を上げれ
ば、図３のように電圧Ｖ（ＮＯ１−８）が中間レベルに
なっても電圧Ｖ（ＮＯ１−９）は電源電位からわずから
しか下がらない。
【００３２】一方、Ｐ型トランジスタＰ１−７とＮ型ト
ランジスタＮ１−７の能力を同じにすれば、たとえ電圧
Ｖ（ＮＯ１−７）が中間レベルになっても、電圧Ｖ（Ｎ
Ｏ１−９）は電源電位ＶＣＣからわずかにしか下がらな
いので、センスアンプ出力ＳＯ１の電圧Ｖ（ＳＯ１）は
わずかに上昇するだけであり、次段の論理ゲートの論理
しきい値を超えることはなく、したがって、この一連の
動作中、集積回路の出力は固定されている。
ランジスタＮ１−７の能力を同じにすれば、たとえ電圧
Ｖ（ＮＯ１−７）が中間レベルになっても、電圧Ｖ（Ｎ
Ｏ１−９）は電源電位ＶＣＣからわずかにしか下がらな
いので、センスアンプ出力ＳＯ１の電圧Ｖ（ＳＯ１）は
わずかに上昇するだけであり、次段の論理ゲートの論理
しきい値を超えることはなく、したがって、この一連の
動作中、集積回路の出力は固定されている。
【００３３】次に、図４の場合は、図３の場合のメモリ
セルへのプログラム状態が逆、すなわち、Ｍ１−１がプ
ログラム済み、Ｍ１−２が未プログラムの場合である。 この場合、センスアンプの出力ＳＯ１は高レベルであり
、したがって、インバータＩＮ１−４の出力も高レベル
であり、Ｎ型トランジスタＮ１−１１はオンする（イン
バータＩＮ１−４の出力は“Ｈ”＝電源電位）。
セルへのプログラム状態が逆、すなわち、Ｍ１−１がプ
ログラム済み、Ｍ１−２が未プログラムの場合である。 この場合、センスアンプの出力ＳＯ１は高レベルであり
、したがって、インバータＩＮ１−４の出力も高レベル
であり、Ｎ型トランジスタＮ１−１１はオンする（イン
バータＩＮ１−４の出力は“Ｈ”＝電源電位）。
【００３４】ここで、ＮトランジスタＮ１−９に比べて
Ｎ型トランジスタＮ１−１１の能力を十分に大きくすれ
ば、今度はトランジスタＰ１−８，Ｎ１−８，Ｎ１−９
，Ｎ１−１０，Ｎ１−１１の全体は、Ｐ型トランジスタ
Ｐ１−８の能力とＮ型トランジスタＮ１−８，Ｎ１−９
の能力和の比で決まる論理しきい値を持つインバータと
考えられる。
Ｎ型トランジスタＮ１−１１の能力を十分に大きくすれ
ば、今度はトランジスタＰ１−８，Ｎ１−８，Ｎ１−９
，Ｎ１−１０，Ｎ１−１１の全体は、Ｐ型トランジスタ
Ｐ１−８の能力とＮ型トランジスタＮ１−８，Ｎ１−９
の能力和の比で決まる論理しきい値を持つインバータと
考えられる。
【００３５】そこで、Ｎ型トランジスタＮ１−９の能力
をＰ型トランジスタＰ１−８の能力に比べて大きくすれ
ば、今度は論理しきい値の低いインバータとなる。した
がって、電圧Ｖ（ＮＯ１−８）が中間レベルとなっても
、電圧Ｖ（ＮＯ１−９）はわずかにしか高くならず、従
って、センスアンプ出力ＳＯ１の電圧Ｖ（ＳＯ１）はわ
ずかに電源電位から下がるだけであり、前述の場合と同
様に集積回路の出力は固定である。
をＰ型トランジスタＰ１−８の能力に比べて大きくすれ
ば、今度は論理しきい値の低いインバータとなる。した
がって、電圧Ｖ（ＮＯ１−８）が中間レベルとなっても
、電圧Ｖ（ＮＯ１−９）はわずかにしか高くならず、従
って、センスアンプ出力ＳＯ１の電圧Ｖ（ＳＯ１）はわ
ずかに電源電位から下がるだけであり、前述の場合と同
様に集積回路の出力は固定である。
【００３６】
【発明の効果】以上説明したように、本発明のセンスア
ンプ回路用出力回路によれば、列線切換で、その出力が
高レベルから高レベル、または低レベルから低レベルに
なるように切り換える場合でも、センスアンプ出力に高
レベルパルスもしくは低レベルパルスが発生することが
なく、半導体集積回路の出力は固定であり、過剰な電源
電圧、接地電位の搖れを押さえられ、集積回路の動作へ
の悪影響を防止できるという効果がある。
ンプ回路用出力回路によれば、列線切換で、その出力が
高レベルから高レベル、または低レベルから低レベルに
なるように切り換える場合でも、センスアンプ出力に高
レベルパルスもしくは低レベルパルスが発生することが
なく、半導体集積回路の出力は固定であり、過剰な電源
電圧、接地電位の搖れを押さえられ、集積回路の動作へ
の悪影響を防止できるという効果がある。
【図１】本発明の第１実施例を示す回路図である。
【図２】不揮発性半導体記憶装置のメモリアレイ周辺を
示す回路図である。
示す回路図である。
【図３】第１実施例の電圧波形図である。
【図４】第１実施例の電圧波形図である。
【図５】従来例の回路図である。
【図６】従来例の電圧波形図である。
１００ 列選択回路
１０１ センスアンプ
１０１ａ 差動アンプ
１０１ｂ 出力回路
Ｐ１−１〜Ｐ１−８，Ｐ５−１〜Ｐ５−４ Ｐ型Ｍ
ＯＳトランジスタ Ｎ１−１〜Ｎ１−１１，Ｎ５−１〜Ｎ５〜４ Ｎ型
ＭＯＳトランジスタ Ｍ１−１，Ｍ１−２，Ｍ５−１，Ｍ５−２ メモリセ
ルＹ１−１，Ｙ１−２，Ｙ５−１，Ｙ５−２ 列選択
トランジスタＩＮ１−１〜ＩＮ１−４，ＩＮ５−１〜Ｉ
Ｎ５−３ インバータＮＯ１−１〜ＮＯ１−９，ＮＯ
５−１〜ＮＯ５−７ 節点ＳＯ１，ＳＯ５ 節点（
センスアンプ出力）Ｙｓ１−１，Ｙｓ５−１ 列選択
信号Ｗ１−１，Ｗ５−１ 行線 ２−１ センスアンプ ２−２ 列選択回路 ２−３ 行選択回路 ２−４ メモリセルアレイ Ｗ０，Ｗ１ 行線 Ｄ０，Ｄ０（オーハ゛ーライン），Ｄ１，Ｄ（オーハ゛
ーライン） 行線対Ｍ００，Ｍ００（オーハ゛ーライ
ン）〜Ｍ１１，Ｍ１１（オーハ゛ーライン） メモリ
セル対
ＯＳトランジスタ Ｎ１−１〜Ｎ１−１１，Ｎ５−１〜Ｎ５〜４ Ｎ型
ＭＯＳトランジスタ Ｍ１−１，Ｍ１−２，Ｍ５−１，Ｍ５−２ メモリセ
ルＹ１−１，Ｙ１−２，Ｙ５−１，Ｙ５−２ 列選択
トランジスタＩＮ１−１〜ＩＮ１−４，ＩＮ５−１〜Ｉ
Ｎ５−３ インバータＮＯ１−１〜ＮＯ１−９，ＮＯ
５−１〜ＮＯ５−７ 節点ＳＯ１，ＳＯ５ 節点（
センスアンプ出力）Ｙｓ１−１，Ｙｓ５−１ 列選択
信号Ｗ１−１，Ｗ５−１ 行線 ２−１ センスアンプ ２−２ 列選択回路 ２−３ 行選択回路 ２−４ メモリセルアレイ Ｗ０，Ｗ１ 行線 Ｄ０，Ｄ０（オーハ゛ーライン），Ｄ１，Ｄ（オーハ゛
ーライン） 行線対Ｍ００，Ｍ００（オーハ゛ーライ
ン）〜Ｍ１１，Ｍ１１（オーハ゛ーライン） メモリ
セル対
Claims (3)
- 【請求項１】 列線対上の電圧差を拡大する差動アン
プと、該差動アンプにより拡大された電圧差に基づき出
力信号を形成する出力回路とを備えたセンスアンプ回路
において、上記出力回路は、電源と接地ノードとの間に
直列接続された第１導電型の第１トランジスタと第２導
電型の第２トランジスタの直列回路と、電源と接地ノー
ドとの間に接続され入力ノードと出力ノードと制御ノー
ドとを有し制御ノードに供給される制御信号に応答して
２つの論理しきい値のいずれかにより機能するインバー
タ回路とを備え、上記拡大された電圧差を構成する一方
の電圧は第１トランジスタのゲートに印加され、拡大さ
れた電圧差を構成する他方の電圧は上記入力ノードに印
加され、上記第１，第２トランジスタの共通ドレインノ
ードは上記制御ノードに接続され、上記出力ノードは第
２トランジスタのゲートに接続されたことを特徴とする
センスアンプ回路。 - 【請求項２】 上記共通ドレインノードは第１，第２
インバータ回路を介して上記制御ノードに接続された請
求項１記載のセンスアンプ回路。 - 【請求項３】 上記出力回路は電源と接地ノード間に
接続された第１導電型の第３トランジスタと第２導電型
の第４トランジスタと第２導電型の第５トランジスタの
直列体と、第３，第４トランジスタの共通ドレインノー
ドと接地ノードとの間に接続された第２導電型の第６，
第７トランジスタの直列体とを有し、上記第３，第４，
第６トランジスタのゲートは入力ノードとして機能し、
上記第３，第４トランジスタの共通ドレインノードは出
力ノードとして機能し、第７トランジスタのゲートは制
御ノードとして機能し、第５トランジスタのゲートは電
源に接続された請求項２記載のセンスアンプ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15256291A JP3185248B2 (ja) | 1991-05-28 | 1991-05-28 | センスアンプ回路 |
| KR1019920008490A KR950002729B1 (ko) | 1991-05-28 | 1992-05-20 | 감지 증폭기 회로를 갖는 반도체 메모리 장치 |
| US07/889,624 US5301152A (en) | 1991-05-28 | 1992-05-28 | Semiconductor memory device equipped with sense amplifier circuit which eliminates a transient pulse at an output data terminal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15256291A JP3185248B2 (ja) | 1991-05-28 | 1991-05-28 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04351793A true JPH04351793A (ja) | 1992-12-07 |
| JP3185248B2 JP3185248B2 (ja) | 2001-07-09 |
Family
ID=15543196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15256291A Expired - Fee Related JP3185248B2 (ja) | 1991-05-28 | 1991-05-28 | センスアンプ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5301152A (ja) |
| JP (1) | JP3185248B2 (ja) |
| KR (1) | KR950002729B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU4798793A (en) * | 1992-08-10 | 1994-03-03 | Monolithic System Technology, Inc. | Fault-tolerant, high-speed bus system and bus interface for wafer-scale integration |
| JPH08180697A (ja) * | 1994-09-16 | 1996-07-12 | Texas Instr Inc <Ti> | センス増幅器用の基準電流を供給する基準回路及び方法 |
| US6791885B2 (en) * | 2002-02-19 | 2004-09-14 | Micron Technology, Inc. | Programmable conductor random access memory and method for sensing same |
| US7554406B2 (en) * | 2007-03-31 | 2009-06-30 | Sandisk 3D Llc | Spatially distributed amplifier circuit |
| US7558140B2 (en) * | 2007-03-31 | 2009-07-07 | Sandisk 3D Llc | Method for using a spatially distributed amplifier circuit |
| KR101459312B1 (ko) * | 2007-03-31 | 2014-11-10 | 쌘디스크 3디 엘엘씨 | 공간적으로 분산된 증폭기 회로 |
| US7764536B2 (en) * | 2007-08-07 | 2010-07-27 | Grandis, Inc. | Method and system for providing a sense amplifier and drive circuit for spin transfer torque magnetic random access memory |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4891792A (en) * | 1987-09-04 | 1990-01-02 | Hitachi, Ltd. | Static type semiconductor memory with multi-stage sense amplifier |
| JPH0793033B2 (ja) * | 1989-08-24 | 1995-10-09 | 日本電気株式会社 | センスアンプ |
-
1991
- 1991-05-28 JP JP15256291A patent/JP3185248B2/ja not_active Expired - Fee Related
-
1992
- 1992-05-20 KR KR1019920008490A patent/KR950002729B1/ko not_active IP Right Cessation
- 1992-05-28 US US07/889,624 patent/US5301152A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR950002729B1 (ko) | 1995-03-24 |
| US5301152A (en) | 1994-04-05 |
| JP3185248B2 (ja) | 2001-07-09 |
| KR920022308A (ko) | 1992-12-19 |
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|---|---|---|---|
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