JPS586239B2 - 読取り専用メモリ - Google Patents

Description

【発明の詳細な説明】 本発明はメモリ回路に関し、更に詳細にはＦＥＴ（電界
効果トランジスタ）メモリ回路に関する。

ＦＥＴメモリ技術は例えば米国特許第 ３７２８６９６号に示されているように、従来は２値の
電気信号の記憶に用いられてきた。

従来の２値ＦＥＴ読取し専用メモリ（ＲＯＭ）では、複
数のアドレス入力線と選択線が半導体基板の領域と供に
マトリクスを形成する。

２値情報は隣接する半導体領域間の位置にＦＥＴがある
か又はないかによってその位置に記憶される。

各領域と直列な選択用ＦＥＴによって１つ置きの半導体
領域は基準電圧に選択的に接続され、残りの領域は共通
の出力点に選択的に接続される。

隣接する１対の領域の選択用ＦＥＴに選択信号が印加さ
れると、一方の領域は基準電圧に、他方の領域は出力点
に接続され、これにより、アドレスされた特定の記憶位
置に記憶されたデータの関数である２値出力信号が発生
される。

半導体記憶装置技術のこれまでの開発傾向は半導体チッ
プ上の単位面積当りの記憶装置の数を増大させる方向に
あった。

その結果、半導体メモリの製造コストに対する記憶容量
の割合が改善されてきた。

また、ＦＥＴ装置のチャネル領域にイオン注入を行なっ
てＦＥＴ装置のスレショルド電圧を調節し、ＦＥＴ装置
がオンになるゲート電圧をその時時の応用に合わせるよ
うにする技術も開発された。

これを行なう技術は米国特許第３８７３３７２号に開示
されている。

Ｎ導電型のソースとドレインがＰ導電型の基板に形成さ
れるＮチャネルＦＥＴ装置の場合、ＦＥＴ装置のスレシ
ョルド電圧はＰ型のドーパントをチャネル領域にイオン
注入することによって高められる。

あるいは、スレショルド電圧はＮ型のドーパントをチャ
ネル領域にイオン注入することにより減じられる。

イオン注入期間のスレショルド電圧の変化の度合はチャ
ネル領域のイオン注入ドーパントのドース量に大体比例
する。

このスレショルド電圧はイオン注入ビーム電流又はイオ
ン・ビームの露出時間あるいは他のプロセス要素を制御
することによって調節できる。

従来、２値ＦＥＴＲＯＭのための支持回路は米国特許第
３４０６２９８号に示されているよりなＦＥＴインバー
タ回路を用いてきた。

従来の２値ＲＯＭのための支持回路で使用できる他のイ
ンバータ回路の例は米国特許第４０７２８６８号に示さ
れている。

本発明の目的は半導体記憶装置の単位面積当りの記憶容
量を高めることである。

他の目的は半導体メモリの記憶装置の数をふやすことな
く記憶密度を高めることである。

他の目的は改良されたＲＯＭシステムを提供することで
ある。

本発明によれば、Ｎ値（Ｎ＞２）のＦＥＴＲＯＭが提供
される。

良好な実施例は４値のＦＥＴＲＯＭである。

メモリ・アレイの各ＦＥＴ記憶素子は４つの値のうちの
１つのスレショルド電圧を持つように形成される。

アレイ内のＦＥＴ装置のスレショルド電圧はイオン注入
技術によって製造時に調節される。

アレイの各ＦＥＴ素子のドレインはドレイン電位ＶＤＤ
に接続される。

選択されたＦＥＴ記憶セルのゲートはワード線を介して
普通の２値真／補発生器からの２値入力アドレス信号に
よって付勢される。

このとき、そのＦＥＴ記憶セルのソースの出力電位は電
位ＶＤＤからそのセルの調節されたスレショルド電圧を
差引いた電圧になる。

その結果得られる出力電圧は４値信号である、即ち、４
つの電圧振幅のうちの１つをとる。

この４値出力信号は４値感知増幅回路によって増幅され
、次に４値−２値変換器によって２直信号に変換される
。

従って、このＦＥＴＲＯＭは半導体チップの単位面積当
りの記憶装置の数が通常の２値ＲＯＭと同じ場合でも単
位面積当り２倍の情報を記憶することができる。

第１図は４値ＲＯＭシステムを示しており、２値アドレ
ス信号入力は線２により普通の２値真／補発生器３に供
給される。

真／補発生器３の２値出力信号は線６（Ｗ１−Ｗ４）に
与えられる。

線Ｗｌ−Ｗ４はワード線と呼ばれる。

ワード線６は第２図のＦＥＴ記憶素子Ｑ１１−Ｑ４４の
ゲート電極を付勢する。

第２図は４値ＲＯＭアレイ８（第１図）の回路１を例示
して見る。

ＦＥＴＲＯＭの水平行のＦＥＴ素子はメモリ・チップに
配列され、そのドレインはドレイン電位ＶＤＤに接続さ
れ、そのソースは出力ビット線１０に共通に接続されて
いる。

メモリ・チップにはアレイのＦＥＴ素子が複数行に設け
られ、列位置のＦＥＴ装置のゲートはワード線６に共通
に接続される。

各ビット線１０は放電用負荷装置２０（Ｌｌ〜Ｌ４）を
介してアース電位に接続され、すべての負荷装置２０の
ゲートは第１のクロック信号φ１に共通に接続されてい
る。

各ビット線１０は更に負荷装置２０と出力ノードの間に
直列に接続された出力ゲート装置２２を有する。

例示のため、第２図のアレイは夫々４ビツトを含む４本
のワード線で構成されている。

アレイの記憶装置はｉを行、ｊを列の番号としたときＱ
ｉｊの形で示されている。

ＲＯＭアレイ８の製造期間に、ＦＥＴ記憶素子Ｑｉｊは
夫々のＦＥＴ記憶素子に４つの所定のスレショルド電圧
のうちの１つを与えるように、導電率を増大させるドー
パントを４つのドース値のうちの１つの値で選択的にチ
ャネル領域にイオン注入される。

３種類のイオン注入が行なわれ、イオン注入されないチ
ャネルの固有のスレショルドが第４のスレショルド電圧
として用いられうる。

イオン注入はいずれの導電型で行なうこともでき、従っ
て例えば、アレイ８のすべてのＦＥＴ装置がＮチャネル
装置の場合、或るＦＥＴ装置をＰ型ドーパントで選択的
に注入してスレショルド電圧を上げ、他の装置をＮ型ド
ーパントで注入してスレショルド電圧を下げるようにす
ることができる。

この選択的イオン注入は例えば普通のフォトレジストで
つくられた３つのイオン注入阻止マスクを用いて行なう
ことができる。

第１の阻止マスクは第１のスレショルド電圧を持つべき
第１の選択されたアレイＦＥＴ装置群以外のＦＥＴ装置
に対するイオン注入を阻止する。

第２のイオン注入阻止マスクは第２のスレショルド電圧
を持つべき第２の選択されたＦＥＴ装置群以外を閉塞し
、以下同様に行なわれる。

大々のＦＥＴ装置に対するスレショルド電圧の選択のパ
ターンはＲＯＭに永久的に記憶される情報に対応する。

この考えは一般的には、Ｎ個の異なるスレショルド電圧
を持つＦＥＴアレイ装置を用いることによってＮレベル
の情報記憶を行なうように拡張できる。

この場合、記憶密度を上げるためにはＮ＞２である必要
がある。

スレショルド電圧はゲート酸化物の厚さを変えることに
よっても調節でき、大きなスレショルドが希望されると
きはＦＥＴチャネル領域に厚いフィールド絶縁層が置か
れる。

動作において、アレイ８は先ず第１の位相のクロック信
号φ１を受取り、これは各ビット線１０の放電用負荷装
置２０をオンにしてビット線１０の残留電荷を放電する
。

次にφ１信号に応答して放電用負荷装置２０がオフにな
り、φ２クロツク信号によってＦＥＴゲート装置２２が
オンになり、また２値入力アドレス信号２に対応して２
値真／補発生器によってワード線６の１つが付勢される
。

ワード線６によりＦＥＴ装置のゲートに印加されるφ２
クロツク・パルスの電圧振幅は、最犬のスレショルド電
圧を持つアレイＦＥＴ装置でも選択時にオンになるよう
に、少なくともドレイン電圧ＶＤＤ程度に大きい。

ＦＥＴ装置Ｑｉｊはワード線Ｗｊへのφ２クロツク信号
の印加によってオンになり、ビット線１０の電圧を、電
圧ＶＤＤからそのＦＥＴ装置のスレショルド電圧を差引
いた電圧にほぼ等しい値まで駆動する。

従ってビット線１０の出力信号の大きさはＦＥＴ製造時
の４つのスレショルド電圧のうちの１つに対応して４つ
の電圧レベルのうちの１つをとる。

従って第２図のアレイ８の各ＦＥＴ装置Ｑｉｊの記憶容
量は普通のＲＯＭの２値ＦＥＴ装置の２倍になる。

例えば、４値論埋レベル０、１、２、３は夫々０Ｖ，３
Ｖ、６Ｖ及び９Ｖの信号電圧レベルに対応する。

ドレイン電位ＶＤＤは１０Ｖ、アース電位は０Ｖにされ
ている。

φ１及びφ２クロツク・パルスは０Ｖと１０Ｖの間でス
イングする。

最も左側の列のアレイＦＥＴ装置Ｑｌ１，Ｑ２１，Ｑ３
１，Ｑ４１のスレショルド電圧ＶＴ１，ＶＴ２，ＶＴ３
，ＶＴ４がイオン注入によって夫々ｌＶ、４Ｖ、７Ｖ、
１０Ｖにされているものとする。

ワード線Ｗ１にφ２クロック・パルス信号が供給された
とき、電位ＶＤＤから夫々のＦＥＴ装置のスレショルド
電圧を差引いた電圧レベルを持つ出力信号はビット線Ｂ
１では９Ｖ、ビット線Ｂ２では６Ｖ、ビット線Ｂ３では
３Ｖ、ビット線Ｂ４では０Ｖになり、夫夫４値論埋レベ
ル３、２、１、０に対応する。

勿論、アレイＦＥＴ装置は例示した以外の他の任意のス
レショルド電圧パターンでプログラムすることもでき、
また任意のワード線Ｗｊにφ２クロツク・パルス信号を
供給して種々の４値信号出力パターンをビット線に発生
することができる。

ビット線１０は夫々第１図の４値感知増幅器１２に接続
される。

この感知増幅回路１２は第５図に示されているが、その
原理を埋解するため、第３図に示されている従来のＮチ
ャネル・デイプリーション・モード負荷インバータ回路
及び第４図に示されているその出力電圧特性を先ず参照
する。

入力電圧ＶＩＮが０のときエンハンスメント・モードの
能動ＦＥＴ装置ＱＡはオフである。

デイプリーション・モードの負荷装置ＱＬはゲートとノ
ースが共通接続され、負のターン・オン電圧を持つから
、出力電圧振幅ＶＯＵＴは負荷装置のドレイン電位ＶＤ
Ｄに等しい。

ＶＩＮが増加したとき、ＶＯＵＴはＶＩＮが能動装置Ｑ
Ａのターン・オン電圧即ちスレショルド電圧ＶＴを越え
るまではドレイン電位ＶＤＤに保たれる。

スレショルド電圧ＶＴになると能動装置ＱＡはオンにな
り、負荷装、置ＱＬを介して電流を流し始めて出力電圧
ＶＯＵＴの大きさをほぼ０Ｖ即ちアース電位に下げる。

従って次の２つの状態、即ちＶＩＮがＶＴ以下で出力Ｖ
ＯＵＴがＶＤＤに等しい状態と、ＶＩＮがＶＤＤに等し
くＶＯＵＴがほぼ０Ｖに等しい状態が表わされる。

スレショルド電圧ＶＴの値は実際には、スレショルド電
圧に約３０％の変動が生じたときでも安定なレベルが得
られるように約１Ｖに選ばれる。

また、ＶＤＤはＶＩＮの大きさがこのスレショルド電圧
値を越えるまではＶＤＤの値にクランプされる。

他方、ＶＯＵＴは０Ｖに近い電圧にクランプされ、ＶＴ
に３０％の変動、電圧ＶＤＤの電源に１０％の変動があ
る場合でも、次段のカスケード接続インバータＦＥＴ能
動装置のスレショルド電圧ＶＴよりも小さくなる。

以上のことから明らかなように、ＶＩＮに対する能動装
置ＱＡの電圧要件即ちスレショルド電圧ＶＴのため、能
動装置ＱＡがオンになる前に第１のレベルが得られる。

従って出力レベルＶＯＵＴは入力電圧ＶＩＮがスレショ
ルド電圧ＶＴよりも小さい限りは事実上ＶＤＤにクラン
プされる。

他方ＶＯＵＴは低レベルの側では能動装置ＱＡのソース
バイアス電圧近くにクランプされる。

次に、これらの事項を参考にして、第５図の４値感知増
幅器の動作を説明する。

第５図は第１図の４状態感知回路１２を例示している。

３つの能動装置Ｔ１，Ｔ２，Ｔ３は共通のドレイン端子
及びゲート端子を有する。

Ｔ１，Ｔ２，Ｔ３のスレショルド電圧は大々■Ｔ１，Ｖ
Ｔ２，ＶＴ３である。

大きさの関係はＶＴ１＜ＶＴ２＜ＶＴ３である。

夫々のソースはＶ１，Ｖ２，Ｖ３に結合されている。

ＶＩＮが次の状態を与えるときは、ＶＯＵＴ＝ＶＤＤで
ある。

（ＶＩＮ−Ｖ１）＜ＶＴ１即ちＴ１オフ （ＶＩＮ−Ｖ２）＜ＶＴ２即ちＴ２オフ （ＶＩＮ−Ｖ３）＜ＶＴ３即ちＴ３オフ これは安定な状態“３”を与える（第６図）。

ＶＩＮが次の状態を与えるように上昇すると、装置Ｔ１
がオンになり、ＶＯＵＴはＶＤＤの値から約Ｖ１の値に
なる。

（ＶＩＮ−Ｖ１）＞ＶＴ１ （ＶＩＮ−Ｖ２）＜ＶＴ２ （ＶＩＮ−Ｖ３）＜ＶＴ３ このとき、Ｔ１を介して負荷装置からアースへ電流が流
れる。

装置Ｔ２及びＴ３がオフである限りはＶＩＮが上昇して
もＶＯＵＴの値が実質的に変わらないから、これは第２
の安定な状態“２”を与える。

（ＶＩＮ−Ｖ２）＞ＶＴ２、（ＶＩＮ−Ｖ３）＜ＶＴに
なると、装置Ｔ２がオンになる。

出力ＶＯＵＴはこのときＶ２になる。

Ｖ１＞Ｖ２であるから、Ｔ１は逆向きにバイアスされ、
ソースとドレインの働きが入れ替わる。

負荷装置ＴＬ及びＴ１はこのときＴ３のための負荷装置
として作用する。

この場合の電流路は第７図に破線で示されている。

（ＶＩＮ−Ｖ３）＜ＶＴ３である限りは、ＶＩＮが増加
してもＶＯＵＴは約Ｖ２の値を保ち、第３の安定な状態
“１”を与える。

ＶＩＮが（ＶＩＮ−Ｖ３）＞ＶＴ３になるまで上昇する
と、装置Ｔ３がオンになり、ＶＯＵＴをＶ３即ち０Ｖに
する。

このときＶ２＞ＶＯＵＴであり、装置２は逆向きに導通
する。

即ち、Ｔ１，Ｔ２は共にＴ３に対する負荷装置として働
く。

このときの電流路は第８図に破線で示されている。

ＶＯＵＴがＶ３即ち０Ｖのとき、第４の安定な状態“０
”が与えられる。

装置Ｔ１は負荷装置ＴＬのみから電流を受取る。

装置Ｔ２は負荷装置ＴＬ及びＴ１の両方から電流を受取
り、Ｔ３はすべての装置から電流を受取る。

夫々の装置Ｔ１，Ｔ２，Ｔ３の長さが同じであると仮定
すると、夫々の幅Ｗ１，Ｗ２，Ｗ３はＷｌ＜Ｗ２＜Ｗ３
である。

第６図において、ＶＴ，ＶＴ２，ＶＴ３及びＶ１，Ｖ２
，Ｖ３の値は所望の安定レベルを与えるように決められ
る。

標準の４マスク金属ゲート・プロセスでは、デイプリー
ション・モードの負荷装置が用いられる場合は余分のイ
オン注入マスクが用いられるが、更に必要な数だけのイ
オン注入マスクを用いればこのプロセスで種々のターン
・オン電圧を簡単に得ることができる。

イオン注入の型、エネルギ、ドース量は設計条件によっ
て決まる。

感知増幅器１２からの線１４の出力信号ＶＯＵＴは４値
−２値変換器１６に印加される。

この変換器１６の回路構成は第９ａ図〜第９ｄ図に示さ
れている。

４値−２値変換器１６は線１４の４値信号入力を変換し
、この４値信号入力の２進表示を与える第１の２値信号
出力Ａ，Ｂを線１８に発生し、また４値信号入力の値を
ビット１の数で表示する第２の２値信号出力Ｓ０，Ｓ１
，Ｓ２を線１８′に発生する。

例えば第５図において、論理状態０、１、２、３が電圧
レベルＶ３，Ｖ２，Ｖ１，ＶＤＤによって夫々表わされ
、Ｖ３がアース電位、ＶＤＤが９Ｖのドレイン電位であ
るとする。

更にＶ１が６Ｖ，Ｖ２が３■、Ｖ３が０Ｖであり、スレ
ショルド電圧ＶＴ１が−４．５Ｖ，ＶＴ２が１．ＯＶ，
ＶＴ３が６．５Ｖであるとする。

ここで、第５図のインバータへの４値入力Ｑが１又は０
の値をとる２つの等価的な２値ビットＡ，Ｂ及び対必す
る３つの２値ピットＳ０，Ｓ１，Ｓ２に変換されるもの
とする。

下表はＱの起りうる論埋値及び２進ビットＡ，Ｂの論理
値を含む真埋値表を示している。

３つの２値変数Ｓ０，Ｓ１，Ｓ２は次の関係で発生され
る。

Ａ＝Ｓ１ Ｂ＝Ｓ２・（Ｓ０Ｓ１＋Ｓ０Ｓ１） 変数Ｓ０は４値入力ピットＱが論理値３即ち電圧レベル
ＶＤＤにある場合にのみ論理値１即ち電圧レベルＶＤＤ
を持ち、第９ａ図の回路によって発生される。

装置Ｔ３′は６．５Ｖに等しいスレショルド電圧ＶＴ３
を有するから、論理値Ｑが０、１、２のときは常にオフ
状態にある。

その結果、Ｑが０、１、２のときは、インバータＩ１′
の出力Ｓ０は論理レベル１にあり、■２′の出力Ｓ０は
論理レベル０にある。

Ｑが論理値３即ち電圧レベルＶＤＤのときはＴ３′がオ
ンになり、Ｓ０は０、Ｓ０は１になる。

このようにして変数Ｓ０が発生、される。

変数Ｓ１即ちＡはＱが０又は１のとき０の値を持つ。

これは第９ｂ図のＴ２″及びＴ３″を用いることによっ
て達成される。

Ｑが０又は１のときインバータ■１″への入力電力はＶ
３（０Ｖ）又はＶ２（３Ｖ）である。

その結果■１″の出力はＶＤＤ又は６．５Ｖよりも大き
な値となる。

後者の値はインバータ■１″の縦横比を適当に選ぶこと
により得られる。

対応してインバータ■２″の出力Ｓ１はこれらのＱ値の
場合アース従って０になる。

インバータ■３″はインバータ■２″の出力を単に補数
化し、Ｓ１（このときは論理レベル１）を発生する。

しかしＱが２又は３のときはインバータ■１″の出力は
Ｔ３″をオンにするには不十分となり、Ｓ１は１、Ｓ１
は０になる。

変数Ｓ２はＱが０のとき論理状態０をとり、他のＱ値の
とき論埋状態ｌを取る。

これは第９ｃ図の回路によって行なわれる。

Ｔ２′″のターン・オン電圧即ちＶＴ２は１Ｖであるか
ら、インバータ■１′″のＴ２′″はＱが０のときオフ
であり、Ｑが１、２、３のときオンである。

その結果インバータ■１′″の出力からＳ２が得られ、
これはインバータ■２′″で補数化されてＳ２が得られ
る。

３つの変数Ｓ０、Ｓ１、Ｓ２が得られた場合、所要の２
値ビットＡはＳ１に等しく、２値ビットＢは前に述べた
式Ｂ＝Ｓ２・（Ｓ０Ｓ１＋Ｓ０Ｓ１）によって表わされ
る。

Ｂの回路構成はよく知られており、第９ｄ図はその一例
を示している。

ＦＥＴ装置３２，３４，３６はＮＯＲ回路として負荷装
置３０に接続され、出力３８を発生する。

ＦＥＴ装置４４，４６，４８はＮＯＲ回路として負荷装
置４２に接続されており、出力５０を発生する。

夫々信号３８，５０を受取るＦＥＴ装置４０，５２はＮ
ＯＲ回路として負荷装置５４に接続され、その出力はＦ
ＥＴ装置５６，５８によって反転されて出力線１８′に
所望の２値ビットＢを発生する。

もし２値論埋出力Ａ，Ｂの電圧レベルが後続するＦＥＴ
回路と合わないときは電圧レベルは別のインバータで調
節されよう。

【図面の簡単な説明】

第１図は本発明の原理を利用した４値ＲＰＭのブロック
図、第２図は４値ＲＯＭアレイを例示する図、第３図は
従来のエンハンスメント／デイプリーション・インバー
タ回路を示す図、第４図は第３図のインバータ回路の電
圧出力特性を示す図、第５図は４値感知増幅回路を示す
図、第６図は第５図の４値感知増幅回路の電圧出力特性
を示す図、第７図及び第８図は夫々入力電圧に応じて第
５図の４値感知増幅回路に流れる電流を示す図、第９ａ
図〜第９ｄ図は４値−２値変換器を構成する回路部を示
す図である。 Ｑ１１〜Ｑ４４・・・・・・ＲＯＭアレイのＦＥＴ装置
、ＶＤＤ・・・・・・ドレイン電位、Ｂ１〜Ｂ４・・・
・・・ビット線、Ｗ１〜Ｗ４・・・・・・ワード線。

Claims (1)

【特許請求の範囲】
1. １ 夫々Ｎ個（Ｎ＞２）のスレショルド電圧の中から選
   ばれた所定のスレショルド電圧を有する行列に配列され
   たＦＥＴ装置のアレイであって、行のＦＥＴ装置のドレ
   イン及びソースは夫々共通のドレイン電位及び共通のビ
   ット線に接続され、列のＦＥＴ装置のゲートは共通のワ
   ード線に接続され、選択されたワード線の付勢によって
   各ビット線にＮレベルの１つを示す信号を発生するもの
   と、各ビット線に接続された感知増幅器とを有し、各前
   記感知増幅器は前記ドレイン電位と出力端子との間に接
   続された負荷装置と、ドレイン及びゲートが夫々前記出
   力端子及び関連するビット線に共通に接続されソースが
   夫々異なるソース電位に接続された（Ｎ−１）個の能動
   ＦＥＴ装置とを有し、前記能動ＦＥＴ装置は前記ソース
   電位の大きさの順位と反対の順位の大きさのスレショル
   ド電圧を持つことを特徴とする読取り専用メモリ。