JPS6061998A - リ−ドオンリメモリ用セル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体メモリデバイスに関するものであり、
特にリードオンリメモリ（ＲＯＭ）のマトリックスにお
ける行と列の交点でメモリセルとして機能する電解効果
トランジスタ（ＦＥＴ）デバイスに関するものである。

［従来技術］ デジタル計算システムでは、固定プログラムを記憶する
のに、通常、リードオンリメモリ（ＲＯＭ）として知ら
れている固定メモリで行なっている。これらの固定メモ
リは、時にはリードオンリストア（ＲＯ８）とも呼ばれ
ている。これらのメモリは、メモリデバイス即ちメモリ
セルを行線と列線の交点に配置したマトリック構成とな
っている。公知のように、メモリセルは、幾つかの電気
素子を用いて構成できる。例えば、ＲＯＭについての初
期のメモリセルの１つに、行線と列線の交点に選択的に
接続した抵抗があった。交点の位置に抵抗が存在するか
しないかで、各ビット位置のビット状態が決まった。製
造の始めの段階で、行線と交差する列線との間に導電路
を形成すべく、各ビット位置に抵抗を設ける。それから
、ビット位置をプログラムするために、固定プログラム
での選択ビット位置における抵抗を、通常簡単な焼尽プ
ロセス（ｂｕｒｎ　ｏｕｔ　ｐｒｏｃｅｓｓ）　で除去
している。こうして、抵抗を焼尽したビット位置では、
行線と列線との間の導電路がなくなっている。ビット位
置に導電路が存在するかしないかで、ビット状態即ちビ
ットの論理レベルが決まる。このようなメモリのパーソ
ナリゼーション法は、製造プロセスの最後でメモリマト
リックスに電気エネルギを付与してパーソナリゼーショ
ンをおこなうので、しばしば電気的パーソナリゼーショ
ンと呼ばれる。米国特許第３２４６３１５号に、メモリ
セルとして抵抗素子を備えたＲＯＭの例が示しである。

ＲＯＭのメモリセルとして、ダイオード、ＰＮ接合トラ
ンジスタ又はＦＥＴもまた、用いられている。ダイオー
ド、ＰＮ接合トランジスタ又はＦＥＴから成るメモリセ
ルには、電気的パーソナリゼーションを用いることがで
きるが、他の形式のパーソナリゼーションも時々用いら
れている。このようなパーソナリゼーションは、所望の
データ状態に従って、製造プロセスの間にデバイスの特
性を変えることを含むのであるが、優れた方法として用
いられてきた。パーソナリゼーションを製造プロセスに
導入する時期に応じて、製造プロセスの早い段階で行な
うパーソナリゼーションは、フロント　エンド　オブ　
ライン（Ｆ　Ｅ　ＯＬ）パーソナリゼーションと呼ばれ
、一方、製造プロセスの遅い段階で行なうパーソナリゼ
ーションは、バック　エンド　オブ　ライン（ＢＥＯＴ
、）パーソナリゼーションと呼ばれている。米国特許第
４２０８７２７号に、製造中否定変更を施こしてＦＥＴ
メモリセルをバーツナライズしたＲＯＭが示しである。

［発明が解決しようとする問題点］ ＲＯＭの製造においては、記憶するビット数を最大にす
るために、メモリデバイスのサイズを小さくする努力が
なされている。メモリデバイスは小さなサイズになって
きたが、しかし、多様なデータの書込みが簡単に行なえ
るものになっていなかった。それに、製造プロセスの遅
い段階までメ３− モリのパーソナリゼーションを保留して、固定プログラ
ムの最新の変更をメモリに書込むことが望ましいのであ
るが、そのようなことが可能なメモリデバイスが、これ
までなかった。

［問題点を解決するための手段］ 本発明の目的は、多様なデータの書込みが製造プロセス
の遅い段階で簡単に行なえるメモリデバイスを提供する
ことである。

本発明によるメモリデバイスは、抵抗性ゲートのＦＥＴ
を用いてゲートの抵抗値をバーツナライズしたものであ
り、回路素子の数は少なく小さなサイズとなっている。

そのような抵抗性ゲートのＦＥＴは、ゲートの一方の端
がメモリセルのアクセス線即ちワード線につながり、ゲ
ートの他方の端がＦＥＴのソース及びトレインのうちの
いずれかにつながっているものである。ソース及びドレ
インのうちゲートにつながっていない方は、メモリセル
のデータ線即ちビット線につながっている。アクセス線
とデータ線の間に所定の電圧が存在すると、それらの線
４− の間に電流が流れる。この電流は、抵抗性ゲートの抵抗
値及びＦＥＴのチャンネル領域のＤＣインピーダンスの
関数になっている。

本発明による抵抗性ゲートのＦＥＴを用いて、ＲＯＳマ
トリックスアレイを構成することができる。メモリセル
には、抵抗性ゲートの抵抗値に従がって２進データ又は
多数レベルのデータを記憶させることができる。抵抗性
ゲートの抵抗値は、例えば、ゲートにポリシリコンを用
い製造プロセスのある遅い段階で、イオン注入により選
択的に不純物をポリシリコンにドープして、制御するこ
とができる。

［実施例］ 第１図に、本発明によって構成したメモリセルの回路を
示す。第２図に、第１図のメモリセルの等価回路を示す
。本発明によるメモリセルは、抵抗性ゲートのＦＥＴ２
から成る。このＦＥＴ’２には、ソースとドレインをな
す部分３と４がある。

これらの部分の間がチャンネル領域である。これらの部
分は、基板に形成した拡散領域に対応する。

周知のように、ＦＥＴは１両方向性デバイスなので、ソ
ース領域とドレイン領域とは、置換可能である。これら
の拡散領域に付ける名称は、チャンネルを流れる電流の
方向によって決まる。電流は、ドレインからソースに流
れる。従って、第１図の回路では、ＦＥＴ２のソース３
が基準電位例えばアースＧＮＤにつながっている。ドレ
イン４は、電圧源ｖＤＤにつながっている。第１図のデ
バイスは、入力信号を受取る端子ＶＺＮに一方の端がつ
ながっている抵抗性ゲート５を含む。ゲート５の他方の
端は、電源ｖＤＤとドレイン４との間のノード７につな
がっている。ＦＥＴ２のしきい値を越えるのに十分な値
をなす端子■、への入力電圧によって、ＦＥＴ２は導通
することになる。なぜなら、入力端子ＶＩＮを介してゲ
ート５に十分大きな入力電圧を印加することにより、ソ
ース３とドレイン４との間のチャンネル領域に、しきい
値を越すのに十分な電界を生じ、ドレインからソースへ
電流が流れるようにするからである。

第２図に示した等節回路より、抵抗性ゲートのＦＥＴメ
モリセルを反転回路と見ることもできる。

ノード７からＶ。ｏｌを取出すとすると、次の関係が成
り立つ。即ち、 ＲＬ＋ＲＦＥＴＸＶ ここで、ＲＦＥｏは、ＦＥＴのチャンネルについてのＤ
Ｃインピーダンスであり、ＲＬは、抵抗性ゲートの抵抗
値に対応する。

Ｒｔ、＞＞　ＲｐＦ：ｔ　（Ｆ　Ｅ　Ｔがオン）のとき
、Ｖ　ｏｕｔ　−０■、Ｉ；１１である。

ＲＬ＜＜ＲＦＥＴ　（Ｆ　Ｅ　Ｔがオフ）のとき、Ｖｏ
ｕｔ案ｖＤＤ、Ｉ毎りである。

従って、出力電流は、抵抗値ＲＬの関数となる。

ＲＬの値を制御することにより、電流Ｉ□及び■２の値
を変えることができる。このことは、記憶データを調べ
るのに使用できる。最も簡単な場合には、選択メモリセ
ルからの出力電流がＲＬによって決まる２つの電流値の
うちのいずれかをなすように、ＲＬを２つの抵抗値のう
ちのいずれかにす７− る。こうして、２レベル即ち２進のメモリセルを作るこ
とができる。また、例えばＲＬの値を３つの所定値のう
ちのいずれかにするなら、３レベル即ち３進のメモリデ
バイスを実現できる。

ＦＥＴの導通状態を選択的に制御することにより、メモ
リセルの選択を制御することができる。

従がって、メモリセルを選択すると、セルのＦＥＴがオ
ンになり、ＦＥＴ２の抵抗性ゲートをなすゲート抵抗５
及びＦＥＴ２のチャンネル領域を電流が流れる。本発明
によるメモリセルをＲＯＳマトリックスの行線と列線と
の交点に設けるなら、入力端子ｖｔＮをアクセス線即ち
ワード線につなぎ、メモリセルをなすＦＥＴのソースを
データ線即ちビット線につなぐと良い。そして、ワード
線の電位をＶＤＤに上げ、ビット線の電位をアースに下
げると、ＦＥＴ２は導通することになる。

本発明による抵抗性ゲートのＦＥＴメモリセルでは、抵
抗性ゲート５の抵抗値を制御することにより、メモリセ
ルの抵抗値を制御する。抵抗性ゲートは、ＦＥＴ自体の
一部分をなすので、何らさ８− らに抵抗素子を必要としない。このために、小さなサイ
ズのメモリセルを実現できる。さらに、公知の抵抗性ゲ
ートＦＥＴ製造技術では、製造プロセスの遅い段階にゲ
ート抵抗を定めることができるので、ＢＥＯＬパーソナ
リゼーションを実施することができる。

抵抗性ゲート５の抵抗値を制御することについては、本
発明の技術を満足するように種々の通常技術を使用する
ことができる。抵抗性ゲートをポリシリコンで作ると良
い。ポリシリコンゲートの抵抗値は、例えば、イオン注
入によって変えることができる。Ｐ、　Ｋ、　ＫＯｅｔ
　ａｌ　Ｄｅｓｊ−ｇｎ　ａｎｄＰｅｒｆｏｒｍａｎｃ
ｅ　ｏｆ　Ｒｅ５ｉｓｔｊｖｅ　Ｇａｔｅｄ　Ｍ　ＯＳ
Ｆ　Ｅ　Ｔｓ　ｆｏｒ　Ａｎａａｌｏｇ　Ｉｎｔｅｇｒ
ａｔｅｄ　Ｃ１ｒｃｕｉｔｓ。

ＩＮＴＥＲＮＡＴＩＯＮＡＬ　ＥＬＥＣＴＲＯＮＤＥＶ
ＩＣＥＳ　ＭＥＥＴＩＮＧ、ｐｐ５０６〜５０９　、　
Ｄｅｃｅｍｂｅｒ５　、１９７９を参照されたい。

米国特許第４１５８２３９号に示しであるように、例え
ば、７５乃至１００ＫｅＶの加速エネルギ及び約１０１
ｓ原子／ｃＩ１１の注入量で、燐のようなｎ型不純物を
イオン注入すると、ポリシリコンの導電性を選択的に増
加させることができ、ポリシリコンの抵抗値を選択的に
変えることができる。当業者には明らかなとおり、ポリ
シリコンの抵抗値を変えるのに使用できる技術は、数多
く存在する。

本発明のメモリセルにおける抵抗性ゲートの抵抗値を変
える技術が特定のものに限定されないことに、注意すべ
きである。

第３図には、本発明によるメモリセルで構成したＲＯＳ
メモリマトリックスが示しである。このＲＯＳメモリマ
トリックスには、複数のワード線ＷＴ、１乃至ＷＬｍ及
び複数の交差するビット線ＢＬ１乃至Ｂ　Ｌ　ｎが存在
する。メモリセルＭＣＩＩ、Ｍ　Ｃ２１、〜Ｍ　Ｃ＋ｎ
ｎは、図示したように、ワード線とビット線の交点に配
置しである。各メモリセルは、本発明による抵抗性ゲー
トのＦＥＴから成る。この抵抗性ゲートＦＥＴは、所望
データ値に従ってその抵抗値が選択しである抵抗性ゲー
トを有する。各ワード線は、スイッチを介して２つの電
圧源のうちのいずれか即ちＧＮＤ又はｖＤＤにつながる
。機械的なスイッチを図示しているが、電子スイッチを
用いて良いことは、当業者の理解するところである。各
ワード線の反対側の端は、適切な成端Ｔ１、Ｔ２、〜Ｔ
ｍにつながっている。

各ビット線は、検出器ＤＣＩ、〜ＤＣｍにつながってい
る。そして、各検出器は、スイッチを介して２つの電圧
源のうちのいずれか即ちＧＮＤ又はＶＤＤにつながって
いる。

各メモリセルは、抵抗性ゲートの一方の端がワード線に
つながっている抵抗性ゲートＦＥＴから成る。抵抗性ゲ
ートの他方の端は、ＦＥＴのソース又はドレインにつな
がっている。抵抗性ゲートにつながっていないトレイン
又はソースは、ビット線につながっている。さて、ＲＯ
Ｓマトリックスの動作について説明する。メモリセルの
選択は、その関係するワード線及びビット線のスイッチ
を制御することにより行なう。メモリセルを選択すると
、ソースがアースされ、ゲートの一方の端がつながって
いるワード線の電位が、ＦＥＴのしきい値Ｖ。よりも大
きくなり、ＦＥＴが導通する。

１１− 選択しないデバイスは導通しない。なぜなら、それらの
ゲートはアースされているか、又はそれらのソース及び
ゲートがともに、高い電位即ちｖＤＤにバイアスされて
いるからである。第３図では、メモリセルＭＣ２２を選
択している。スイッチが第３図のような状態の場合には
、他の全てのセルは、それらのトランジスタが導通しな
いので、選択されない。例えば、メモリセルＭＣ１１は
、それにつながっているワード線がアース・レベルにあ
るので、導通゛しない。しかしながら、メモリセルＭＣ
２２のＦＥＴ２は、導通する。なぜなら、ワード線ＷＬ
２が電圧源ｖＤＤにつながり、そのソースがビット線Ｂ
Ｌ２を介してアースにつながるからである。

検出器ＤＣ２は、電流１１を検出するように動作する。

この電流Ｉ工は、ワード線ＷＬ２からメモリセルＭＣ２
２の抵抗性ゲート及びチャンネル領域を通ってビット線
ＢＬ２に流れる電流である。

抵抗性ゲートのＦＥＴをマトリックスに配置したＲＯＳ
アレイについて説明した。各ＦＥＴでは、−１２＝ ゲート電極の一方の端をワード線に接続し、他方の端を
ＦＥＴのドレインに接続している。そして、ＦＥＴのソ
ースをビット線に接続している。ＦＥＴを選択すると、
そのソースはアースにされそのゲートにつながっている
ワード線の電位がしきい値よりも大きくなって、ＦＥＴ
は導通する。選択したＦＥＴを流れる電流は、ゲート電
極の抵抗値及びドレインとソース間のインピーダンスの
関数となっている。製造プロセスの遅い段階で選択的な
イオン注入によりゲート電極の抵抗値を制御して、メモ
リデバイスにデータを書込むことができる。このように
、抵抗性ゲートの抵抗値レベルの数を選択することによ
り、２進データはもちろんのこと多数レベルのデータを
記憶することができる。

［発明の効果］ 本発明により、抵抗性ゲートの抵抗値を変えるだけで、
多様なデータを製造プロセスの遅い段階で簡単に書込む
ことができるメモリデバイスが達成された。本発明によ
るメモリデバイスは、このように抵抗値を種々に設定で
きるので、多数レベルのデバイスのデータを記憶させる
ことができる。

また、本発明によるメモリデバイスは、ゲート自体を抵
抗にしているので、ＦＥＴ以外に回路素子は不要であり
、従がって、小さなサイズにできる。

【図面の簡単な説明】

第１図は、本発明によるメモリセルの回路図、第２図は
、本発明によるメモリセルの等価回路図、第３図は、本
発明によるメモリセルを用いたＲＯＳアレイの回路図で
ある。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　岡　１）　次　生 （外１名） １５− ＩＧ３

Claims (2)

【特許請求の範囲】
1. （１）ゲート電極が抵抗性の電界効果トランジスタから
   成るリードオンリメモリ用セルであって、前記ゲート電
   極の一方の端がアクセス線にそして他方の端が前記電界
   効果トランジスタのソース領域及びドレイン領域のうち
   の一方に接続されるとともに、前記ソース領域及びドレ
   イン領域のうちの他方がデータ線に接続され、前記ゲー
   ト電極の抵抗値で記憶データのレベルが規定される前記
   セル。
2. （２）前記ゲート電極が多結晶物質から成る。特許請求
   の範囲第（１）項記載のリードオンリメモリ用セル。