JPS581565B2 - フリツプ・フロツプ回路 - Google Patents

フリツプ・フロツプ回路

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JPS581565B2
JPS581565B2 JP53126955A JP12695578A JPS581565B2 JP S581565 B2 JPS581565 B2 JP S581565B2 JP 53126955 A JP53126955 A JP 53126955A JP 12695578 A JP12695578 A JP 12695578A JP S581565 B2 JPS581565 B2 JP S581565B2
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flop
drain
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Description

【発明の詳細な説明】 本発明は一般に電界効果トランジスタ回路に、より具体
的には双安定ＦＥＴ回路に関する。
一般にフリツプ・フロツプ回路として知られる双安定回
路は真空管やリレーの時代から存在している。
フリツプ・フロツプ回路は２つの安定な状態を持ち、各
々２つの状態の１つに対応する２つの入力端子もしくは
２つの型の入力信号を持つ。
この回路は、信号を加える事によってそれに対応する他
の状態へ変化するよう要求されるまでは、いずれか１つ
の状態に留まっている。
通常のフリツプ・フロツプ回路は、２つの能動装置を使
用し、それら２つの装置が反対の状態（１つは「オフ」
、他方は「オン」）へ向かう傾向を有するように正帰還
をかける。
フリツプ・フロツプ或は双安定マルチバイブレークは、
２つの可能な状態の一方を保持する能力を特徴とする。
これは計数回路、シフトレジスタ及びメモリ回路におい
て広く使われている。
第１図は能動ＦＢＴ装置２及び４を用いた通常のフリツ
プ・フロツプ回路を示す。
ＦＥＴのゲートは対応するノード６及び８に交差結合さ
れ、それらのノードは負荷装置１０及び１２を経てドレ
イン電位■ＤＤに結合される。
ＦＥＴ装置２は、ノード６の正電位によってターン・オ
ンされ、■ＤＤと大地電位との間の負荷抵抗１０を経由
する電流路を開き、ノード８の電位を低下させる。
ノード８はＦＥＴ４のゲートに接続されているので、Ｆ
ＥＴ４はターン・オフされ、負荷抵抗１２を流れる電流
を阻止し、ノード６の電位を上昇させる。
ノード６の電位の上昇はＦＥＴ２のゲートへ送られ、Ｆ
ＥＴ２のオン状態を維持し、こうしてこの状態を安定に
する。
第１図のフリツプ・フロツプ回路の状態は、ノード８に
「オン」信号を入れる事によって反転される。
これはＦＥＴ４をターン・オンし、負荷抵抗１２を流れ
る電流を増加させ、ノード６の電位を低下させ、更にＦ
ＥＴ２のゲート電位を低下させＦＥＴ２をターン・オフ
する。
ＦＥＴ２が「オフ」状態になると、負荷装置１０を流れ
る電流は阻止されノード８の電位は上昇し、ＦＥＴ４の
ゲートがそのＦＥＴをターン・オンさせる。
こうしてＦＥＴ装置４の「オン」状態が維持される。
従って第１図のフリツプ・フロツプ回路は第２の安定状
態に留まる。
単純な拡散抵抗、自己バイアスされたエンハンスメント
・モード又はデプレション・モードＦＥＴ、及び集積回
路の表面安定化層上の多結晶シリコン層等の多くの型の
負荷装置１０及び１２が用いられている。
第１図に示されるようなフリツプ・フロツプ回路は情報
記憶の応用に関して大量に使用されるので、ＬＳＩ上に
その回路が占める面積は、達成できる情報記憶密度を強
く支配する。
フリツプ・フロツプ回路の充填密度において少しでも正
味の減少が達成されると、特定の応用に関してＬＳＩチ
ップ上に記憶できる情報の量において直接の経済的利益
が生み出されるであろう。
従って本発明の目的は、ＬＳＩチッソ沖の記憶回路の回
路充填密度を増大させる事である。
本発明の他の目的は、半導体メモリ中で使われる記憶回
路について回路素子の数を減少させる事である。
本発明のこれらの目的、特徴、利点はここに開示される
抵抗性ゲート電界効果トランジスタを用いたフリツプ・
フロツプによって達成される。
使用する装置の数を減少させ集積回路中でより小さな面
積しか占めない改良された双安定ＦＥＴ回路がここに開
示される。
フリツプ・フロツプ回路は、そのソースが第１の電位に
接続された第１のＦＥＴと、そのソースが第１の電位に
接続された第２のＦＥＴとを含む。
第１のＦＥＴは電気抵抗材料から成るゲート電極を持ち
、その一端は第２のＦＥＴのドレインに他端は第２の電
位に接続される。
第２のＦＥＴも電気抵抗材料から成るゲート電極を持ち
、その一端は第１のＦＥＴのドレインに他端は第２の電
位に接続される。
こうして第１のＦＢＴの抵抗性ゲートは第２のＦＥＴの
負荷として働き、第２のＦＢＴの抵抗性ゲートは第１の
ＦＥＴの負荷として働く。
電気的にプログラム可能なＰＬＡ及びランダム・アクセ
ス・メモリへのこの回路の応用も開示される。
第２図に開示される回路は本発明に従う抵抗性ゲートＦ
ＥＴを用いたフリツプ・フロツプ回路を説明する。
ＦＥＴ装置１４はそのソース１５が大地電位に、そのド
レイン１３が第１の出力ノード２２に接続される。
ＦＥＴ装置１８はそのソース１９が大地電位に、そのド
レイン１７が第２の出力ノード２４に接続される。
第１のＦＥＴ１４に関する第１の出力ノード２２は、第
２のＦＥＴ１８の抵抗性ゲート２０を経てドレイン電位
ＶＤＤに接続される。
同様に第２の出力ノード２４は第１のＦＥＴ１４のゲー
ト１６の抵抗材料を径てドレイン電位ＶＤＤに接続され
る。
従って各ＦＥＴ及び１８の導通状態は反対の装置を流れ
る電流の量に依存する。
従ってフリップ・フロツプ回路の動作に必要な交差結合
動作が与えられる。
第３ａ図は第２図に示された回路のレイアウトの平面図
を示す。
同じ参照番号は第２図と同じ要素を示す。
ＦＥＴ１４は、接地されたソース拡散領域１５、及び出
力ノード２２に接続されたドレイン拡散領域１３から構
成される。
ソース及びドレイン拡散領域１５及び１３を隔てるチャ
ネル領域上に存在する抵抗性ゲート１６は多結晶シリコ
ンの高抵抗の層から作られている。
拡散領域１３上の抵抗性ゲート１６の端部は拡散領域１
３には接続されず、ドレイン電位ＶＤＤに接続されず、
ドレイン電位ＶＤＤに接続される。
同様にＦＥＴ１８は、接地されたソース拡散領域１９及
び出力ノード２４に接続されたドレイン拡散領域１７か
ら構成される。
抵抗性ゲート２０は一端が出力ノード２２へ他端がＶＤ
Ｄ電位へ接続される。
その下の領域１７とは何の接続も存在しない。
ソース１５とドレイン１３との間でゲート１６の下に存
在する第１のＦＥＴ１４のチャネル領域及びソース１９
とドレイン１７との間でゲート２０の下に存在する第２
のＦＥＴ１８のチャネル領域は、しきい値電圧ＶＴがＶ
ＤＤの１／３から１／２程度になるようにイオン注入さ
れる。
ゲート１６及び２０のために使われる多結晶シリコンの
抵抗率は１００ＫΩ／ｓｑ以上である 第２図はＦＥＴ１４の抵抗性ゲート１６を経て第２のＦ
ＥＴＩ８のドレイン１７からソース１９へ流れ続ける電
流を示している。
第１のＦＥＴ１４に関する抵抗性ゲート１６の抵抗値は
第２のＦＥＴ１８に関するチャネル領域の抵抗値よりも
大きいので出力ノード２４の出力電圧は大地電位に近く
、２進ゼロ状態を表現している。
両方のＦＢＴに関するしきい値電圧はドレイン電位ＶＤ
Ｄの大きさの約１／３から１／２なので、第１のＦＥＴ
１４のチャネル長の約１／３から１／２は反転されず従
ってＦＥＴ１４は導通しない。
従って第２のＦＥＴ１８の抵抗性ゲート２０を全く電流
が流れないので、出力ノード２２の出力電圧はほぼＶＤ
Ｄである。
第２のＦＢＴ１８のゲート電位は全ゲート領域にわたっ
てＶＤＤに等しいので、ＦＥＴ１８の「オン」状態を維
持する。
こうして先行技術の双安定回路と比べて使用する回路素
子数を減少させ占有するレイアウト面積を減少させた第
２図の回路に関して双安定フリツプ・フロツプ動作が達
成された。
第３ａ図は第２図の回路のレイアウトを示す。
ＶＤＤがゼロからその値になる時フリツプ・フロツプが
常に一方の状態になるように、ゲート幅対長さの比、酸
化物の窓、デバイスの長さ、酸化物ドーピング又は多結
晶シリコンのドーピングは互いに異なるように作る事が
できる。
第３ｂ図は切断線Ａ−Ａ’に沿った第３ａ図の構造の断
面図である。
Ｎ型拡散領域１５及び１７はＰ型シリコン基板２７に拡
散もしくはイオン注入される。
二酸化シリコン層２３はシリコン基板２７の表面を覆い
、その上には多結晶シリコンのゲート１６及び２０が被
着されている。
貫通孔接続２５は拡散領域１７をゲート１６へ接続し、
出力電極として働く。
第３ｃ図は第３ａ図の構造の切断線Ｂ一Ｂ’に沿った断
面図で、ＦＥＴ構造を示す。
Ｎ型拡散領域１３及び１５はＰ型シリコン基板２７中に
拡散もしくはイオン注入される。
二酸化シリコンの厚い層２３がその上に被着され、二酸
化シリコンの薄い層２９はＦＥＴのゲート領域を形成す
る。
酸化物層２３及び２９上に、その一端が拡散領域１３の
上に存在しドレイン電位ＶＤＤに接続された、多結晶シ
リコン・ゲート１６が被着される。
ＦＥＴのチャネル領域３１はソース１５とドレイン１３
との間に位置する。
第４ａ図ミ第４ｂ図及び第４ｃ図はフリツプ・フロツプ
抵抗性ゲートＦＥＴ装置のプログラム可能ＰＬＡへの応
用を説明する。
ＰＬＡに関する全体のレイアウトは、特願昭第５３−６
１７９８号で開示された組み合わせ（ｍｅｒｇｅｄ）ア
レイＰＬＡの概念による。
第３ａ図に開示されたフリツプ・フロツプ回路は、前も
ってセットされたパーソナリゼーション（ｐｅｒｓｏｎ
ａｌｉｚａｔｉｏｎ）を記憶しその出力がアンド・アレ
イやオア・アレイの接置と直列なＦＥＴのゲートに接続
される回路として、ＰＬＡの組み合わせアレイ領域中に
導入できる。
第４ａ図に示される回路は、ビット区分（ｂｉｔｐ−ａ
ｒｔｉｔｉｏｎｉｎｇ）線４０がアンド・アレイＦＥＴ
４４のゲートに接続され積項（ｐｒｏｄｕｃｔｔｅｒｍ
）拡散線４２がアンド・アレイＦＥＴ４４のソースに接
続される事を示している。
アンド・アレイＦＥＴ４４のドレインはアンド・アレイ
・パーソナリゼーションＦＢＴ４６のソースに接続され
、そのドレインは接地線４８に接続される。
アンド・アレイ・パーソナリゼーションＦＥＴ４６のゲ
ートは、そのＦＥＴ４６のためにパーソナリゼーション
状態をセットするフリツプ・フロツプに接続される。
第４ｂ図は、積項線５０がオア・アレイＦＥＴ５４のゲ
ートに接続され、出力拡散線５２がオア・アレイＦＥＴ
５４のソースに接線される事を示す。
オア・アレイＦＥＴ５４のドレインはオア・アレイ・パ
ーソナリゼーションＦＥＴ５６のソースに接続される。
オア・アレイ・パーソナリゼーションＦＥＴ５６のドレ
インは接地線４８に接続される。
オア・アレイ・パーソナリゼーションＦＥＴ５６のゲー
トはフリツプ・フロツプに接続され、これはＦＢＴ５６
のパーソナリゼーション状態を電気的にセットする。
第４ｃ図は電気的にプログラム可能なＰＬＡアレイのレ
イアウトの平面図である。
ここで抵抗性ゲートＦＥＴを持つフリツプ・フロツプは
、アンド・アレイ・パーソナリゼーションＦＥＴ４６の
ためのプログラム用素子５８及びオア・アレイ・パーソ
ナリゼーションＦＥＴ５６のためのプログラム用素子７
０として用いられる。
フリツプ・フロツプ５８の状態はフリツプ・フロツプ・
セット線６２によってセットされる。
この線６２はアンド・アレイ・セットＦＥＴ６０を経て
ノード２２を積項拡散線４２に選択的に接続する。
拡散線４２はフリツプ・プロップ５８を所望の状態にセ
ットするのに充分な電圧のパルスを供給される。
出力ノード２４に接続された抵抗性ゲート電極１６′は
アンド・アレイ・パーソナリゼーションＦＥＴ４６のゲ
ートとして働く伸長部分を持ち、もし出力ノード２４が
「オン」状態の電圧を持つならばＦＥＴ４６のゲートは
ほぼ同じ電圧を持ち、それによってアンド・アレイ・パ
ーソナリゼーションＦＥＴ４６をオンにしアンド・アレ
イＦＥＴ４４が働くようにするであろう。
もしフリツプ・フロツプ５８がフリップ・フロツプ・セ
ット線６２によってオフにスイッチされ、出力ノード２
４がオフ状態の電圧を持つならば、アンド・アレイ・パ
ーソナリゼーションＦＥＴ４６もオフになり、アンド・
アレイＦＥＴ４４を働かないようにする。
同様に、フリツプ・フロツプ・セット線６４は、オア・
アレイ・セットＦＥＴ６６を通じて、出力拡散線５２に
加えられる電圧パルスで決定される状態にフリップ・フ
ロツプ７０をセットする。
フリツプ・フロツプ７０の出力ノード２４′の状態はオ
ア・アレイ・パーソナリゼーションＦＥＴ５６へゲート
電位として加えられ、それによってオア・アレイＦＥＴ
５４の動作を可能にしたり不可能にしたりする。
線４０，５０，６２，６４及びＶＤＤは、抵抗性ゲート
電極１６′及び２０によって占められたレベルの上のレ
ベルを占めている。
またゲート１６′及び２０は拡散線４２，４８及び５２
によって占められたレベルの上に存在している。
従ってＦＥＴ４４及び５４は金属ゲート・デバイスで、
一方ＦＥＴ４６及び５６はシリコン・ゲート・デバイス
である。
従ってアンド・アレイ及びオア・アレイ素子４４及び５
４はそれぞれ電気的にプログラム可能であって、繰り返
し変更できる。
この変更は電子的速度の速さである。
このＰＬＡ回路は、抵抗性ゲートＦＥＴフリツプ・フロ
ツプの概念を用いた非常に小さく効率的なフリツプ・フ
ロツプを特徴とする。
この基本的セルを用いて作られるＰＬＡＬＳＩチップは
、製品において多数の技術的変化が期待されるような状
況に関して有用な用途を持つであろう。
またこのデバイスは製品開発のためのハードウエア・モ
デリング装置として有用な用途も持つであろう。
第５ａ図一第５ｃ図は、第２図に回路図が示される抵抗
性ゲートＦＥＴフリツプ・フロツプに関する別の構造的
実施例を示す。
第２図及び第５ａ図一第５ｃ図で同様の部分には同じ参
照番号が対応している。
第５ａ図に抵抗性ゲートＦＥＴを使ったフリツプ・フロ
ツプのレイアウトが示される。
ここで拡散領域は多結晶シリコン・ゲート領域が被着さ
れた後にイオン注入工程で作られる。
第５ａ図一第５ｃ図に示される構造は第３ａ図のレイア
ウトよりも小型で、より単純な製造技術の利点を有する
。
第５ａ図は２つの抵抗性ゲートＦＥＴ１４及び１８が形
成された所の平面図である。
それらのゲート部分１６及び２０は、指定された領域で
導電度を高めるために選択的にドープされた多結晶シリ
コンの単一隣接片から成る。
構造的特徴は、線Ａ−Ａ’に沿った断面図第５ｂ図にお
いてより良く理解できる。
第５ｂ図で、シリコン基板９０は殆んど全表面上に成長
したフィールド酸化物の厚い層１０４を持ち、次のエッ
チング工程で抵抗性ゲ−｝ＦＥＴフリツプ・フロツプを
配置したい場所のフィールド酸化物が除去される。
次に酸化物の薄い層９６がシリコン基板９０の露出した
表面に成長される。
これに続いて領域８０及び８２が薄い酸化物層９６を通
してエッチングされ、基板ヘの接点領域７６及び７８の
形成を可能にする。
この工程に続いて、多結晶シリコン層８６が表面に形成
され、フォトリソグラフイ技術によって接点領域１０２
、ＦＥＴ１４のゲート１６及び接点７８更にＦＥＴ１Ｂ
のゲート２０及び接点７６を画成する第５ａ図のレイア
ウトを形成するようにバタンか形成される。
第５ａ図及び第５ｂ図に示される構造が多結晶シリコン
層上に形成された後、ＦＥＴ１４及び１８のための高抵
抗率のゲート領域１６及び２０並びに低抵抗率の相互接
続部９１．９３及び９５を形成するためにイオン注入が
行なわれる。
良好な実施例では基板９０は抵抗率２ΩｃｍのＰ型であ
る。
薄い酸化物９６の厚さは５００から７００Åである。
多結晶シリコン層８６の厚さは約２μである。
イオン注入工程はリン等のＮ型不純物を用いて７５から
１００ｋｅＶの間のエネルギー及び約ｉＱｌ５原子／Ｃ
ｍ２の注入量（ｄｏｓａｇｅ）で行なわれる。
イオン注入工程は多結晶シリコン層９１，９３及び９５
の導電度を選択的に増加させるだけでなく、ＦＥＴ１４
のためのドレイン１３及びソース１５拡散領域並びにＦ
ＥＴ１８のためのドレイン１７及びソース１９拡散領域
も形成する。
イオン注入された拡散領域１９及び１５はチップ上の回
路接地拡散領域９２中に接続している。
イオン注入工程に続いて、この構造は約９００から１０
００℃の温度で水蒸気中で熱酸化される。
これは酸化物層１０８を成長させ、更に接点領域７８及
び７６中のイオン注入されたリン原子を基板９０の部分
８３へ外方拡散（ｏｕｔ−ｄｉｆｆｕｓｅ）するのに役
立つ。
接点１０６は多結晶シリコン層８６をＶＤＤに接続する
。
ＦＥＴ１８及び１４のそれぞれに関する薄い酸化物領域
９６及び１００の間の関係は、第５ａ図の線Ｂ−Ｂ’に
沿った断面図の第５ｃ図で、より良く理解できる。
第５ａ図一第５ｃ図に示される構造は、イオン注入工程
及びその次の加熱サイクルによって例えば多結晶シリコ
ン層中の導電性部分９４及び８４、半導体基板９０中の
例えば拡散領域７２及び８２、そして例えば接点７８及
び７６の導電性部分が同時形成され、イオン注入拡散領
域１９によって接地網の残部（ｂａｌａｎｃｅ ｏｆ
ｇｒｏｕｎｄ ｎｅｔ） ヘの回路の接続がなされる事
によって、製造をより容易にするのに役立つ。
例えばＦＥＴ１８のソース拡散領域１９及びドレイン拡
散領域１７がゲート領域２０のへりと整合しているとい
う構造の自己整合性のため、レイアウトは第３ａ図に示
されるものよりも小型である。
これは２つ以上のマスクが必要な製造工程に固有のフオ
トリソグラフィック公差を減少させる。
第６図にランダム・アクセス・メモリ・セルのレイアウ
トが示される。
これは第５ａ図に示された基本的レイアウトを用い、そ
れを第７図のランダム・アクセス・メモリ回路に応用し
ている。
第６図と第７図で番号は対応している。
第７図に示されるようにランダム・アクセス・メモリは
記憶セルが垂直の列と水平の行とに編成される。
各セルは第２図に示される抵抗性ゲートフリップ・フロ
ツプから成り、水平のワード線１１８によってゲートさ
れる転送デバイス１２０及び１３０によって垂直のビッ
ト線１１０及び１１２から隔てられている。
第２図の抵抗性ゲート・フリツプ・フロツプ回路は第７
図の抵抗性ゲート・フリツプ・フロツプ回路に以下のよ
うに関係している。
第２図のＦＥＴ１４はＦＥＴ１２８に、第２図のＦＥＴ
１８は第７図のＦｇＴ１２２に対応する。
第２図の出力ノード２２及び２４は、それぞれ第７図の
出力ノード１２６及び１３４に対応する。
また第２図の抵抗性ゲート１６、２０は第７図の抵抗性
ゲート１３２，１２４に対応する。
出力ノード１２６は転送デバイス１３０でビット感知線
１１２へ、出カノード１３４は転送デバイス１２０でビ
ット感知線１１０へ接続される。
動作時に情報を第７図のフリツプ・フロツプに書込むた
めにワード線は転送デバイス１２０及び１３０をターン
・オンするようにパルスを供給され、ビット感知線１１
０は例えば電圧を低下され、ビット感知線１１２は電圧
を上昇される。
こうしてＦＥＴ１１２をターン・オンし、第２図の回路
に関して説明したフリツプ・フロツプ動作を通じてＦＥ
Ｔ１２８をターン・オフする。
この時ワード線１１８は電圧が低下し、従って転送デバ
イス１２０及び１３０がターン・オフされ、情報ビット
がフリップ・フロツプ記憶セルに書込まれる。
第７図のフリツプ・フロツプ記憶セルの情報内容を読取
るために、ワード線１１８は電圧が上昇し、それによっ
て転送デバイス１２０及び１３０をターン・オンさせ、
出力ノード１３４及び１２６をそれぞれビット感知線１
１０及び１１２に接続させる。
セルによってビット感知線に作られる相対的な電圧の大
きさは差動感知増幅器によって感知される。
第６図は第７図に図示されたＲＡＭセルの構造及びレイ
アウトを示す。
第５ａ図一第５ｃ図に開示された構造は第７図の回路の
ＲＡＭのトポロジーに適合するように変型されている。
これは２つの転送ＦＥＴ１２０及び１３０を付加し、レ
イアウトの中央部の下に接地拡散線１１４を配置する事
によって行なわれる。
更にビット感知拡散線１１０及び１１２が接地拡散線１
１４に平行に配置される。
最後にワード線が酸化物層上の金属層１８として被着さ
れる。
その結果、３レベルの相互接続が存在する．即ち拡散部
レベルと基板、多結晶シリコン層で表わされる多結晶シ
リコンのレベル、そしてワード線１１８に関する金属層
である。
抵抗性ゲートＦＥＴ回路の別の応用は、第４ａ図に示さ
れたアンド・アレイ要素に関する回路図で説明したよう
な電気的にプログラム可能なＰＬＡである。
第８図の抵抗性ゲート・フリツプ・フロツプ回路の機能
は、第４ａ図の４６に対応するＦＥＴ１５２の導電度の
状態を記憶する事である。
第４ａ図のアンド・アレイＦＥＴ４４は第８図のＦＥＴ
１５４に対応する。
第５ａ図一第５ｃ図のレイアウト及び構造が第８図の電
気的プログラム可能ＰＬＡに応用されている。
即ち第８図のＦＥＴ１６２及びＦＥＴ１６０は第５ａ図
に示されるデバイスとほぼ同様に形成される。
デバイス１６２のゲートに接続ざれた出力ノード１５６
は、アンド・アレイＦＥＴ１５４を積項拡散線１４４へ
選択的に接続するプログラミングＦＥＴ１５２に関する
ゲートとして働く。
ビット区分線１４０にパルスが出力される時、プログラ
ミングＦＥＴ１５２が導通している時にのみ、積項拡散
線１４４はアンド・アレイＦＥＴ１５４を通じて接地拡
散線１４２に接続される。
そしてプログラミングＦＥＴ１５２の導通の状態はデバ
イス１６０及び１６２から構成される抵抗性ゲード・フ
リツプ・フロツプ・セルの記憶状態によって決定される
。
領域１５０はＦＥＴ１５２及びＦＥＴ１５４の共通拡散
領域であり、多結晶シルコン線１４６はドレイン電圧を
供給するための線である。
フリツプ・フロツプのもう一方の出力ノード１５８はフ
リツプフロツプ・セット線１４８によってＦＥＴ１６４
を経て積項拡散線１４４に接続される。
第５ａ図一第５ｃ図に示されるレイアウトの抵抗性ゲー
ト・フリツプ・フロツプを、第６図及び第７図のＲＡＭ
セルや第８図の電気的プログラム可能ＰＬＡ等に応用す
る場合の利点のいくつかは、以下のように簡条書きでき
る。
重要な利点は、抵抗性ゲートＦＥＴ構造が既存の金属ゲ
ートＦＥＴの工程に付加できる事である。
例えば通常の金属ゲートＦＥＴの製造工程がソース及び
ドレインの被着及び再酸化で完了する時、第５ａ図一第
５ｃ図に関して説明したようにフリップ・フロツプ領域
についてゲート及び接点領域のための開口が開けられる
。
第５ａ図一第５Ｃ図に関して述べたように構造が形成さ
れた後、通常のＦＥＴ金属ゲートの製造工程が続行でき
る。
この結果金属ゲートのアレイ要素を持つＲＡＭアレイや
ＰＬＡアレイ中に電気的にプログラム可能な記憶要素が
組み込まれる。
実際金属ゲート又は多結晶シリコン・ゲートのいずれの
ＦＢＴを用いた任意の論理回路でも、その回路網全体に
配置された抵抗性ゲート・フリツプ・フロツプ回路を持
つ事ができる。
【図面の簡単な説明】
第１図は先行技術のＦＥＴフリツプ・フロツプ回路の図
、第２図は本発明の抵抗性ゲートＦＥＴを使ったフリツ
プ・フロツプ回路の図、第３ａ図は第２図の回路につい
てのレイアウトの平面図、第３ｂ図及び第３ｃ図は同断
面図、第４ａ図はプログラム可能ＰＬＡ中のアンドＦＥ
Ｔデバイスの回路図、第４ｂ図はプログラム可能ＰＬＡ
中のオアＦＥＴデバイスの回路図、第４ｃ図は抵抗性ゲ
ートＦＥＴのフリツプ・フロツプを使った電気的にプロ
グラム可能なＰＬＡのレイアウトの平面図、第５ａ図は
多結晶シリコン・ゲートが被着された後拡散領域がイオ
ン注入で形成される抵抗性ゲートＦＥＴを使ったフリツ
プ・フロツプのレイアウトの平面図、第５ｂ図、第５ｃ
図は第５ａ図のＡ−Ａ′，Ｂ−Ｂ’に沿った断面図、第
６図はＲＡＭに応用された抵抗性ゲートを使ったフリツ
プ・フロツプのレイアウトの平面図、第７図は第６図の
ＲＡＭの回路図、第８図は抵抗性ゲートＦＥＴのフリツ
プ・フロツプを使ったＰＬＡの他のレイアウトの平面図
である。 １４，１８・・・・・・ｐＥＴ，１３，１７・・・・・
・ドレイン、１５，１９・・・・・・ソース、１６，２
０・・・・・・抵抗性ゲ−｝、２２，２４・・・・・・
出力ノード、２３・・・・・・二酸化シリコン、２７・
・・・・・基板、■ＤＤ・・・・・・ドレイン電位。

Claims (1)

  1. 【特許請求の範囲】 １ ソースが第１の電位に接続された第１のＦＥＴと、 ソースが上記第１の電位に接続された第２のＦＥＴとか
    ら成り、 上記第１のＦＢＴのゲートが、一端が上記第２のＦＥＴ
    のドレインに接続され他端が第２の電位に接続された電
    気抵抗材料から成り、 上記第２のＦＢＴのゲートが、一端が上記第１のＦＥＴ
    のドレインに接続され他端が上記第２の電位に接続され
    た電気抵抗材料から成る事を特徴とする フリツプ・フロツプ回路。 ２ 上記第１及び第２のＦＥＴのゲートのための電気抵
    抗材料が多結晶シリコンである事を特徴とする特許請求
    の範囲第１項記載のフリツプ・フロツプ回路。
JP53126955A 1977-12-20 1978-10-17 フリツプ・フロツプ回路 Expired JPS581565B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
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JPS5487463A JPS5487463A (en) 1979-07-11
JPS581565B2 true JPS581565B2 (ja) 1983-01-12

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JP53126955A Expired JPS581565B2 (ja) 1977-12-20 1978-10-17 フリツプ・フロツプ回路

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