DE3921478C2 - Statische Speicherzelle - Google Patents

Description

Die Erfindung bezieht sich auf eine statische Speicherzelle gemäß dem Oberbegriff des Patentanspruchs 1.

Einfache statische Speicherzellen sind z. B. Flip-Flops, die aus zwei rückgekoppelten Transistoren aufgebaut sind und zwei definierte Be­ triebszustände haben, in denen jeweils einer der Transistoren leitend und der andere gesperrt ist. Vom einen auf den anderen stabilen Be­ triebszustand kann das Flip-Flop durch einen Eingangsimpuls an einen der beiden Transistoren, den Eingangstransistor, umgeschaltet werden.

Für Speicherzellen mit bipolaren Transistoren (Funkschau 1984, Heft 12, S. 59) müssen neben diesen Transistoren noch andere Bauelemente, insbe­ sondere Widerstände eingesetzt werden, um die Betriebsparameter der Transistoren aneinander anzupassen. Diese zusätzlichen Bauelemente müs­ sen mit den Transistoren noch über Verbindungsleitungen verschaltet wer­ den, so daß sich insgesamt ein recht aufwendiger Schaltungsaufwand er­ gibt.

Aus der Funkschau 1984, Heft 12, S. 59 sind ebenfalls konventionelle statische Speicherzellen mit 6 MOS-Transistoren bzw. mit 4 MOS-Transi­ storen für die eigentliche Speicherzelle bekannt, die aufgrund der An­ zahl der Elemente einen relativ hohen Schaltungsaufwand und Platzbedarf aufweisen.

Zur Minimierung des Schaltungsaufwandes und des Platzbedarfes ist aus der IBM TDB, Vol. 30, Nr. 10, März 1988, S. 340, 341 eine statische 1-MESFET-Struktur mit negativer Eingangskennlinie bekannt, die ein Hy­ sterese- und somit ein Speicherverhalten aufweist.

Aus der IBM TDB, Vol. 28, Nr. 12, Mai 1986, S. 5471, 5472 ist eine sta­ tische Speicherzelle mit geringem Platzbedarf bekannt, deren Speicher­ effekt auf unterschiedliche Strom-/Spannungsverläufe von in Reihe ge­ schalteten Dioden (Gunn-Tunneldioden) basiert.

Aus der IBM TDB, Vol. 31, Nr. 4, September 1988, S. 271, 273 ist eine kombinierte Struktur einer statischen Speicherzelle mit 2 unterschiedli­ chen Transistortypen (T₁, T₂) bekannt, die sich durch geringen Schaltungsaufwand und Platzbedarf auszeichnet.

Aus der US-PS 4 158 239 ist eine Flip-Flop-Schaltung mit zwei FET′s be­ kannt, die in Mitkopplung geschaltet sind und denen Eingangssignale über die Drain-Anschlüsse zugeführt werden.

Aus der IEEE Transaction on Electron Devices, Vol. 36, Nr. 6, Juni 1989, S. 1215-1217 ist schließlich eine sogenannte RBC-Speicherzelle bekannt, die aus nur einem Transistor besteht, wobei der Speichereffekt vom Stromverhalten eines pn-Überganges (Diode) abhängt.

Bei derartigen integrierten Speicherzellenanordnungen versucht man, den Platzbedarf für die einzelnen Speicherzellen und auch für die Verbindun­ gen der einzelnen Speicherzellen möglichst klein zu halten, um auf diese Weise eine möglichst große Anzahl von Speicherzellen auf dem Halbleiter­ chip zu erreichen.

Der Erfindung liegt die Aufgabe zugrunde, eine Speicherzelle der in Rede stehenden Art anzugeben, die mit relativ geringem Platzbedarf in der üb­ lichen MOS-Technologie ohne besondere aufwendige Fertigungsverfahren hergestellt werden kann.

Diese Aufgabe ist gemäß der Erfindung durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.

Demgemäß besteht der wesentliche Erfindungsgedanke darin, die Speicher­ zelle aus zwei komplementären Transistoren, vorzugsweise MOS-Feldeffekt­ transistoren, aufzubauen, die ohne weitere Bauelemente direkt miteinan­ der in Mitkoppelung geschaltet sind, so daß der Ausgang jedes Transi­ stors direkt mit dem Eingang des anderen Transistors verbunden ist.

Die statische Speicherzelle gemäß der Erfindung hat zwei stabile Be­ triebszustände, wobei das Ausgangssignal z. B. am Ausgang des zweiten Transistors abgenommen werden kann und dann gemäß dem jeweiligen Be­ triebszustand ein HOCH- bzw. NIEDRIG-Signal, d. h. in digitaler Schreib­ weise ein EINS- bzw. NULL-Signal ist.

Die statische Speicherzelle gemäß der Erfindung wird durch ein impuls­ förmiges EINS- bzw. NULL-Signal über einen Treiber, vorzugsweise einen Tri-State-Treiber angesteuert, wodurch die Speicherzelle gesetzt wird.

Weitere Ausführungsformen der Erfindung gehen aus den Unteransprüchen hervor.

Die Erfindung ist in einem Ausführungsbeispiel anhand der Zeichnung näher erläutert. In der Zeichnung stellen dar:

Fig. 1 eine Schaltung eines N-Kanal-MOS-Feldeffekttransistors, der an der Source-Elektrode angesteuert wird;

Fig. 2 die Kennlinie des Transistors gemäß Fig. 1, aufgetragen als Aus­ gangsspannung an der Drain-Elektrode über der der Source-Elek­ trode zugeführten Eingangsspannung sowie eine Kennlinie für einen entsprechenden komplementären P-Kanal-MOSFET;

Fig. 3 eine Schaltung einer statischen Speicherzelle gemäß der Erfin­ dung mit zwei komplementären MOS-Feldeffekttransistoren;

Fig. 4 ein Strom/Spannungs-Kennliniendiagramm für zwei, durch die pn-Übergänge der Feldeffekttransistoren gebildete Dioden zweier unterschiedlicher Transistoren.

In Fig. 1 ist ein npn-MOS-Transistor 1, d. h. ein N-Kanal-MOSFET mit seinem p-dotierten Substrat 2 und den n-dotierten Source- und Drain-Be­ reichen 3 bzw. 4 sowie dem Gate-Bereich 5 dargestellt. Diesen Bereichen sind eine Source-Elektrode S, eine Drain-Elektrode D und eine Gate-Elek­ trode G zugeordnet. Das Substrat 2 liegt auf einem Grundpotential GND, z. B. Null Volt. Der Source-Elektrode S wird das Eingangssignal als Span­ nung U_S zugeführt, die Gate-Elektrode G liegt an der Spannung U_G, die z. B. dem halben Wert der Batteriespannung U_B, d. h. U_B/2 ent­ spricht, während an der Drain-Elektrode D die Ausgangsspannung U_D ab­ gegriffen werden kann. Die Drain-Elektrode D ist über einen Lastwider­ stand R_L mit einer die Batteriespannung U_B führenden Leitung verbun­ den. Der Lastwiderstand R_L kann durch die Diode D_L ersetzt werden, vorausgesetzt, daß die in Sperrichtung liegende Diode entsprechend dem pn-Übergang zwischen Drain und Substrat hochohmiger als die ebenfalls in Sperrichtung liegende Diode D_L ist.

Diese Schaltung hat die in Fig. 2 gezeigte Kennlinie KN, aufgetragen als Ausgangsspannung U_D an der Drain-Elektrode über der Eingangsspannung U_S an der Source-Elektrode. Steigt die Eingangsspannung U_S an der Source-Elektrode ausgehend von dem Wert Null Volt, so folgt die Aus­ gangsspannung U_D an der Drain-Elektrode der Eingangsspannung im we­ sentlichen linear, solange die Spannungsdifferenz zwischen Gate-Elektro­ de und Source-Elektrode größer als die Schwellenspannung U_Th des Tran­ sistors ist. Der Transistor ist somit leitend. Die Strecke zwischen dem Source-Bereich und dem Drain-Bereich 4 des MOSFET ist wesentlich nieder­ ohmiger als die Last R_L bzw. D_L und niederohmiger als der in Sperr­ richtung liegende pn-Übergang zwischen Source-Bereich 3 und Substrat 2. Wenn die Eingangsspannung weiter steigt, so wird die Steuerspannung des MOSFET entsprechend der Differenz (U_G-U_S) kleiner als die Schwel­ lenspannung U_Th, so daß der Transistor sperrt. Die Ausgangsspannung des Transistors steigt dabei bis auf einen Endwert U_ANS an. Die Höhe dieser Ausgangsspannung wird im wesentlichen durch den Spannungsteiler, bestehend aus R_L bzw. D_L und der Diode zwischen dem Drain-Bereich 4 und dem Substrat 2 festgelegt.

Ersetzt man in Fig. 1 den N-Kanal-MOSFET durch einen P-Kanal-MOSFET, so führt dieses zu der strichpunktiert gezeichneten Linie KP in Fig. 2. Der P-Kanal-MOSFET bleibt bei Zuführen der Eingangsspannung U_S an der Source-Elektrode gesperrt und wird erst leitend, wenn die Eingangsspan­ nung U_S die Summe der Gate-Spannung U_G und der Schwellenspannung U_Th überschreitet.

Für das Kennliniendiagramm gemäß Fig. 2 wurde ein N-Kanal-MOSFET zugrun­ degelegt, der bei einer Eingangsspannung U_S von etwa drei Volt ge­ sperrt wird, und ein P-Kanal-MOSFET, der ab etwa acht Volt leitend wird.

In Fig. 3 ist die Schaltung einer statischen Speicherzelle 11 mit einem N-Kanal-MOSFET 1 entsprechend Fig. 1 und einem P-Kanal-MOSFET 12 darge­ stellt. Das Substrat 2 des Transistors 1 liegt auf Grundpotential GND, die Gate-Elektrode G an der halben Batteriespannung, der Source-Elek­ trode S wird das zu speichernde Eingangssignal U_E über einen Tri-State-Treiber 13 zugeführt, während an der Drein-Elektrode D die Ausgangsspannung U_D abgegriffen werden kann. Die Drain-Elektrode D ist mit der Source-Elektrode S_P des zweiten Transistors 12 verbunden. Die Drain-Elektrode D_P des zweiten Transistors 12 ist mit der Source-Elek­ trode S des ersten Transistors 1 verbunden. Die Gate-Elektrode G_P des zweiten Transistors liegt wiederum an der halben Batteriespannung.

Bei dieser Schaltung einer Speicherzelle sind keine externen Bauelemente mehr notwendig. Die in Sperrichtung geschaltete Diode zwischen Source und Substrat des einen Transistors ist jeweils die Last des anderen Transistors. Die Ausgangsspannung U_D des ersten Transistors ist die Eingangsspannung für den zweiten Transistor, wohingegen dessen an der Drain-Elektrode D_P anliegende Ausgangsspannung U_DP als Eingangsspan­ nung dem ersten Transistor an der Source-Elektrode zugeführt wird. Ist die jeweilige Diode zwischen Drain und Substrat eines Transistors, die hier in Sperrichtung liegt, hochohmiger als die jeweilige Diode zwischen Source und Substrat des anderen Transistors, so gelten auch die Kennli­ nien K_N bzw. K_P entsprechend Fig. 2 für die beiden Transistoren.

Legt man zum Einschreiben der Speicherzellen an den Treiber 13 als Ein­ gangssignal ein HOCH- bzw. EINS-Signal von z. B. acht Volt, entsprechend dem in Fig. 2 eingezeichneten Spannungswert U1, und schaltet man an­ schließend den Treiber 13 in den hochohmigen Zustand, so sperrt der N-Kanal-MOSFET 1 und liefert eine Ausgangsspannung U2 entsprechend der Spannung U_ANS im gesperrten Zustand. Diese Ausgangsspannung ist Ein­ gangsspannung für den komplementären P-Kanal-MOSFET; vgl. die Spannung U3. Der leitende P-Kanal-MOSFET 12 liefert eine Ausgangsspannung ent­ sprechend U4 in Fig. 2, die wiederum Eingangsspannung für den ersten N-Kanal-MOSFET 1 ist und diesen weiterhin gesperrt hält. Der durch ein impulsförmiges Eingangssignal U_E eingerichtete Betriebszustand bleibt dadurch statisch gespeichert.

Legt man an den Eingang der Speicherzelle die Eingangsspannung Null Volt, so vertauschen die Transistoren ihre Rollen und man erhält den zweiten stabilen Zustand der Speicherzelle, in der der erste Transistor 1 leitet und der zweite komplementäre Transistor 12 gesperrt ist. Dieser zweite stabile Betriebszustand liegt etwa beim Schnittpunkt der beiden Kennlinien KN und KP im unteren Spannungsbereich.

Für das Funktionieren dieser Schaltung ist wichtig, daß die Ausgangs­ spannung U_ANS des gesperrten ersten Transistors 1 größer ist als die Summe der Spannungen U_G und U_Th und ferner, daß die Ausgangsspannung U_APS, des gesperrten zweiten komplementären Transistors kleiner ist als (U_G-U_Th), so daß die Ausgangsspannung des jeweils sperrenden Transistors den anderen Transistor im linearen Bereich der Kennlinie entsprechend dem leitenden Zustand betreibt.

Wie oben erläutert, muß die Diode entsprechend dem Übergang zwischen Drain und Substrat des einen Transistors hochohmiger als die jeweils angeschlossene Diode entsprechend dem Übergang zwischen Source und Sub­ strat des anderen Transistors sein. Der Sperrstrom I_S einer Diode hängt nun von der Fläche des entsprechenden pn-Überganges ab. Hierdurch ist es möglich, durch Dimensionierung dieser Fläche den Widerstand einer gesperrten Diode so zu dimensionieren, daß die jeweiligen Dioden am Übergang Source-Substat niederohmiger sind als die angeschlossenen Dioden am Übergang zwischen Drain und Substrat.

In Fig. 4 sind die Kennlinien zweier unterschiedlicher Dioden D1 und D2 dargestellt, wobei der Sperrstrom der ersten Diode mit IS1 und der Sperrstrom der zweiten Diode mit IS2 bezeichnet ist. Setzt man voraus, daß die beiden Feldeffekttransistoren gleiches Substrat aufweisen und nach dem gleichen Verfahren hergestellt wurden, und hat die Diode D2 eine größere Fläche am pn-Übergang als die Diode D1, so weist diese Diode D2 auch den größeren Sperrstrom auf. Da diese beiden Dioden bei der Schaltung gemäß Fig. 3 in Reihe geschaltet sind, fließt durch sie der Strom IS1. Dies erzeugt an der Diode D2 einen Spannungsabfall U_D2, wohingegen die restliche Spannung an der Diode 1 liegt. Durch die Maß­ nahme unterschiedlicher Dimensionierung der pn-Übergänge ist es somit möglich, die obige Forderung hinsichtlich der Widerstandswerte an diesen Übergängen zu erfüllen.

Claims (3)

1. Statische Speicherzelle mit zwei Feldeffekt-Transistoren, wobei dem einen Transistor das Eingangssignal zum Setzen der Speicherzelle zu­ geführt wird und der Ausgang des anderen Transistors mit dem Eingang des ersten Transistors verbunden ist, so daß immer ein Transistor leitet und der andere sperrt, dadurch gekennzeichnet, daß die beiden Transistoren (1, 12) komplementäre MOS-Feldeffekt-Transistoren sind, die in Mitkoppe­ lung geschaltet sind, daß die Gate-Elektroden auf halber Batteriespan­ nung (UB/2) liegen, daß die Source-Elektrode (S) eines N-Kanal-Transi­ stors (1) den Eingang der Speicherzelle bildet, daß die Drain-Elektrode (D) des N-Kanal-Transistors (1) mit der Source-Elektrode (Sp) eines P-Kanal-Transistors (12) verbunden ist, daß die Drain-Elektrode (Dp) des P-Kanal-Transistors (12) auf die Source-Elektrode (S) des N-Kanal-Tran­ sistors (1) zurückgeführt ist, daß der Sperrwiderstand der Diode Drain- Substrat des N-Kanal-Transistors (1) größer ist als der Sperrwiderstand der Diode Source-Substrat des P-Kanal-Transistors (12) und daß die Ausgangsspannung (U_ANS) des N-Kanal-Transistors (1) größer als die Summe aus Gate-Spannung (U_G) und Schwellenspannung (U_TH) des P-Ka­ nal-Transistors und die Ausgangsspannung (U_APS) des P-Kanal-Transi­ stors (12) kleiner als die Differenz zwischen der Gate-Spannung (U_G) und der Schwellenspannung (U_TH) des N-Kanal-Transistors (1) ist.

2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die Flächen der jeweiligen pn-Übergänge zwischen Source und Substrat größer sind als die Flächen der jeweiligen pn-Übergänge zwischen Drain und Sub­ strat des jeweilig anderen Transistors.

3. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Ausgangsspannung des jeweils sperrenden Transi­ stors den anderen Transistor im leitenden Zustand im linearen Bereich von dessen Kennlinie (KN, KP) betreibt.