JPH07221203A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07221203A JPH07221203A JP1102994A JP1102994A JPH07221203A JP H07221203 A JPH07221203 A JP H07221203A JP 1102994 A JP1102994 A JP 1102994A JP 1102994 A JP1102994 A JP 1102994A JP H07221203 A JPH07221203 A JP H07221203A
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-
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【目的】この発明の目的は、製造工程の増加を防止でき
るとともに納期を短縮して、１つのメモリセルに複数ビ
ット分のデータを記憶することが可能であり、さらに、
記憶された複数ビット分のデータを精度良く読出すこと
が可能な半導体記憶装置を提供する。 【構成】メモリセルＭＣのチャネル領域ＣＨにはゲート
Ｇを介して不純物６４が導入される。この不純物６４の
導入領域を記憶すべきデータに対応してチャネル幅方向
に変えることにより、１つのメモリセルに複数ビット分
のデータを記憶することができる。
るとともに納期を短縮して、１つのメモリセルに複数ビ
ット分のデータを記憶することが可能であり、さらに、
記憶された複数ビット分のデータを精度良く読出すこと
が可能な半導体記憶装置を提供する。 【構成】メモリセルＭＣのチャネル領域ＣＨにはゲート
Ｇを介して不純物６４が導入される。この不純物６４の
導入領域を記憶すべきデータに対応してチャネル幅方向
に変えることにより、１つのメモリセルに複数ビット分
のデータを記憶することができる。
Description
【０００１】
【産業上の利用分野】この発明は１つのトランジスタか
らなる１つのメモリセルに複数ビット分のデータを記憶
する半導体記憶装置に関する。
らなる１つのメモリセルに複数ビット分のデータを記憶
する半導体記憶装置に関する。
【０００２】
【従来の技術】一般的なデータ読み出し専用半導体記憶
装置いわゆるＲＯＭでは、１つのメモリセルを１つのト
ランジスタによって構成している。各メモリセルのデー
タを予め設定するには、そのトランジスタの閾値電圧
（Ｖth）として低レベルあるいは高レベルのいずれか一
方を選択するか、あるいはメモリセルとなるトランジス
タのドレインを列線に接続するか否かによって行なって
いる。
装置いわゆるＲＯＭでは、１つのメモリセルを１つのト
ランジスタによって構成している。各メモリセルのデー
タを予め設定するには、そのトランジスタの閾値電圧
（Ｖth）として低レベルあるいは高レベルのいずれか一
方を選択するか、あるいはメモリセルとなるトランジス
タのドレインを列線に接続するか否かによって行なって
いる。
【０００３】上記Ｖthのレベルの高低によってデータを
設定した場合、そのデータを読み出すには、各メモリセ
ル用のトランジスタのゲートが接続されている行線に所
定電位を与えればよい。このときＶthの高いトランジス
タはオフし、Ｖthの低いトランジスタはオンするため、
これにより‘１’あるいは‘０’のデータが読み出され
る。一方、トランジスタのドレインを列線に接続するか
否かによってデータを設定した場合、そのデータを読み
出すには、上記と同様に行線に所定電位を与えればよ
い。
設定した場合、そのデータを読み出すには、各メモリセ
ル用のトランジスタのゲートが接続されている行線に所
定電位を与えればよい。このときＶthの高いトランジス
タはオフし、Ｖthの低いトランジスタはオンするため、
これにより‘１’あるいは‘０’のデータが読み出され
る。一方、トランジスタのドレインを列線に接続するか
否かによってデータを設定した場合、そのデータを読み
出すには、上記と同様に行線に所定電位を与えればよ
い。
【０００４】すなわち行線に所定電位を与えると、トラ
ンジスタは導通し、ドレインが列線に接続されていれ
ば、このメモリセル用トランジスタを通して列線は放電
され、またドレインが列線に接続されていなければ、メ
モリセル用トランジスタが導通しても列線は放電されな
い。この様にメモリセル用トランジスタのドレインが列
線に接続されているか否かにより、列線は放電状態にあ
るか否かの２つの電位を持ちこれにより“１”あるいは
“０”のデータが読み出される。
ンジスタは導通し、ドレインが列線に接続されていれ
ば、このメモリセル用トランジスタを通して列線は放電
され、またドレインが列線に接続されていなければ、メ
モリセル用トランジスタが導通しても列線は放電されな
い。この様にメモリセル用トランジスタのドレインが列
線に接続されているか否かにより、列線は放電状態にあ
るか否かの２つの電位を持ちこれにより“１”あるいは
“０”のデータが読み出される。
【０００５】上記いずれかの方法によってデータを設定
しても、１つのメモリセルには１ビット分のデータしか
記憶させることができないために、従来では記憶容量を
増加させようとするとこれに伴ってチップサイズが大型
化してしまうという欠点があった。
しても、１つのメモリセルには１ビット分のデータしか
記憶させることができないために、従来では記憶容量を
増加させようとするとこれに伴ってチップサイズが大型
化してしまうという欠点があった。
【０００６】そこで、１つのメモリセルに２ビット分の
データを記憶させることによって、チップサイズの縮少
化が実現できる半導体記憶装置が提案されている。図２
７は、このような１つのメモリセルに２ビット分のデー
タを記憶する従来の半導体記憶装置である。
データを記憶させることによって、チップサイズの縮少
化が実現できる半導体記憶装置が提案されている。図２
７は、このような１つのメモリセルに２ビット分のデー
タを記憶する従来の半導体記憶装置である。
【０００７】図２７において、１は列アドレス信号ａ
0 、／ａ0 、ａ1 、／ａ1 …をデコードする列デコー
ダ、２、２、…２は列デコーダ１のデコード出力により
駆動される列選択用の絶縁ゲート型電界効果（以下ＭＯ
Ｓと略称する）トランジスタ、３、３、…３は列線、４
は最下位ビットの信号Ａ0 、／Ａ0 を除く行アドレス信
号Ａ1 、／Ａ1 、Ａ2 、／Ａ2 …をデコードする行デコ
ーダ、５、５、…５は行線、６、６、…６は各行線５に
よって選択的に駆動されるメモリセルとなるＭＯＳトラ
ンジスタ、７は上記各列線３を充電するための負荷用の
ＭＯＳトランジスタ、Ｐは列選択用のＭＯＳトランジス
タ２の共通接続点であり、上記トランジスタ２、６とし
てＮチャネルのエンハンスメント型のものか、またトラ
ンジスタ７としてＮチャネルのデプレッション型あるい
はＰチャネルのエンハンスメント型のものがそれぞれ用
いられる。
0 、／ａ0 、ａ1 、／ａ1 …をデコードする列デコー
ダ、２、２、…２は列デコーダ１のデコード出力により
駆動される列選択用の絶縁ゲート型電界効果（以下ＭＯ
Ｓと略称する）トランジスタ、３、３、…３は列線、４
は最下位ビットの信号Ａ0 、／Ａ0 を除く行アドレス信
号Ａ1 、／Ａ1 、Ａ2 、／Ａ2 …をデコードする行デコ
ーダ、５、５、…５は行線、６、６、…６は各行線５に
よって選択的に駆動されるメモリセルとなるＭＯＳトラ
ンジスタ、７は上記各列線３を充電するための負荷用の
ＭＯＳトランジスタ、Ｐは列選択用のＭＯＳトランジス
タ２の共通接続点であり、上記トランジスタ２、６とし
てＮチャネルのエンハンスメント型のものか、またトラ
ンジスタ７としてＮチャネルのデプレッション型あるい
はＰチャネルのエンハンスメント型のものがそれぞれ用
いられる。
【０００８】また上記メモリセルとなる各トランジスタ
６の閾値電圧Ｖthは、そこに記憶すべき２ビット分のデ
ータＤ０、Ｄ１に応じて例えば図２８に示すようにＶth
１〜Ｖth４（Ｖth４＜Ｖth３＜Ｖth２＜Ｖth１）の４種
類の閾値電圧のうちの１つに予め設定される。
６の閾値電圧Ｖthは、そこに記憶すべき２ビット分のデ
ータＤ０、Ｄ１に応じて例えば図２８に示すようにＶth
１〜Ｖth４（Ｖth４＜Ｖth３＜Ｖth２＜Ｖth１）の４種
類の閾値電圧のうちの１つに予め設定される。
【０００９】図２９は前記列線３の電位を検出して、前
記メモリセルに記憶されたデータを出力するための回路
の構成を示すものである。図において端部１１は前記列
選択用のトランジスタ２の共通接続点Ｐに接続される。
記メモリセルに記憶されたデータを出力するための回路
の構成を示すものである。図において端部１１は前記列
選択用のトランジスタ２の共通接続点Ｐに接続される。
【００１０】１２はその閾値電圧Ｖthが前記４種類のう
ちの１つＶth４に設定され、そのゲートに電源電圧＋Ｅ
が与えられていて常にオン状態にあるメモリセル６と同
等のエンハンスメント型ＭＯＳトランジスタ１５、前記
列選択用のＭＯＳトランジスタ２と同じ寸法に設定さ
れ、そのゲートに＋Ｅが与えられて常にオン状態にある
エンハンスメント型ＭＯＳトランジスタ１６および前記
負荷用のＭＯＳトランジスタ７と同じ寸法に設定された
デプレッション型ＭＯＳトランジスタ１７からなり、前
記列線３がＶth４なる閾値電圧を持つメモリセル用のト
ランジスタ６を介して放電され、その放電が完了した時
の列線３の電位に等しい電位Ｖ1 を発生する電位発生回
路である。
ちの１つＶth４に設定され、そのゲートに電源電圧＋Ｅ
が与えられていて常にオン状態にあるメモリセル６と同
等のエンハンスメント型ＭＯＳトランジスタ１５、前記
列選択用のＭＯＳトランジスタ２と同じ寸法に設定さ
れ、そのゲートに＋Ｅが与えられて常にオン状態にある
エンハンスメント型ＭＯＳトランジスタ１６および前記
負荷用のＭＯＳトランジスタ７と同じ寸法に設定された
デプレッション型ＭＯＳトランジスタ１７からなり、前
記列線３がＶth４なる閾値電圧を持つメモリセル用のト
ランジスタ６を介して放電され、その放電が完了した時
の列線３の電位に等しい電位Ｖ1 を発生する電位発生回
路である。
【００１１】１３、１４は上記電位発生回路１２と同様
に、前記列線３がＶth３あるいはＶth２なる閾値電圧を
持つメモリセル用のトランジスタ６を介してそれぞれ放
電され、その放電が完了した時の列線３の電位に等しい
電位Ｖ2 、Ｖ3 それぞれを発生する電位発生回路であ
り、この一方の電位発生回路１３では前記ＭＯＳトラン
ジスタ１５の代りにその閾値電圧Ｖth３に設定されてい
るエンハンスメント型ＭＯＳトランジスタ１８が用いら
れ、また他方の電位発生回路１４ではその閾値電圧がＶ
th２に設定されているエンハンスメント型ＭＯＳトラン
ジスタ１９が用いられている。なおＶ1 〜Ｖ3 にはＶ1
＜Ｖ2 ＜Ｖ3 なる関係が成立する。
に、前記列線３がＶth３あるいはＶth２なる閾値電圧を
持つメモリセル用のトランジスタ６を介してそれぞれ放
電され、その放電が完了した時の列線３の電位に等しい
電位Ｖ2 、Ｖ3 それぞれを発生する電位発生回路であ
り、この一方の電位発生回路１３では前記ＭＯＳトラン
ジスタ１５の代りにその閾値電圧Ｖth３に設定されてい
るエンハンスメント型ＭＯＳトランジスタ１８が用いら
れ、また他方の電位発生回路１４ではその閾値電圧がＶ
th２に設定されているエンハンスメント型ＭＯＳトラン
ジスタ１９が用いられている。なおＶ1 〜Ｖ3 にはＶ1
＜Ｖ2 ＜Ｖ3 なる関係が成立する。
【００１２】２０、２１、２２はそれぞれ２個のエンハ
ンスメント型ＭＯＳトランジスタ２３、２４、デプレッ
ション型ＭＯＳトランジスタ２５、２６からなる電圧比
較回路である。このうち１つの電圧比較回路２０は上記
端子１１に与えられる前記接続点Ｐの電位Ｖｐと前記電
位発生回路１２の出力電位Ｖ1 とを比較し、ＶｐがＶ1
よりも低いかあるいは等しいときにその出力信号ａを
‘１’レベルとし、ＶｐがＶ1 よりも高いときには
‘０’レベルとするようになっている。またもう１つの
電位比較回路２１は接続点Ｐの電位Ｖｐと前記電位発生
回路１３の出力電位Ｖ2 とを比較し、ＶｐがＶ2 よりも
低いかあるいは等しいときにその出力信号ｂを‘１’レ
ベルとし、ＶｐがＶ2 よりも高いときには‘０’レベル
とするようになっている。さらに残るもう１つの電圧比
較回路２２は接続点Ｐの電位Ｖｐと前記電位発生回路１
４の出力電位Ｖ3 とを比較し、ＶｐがＶ3 よりも低いか
あるいは等しいときにその出力信号ｃを‘１’レベルと
し、ＶｐがＶ3 よりも高いときには‘０’レベルとする
ようになっている。
ンスメント型ＭＯＳトランジスタ２３、２４、デプレッ
ション型ＭＯＳトランジスタ２５、２６からなる電圧比
較回路である。このうち１つの電圧比較回路２０は上記
端子１１に与えられる前記接続点Ｐの電位Ｖｐと前記電
位発生回路１２の出力電位Ｖ1 とを比較し、ＶｐがＶ1
よりも低いかあるいは等しいときにその出力信号ａを
‘１’レベルとし、ＶｐがＶ1 よりも高いときには
‘０’レベルとするようになっている。またもう１つの
電位比較回路２１は接続点Ｐの電位Ｖｐと前記電位発生
回路１３の出力電位Ｖ2 とを比較し、ＶｐがＶ2 よりも
低いかあるいは等しいときにその出力信号ｂを‘１’レ
ベルとし、ＶｐがＶ2 よりも高いときには‘０’レベル
とするようになっている。さらに残るもう１つの電圧比
較回路２２は接続点Ｐの電位Ｖｐと前記電位発生回路１
４の出力電位Ｖ3 とを比較し、ＶｐがＶ3 よりも低いか
あるいは等しいときにその出力信号ｃを‘１’レベルと
し、ＶｐがＶ3 よりも高いときには‘０’レベルとする
ようになっている。
【００１３】２７、２８、２９はそれぞれＮＯＲ論理回
路、３０は反転回路であり、上記電圧比較回路２２の出
力信号ｃは前記行アドレス信号の最下位ビット信号Ａ0
とともにＮＯＲ論理回路２７に、上記電圧比較回路２１
の出力信号ｂは上記反転回路３０を介して行アドレス信
号／Ａ0 とともにＮＯＲ論理回路２８にそれぞれ入力さ
れ、さらに両ＮＯＲ論理回路２７、２８の出力信号は上
記電圧比較回路２０の出力信号ａとともにＮＯＲ論理回
路２９に入力される。
路、３０は反転回路であり、上記電圧比較回路２２の出
力信号ｃは前記行アドレス信号の最下位ビット信号Ａ0
とともにＮＯＲ論理回路２７に、上記電圧比較回路２１
の出力信号ｂは上記反転回路３０を介して行アドレス信
号／Ａ0 とともにＮＯＲ論理回路２８にそれぞれ入力さ
れ、さらに両ＮＯＲ論理回路２７、２８の出力信号は上
記電圧比較回路２０の出力信号ａとともにＮＯＲ論理回
路２９に入力される。
【００１４】３１は出力バッファ回路であり、上記ＮＯ
Ｒ論理回路２９の出力信号を検出し、‘１’レベルある
いは‘０’レベルのデータを出力するようになってい
る。またチップ選択信号ＣＳは、データを出力バッファ
回路から出力するか否かを制御する。
Ｒ論理回路２９の出力信号を検出し、‘１’レベルある
いは‘０’レベルのデータを出力するようになってい
る。またチップ選択信号ＣＳは、データを出力バッファ
回路から出力するか否かを制御する。
【００１５】なお上記各トランジスタは図２７と同様に
すべてＮチャネルであるとする。次に上記のように構成
された回路の動作を説明する。まず行アドレス信号が入
力すると行デコーダ４により行線５のうちただ１つが選
択されて‘１’レベルになり、また列アドレス信号が入
力すると列デコーダ１によってトランジスタ２のうちた
だ１つが選択駆動される。すると選択されたそれぞれ１
つの列線３と行線５との交点に位置するメモリセル用の
トランジスタ６が駆動され、このトランジスタ６を介し
てその列線３の充放電制御が行なわれる。このとき、ト
ランジスタ６の閾値電圧が予めＶth４に設定されていれ
ば、充放電を完了した時点ではその列線３の電位はＶ1
になる。この列線３の電位Ｖ1 は各電圧比較回路２０、
２１、２２においてＶ1 、Ｖ2 、Ｖ3 とそれぞれ比較さ
れ、その結果、信号ａ、ｂ、ｃはすべて‘１’レベルに
なる。このときＮＯＲ論理回路２９には‘１’レベルの
信号ａが入力されているため、ＮＯＲ論理回路２７、２
８の出力信号にかかわりなくＮＯＲ論理回路２９の出力
信号は‘０’レベルになる。このとき出力バッファ回路
３１においてチップ選択信号ＣＳが成立していれば、
‘０’レベル信号がデータとして出力される。すなわち
アドレス信号Ａ0 が“０”であっても“１”であっても
ＮＯＲ論理回路２９の出力信号は‘０’レベルになり、
このとき出力バッファ回路３１からは‘０’レベル信号
がデータとして出力される。
すべてＮチャネルであるとする。次に上記のように構成
された回路の動作を説明する。まず行アドレス信号が入
力すると行デコーダ４により行線５のうちただ１つが選
択されて‘１’レベルになり、また列アドレス信号が入
力すると列デコーダ１によってトランジスタ２のうちた
だ１つが選択駆動される。すると選択されたそれぞれ１
つの列線３と行線５との交点に位置するメモリセル用の
トランジスタ６が駆動され、このトランジスタ６を介し
てその列線３の充放電制御が行なわれる。このとき、ト
ランジスタ６の閾値電圧が予めＶth４に設定されていれ
ば、充放電を完了した時点ではその列線３の電位はＶ1
になる。この列線３の電位Ｖ1 は各電圧比較回路２０、
２１、２２においてＶ1 、Ｖ2 、Ｖ3 とそれぞれ比較さ
れ、その結果、信号ａ、ｂ、ｃはすべて‘１’レベルに
なる。このときＮＯＲ論理回路２９には‘１’レベルの
信号ａが入力されているため、ＮＯＲ論理回路２７、２
８の出力信号にかかわりなくＮＯＲ論理回路２９の出力
信号は‘０’レベルになる。このとき出力バッファ回路
３１においてチップ選択信号ＣＳが成立していれば、
‘０’レベル信号がデータとして出力される。すなわち
アドレス信号Ａ0 が“０”であっても“１”であっても
ＮＯＲ論理回路２９の出力信号は‘０’レベルになり、
このとき出力バッファ回路３１からは‘０’レベル信号
がデータとして出力される。
【００１６】すなわち、この場合図２８に示す２ビット
分のデータＤ０、Ｄ１（Ｄ０＝Ｄ１＝‘０’）が１つの
メモリセルから読み出されたことになる。また、前記選
択されたそれぞれ１つの列線３と行線５との交点に位置
するメモリセル用のトランジスタ６の閾値電圧が予めＶ
th３に設定されていれば、充放電を完了した時点ではそ
の列線３の電位はＶ2 になる。このとき電圧比較回路２
０の出力信号ａのみが‘０’レベル、他の２つの電圧比
較回路２１、２２の出力信号ｂ、ｃはともに‘１’レベ
ルとなる。このとき行アドレス信号がＡ0 ＝‘１’、／
Ａ0 ＝‘０’ならばＮＯＲ論理回路２８の出力信号は反
転回路３０の出力信号が“０”のため‘１’レベルとな
り、これに続くＮＯＲ論理回路２９の出力信号は‘０’
レベルになる。したがって出力バッファ回路３１におい
てチップ選択信号ＣＳが成立していれば、‘０’レベル
信号がデータとして出力される。
分のデータＤ０、Ｄ１（Ｄ０＝Ｄ１＝‘０’）が１つの
メモリセルから読み出されたことになる。また、前記選
択されたそれぞれ１つの列線３と行線５との交点に位置
するメモリセル用のトランジスタ６の閾値電圧が予めＶ
th３に設定されていれば、充放電を完了した時点ではそ
の列線３の電位はＶ2 になる。このとき電圧比較回路２
０の出力信号ａのみが‘０’レベル、他の２つの電圧比
較回路２１、２２の出力信号ｂ、ｃはともに‘１’レベ
ルとなる。このとき行アドレス信号がＡ0 ＝‘１’、／
Ａ0 ＝‘０’ならばＮＯＲ論理回路２８の出力信号は反
転回路３０の出力信号が“０”のため‘１’レベルとな
り、これに続くＮＯＲ論理回路２９の出力信号は‘０’
レベルになる。したがって出力バッファ回路３１におい
てチップ選択信号ＣＳが成立していれば、‘０’レベル
信号がデータとして出力される。
【００１７】一方、行アドレス信号がＡ0 ＝‘０’、／
Ａ0 ＝‘１’の場合、ＮＯＲ論理回路２７、２８の出力
信号はともに‘０’レベルになり、一方、信号ａも
“０”のため、これに続くＮＯＲ論理回路２９の出力信
号は‘１’レベルになる。したがってこの場合、出力バ
ッファ回路３１からは‘１’レベル信号がデータとして
出力される。
Ａ0 ＝‘１’の場合、ＮＯＲ論理回路２７、２８の出力
信号はともに‘０’レベルになり、一方、信号ａも
“０”のため、これに続くＮＯＲ論理回路２９の出力信
号は‘１’レベルになる。したがってこの場合、出力バ
ッファ回路３１からは‘１’レベル信号がデータとして
出力される。
【００１８】すなわち、この場合には前記Ｉ表に示す２
ビット分のデータＤ０、Ｄ１（Ｄ０＝‘０’、Ｄ１＝
‘１’）がアドレス信号Ａ0 の“１”、“０”に対応し
て１つのメモリセルから読み出されたことになる。
ビット分のデータＤ０、Ｄ１（Ｄ０＝‘０’、Ｄ１＝
‘１’）がアドレス信号Ａ0 の“１”、“０”に対応し
て１つのメモリセルから読み出されたことになる。
【００１９】またメモリセル用トランジスタの閾値電圧
が予めＶth２、Ｖth１にそれぞれ設定されていれば、前
記充放電を完了した時点における列線３の電位はＶ3 あ
るいはＶ4 になる。列線３の電位がＶ3 になったとき、
電圧比較回路２０、２１の出力信号ａ、ｂはともに
‘０’レベル、もう１つの電圧比較回路２２の出力信号
ｃは‘１’レベルとなり、このとき行アドレス信号がＡ
0 ＝‘１’、／Ａ0 ＝‘０’、またはＡ0 ＝‘０’、／
Ａ0 ＝‘１’いずれの場合でもＮＯＲ論理回路２９の出
力信号は‘１’レベルとなる。すなわちこの場合には図
２８に示す２ビット分のデータＤ０、Ｄ１（Ｄ０＝Ｄ１
＝‘１’）が１つのメモリセルから読み出されたことに
なる。一方、列線の電位がＶ4 になったときには図２８
に示す２ビット分のデータＤ０、Ｄ１（Ｄ０＝‘１’、
Ｄ１＝‘０’）が１つのメモリセルから読み出される。
が予めＶth２、Ｖth１にそれぞれ設定されていれば、前
記充放電を完了した時点における列線３の電位はＶ3 あ
るいはＶ4 になる。列線３の電位がＶ3 になったとき、
電圧比較回路２０、２１の出力信号ａ、ｂはともに
‘０’レベル、もう１つの電圧比較回路２２の出力信号
ｃは‘１’レベルとなり、このとき行アドレス信号がＡ
0 ＝‘１’、／Ａ0 ＝‘０’、またはＡ0 ＝‘０’、／
Ａ0 ＝‘１’いずれの場合でもＮＯＲ論理回路２９の出
力信号は‘１’レベルとなる。すなわちこの場合には図
２８に示す２ビット分のデータＤ０、Ｄ１（Ｄ０＝Ｄ１
＝‘１’）が１つのメモリセルから読み出されたことに
なる。一方、列線の電位がＶ4 になったときには図２８
に示す２ビット分のデータＤ０、Ｄ１（Ｄ０＝‘１’、
Ｄ１＝‘０’）が１つのメモリセルから読み出される。
【００２０】すなわち、信号ａ、ｂ、ｃはともに“０”
レベルとなり、アドレス信号Ａ0 ＝“１”、／Ａ0 ＝
“０”の時、ＮＯＲ論理回路２７の出力は“０”、又回
転回路３０の出力は“１”となっているため、ＮＯＲ論
理回路２８の出力も“０”、よってＮＯＲ論理回路２９
のすべての入力信号は“０”となるため、ＮＯＲ論理回
路２９の出力信号は“１”レベルとなる。
レベルとなり、アドレス信号Ａ0 ＝“１”、／Ａ0 ＝
“０”の時、ＮＯＲ論理回路２７の出力は“０”、又回
転回路３０の出力は“１”となっているため、ＮＯＲ論
理回路２８の出力も“０”、よってＮＯＲ論理回路２９
のすべての入力信号は“０”となるため、ＮＯＲ論理回
路２９の出力信号は“１”レベルとなる。
【００２１】一方、アドレス信号Ａ0 ＝“０”、／Ａ0
＝“１”ならば、ＮＯＲ論理回路２７のすべての入力が
“０”であるための出力は“１”レベルになり、ＮＯＲ
論理回路２９はその入力の１つが“１”レベルとなった
ため、出力は“０”レベルとなる。したがってアドレス
信号Ａ0 ＝“１”の時は、出力バッファ回路から“１”
レベルが、アドレス信号Ａ0 ＝“０”の時は出力バッフ
ァ回路から“０”レベルがデータとして出力される。つ
まり列線電位がＶ4 ならば、図２８に示す２ビット分の
データＤ０、Ｄ１（Ｄ０＝“１”、Ｄ１＝“０”）が１
つのメモリセルから読み出せる。
＝“１”ならば、ＮＯＲ論理回路２７のすべての入力が
“０”であるための出力は“１”レベルになり、ＮＯＲ
論理回路２９はその入力の１つが“１”レベルとなった
ため、出力は“０”レベルとなる。したがってアドレス
信号Ａ0 ＝“１”の時は、出力バッファ回路から“１”
レベルが、アドレス信号Ａ0 ＝“０”の時は出力バッフ
ァ回路から“０”レベルがデータとして出力される。つ
まり列線電位がＶ4 ならば、図２８に示す２ビット分の
データＤ０、Ｄ１（Ｄ０＝“１”、Ｄ１＝“０”）が１
つのメモリセルから読み出せる。
【００２２】このように上記回路によれば、１つのメモ
リセルに２つのアドレスの２ビット分のデータを記憶さ
せるようにしたので、チップサイズを増大することなく
メモリセル部分に２倍の量のデータを記憶させることが
できる。言い換えれば従来と同じ記憶容量とするならば
チップサイズを大幅に縮少化することができる。
リセルに２つのアドレスの２ビット分のデータを記憶さ
せるようにしたので、チップサイズを増大することなく
メモリセル部分に２倍の量のデータを記憶させることが
できる。言い換えれば従来と同じ記憶容量とするならば
チップサイズを大幅に縮少化することができる。
【００２３】上記回路では列線３の充放電完了時におけ
る電位を、メモリセル用トランジスタ６の閾値電圧を４
種類に区別することによって設定していたが、これは図
３０に示すようメモリセル用トランジスタ６のチャネル
幅Ｗを４種類に区別することにより、あるいは図３１に
示すようにチャネル長Ｌを４種類に区別することによっ
て設定するようにしている。トランジスタ６のチャネル
幅Ｗによって電位を設定する場合、Ｗ4 ＜Ｗ3 ＜Ｗ2 ＜
Ｗ1 なる関係があれば充放電完了時における列線３の電
位すなわち前記接続点Ｐの電位Ｖｐの大小関係は、Ｖｐ
1 ＜Ｖｐ2 ＜Ｖｐ3 ＜Ｖｐ4 となる。Ｖｐ1 〜Ｖｐ4 は
それぞれ、チャネル幅Ｗ1 〜Ｗ4 のトランジスタによる
列線の充放電完了時の電位である。またトランジスタ６
のチャネル長Ｌによって電位を設定する場合、Ｌ1 ＜Ｌ
2 ＜Ｌ3 ＜Ｌ4 なる関係があれば充放電完了時における
上記電位Ｖｐの大小関係は、Ｖｐ1 ＜Ｖｐ2 ＜Ｖｐ3 ＜
Ｖｐ4 となる。Ｖｐ1 〜Ｖｐ4 はそれぞれ、チャネル長
Ｌ1 〜Ｌ4 のトランジスタによる列線の充放電完了時の
電位である。なお、トランジスタ６のチャネル幅Ｗまた
はチャネル長Ｌを区別することによって列線３の電位を
設定する場合には、前記各電位発生回路１２、１３、１
４内のトランジスタ１５、１８、１９は各チャネル幅を
Ｗ1 、Ｗ2 、Ｗ3 に設定するかあるいは各チャネル長Ｌ
をＬ1 、Ｌ2、L3 にそれぞれ設定する必要があり、前記
いずれの方法でも従来にくらべメモリセルサイズは小さ
くなる。充放電完了時における列線３の電位をトランジ
スタ６の閾値電圧を区別することによって４種類に設定
する場合にはメモリセルサイズを最小にすることができ
るという利点を有するが、閾値電圧を４種類に区別する
ために製造時すなわちデータ書き込み時における工程数
が従来よりも少なくとも三工程増加することになる。し
かしながらトランジスタ６のチャネル幅Ｗまたはチャネ
ル長Ｌを区別することによってこれを行なえば工程数は
増加しない。
る電位を、メモリセル用トランジスタ６の閾値電圧を４
種類に区別することによって設定していたが、これは図
３０に示すようメモリセル用トランジスタ６のチャネル
幅Ｗを４種類に区別することにより、あるいは図３１に
示すようにチャネル長Ｌを４種類に区別することによっ
て設定するようにしている。トランジスタ６のチャネル
幅Ｗによって電位を設定する場合、Ｗ4 ＜Ｗ3 ＜Ｗ2 ＜
Ｗ1 なる関係があれば充放電完了時における列線３の電
位すなわち前記接続点Ｐの電位Ｖｐの大小関係は、Ｖｐ
1 ＜Ｖｐ2 ＜Ｖｐ3 ＜Ｖｐ4 となる。Ｖｐ1 〜Ｖｐ4 は
それぞれ、チャネル幅Ｗ1 〜Ｗ4 のトランジスタによる
列線の充放電完了時の電位である。またトランジスタ６
のチャネル長Ｌによって電位を設定する場合、Ｌ1 ＜Ｌ
2 ＜Ｌ3 ＜Ｌ4 なる関係があれば充放電完了時における
上記電位Ｖｐの大小関係は、Ｖｐ1 ＜Ｖｐ2 ＜Ｖｐ3 ＜
Ｖｐ4 となる。Ｖｐ1 〜Ｖｐ4 はそれぞれ、チャネル長
Ｌ1 〜Ｌ4 のトランジスタによる列線の充放電完了時の
電位である。なお、トランジスタ６のチャネル幅Ｗまた
はチャネル長Ｌを区別することによって列線３の電位を
設定する場合には、前記各電位発生回路１２、１３、１
４内のトランジスタ１５、１８、１９は各チャネル幅を
Ｗ1 、Ｗ2 、Ｗ3 に設定するかあるいは各チャネル長Ｌ
をＬ1 、Ｌ2、L3 にそれぞれ設定する必要があり、前記
いずれの方法でも従来にくらべメモリセルサイズは小さ
くなる。充放電完了時における列線３の電位をトランジ
スタ６の閾値電圧を区別することによって４種類に設定
する場合にはメモリセルサイズを最小にすることができ
るという利点を有するが、閾値電圧を４種類に区別する
ために製造時すなわちデータ書き込み時における工程数
が従来よりも少なくとも三工程増加することになる。し
かしながらトランジスタ６のチャネル幅Ｗまたはチャネ
ル長Ｌを区別することによってこれを行なえば工程数は
増加しない。
【００２４】
【発明が解決しようとする課題】トランジスタのチャネ
ル幅を変えることによってデータを記憶するようにする
場合は、工程数が増えないと言う利点はある。しかし、
このチャネル幅を決める工程は製造工程の初期の段階に
あるので、ユーザーからの注文を受け納入するまでの期
間が長くかかるという欠点がある。また、チャネル長を
変えるようにする場合は、ゲート電極形成時にデータを
記憶することになるので、チャネル幅を変えるようにす
る場合よりも、納期は短くなるが閾値電圧を変えてデー
タを記憶する場合よりもやはり納期が長くかかってしま
う。
ル幅を変えることによってデータを記憶するようにする
場合は、工程数が増えないと言う利点はある。しかし、
このチャネル幅を決める工程は製造工程の初期の段階に
あるので、ユーザーからの注文を受け納入するまでの期
間が長くかかるという欠点がある。また、チャネル長を
変えるようにする場合は、ゲート電極形成時にデータを
記憶することになるので、チャネル幅を変えるようにす
る場合よりも、納期は短くなるが閾値電圧を変えてデー
タを記憶する場合よりもやはり納期が長くかかってしま
う。
【００２５】すなわち、閾値電圧を変えるようにしてデ
ータを記憶する場合は、メモリセルのゲート電極形成後
に、ゲート電極を通してイオンインプランテーションに
よってチャネル領域に不純物を導入するため、チャネル
幅やチャネル長を変える場合に比べて納期を短くできる
と言う利点を有する。しかし、閾値電圧を変えてデータ
を記憶するために複数枚のマスクが必要であるととも
に、データに応じてこれらマスクを替えてドーズ量の異
なるイオンインプランテーションを行う必要があるた
め、製造工程が増加する欠点を有している。
ータを記憶する場合は、メモリセルのゲート電極形成後
に、ゲート電極を通してイオンインプランテーションに
よってチャネル領域に不純物を導入するため、チャネル
幅やチャネル長を変える場合に比べて納期を短くできる
と言う利点を有する。しかし、閾値電圧を変えてデータ
を記憶するために複数枚のマスクが必要であるととも
に、データに応じてこれらマスクを替えてドーズ量の異
なるイオンインプランテーションを行う必要があるた
め、製造工程が増加する欠点を有している。
【００２６】この発明は上記課題を解決するものであ
り、その目的とするところは、製造工程の増加を防止で
きるとともに納期を短縮して、１つのメモリセルに複数
ビット分のデータを記憶することが可能であり、さら
に、記憶された複数ビット分のデータを精度良く読み出
すことが可能な半導体記憶装置を提供しようとするもの
である。
り、その目的とするところは、製造工程の増加を防止で
きるとともに納期を短縮して、１つのメモリセルに複数
ビット分のデータを記憶することが可能であり、さら
に、記憶された複数ビット分のデータを精度良く読み出
すことが可能な半導体記憶装置を提供しようとするもの
である。
【００２７】
【課題を解決するための手段】この発明は、複数のメモ
リセルを有し、これら各メモリセルにデータを記憶する
半導体記憶装置であって、前記各メモリセルはそれぞれ
１つのＭＯＳトランジスタからなり、ドレイン領域、ソ
ース領域、チャネル領域及びゲート電極を有し、このゲ
ート電極を通して前記チャネル領域に導入する不純物の
導入領域を記憶すべきデータに対応して変えることによ
り、１つの前記メモリセルに複数ビット分のデータを記
憶する。
リセルを有し、これら各メモリセルにデータを記憶する
半導体記憶装置であって、前記各メモリセルはそれぞれ
１つのＭＯＳトランジスタからなり、ドレイン領域、ソ
ース領域、チャネル領域及びゲート電極を有し、このゲ
ート電極を通して前記チャネル領域に導入する不純物の
導入領域を記憶すべきデータに対応して変えることによ
り、１つの前記メモリセルに複数ビット分のデータを記
憶する。
【００２８】また、行線と、この行線により選択的に駆
動され、その閾値電圧を４種類に区別することにより１
つのメモリセルに２ビット分のデータを記憶し、電流通
路の一端が電源電圧に接続されるメモリセルと、このメ
モリセルの電流通路の他端に接続される列線と、前記行
線に接続され、前記４種類の閾値電圧のうち最も高い第
１の閾値電圧に設定された前記メモリセルと同等な構成
をした第１のダミーセルと、この第１のダミーセルに接
続される第１のダミー列線と、前記行線に接続され、前
記４種類の閾値電圧のうち２番目に高い第２の閾値電圧
に設定された前記メモリセルと同等な構成をした第２の
ダミーセルと、この第２のダミーセルに接続される第２
のダミー列線と、前記行線に接続され、前記４種類の閾
値電圧のうち３番目に高い第３の閾値電圧に設定された
前記メモリセルと同等な構成をした第３のダミーセル
と、この第３のダミーセルに接続される第３のダミー列
線と、前記行線に接続され、前記４種類の閾値電圧のう
ち最も低い第４の閾値電圧に設定された前記メモリセル
と同等な構成をした第４のダミーセルと、この第４のダ
ミーセルに接続される第４のダミー列線と、一端が前記
列線に接続され、他端が前記第１及び第２のダミー列線
に接続され、前記列線の電位と前記第１及び第２のダミ
ー列線との電位を比較して対応したデータを出力する第
１のデータ検知回路と、一端が前記列線に接続され、他
端が前記第２及び第３のダミー列線に接続され、前記列
線の電位と前記第２及び第３のダミー列線との電位を比
較して対応したデータを出力する第２のデータ検知回路
と、一端が前記列線に接続され、他端が前記第３及び第
４のダミー列線に接続され、前記列線の電位と前記第３
及び第４のダミー列線との電位を比較して対応したデー
タを出力する第３のデータ検知回路と、前記第１、第
２、第３のデータ検知回路の出力端に接続され、前記第
１、第２、第３のデータ検知回路の出力信号から前記メ
モリセルに記憶されている２ビット分のデータを出力す
る論理回路とを具備している。
動され、その閾値電圧を４種類に区別することにより１
つのメモリセルに２ビット分のデータを記憶し、電流通
路の一端が電源電圧に接続されるメモリセルと、このメ
モリセルの電流通路の他端に接続される列線と、前記行
線に接続され、前記４種類の閾値電圧のうち最も高い第
１の閾値電圧に設定された前記メモリセルと同等な構成
をした第１のダミーセルと、この第１のダミーセルに接
続される第１のダミー列線と、前記行線に接続され、前
記４種類の閾値電圧のうち２番目に高い第２の閾値電圧
に設定された前記メモリセルと同等な構成をした第２の
ダミーセルと、この第２のダミーセルに接続される第２
のダミー列線と、前記行線に接続され、前記４種類の閾
値電圧のうち３番目に高い第３の閾値電圧に設定された
前記メモリセルと同等な構成をした第３のダミーセル
と、この第３のダミーセルに接続される第３のダミー列
線と、前記行線に接続され、前記４種類の閾値電圧のう
ち最も低い第４の閾値電圧に設定された前記メモリセル
と同等な構成をした第４のダミーセルと、この第４のダ
ミーセルに接続される第４のダミー列線と、一端が前記
列線に接続され、他端が前記第１及び第２のダミー列線
に接続され、前記列線の電位と前記第１及び第２のダミ
ー列線との電位を比較して対応したデータを出力する第
１のデータ検知回路と、一端が前記列線に接続され、他
端が前記第２及び第３のダミー列線に接続され、前記列
線の電位と前記第２及び第３のダミー列線との電位を比
較して対応したデータを出力する第２のデータ検知回路
と、一端が前記列線に接続され、他端が前記第３及び第
４のダミー列線に接続され、前記列線の電位と前記第３
及び第４のダミー列線との電位を比較して対応したデー
タを出力する第３のデータ検知回路と、前記第１、第
２、第３のデータ検知回路の出力端に接続され、前記第
１、第２、第３のデータ検知回路の出力信号から前記メ
モリセルに記憶されている２ビット分のデータを出力す
る論理回路とを具備している。
【００２９】さらに、この発明は、行線と、この行線に
より選択的に駆動され、その閾値電圧を４種類に区別す
ることにより１つのメモリセルに２ビット分のデータを
記憶し、電流通路の一端が電源電圧に接続されるメモリ
セルと、このメモリセルの電流通路の他端に接続される
列線と、前記行線に接続され、前記４種類の閾値電圧の
うち最も高い第１の閾値電圧に設定された前記メモリセ
ルと同等な構成をした第１のダミーセルと、この第１の
ダミーセルに接続される第１のダミー列線と、前記行線
に接続され、前記４種類の閾値電圧のうち２番目に高い
第２の閾値電圧に設定された前記メモリセルと同等な構
成をした第２のダミーセルと、この第２のダミーセルに
接続されると共に前記第１のダミー列線に接続される第
２のダミー列線と、前記行線に接続され、前記４種類の
閾値電圧のうち２番目に高い第２の閾値電圧に設定され
た前記メモリセルと同等な構成をした第３のダミーセル
と、この第３のダミーセルに接続される第３のダミー列
線と、前記行線に接続され、前記４種類の閾値電圧のう
ち３番目に高い第３の閾値電圧に設定された前記メモリ
セルと同等な構成をした第４のダミーセルと、この第４
のダミーセルに接続されると共に前記第３のダミー列線
に接続される第４のダミー列線と、前記行線に接続さ
れ、前記４種類の閾値電圧のうち３番目に高い第３の閾
値電圧に設定された前記メモリセルと同等な構成をした
第５のダミーセルと、この第５のダミーセルに接続され
る第５のダミー列線と、前記行線に接続され、前記４種
類の閾値電圧のうち最も低い第４の閾値電圧に設定され
た前記メモリセルと同等な構成をした第６のダミーセル
と、この第６のダミーセルに接続されると共に前記第５
のダミー列線に接続される第６のダミー列線と、一端が
前記列線に接続され、他端が前記第２のダミー列線に接
続され、前記列線の電位と前記第２のダミー列線との電
位を比較して対応したデータを出力する第１のデータ検
知回路と、一端が前記列線に接続され、他端が前記第４
のダミー列線に接続され、前記列線の電位を前記第４の
ダミー列線との電位を比較して対応したデータを出力す
る第２のデータ検知回路と、一端が前記列線に接続さ
れ、他端が前記第６のダミー列線に接続され、前記列線
の電位と前記第６のダミー列線との電位を比較して対応
したデータを出力する第３のデータ検知回路と、前記第
１、第２、第３のデータ検知回路の出力端に接続され、
前記第１、第２、第３のデータ検知回路の出力信号から
前記メモリセルに記憶されている２ビット分のデータを
出力する論理回路とを具備している。
より選択的に駆動され、その閾値電圧を４種類に区別す
ることにより１つのメモリセルに２ビット分のデータを
記憶し、電流通路の一端が電源電圧に接続されるメモリ
セルと、このメモリセルの電流通路の他端に接続される
列線と、前記行線に接続され、前記４種類の閾値電圧の
うち最も高い第１の閾値電圧に設定された前記メモリセ
ルと同等な構成をした第１のダミーセルと、この第１の
ダミーセルに接続される第１のダミー列線と、前記行線
に接続され、前記４種類の閾値電圧のうち２番目に高い
第２の閾値電圧に設定された前記メモリセルと同等な構
成をした第２のダミーセルと、この第２のダミーセルに
接続されると共に前記第１のダミー列線に接続される第
２のダミー列線と、前記行線に接続され、前記４種類の
閾値電圧のうち２番目に高い第２の閾値電圧に設定され
た前記メモリセルと同等な構成をした第３のダミーセル
と、この第３のダミーセルに接続される第３のダミー列
線と、前記行線に接続され、前記４種類の閾値電圧のう
ち３番目に高い第３の閾値電圧に設定された前記メモリ
セルと同等な構成をした第４のダミーセルと、この第４
のダミーセルに接続されると共に前記第３のダミー列線
に接続される第４のダミー列線と、前記行線に接続さ
れ、前記４種類の閾値電圧のうち３番目に高い第３の閾
値電圧に設定された前記メモリセルと同等な構成をした
第５のダミーセルと、この第５のダミーセルに接続され
る第５のダミー列線と、前記行線に接続され、前記４種
類の閾値電圧のうち最も低い第４の閾値電圧に設定され
た前記メモリセルと同等な構成をした第６のダミーセル
と、この第６のダミーセルに接続されると共に前記第５
のダミー列線に接続される第６のダミー列線と、一端が
前記列線に接続され、他端が前記第２のダミー列線に接
続され、前記列線の電位と前記第２のダミー列線との電
位を比較して対応したデータを出力する第１のデータ検
知回路と、一端が前記列線に接続され、他端が前記第４
のダミー列線に接続され、前記列線の電位を前記第４の
ダミー列線との電位を比較して対応したデータを出力す
る第２のデータ検知回路と、一端が前記列線に接続さ
れ、他端が前記第６のダミー列線に接続され、前記列線
の電位と前記第６のダミー列線との電位を比較して対応
したデータを出力する第３のデータ検知回路と、前記第
１、第２、第３のデータ検知回路の出力端に接続され、
前記第１、第２、第３のデータ検知回路の出力信号から
前記メモリセルに記憶されている２ビット分のデータを
出力する論理回路とを具備している。
【００３０】また、この発明は、複数のメモリセルを有
し、これら各メモリセルにデータを記憶する半導体記憶
装置であって、前記各メモリセルはそれぞれ、ドレイン
領域、ソース領域、チャネル領域、ゲート電極及びこの
ゲート電極と前記チャネル領域との間にゲート絶縁膜を
有し、このゲート絶縁膜は前記ドレイン領域と前記ソー
ス領域との間の所定の幅を有するチャネル領域上に形成
される第１の厚さを有する第１のゲート絶縁膜部分と、
前記ドレイン領域と前記ソース領域との間の前記所定の
幅以外の前記チャネル領域上に形成される前記第１の厚
さよりも厚い第２の厚さを有する第２の絶縁膜部分とか
らなり、前記第１及び第２のゲート絶縁膜下の前記チャ
ネル領域に不純物を導入する第１の状態と、前記第１の
ゲート絶縁膜下の前記チャネル領域に前記不純物を導入
する第２の状態と、前記第２のゲート絶縁膜下の前記チ
ャネル領域に前記不純物を導入する第３の状態と、前記
第１及び第２のゲート絶縁膜下の前記チャネル領域に前
記不純物を導入しない第４の状態との４種類に区別する
ことにより、２ビット分の２進データの組み合わせを前
記第１乃至第４の状態それぞれに対応させ、この２ビッ
ト分のデータを１つの前記メモリセルに記憶させるよう
にしている。
し、これら各メモリセルにデータを記憶する半導体記憶
装置であって、前記各メモリセルはそれぞれ、ドレイン
領域、ソース領域、チャネル領域、ゲート電極及びこの
ゲート電極と前記チャネル領域との間にゲート絶縁膜を
有し、このゲート絶縁膜は前記ドレイン領域と前記ソー
ス領域との間の所定の幅を有するチャネル領域上に形成
される第１の厚さを有する第１のゲート絶縁膜部分と、
前記ドレイン領域と前記ソース領域との間の前記所定の
幅以外の前記チャネル領域上に形成される前記第１の厚
さよりも厚い第２の厚さを有する第２の絶縁膜部分とか
らなり、前記第１及び第２のゲート絶縁膜下の前記チャ
ネル領域に不純物を導入する第１の状態と、前記第１の
ゲート絶縁膜下の前記チャネル領域に前記不純物を導入
する第２の状態と、前記第２のゲート絶縁膜下の前記チ
ャネル領域に前記不純物を導入する第３の状態と、前記
第１及び第２のゲート絶縁膜下の前記チャネル領域に前
記不純物を導入しない第４の状態との４種類に区別する
ことにより、２ビット分の２進データの組み合わせを前
記第１乃至第４の状態それぞれに対応させ、この２ビッ
ト分のデータを１つの前記メモリセルに記憶させるよう
にしている。
【００３１】さらに、この発明は、行線と、この行線に
より選択的に駆動され、その閾値電圧を４種類に区別す
ることにより１つのメモリセルに２ビット分のデータを
記憶し、電流通路の一端が電源電圧に接続されるメモリ
セルと、このメモリセルの電流通路の他端に接続される
列線と、この列線に接続され、所定の期間前記列線を放
電するための放電手段と、前記列線に接続され、放電終
了後選択された前記メモリセルによって充電された前記
列線の電位を検出するセンスアンプと、このセンスアン
プの出力端に接続され、前記メモリセルに記憶されてい
る２ビット分のデータを出力する論理回路とを具備して
いる。
より選択的に駆動され、その閾値電圧を４種類に区別す
ることにより１つのメモリセルに２ビット分のデータを
記憶し、電流通路の一端が電源電圧に接続されるメモリ
セルと、このメモリセルの電流通路の他端に接続される
列線と、この列線に接続され、所定の期間前記列線を放
電するための放電手段と、前記列線に接続され、放電終
了後選択された前記メモリセルによって充電された前記
列線の電位を検出するセンスアンプと、このセンスアン
プの出力端に接続され、前記メモリセルに記憶されてい
る２ビット分のデータを出力する論理回路とを具備して
いる。
【００３２】
【作用】すなわち、この発明において、メモリセルはゲ
ート電極を通してチャネル領域に導入した不純物の導入
領域を記憶すべきデータに対応して変えることにより、
１つのメモリセルに複数ビット分のデータを記憶してい
る。不純物を導入する領域は、チャネル幅方向に所定の
幅を有するドレイン領域からソース領域に至る領域や、
チャネル幅方向の全域で、チャネル長方向に所定の長さ
を有する領域であり、これら不純物の導入領域を４種類
に区別することによって、２ビット分の２進データを記
憶する。
ート電極を通してチャネル領域に導入した不純物の導入
領域を記憶すべきデータに対応して変えることにより、
１つのメモリセルに複数ビット分のデータを記憶してい
る。不純物を導入する領域は、チャネル幅方向に所定の
幅を有するドレイン領域からソース領域に至る領域や、
チャネル幅方向の全域で、チャネル長方向に所定の長さ
を有する領域であり、これら不純物の導入領域を４種類
に区別することによって、２ビット分の２進データを記
憶する。
【００３３】また、閾値電圧を４種類に区別することに
より、１つのメモリセルに記憶した２ビット分のデータ
を読み出すには、１つのメモリセルを選択するととも
に、４種類の閾値電圧が設定された第１乃至第４のダミ
ーセルを選択し、メモリセルに接続された列線の電位と
第１乃至第４のダミーセルが接続された第１乃至第４の
ダミー列線の電位とを第１乃至第３のデータ検知回路に
よって比較する。これら第１乃至第３のデータ検知回路
から出力されるデータを論理回路によって符号化するこ
とにより、２ビット分のデータを読み出すことができ
る。
より、１つのメモリセルに記憶した２ビット分のデータ
を読み出すには、１つのメモリセルを選択するととも
に、４種類の閾値電圧が設定された第１乃至第４のダミ
ーセルを選択し、メモリセルに接続された列線の電位と
第１乃至第４のダミーセルが接続された第１乃至第４の
ダミー列線の電位とを第１乃至第３のデータ検知回路に
よって比較する。これら第１乃至第３のデータ検知回路
から出力されるデータを論理回路によって符号化するこ
とにより、２ビット分のデータを読み出すことができ
る。
【００３４】さらに、４種類の閾値電圧のうち１番目に
高い第１の閾値電圧が設定された第１のダミーセルが接
続された第１のダミー列線と２番目に高い第２の閾値電
圧が設定された第２のダミーセルが接続された第２のダ
ミー列線とを接続し、２番目に高い第２の閾値電圧が設
定された第３のダミーセルが接続された第３のダミー列
線と３番目に高い第３の閾値電圧が設定された第４のダ
ミーセルが接続された第４のダミー列線とを接続し、３
番目に高い第３の閾値電圧が設定された第５のダミーセ
ルが接続された第５のダミー列線と４番目に高い第４の
閾値電圧が設定された第６のダミーセルが接続された第
６のダミー列線とを接続することにより、４つの閾値電
圧のそれぞれ中間の３つの比較電圧を容易に生成するこ
とができる。これら３つの比較電圧とメモリセルに接続
された列線の電位とを第１乃至第３のデータ検知回路に
よってそれぞれ比較し、これら第１乃至第３のデータ検
知回路から出力されるデータを論理回路によって符号化
することにより、２ビット分のデータを読み出すことが
できる。
高い第１の閾値電圧が設定された第１のダミーセルが接
続された第１のダミー列線と２番目に高い第２の閾値電
圧が設定された第２のダミーセルが接続された第２のダ
ミー列線とを接続し、２番目に高い第２の閾値電圧が設
定された第３のダミーセルが接続された第３のダミー列
線と３番目に高い第３の閾値電圧が設定された第４のダ
ミーセルが接続された第４のダミー列線とを接続し、３
番目に高い第３の閾値電圧が設定された第５のダミーセ
ルが接続された第５のダミー列線と４番目に高い第４の
閾値電圧が設定された第６のダミーセルが接続された第
６のダミー列線とを接続することにより、４つの閾値電
圧のそれぞれ中間の３つの比較電圧を容易に生成するこ
とができる。これら３つの比較電圧とメモリセルに接続
された列線の電位とを第１乃至第３のデータ検知回路に
よってそれぞれ比較し、これら第１乃至第３のデータ検
知回路から出力されるデータを論理回路によって符号化
することにより、２ビット分のデータを読み出すことが
できる。
【００３５】
【実施例】以下、この発明の実施例について図面を参照
して説明する。図１は、この発明のメモリセルの第１の
実施例を示すものであり、メモリセルへのデータの書込
み方法を示す。図１（ａ）はメモリセルＭＣを構成する
１つのトランジスタを示す平面図であり、図１（ｂ）
は、図１（ａ）の１ｂ−１ｂ線に沿った断面図である。
図１（ａ）において、Ｇはトランジスタのゲート、Ｓは
ソース、Ｄはドレインを示している。図１（ｂ）は、メ
モリセルにデータが書込まれる前のメモリセルの状態を
示すものであり、基板５１の表面領域にはフィールド絶
縁膜５２、５３が形成され、これらフィールド絶縁膜５
２、５３の相互間にはゲート絶縁膜５４が形成されてい
る。これらフィールド絶縁膜５２、５３及びゲート絶縁
膜５４の上には前記ゲートＧが形成されている。前記フ
ィールド絶縁膜５２、５３の下には、不純物５５が導入
され、前記基板５１内のチャネル領域ＣＨには不純物５
６が導入され、所定の閾値電圧に設定されている。
して説明する。図１は、この発明のメモリセルの第１の
実施例を示すものであり、メモリセルへのデータの書込
み方法を示す。図１（ａ）はメモリセルＭＣを構成する
１つのトランジスタを示す平面図であり、図１（ｂ）
は、図１（ａ）の１ｂ−１ｂ線に沿った断面図である。
図１（ａ）において、Ｇはトランジスタのゲート、Ｓは
ソース、Ｄはドレインを示している。図１（ｂ）は、メ
モリセルにデータが書込まれる前のメモリセルの状態を
示すものであり、基板５１の表面領域にはフィールド絶
縁膜５２、５３が形成され、これらフィールド絶縁膜５
２、５３の相互間にはゲート絶縁膜５４が形成されてい
る。これらフィールド絶縁膜５２、５３及びゲート絶縁
膜５４の上には前記ゲートＧが形成されている。前記フ
ィールド絶縁膜５２、５３の下には、不純物５５が導入
され、前記基板５１内のチャネル領域ＣＨには不純物５
６が導入され、所定の閾値電圧に設定されている。
【００３６】前記閾値電圧の設定は、例えばこのメモリ
セルがＮチャネルトランジスタで構成される場合、周辺
回路のＮチャネルエンハンスメント型トランジスタの閾
値電圧を決定するとき、そのチャネル領域に行うイオン
インプランテーションを共用すればよい。この発明はゲ
ート電極形成後にゲート電極を通してイオンインプラン
テーションによってチャネル領域に不純物を導入し、こ
の不純物導入によって実質的なチャネル幅を変えるよう
にしているため、不純物導入の製造工程が一つ増えるだ
けで、納期を短縮することができる。
セルがＮチャネルトランジスタで構成される場合、周辺
回路のＮチャネルエンハンスメント型トランジスタの閾
値電圧を決定するとき、そのチャネル領域に行うイオン
インプランテーションを共用すればよい。この発明はゲ
ート電極形成後にゲート電極を通してイオンインプラン
テーションによってチャネル領域に不純物を導入し、こ
の不純物導入によって実質的なチャネル幅を変えるよう
にしているため、不純物導入の製造工程が一つ増えるだ
けで、納期を短縮することができる。
【００３７】この発明では図２乃至図５に示す４種類の
状態によって２ビット分のデータを記憶する。すなわ
ち、この発明は開口部の面積が相違するガラスマスクを
使用して、メモリセルのチャネル領域に導入する不純物
の領域及び量を設定する。
状態によって２ビット分のデータを記憶する。すなわ
ち、この発明は開口部の面積が相違するガラスマスクを
使用して、メモリセルのチャネル領域に導入する不純物
の領域及び量を設定する。
【００３８】図２（ａ）において、６１はマスクを示
す。このマスク６１において、６２はチップ上に塗布さ
れたレジストであり、開口部６３は、図示せぬガラスマ
スクを通して露光され、レジスト６２が除去された部分
である。この開口部６３は、チャネル領域ＣＨの全領域
に対応した面積を有している。このマスク６１を使用
し、ゲートＧを通してチャネル領域ＣＨに不純物を導入
する。図２（ｂ）は図２（ａ）の断面図であり、チャネ
ル領域ＣＨの全体に不純物６４を導入した状態を示して
いる。この導入する不純物の量をメモリセルが選択され
たときにオンしない閾値電圧となるように決めることに
より、このようなメモリセルは選択されてもオンしな
い。このため、このメモリセルはチャネル幅が０のメモ
リセル、すなわち、チャネルが形成されていないメモリ
セルと等価であると考えることができる。
す。このマスク６１において、６２はチップ上に塗布さ
れたレジストであり、開口部６３は、図示せぬガラスマ
スクを通して露光され、レジスト６２が除去された部分
である。この開口部６３は、チャネル領域ＣＨの全領域
に対応した面積を有している。このマスク６１を使用
し、ゲートＧを通してチャネル領域ＣＨに不純物を導入
する。図２（ｂ）は図２（ａ）の断面図であり、チャネ
ル領域ＣＨの全体に不純物６４を導入した状態を示して
いる。この導入する不純物の量をメモリセルが選択され
たときにオンしない閾値電圧となるように決めることに
より、このようなメモリセルは選択されてもオンしな
い。このため、このメモリセルはチャネル幅が０のメモ
リセル、すなわち、チャネルが形成されていないメモリ
セルと等価であると考えることができる。
【００３９】図３（ａ）は、チャネル領域の一部をレジ
スト６２で覆うようにし、チャネル領域ＣＨの一部に不
純物６４が導入されないようにしている。図４（ａ）
も、チャネル領域の一部をレジスト６２で覆うようにし
て、チャネル領域ＣＨの一部に不純物が導入されないよ
うにしている。しかし、図４に示す構成の場合、図３の
場合よりもレジスト６２で覆われているチャネル領域の
幅が広いため、実質的なチャネル幅は図４の方が図３よ
りも広くなっている。このため、図４に示すメモリセル
は、図３に示すメモリセルよりも選択されたときに流れ
る電流が多い。
スト６２で覆うようにし、チャネル領域ＣＨの一部に不
純物６４が導入されないようにしている。図４（ａ）
も、チャネル領域の一部をレジスト６２で覆うようにし
て、チャネル領域ＣＨの一部に不純物が導入されないよ
うにしている。しかし、図４に示す構成の場合、図３の
場合よりもレジスト６２で覆われているチャネル領域の
幅が広いため、実質的なチャネル幅は図４の方が図３よ
りも広くなっている。このため、図４に示すメモリセル
は、図３に示すメモリセルよりも選択されたときに流れ
る電流が多い。
【００４０】図５はメモリセルの全面をレジスト６２で
覆い、メモリセルのチャネル領域ＣＨに不純物６４が導
入されないようにしている。このため、図５の状態のメ
モリセルは、最初に設定された閾値電圧のままであるの
で、選択されたとき最も多くの電流を流すことができ
る。すなわち、この実施例において、実質的なチャネル
幅は、図２＜図３＜図４＜図５の関係を持つことにな
る。
覆い、メモリセルのチャネル領域ＣＨに不純物６４が導
入されないようにしている。このため、図５の状態のメ
モリセルは、最初に設定された閾値電圧のままであるの
で、選択されたとき最も多くの電流を流すことができ
る。すなわち、この実施例において、実質的なチャネル
幅は、図２＜図３＜図４＜図５の関係を持つことにな
る。
【００４１】従来の場合にも説明したが、選択されたと
きにメモリセルに流れる電流が４種類に区別できれば良
い。したがって、図２（ｂ）に示すようにチャネル領域
の全面に不純物６４が導入されたメモリセルにおいて
は、選択されたときにオフせずオンのままでもよいが、
選択されたときにオフ状態になるようにした方が、残り
の３種類のメモリセルに流れる電流値のお互いの差を大
きくできるため、データを読み出すときのマージンが大
きくなるという利点がある。
きにメモリセルに流れる電流が４種類に区別できれば良
い。したがって、図２（ｂ）に示すようにチャネル領域
の全面に不純物６４が導入されたメモリセルにおいて
は、選択されたときにオフせずオンのままでもよいが、
選択されたときにオフ状態になるようにした方が、残り
の３種類のメモリセルに流れる電流値のお互いの差を大
きくできるため、データを読み出すときのマージンが大
きくなるという利点がある。
【００４２】上記実施例は、初期の段階でのメモリセル
の閾値電圧は低く、ゲート電極形成後にデータを書込む
とき、イオンインプランテーションによって閾値電圧を
高く設定しているが、初期の段階でのメモリセルの閾値
電圧を最も高く設定し、ゲート電極形成後に不純物を導
入して閾値電圧を低くなるようにしてもよい。イオンイ
ンプランテーションによってメモリセルの閾値電圧を高
く設定するには、例えば不純物としてボロンを導入すれ
ば良く、メモリセルの閾値電圧を低下するには、リンや
砒素を導入すれば良い。
の閾値電圧は低く、ゲート電極形成後にデータを書込む
とき、イオンインプランテーションによって閾値電圧を
高く設定しているが、初期の段階でのメモリセルの閾値
電圧を最も高く設定し、ゲート電極形成後に不純物を導
入して閾値電圧を低くなるようにしてもよい。イオンイ
ンプランテーションによってメモリセルの閾値電圧を高
く設定するには、例えば不純物としてボロンを導入すれ
ば良く、メモリセルの閾値電圧を低下するには、リンや
砒素を導入すれば良い。
【００４３】上記実施例によれば、ゲート電極形成後に
データを書込んでいるため、メモリセルにデータを書込
む直前までの構成を予め作っておくことにより、ユーザ
ーよりの注文があってから納入するまでの期間を短縮す
ることができる。しかも、メモリセルに対するデータの
書込みは、開口部６３の面積が相違する一つのガラスマ
スクを使用して不純物をチャネル領域に導入するだけで
よいため、製造工程が一工程増加するだけですむ利点を
有している。
データを書込んでいるため、メモリセルにデータを書込
む直前までの構成を予め作っておくことにより、ユーザ
ーよりの注文があってから納入するまでの期間を短縮す
ることができる。しかも、メモリセルに対するデータの
書込みは、開口部６３の面積が相違する一つのガラスマ
スクを使用して不純物をチャネル領域に導入するだけで
よいため、製造工程が一工程増加するだけですむ利点を
有している。
【００４４】図６は、この発明のメモリセルの第２の実
施例を示すものであり、図１乃至図５に示す第１の実施
例と同一部分には同一符号を付す。前記第１の実施例で
はメモリセルを構成するトランジスタの実質的なチャネ
ル幅を変えるようにしているが、第２の実施例は閾値電
圧を変えることにより、実質的なチャネル長を変えるよ
うにしている。
施例を示すものであり、図１乃至図５に示す第１の実施
例と同一部分には同一符号を付す。前記第１の実施例で
はメモリセルを構成するトランジスタの実質的なチャネ
ル幅を変えるようにしているが、第２の実施例は閾値電
圧を変えることにより、実質的なチャネル長を変えるよ
うにしている。
【００４５】この実施例は、図６乃至図９に示す４種類
の状態によって２ビット分のデータを記憶する。図６
（ａ）において、マスク６１には、チャネル領域ＣＨの
全領域に対応した面積を有する開口部６３が形成されて
いる。このマスク６１を使用し、ゲートＧを通してチャ
ネル領域ＣＨの全体に不純物を導入する。図６（ｂ）は
図６（ａ）の断面図を示すものであり、チャネル領域Ｃ
Ｈの全体に不純物６４が導入されている。この実施例の
場合、不純物の量をメモリセルが選択されたときにオン
するような閾値電圧となるように決める必要がある。
の状態によって２ビット分のデータを記憶する。図６
（ａ）において、マスク６１には、チャネル領域ＣＨの
全領域に対応した面積を有する開口部６３が形成されて
いる。このマスク６１を使用し、ゲートＧを通してチャ
ネル領域ＣＨの全体に不純物を導入する。図６（ｂ）は
図６（ａ）の断面図を示すものであり、チャネル領域Ｃ
Ｈの全体に不純物６４が導入されている。この実施例の
場合、不純物の量をメモリセルが選択されたときにオン
するような閾値電圧となるように決める必要がある。
【００４６】図７は、チャネル領域のソースＳ側の一部
をレジスト６２で覆い、チャネル領域のソースＳ側の一
部に不純物が導入されないようにしている。仮に、不純
物６４の量をメモリセルが選択されたときにオフするよ
うな量にした場合、この図７に示す場合でもメモリセル
はオフするので、正しくデータを読み出すことができな
い。
をレジスト６２で覆い、チャネル領域のソースＳ側の一
部に不純物が導入されないようにしている。仮に、不純
物６４の量をメモリセルが選択されたときにオフするよ
うな量にした場合、この図７に示す場合でもメモリセル
はオフするので、正しくデータを読み出すことができな
い。
【００４７】図８は、チャネル領域ＣＨのドレインＤ側
の一部をレジストで覆うようにして、チャネル領域のド
レイン側の一部に不純物が導入されないようにしてい
る。図７の場合は、ソース側をレジストで覆いドレイン
側に不純物を導入しているので、基板バイアス効果の相
違により、図８の場合よりもその閾値電圧が高くなるた
め、実質的なチャネル長は図７の方が図８よりも広くな
っている。このため、図８に示すメモリセルは、図７に
示すメモリセルよりも選択されたときに流れる電流が多
い。勿論、第１の実施例のように、図７のレジストで覆
われている領域をドレイン側に延ばすようにし、実質的
なチャネル長を変えるように図８に換えて用いるように
してもよい。
の一部をレジストで覆うようにして、チャネル領域のド
レイン側の一部に不純物が導入されないようにしてい
る。図７の場合は、ソース側をレジストで覆いドレイン
側に不純物を導入しているので、基板バイアス効果の相
違により、図８の場合よりもその閾値電圧が高くなるた
め、実質的なチャネル長は図７の方が図８よりも広くな
っている。このため、図８に示すメモリセルは、図７に
示すメモリセルよりも選択されたときに流れる電流が多
い。勿論、第１の実施例のように、図７のレジストで覆
われている領域をドレイン側に延ばすようにし、実質的
なチャネル長を変えるように図８に換えて用いるように
してもよい。
【００４８】図９はメモリセルの全面をレジスト６２で
覆い、メモリセルＭＣのチャネル領域ＣＨに不純物６４
が導入されないようにしている。このため、図９に示す
状態のメモリセルは、最初に設定された閾値電圧のまま
であるので、選択されたとき最も多くの電流を流すこと
ができる。すなわち、この実施例において、閾値電圧の
大きさが図６＞図７＞図８＞図９の関係を持つため、実
質的なチャネル長は、図６＞図７＞図８＞図９の関係を
持つことになる。
覆い、メモリセルＭＣのチャネル領域ＣＨに不純物６４
が導入されないようにしている。このため、図９に示す
状態のメモリセルは、最初に設定された閾値電圧のまま
であるので、選択されたとき最も多くの電流を流すこと
ができる。すなわち、この実施例において、閾値電圧の
大きさが図６＞図７＞図８＞図９の関係を持つため、実
質的なチャネル長は、図６＞図７＞図８＞図９の関係を
持つことになる。
【００４９】ところで、図６に示すように、チャネル領
域ＣＨの全面に不純物６４が導入されたメモリセルは、
選択されたときにオフ状態になるようにした方が、残り
の３種類のメモリセルに流れる電流値のお互いの差を大
きくできるため、データを読み出すときのマージンが大
きくなるという利点がある。したがって、チャネル領域
の全面に不純物を導入するメモリセルのみ、図１０に示
すようにガラスマスクを作製して、不純物を導入して選
択されたときにオフになるようにしてもよい。
域ＣＨの全面に不純物６４が導入されたメモリセルは、
選択されたときにオフ状態になるようにした方が、残り
の３種類のメモリセルに流れる電流値のお互いの差を大
きくできるため、データを読み出すときのマージンが大
きくなるという利点がある。したがって、チャネル領域
の全面に不純物を導入するメモリセルのみ、図１０に示
すようにガラスマスクを作製して、不純物を導入して選
択されたときにオフになるようにしてもよい。
【００５０】この例の場合も、初期段階でのメモリセル
の閾値電圧は低く、ゲート電極形成後、データを書込む
ときイオンインプランテーションによって閾値電圧を高
く設定しているが、初期段階でのメモリセルの閾値電圧
を最も高く設定し、ゲート電極形成後に、不純物を導入
する際、閾値電圧が低くなるような不純物を設定するよ
うにしてもよい。
の閾値電圧は低く、ゲート電極形成後、データを書込む
ときイオンインプランテーションによって閾値電圧を高
く設定しているが、初期段階でのメモリセルの閾値電圧
を最も高く設定し、ゲート電極形成後に、不純物を導入
する際、閾値電圧が低くなるような不純物を設定するよ
うにしてもよい。
【００５１】上記メモリセルの第２の実施例によれば、
４種類の閾値電圧を区別できるため、メモリセルのドレ
インを電源電圧に接続し、そのソースの電圧を測定する
ようにしても４種類のどのメモリセルが選択されたかを
検出することができる。これらメモリセルの閾値電圧の
関係は、図６＞図７＞図８＞図９となっているため、ソ
ースに出力される電圧の関係は、図６＜図７＜図８＜図
９となる。
４種類の閾値電圧を区別できるため、メモリセルのドレ
インを電源電圧に接続し、そのソースの電圧を測定する
ようにしても４種類のどのメモリセルが選択されたかを
検出することができる。これらメモリセルの閾値電圧の
関係は、図６＞図７＞図８＞図９となっているため、ソ
ースに出力される電圧の関係は、図６＜図７＜図８＜図
９となる。
【００５２】図１１乃至図１５は、メモリセルの第３の
実施例を示すものであり、第１、第２の実施例と同一部
分には同一符号を付す。この実施例に示すメモリセル
は、１つのメモリセルに２つのトランジスタを含み、各
メモリセル内の２つのトランジスタの閾値電圧はデータ
に応じてそれぞれ設定されている。
実施例を示すものであり、第１、第２の実施例と同一部
分には同一符号を付す。この実施例に示すメモリセル
は、１つのメモリセルに２つのトランジスタを含み、各
メモリセル内の２つのトランジスタの閾値電圧はデータ
に応じてそれぞれ設定されている。
【００５３】図１１（ａ）は平面図、図１１（ｂ）は図
１１（ａ）の１１ｂ−１１ｂ線に沿った断面図である。
すなわち、図１１（ｂ）において、ゲート絶縁膜５４は
チャネル幅方向に沿って第１、第２の領域５４ａ、５４
ｂを有し、第１の領域５４ａの膜厚は、第２の領域５４
ｂの膜厚より薄く設定されている。このゲート絶縁膜５
４の上にはゲートＧが形成されている。したがって、メ
モリセルＭＣは前記第１、第２の領域５４ａ、５４ｂに
対応してゲート絶縁膜の厚みが相違する第１、第２のト
ランジスタＴ１、Ｔ２を含んでいる。
１１（ａ）の１１ｂ−１１ｂ線に沿った断面図である。
すなわち、図１１（ｂ）において、ゲート絶縁膜５４は
チャネル幅方向に沿って第１、第２の領域５４ａ、５４
ｂを有し、第１の領域５４ａの膜厚は、第２の領域５４
ｂの膜厚より薄く設定されている。このゲート絶縁膜５
４の上にはゲートＧが形成されている。したがって、メ
モリセルＭＣは前記第１、第２の領域５４ａ、５４ｂに
対応してゲート絶縁膜の厚みが相違する第１、第２のト
ランジスタＴ１、Ｔ２を含んでいる。
【００５４】図１２は、同図（ａ）に示すように、チャ
ネル領域ＣＨの全領域に対応した面積を有する開口部６
３が形成されたマスク６１を使用し、ゲートＧを通して
チャネル領域ＣＨ全体に不純物を導入する。図１２
（ｂ）は同図（ａ）の断面図を示すものであり、チャネ
ル領域ＣＨの全面に不純物６４が導入されている。この
不純物６４の量はメモリセルが選択されたとき、第１、
第２のトランジスタＴ１、Ｔ２が共にオフするような閾
値電圧となるような値である。
ネル領域ＣＨの全領域に対応した面積を有する開口部６
３が形成されたマスク６１を使用し、ゲートＧを通して
チャネル領域ＣＨ全体に不純物を導入する。図１２
（ｂ）は同図（ａ）の断面図を示すものであり、チャネ
ル領域ＣＨの全面に不純物６４が導入されている。この
不純物６４の量はメモリセルが選択されたとき、第１、
第２のトランジスタＴ１、Ｔ２が共にオフするような閾
値電圧となるような値である。
【００５５】図１３は、チャネル領域ＣＨの一部をレジ
スト６２で覆うようにし、第２のトランジスタＴ２のチ
ャネル領域ＣＨに不純物６４が導入されないようにして
いる。したがって、不純物６４が導入された第１のトラ
ンジスタＴ１の閾値電圧は、第２のトランジスタＴ２よ
り高くなり、メモリセルＭＣが選択された場合、第１の
トランジスタＴ１はオフとなり、第２のトランジスタＴ
２はオンとなる。
スト６２で覆うようにし、第２のトランジスタＴ２のチ
ャネル領域ＣＨに不純物６４が導入されないようにして
いる。したがって、不純物６４が導入された第１のトラ
ンジスタＴ１の閾値電圧は、第２のトランジスタＴ２よ
り高くなり、メモリセルＭＣが選択された場合、第１の
トランジスタＴ１はオフとなり、第２のトランジスタＴ
２はオンとなる。
【００５６】図１４も、チャネル領域ＣＨの一部をレジ
スト６２で覆うようにして、第１のトランジスタＴ１の
チャネル領域に不純物６４が導入されないようにしてい
る。したがって、不純物６４が導入された第２のトラン
ジスタＴ２の閾値電圧は、第１のトランジスタＴ１より
高くなり、メモリセルＭＣが選択された場合、第１のト
ランジスタＴ１はオンとなり、第２のトランジスタＴ２
はオフとなる。図１４に示す構成の場合、実質的なチャ
ネル幅は図１３の場合よりも広くなっている。このた
め、図１４に示すメモリセルは、図１３に示すメモリセ
ルよりも選択されたときに流れる電流が多い。なぜな
ら、トランジスタＴ１の方が、トランジスタＴ２よりも
ゲート絶縁膜が薄いため、チャネル領域ＣＨの不純物の
量が同じであれば、トランジスタＴ１の閾値電圧の方が
トランジスタＴ２の閾値電圧よりも低いためである。こ
のため、トランジスタＴ１とＴ２のチャネル長とチャネ
ル幅が等しい場合、図１４に示すメモリセルの方が図１
３に示すメモリセルより多くの電流が流れる。
スト６２で覆うようにして、第１のトランジスタＴ１の
チャネル領域に不純物６４が導入されないようにしてい
る。したがって、不純物６４が導入された第２のトラン
ジスタＴ２の閾値電圧は、第１のトランジスタＴ１より
高くなり、メモリセルＭＣが選択された場合、第１のト
ランジスタＴ１はオンとなり、第２のトランジスタＴ２
はオフとなる。図１４に示す構成の場合、実質的なチャ
ネル幅は図１３の場合よりも広くなっている。このた
め、図１４に示すメモリセルは、図１３に示すメモリセ
ルよりも選択されたときに流れる電流が多い。なぜな
ら、トランジスタＴ１の方が、トランジスタＴ２よりも
ゲート絶縁膜が薄いため、チャネル領域ＣＨの不純物の
量が同じであれば、トランジスタＴ１の閾値電圧の方が
トランジスタＴ２の閾値電圧よりも低いためである。こ
のため、トランジスタＴ１とＴ２のチャネル長とチャネ
ル幅が等しい場合、図１４に示すメモリセルの方が図１
３に示すメモリセルより多くの電流が流れる。
【００５７】図１５はメモリセルの全面をレジスト６２
で覆い、第１、第２のトランジスタＴ１、Ｔ２のチャネ
ル領域に不純物６４が導入されないようにしている。こ
のため、このメモリセルは、最初に設定された閾値電圧
のままであるので、選択されたとき、第１、第２のトラ
ンジスタＴ１、Ｔ２が共にオンとなり、最も多くの電流
を流すことができる。すなわち、この実施例において、
メモリセルが選択された場合に流れる電流の量は、図１
２＜図１３＜図１４＜図１５の関係を持つことになる。
で覆い、第１、第２のトランジスタＴ１、Ｔ２のチャネ
ル領域に不純物６４が導入されないようにしている。こ
のため、このメモリセルは、最初に設定された閾値電圧
のままであるので、選択されたとき、第１、第２のトラ
ンジスタＴ１、Ｔ２が共にオンとなり、最も多くの電流
を流すことができる。すなわち、この実施例において、
メモリセルが選択された場合に流れる電流の量は、図１
２＜図１３＜図１４＜図１５の関係を持つことになる。
【００５８】なお、上記の説明では１つのメモリセルに
２ビット分のデータを記憶するようにした場合を説明し
たがこれは１つのメモリセルに３ビット分あるいは４ビ
ット分のデータを記憶するようにしても良く、例えば３
ビット分のデータを記憶する場合は、メモリセルのチャ
ネル幅を８種類に区別してやれば良い。
２ビット分のデータを記憶するようにした場合を説明し
たがこれは１つのメモリセルに３ビット分あるいは４ビ
ット分のデータを記憶するようにしても良く、例えば３
ビット分のデータを記憶する場合は、メモリセルのチャ
ネル幅を８種類に区別してやれば良い。
【００５９】次に、上記メモリセルに記憶された複数ビ
ットのデータを読み出すための好適な回路について説明
する。勿論、図２７、図２８、図２９で説明したような
従来のデータ検出回路を用いて上記メモリセルからデー
タを読み出すようにしてもよいことは言うまでもない。
ットのデータを読み出すための好適な回路について説明
する。勿論、図２７、図２８、図２９で説明したような
従来のデータ検出回路を用いて上記メモリセルからデー
タを読み出すようにしてもよいことは言うまでもない。
【００６０】図１６、図１７は、図６乃至図１０に示し
たメモリセルからデータを読み出すのに好適な読出し回
路の第１の実施例を示すものである。なお、図１６、図
１７に示す回路は、従来の方法によって閾値電圧を設定
したメモリセルからデータを読み出す場合にも適用可能
である。
たメモリセルからデータを読み出すのに好適な読出し回
路の第１の実施例を示すものである。なお、図１６、図
１７に示す回路は、従来の方法によって閾値電圧を設定
したメモリセルからデータを読み出す場合にも適用可能
である。
【００６１】図１６において、複数のメモリセルＭＣは
Ｎチャネルトランジスタによって構成され、マトリクス
状に配置されている。これらメモリセルＭＣの各ゲート
は行線（以下、ワード線と称す）ＷＬ１、ＷＬ２…ＷＬ
ｎにそれぞれ接続され、各ソースは列線（以下、ビット
線と称す）ＢＬ１、ＢＬ２…ＢＬｎにそれぞれ接続さ
れ、各ドレインは例えば５Ｖの電源電圧ＶＣにそれぞれ
接続されている。前記ワード線ＷＬ１、ＷＬ２…ＷＬｎ
は行デコーダ７１に接続され、図示せぬアドレス信号に
応じて、この行デコーダ７１により１つのワード線が選
択される。また、前記ビット線ＢＬ１、ＢＬ２…ＢＬｎ
はＮチャネルトランジスタ７２1 、７２2…７２ｎの各
ドレインに接続されている。これらトランジスタ７２
1 、７２2 …７２ｎの各ゲートは列デコーダ７３に接続
され、アドレス信号に応じて、この列デコーダ７３及び
トランジスタ７２1 、７２2 …７２ｎにより１つのビッ
ト線が選択される。これらトランジスタ７２1 、７２2
…７２ｎの各ソースはＮチャネルトランジスタ７４のド
レインに接続されている。このトランジスタ７４のソー
スは基準電位Ｖｓ、例えば接地電位に接続され、ゲート
には信号φが供給されている。前記トランジスタ７２
1 、７２2 …７２ｎを通して出力されるビット線の電位
ＶＢは、図１７に示すセンスアンプＳＡ１、ＳＡ２、Ｓ
Ａ３に供給される。これらセンスアンプＳＡ１、ＳＡ
２、ＳＡ３は後述するようにそれぞれ異なる閾値電圧が
設定されており、これら閾値電圧を使用してビット線の
電位ＶＢが検出される。
Ｎチャネルトランジスタによって構成され、マトリクス
状に配置されている。これらメモリセルＭＣの各ゲート
は行線（以下、ワード線と称す）ＷＬ１、ＷＬ２…ＷＬ
ｎにそれぞれ接続され、各ソースは列線（以下、ビット
線と称す）ＢＬ１、ＢＬ２…ＢＬｎにそれぞれ接続さ
れ、各ドレインは例えば５Ｖの電源電圧ＶＣにそれぞれ
接続されている。前記ワード線ＷＬ１、ＷＬ２…ＷＬｎ
は行デコーダ７１に接続され、図示せぬアドレス信号に
応じて、この行デコーダ７１により１つのワード線が選
択される。また、前記ビット線ＢＬ１、ＢＬ２…ＢＬｎ
はＮチャネルトランジスタ７２1 、７２2…７２ｎの各
ドレインに接続されている。これらトランジスタ７２
1 、７２2 …７２ｎの各ゲートは列デコーダ７３に接続
され、アドレス信号に応じて、この列デコーダ７３及び
トランジスタ７２1 、７２2 …７２ｎにより１つのビッ
ト線が選択される。これらトランジスタ７２1 、７２2
…７２ｎの各ソースはＮチャネルトランジスタ７４のド
レインに接続されている。このトランジスタ７４のソー
スは基準電位Ｖｓ、例えば接地電位に接続され、ゲート
には信号φが供給されている。前記トランジスタ７２
1 、７２2 …７２ｎを通して出力されるビット線の電位
ＶＢは、図１７に示すセンスアンプＳＡ１、ＳＡ２、Ｓ
Ａ３に供給される。これらセンスアンプＳＡ１、ＳＡ
２、ＳＡ３は後述するようにそれぞれ異なる閾値電圧が
設定されており、これら閾値電圧を使用してビット線の
電位ＶＢが検出される。
【００６２】図１７において、センスアンプＳＡ１、Ｓ
Ａ２、ＳＡ３の出力端からは出力信号Ｓ１〜Ｓ３がそれ
ぞれ出力される。これら出力信号Ｓ１〜Ｓ３は、インバ
ータ回路８０、８１、８４及びナンド回路８２、８３、
８５からなる論理回路８６に供給される。前記センスア
ンプＳＡ１の出力信号Ｓ１はナンド回路８２、８３に供
給され、センスアンプＳＡ２の出力信号Ｓ２はインバー
タ回路８０及びナンド回路８２に供給される。センスア
ンプＳＡ３の出力信号Ｓ３はインバータ回路８１に供給
される。前記インバータ回路８０の出力信号は前記ナン
ド回路８３に供給され、このナンド回路８３の出力信号
とインバータ回路８１の出力信号はナンド回路８５に供
給される。前記ナンド回路８２の出力信号はインバータ
回路８４に供給される。このインバータ回路８４の出力
端とナンド回路８５の出力端とから選択されたメモリセ
ルに記憶されている２ビット分のデータＤ１とＤ２がそ
れぞれ出力される。
Ａ２、ＳＡ３の出力端からは出力信号Ｓ１〜Ｓ３がそれ
ぞれ出力される。これら出力信号Ｓ１〜Ｓ３は、インバ
ータ回路８０、８１、８４及びナンド回路８２、８３、
８５からなる論理回路８６に供給される。前記センスア
ンプＳＡ１の出力信号Ｓ１はナンド回路８２、８３に供
給され、センスアンプＳＡ２の出力信号Ｓ２はインバー
タ回路８０及びナンド回路８２に供給される。センスア
ンプＳＡ３の出力信号Ｓ３はインバータ回路８１に供給
される。前記インバータ回路８０の出力信号は前記ナン
ド回路８３に供給され、このナンド回路８３の出力信号
とインバータ回路８１の出力信号はナンド回路８５に供
給される。前記ナンド回路８２の出力信号はインバータ
回路８４に供給される。このインバータ回路８４の出力
端とナンド回路８５の出力端とから選択されたメモリセ
ルに記憶されている２ビット分のデータＤ１とＤ２がそ
れぞれ出力される。
【００６３】図１８（ａ）は前記センスアンプＳＡ１を
示すものである。このセンスアンプＳＡ１は電源電圧Ｖ
Ｃと基準電位Ｖｓとの間に直列に接続された閾値電圧が
例えば０ＶのＮチャネルエンハンスメント型トランジス
タ１００と、このトランジスタ１００の負荷となるＰチ
ャネルエンハンスメント型トランジスタ１０１と、これ
らトランジスタ１００と１０１との接続点に入力端が接
続されるインバータ回路Ｉ１とから構成されている。前
記トランジスタ１００のゲートには選択されたビット線
の電位ＶＢが供給される。
示すものである。このセンスアンプＳＡ１は電源電圧Ｖ
Ｃと基準電位Ｖｓとの間に直列に接続された閾値電圧が
例えば０ＶのＮチャネルエンハンスメント型トランジス
タ１００と、このトランジスタ１００の負荷となるＰチ
ャネルエンハンスメント型トランジスタ１０１と、これ
らトランジスタ１００と１０１との接続点に入力端が接
続されるインバータ回路Ｉ１とから構成されている。前
記トランジスタ１００のゲートには選択されたビット線
の電位ＶＢが供給される。
【００６４】図１８（ｂ）は前記センスアンプＳＡ２を
示すものである。このセンスアンプＳＡ２は電源電圧Ｖ
Ｃと基準電圧Ｖｓとの間に直列に接続された閾値電圧が
例えば２ＶのＮチャネルエンハンスメンス型トランジス
タ１０２と、このトランジスタ１０２の負荷となるＰチ
ャネルエンハンスメント型トランジスタ１０３と、これ
らトランジスタ１０２と１０３との接続点に入力端が接
続されるインバータ回路Ｉ２とから構成されている。前
記トランジスタ１０２のゲートには選択されたビット線
の電位ＶＢが供給される。
示すものである。このセンスアンプＳＡ２は電源電圧Ｖ
Ｃと基準電圧Ｖｓとの間に直列に接続された閾値電圧が
例えば２ＶのＮチャネルエンハンスメンス型トランジス
タ１０２と、このトランジスタ１０２の負荷となるＰチ
ャネルエンハンスメント型トランジスタ１０３と、これ
らトランジスタ１０２と１０３との接続点に入力端が接
続されるインバータ回路Ｉ２とから構成されている。前
記トランジスタ１０２のゲートには選択されたビット線
の電位ＶＢが供給される。
【００６５】図１８（ｃ）は前記センスアンプＳＡ３を
示すものである。このセンスアンプＳＡ３は電源電圧Ｖ
Ｃと基準電位Ｖｓとの間に直列に接続された閾値電圧が
例えば３．５ＶのＮチャネルエンハンスメント型トラン
ジスタ１０４と、このトランジスタ１０４の負荷となる
Ｐチャネルエンハンスメント型トランジスタ１０５と、
このトランジスタ１０４と１０５との接続点に入力端が
接続されるインバータ回路Ｉ３とから構成されている。
前記トランジスタ１０４のゲートにはビット線の電位Ｖ
Ｂが供給されている。
示すものである。このセンスアンプＳＡ３は電源電圧Ｖ
Ｃと基準電位Ｖｓとの間に直列に接続された閾値電圧が
例えば３．５ＶのＮチャネルエンハンスメント型トラン
ジスタ１０４と、このトランジスタ１０４の負荷となる
Ｐチャネルエンハンスメント型トランジスタ１０５と、
このトランジスタ１０４と１０５との接続点に入力端が
接続されるインバータ回路Ｉ３とから構成されている。
前記トランジスタ１０４のゲートにはビット線の電位Ｖ
Ｂが供給されている。
【００６６】上記構成において、メモリセルからデータ
を読み出す場合の動作について説明する。ワード線ＷＬ
１、ＷＬ２…ＷＬｎのいずれか１つ、及びビット線ＢＬ
１、ＢＬ２…ＢＬｎのいずれか１つが選択されると、所
定期間信号φが“１”レベルとなりトランジスタ７４が
オンし、選択されたビット線の電位ＶＢは基準電位Ｖｓ
に放電される。この後、このトランジスタ７４はオフす
るため電流経路がなくなり、ビット線の電位は選択され
たメモリセルの閾値電圧に対応した値に充電される。な
お、この放電用のトランジスタ７４は各ビット線毎に設
けるようにしても良い。また、初期状態で全てのワード
線を０Ｖすなわち基準電位にしておき、新たにワード線
が選択される前に基準電位に放電するようにすれば読み
出し速度の高速化を図ることができる。
を読み出す場合の動作について説明する。ワード線ＷＬ
１、ＷＬ２…ＷＬｎのいずれか１つ、及びビット線ＢＬ
１、ＢＬ２…ＢＬｎのいずれか１つが選択されると、所
定期間信号φが“１”レベルとなりトランジスタ７４が
オンし、選択されたビット線の電位ＶＢは基準電位Ｖｓ
に放電される。この後、このトランジスタ７４はオフす
るため電流経路がなくなり、ビット線の電位は選択され
たメモリセルの閾値電圧に対応した値に充電される。な
お、この放電用のトランジスタ７４は各ビット線毎に設
けるようにしても良い。また、初期状態で全てのワード
線を０Ｖすなわち基準電位にしておき、新たにワード線
が選択される前に基準電位に放電するようにすれば読み
出し速度の高速化を図ることができる。
【００６７】図１６において、１つのメモリセルＭＣに
ついて考えた場合、メモリセルＭＣのドレインは５Ｖの
電源電圧ＶＣに接続され、ゲートはワード線ＷＬ１に接
続され、ソースはビット線ＢＬ１に接続されている。メ
モリセルＭＣが非選択の時は、ワード線が０Ｖであるた
め、メモリセルはオフ状態となる。メモリセルＭＣが選
択される際、行デコーダ７１からワード線ＷＬ１に電源
電圧ＶＣが供給される。この時、メモリセルのソースす
なわちビット線ＢＬ１から電流の流出がないとすれば、
ビット線ＢＬ１の電位はそのゲート電圧すなわち電源電
圧ＶＣからメモリセルＭＣの閾値電圧を引いた値にな
る。ここで、４種類の閾値電圧をＶth１、Ｖth２、Ｖth
３、Ｖth４とすると、選択されたメモリセルの閾値電圧
に対応してビット線ＢＬ１の電位は、ＶＣ−Ｖth１、Ｖ
Ｃ−Ｖth２、ＶＣ−Ｖth３、ＶＣ−Ｖth４の４種類の電
圧の内の一つの値を取ることになる。
ついて考えた場合、メモリセルＭＣのドレインは５Ｖの
電源電圧ＶＣに接続され、ゲートはワード線ＷＬ１に接
続され、ソースはビット線ＢＬ１に接続されている。メ
モリセルＭＣが非選択の時は、ワード線が０Ｖであるた
め、メモリセルはオフ状態となる。メモリセルＭＣが選
択される際、行デコーダ７１からワード線ＷＬ１に電源
電圧ＶＣが供給される。この時、メモリセルのソースす
なわちビット線ＢＬ１から電流の流出がないとすれば、
ビット線ＢＬ１の電位はそのゲート電圧すなわち電源電
圧ＶＣからメモリセルＭＣの閾値電圧を引いた値にな
る。ここで、４種類の閾値電圧をＶth１、Ｖth２、Ｖth
３、Ｖth４とすると、選択されたメモリセルの閾値電圧
に対応してビット線ＢＬ１の電位は、ＶＣ−Ｖth１、Ｖ
Ｃ−Ｖth２、ＶＣ−Ｖth３、ＶＣ−Ｖth４の４種類の電
圧の内の一つの値を取ることになる。
【００６８】簡単化のため、各メモリセルは図１９に示
すように６Ｖ、３．５Ｖ、２Ｖ、０Ｖのいずれか一つの
閾値電圧を持つものとする。さらに、図１９に示すよう
に、２ビット分のデータ（０、０）がメモリセルの閾値
電圧６Ｖに対応し、（０、１）、（１、０）、（１、
１）がそれぞれメモリセルの閾値電圧の３．５Ｖ、２
Ｖ、０Ｖに対応するものとする。メモリセルが選択され
ると、選択されたメモリセルのゲートがＶＣ（５Ｖ）に
されるため、ビット線ＢＬに電流流出経路がないとする
と、図１９に示すように、ビット線ＢＬの電位は選択さ
れたメモリセルの閾値電圧が６Ｖの時は０Ｖに、３．５
Ｖの時は１．５Ｖに、２Ｖの時は３Ｖに、０Ｖの時は５
Ｖになる。このビット線の電位を検知して、選択された
メモリセルがどの閾値電圧にあるかを判断し、記憶され
ている２ビット分のデータを出力する。このビット線の
電位ＶＢは前記センスアンプＳＡ１、ＳＡ２、ＳＡ３に
より検出される。
すように６Ｖ、３．５Ｖ、２Ｖ、０Ｖのいずれか一つの
閾値電圧を持つものとする。さらに、図１９に示すよう
に、２ビット分のデータ（０、０）がメモリセルの閾値
電圧６Ｖに対応し、（０、１）、（１、０）、（１、
１）がそれぞれメモリセルの閾値電圧の３．５Ｖ、２
Ｖ、０Ｖに対応するものとする。メモリセルが選択され
ると、選択されたメモリセルのゲートがＶＣ（５Ｖ）に
されるため、ビット線ＢＬに電流流出経路がないとする
と、図１９に示すように、ビット線ＢＬの電位は選択さ
れたメモリセルの閾値電圧が６Ｖの時は０Ｖに、３．５
Ｖの時は１．５Ｖに、２Ｖの時は３Ｖに、０Ｖの時は５
Ｖになる。このビット線の電位を検知して、選択された
メモリセルがどの閾値電圧にあるかを判断し、記憶され
ている２ビット分のデータを出力する。このビット線の
電位ＶＢは前記センスアンプＳＡ１、ＳＡ２、ＳＡ３に
より検出される。
【００６９】すなわち、図１８（ａ）に示す前記センス
アンプＳＡ１は、トランジスタ１００の閾値電圧が０Ｖ
に設定されているため、ビット線の電位ＶＢが０Ｖであ
る場合、トランジスタ１００はオフであり、トランジス
タ１００と１０１との接続点はトランジスタ１０１によ
りＶＣに充電される。したがって、インバータ回路Ｉ１
の出力信号Ｓ１は“０”レベルになる。ビット線の電位
ＶＢが１．５Ｖである場合、トランジスタ１００がオン
するため、トランジスタ１００と１０１との接続点の電
位はトランジスタ１００により基準電位Ｖｓに放電さ
れ、インバータ回路Ｉ１の出力信号Ｓ１は“１”レベル
になる。ビット線の電位ＶＢが３Ｖ及び５Ｖの時も同様
に、トランジスタ１００がオンするため、トランジスタ
１００と１０１との接続点の電位はトランジスタ１００
により基準電位Ｖｓに放電され、インバータ回路Ｉ１の
出力信号Ｓ１は“１”レベルになる。
アンプＳＡ１は、トランジスタ１００の閾値電圧が０Ｖ
に設定されているため、ビット線の電位ＶＢが０Ｖであ
る場合、トランジスタ１００はオフであり、トランジス
タ１００と１０１との接続点はトランジスタ１０１によ
りＶＣに充電される。したがって、インバータ回路Ｉ１
の出力信号Ｓ１は“０”レベルになる。ビット線の電位
ＶＢが１．５Ｖである場合、トランジスタ１００がオン
するため、トランジスタ１００と１０１との接続点の電
位はトランジスタ１００により基準電位Ｖｓに放電さ
れ、インバータ回路Ｉ１の出力信号Ｓ１は“１”レベル
になる。ビット線の電位ＶＢが３Ｖ及び５Ｖの時も同様
に、トランジスタ１００がオンするため、トランジスタ
１００と１０１との接続点の電位はトランジスタ１００
により基準電位Ｖｓに放電され、インバータ回路Ｉ１の
出力信号Ｓ１は“１”レベルになる。
【００７０】図１８（ｂ）に示す前記センスアンプＳＡ
２は、トランジスタ１０２の閾値電圧が２Ｖに設定され
ているため、ビット線の電圧ＶＢが０Ｖあるいは１．５
Ｖの時、トランジスタ１０２はオフであり、トランジス
タ１０２と１０３との接続点がトランジスタ１０３によ
りＶＣに充電される。したがって、インバータ回路Ｉ２
の出力信号Ｓ２は“０”レベルになる。ビット線の電位
ＶＢが３Ｖあるいは５Ｖの時は、トランジスタ１０２が
オンするため、トランジスタ１０２と１０３との接続点
の電位がトランジスタ１０２により基準電位Ｖｓに放電
され、インバータ回路Ｉ２の出力信号Ｓ２は“１”レベ
ルになる。
２は、トランジスタ１０２の閾値電圧が２Ｖに設定され
ているため、ビット線の電圧ＶＢが０Ｖあるいは１．５
Ｖの時、トランジスタ１０２はオフであり、トランジス
タ１０２と１０３との接続点がトランジスタ１０３によ
りＶＣに充電される。したがって、インバータ回路Ｉ２
の出力信号Ｓ２は“０”レベルになる。ビット線の電位
ＶＢが３Ｖあるいは５Ｖの時は、トランジスタ１０２が
オンするため、トランジスタ１０２と１０３との接続点
の電位がトランジスタ１０２により基準電位Ｖｓに放電
され、インバータ回路Ｉ２の出力信号Ｓ２は“１”レベ
ルになる。
【００７１】図１８（ｃ）に示す前記センスアンプＳＡ
３は、トランジスタ１０４の閾値電圧が３．５Ｖに設定
されているため、ビット線の電位ＶＢが０Ｖあるいは
１．５Ｖあるいは３Ｖの時、トランジスタ１０４はオフ
であり、トランジスタ１０４と１０５との接続点がトラ
ンジスタ１０５によりＶＣに充電される。したがって、
インバータ回路Ｉ３の出力信号Ｓ３は“０”レベルにな
る。ビット線の電位ＶＢが５Ｖの時は、トランジスタ１
０４がオンするため、トランジスタ１０４と１０５との
接続点の電位はトランジスタ１０４により基準電位Ｖｓ
に放電され、インバータ回路Ｉ３の出力信号Ｓ３は
“１”レベルになる。
３は、トランジスタ１０４の閾値電圧が３．５Ｖに設定
されているため、ビット線の電位ＶＢが０Ｖあるいは
１．５Ｖあるいは３Ｖの時、トランジスタ１０４はオフ
であり、トランジスタ１０４と１０５との接続点がトラ
ンジスタ１０５によりＶＣに充電される。したがって、
インバータ回路Ｉ３の出力信号Ｓ３は“０”レベルにな
る。ビット線の電位ＶＢが５Ｖの時は、トランジスタ１
０４がオンするため、トランジスタ１０４と１０５との
接続点の電位はトランジスタ１０４により基準電位Ｖｓ
に放電され、インバータ回路Ｉ３の出力信号Ｓ３は
“１”レベルになる。
【００７２】上記センスアンプＳＡ１、ＳＡ２、ＳＡ３
の出力信号Ｓ１、Ｓ２、Ｓ３は、論理回路８６に供給さ
れ、この論理回路８６のインバータ回路８４の出力端と
ナンド回路８５の出力端とから選択されたメモリセルに
記憶されている２ビット分のデータＤ１とＤ２がそれぞ
れ出力される。例えばセンスアンプＳＡ１〜ＳＡ３の出
力信号Ｓ１〜Ｓ３がともに“０”レベルである場合、ナ
ンド回路８２、８３及びインバータ回路８１の出力がと
もに“１”レベルとなるため、これらの出力信号が供給
されるインバータ回路８４及びナンド回路８５の出力信
号が共に“０”レベルとなり、メモリセルに記憶されて
いるデータとしてＤ１＝“０”、Ｄ２＝“０”が得られ
る。
の出力信号Ｓ１、Ｓ２、Ｓ３は、論理回路８６に供給さ
れ、この論理回路８６のインバータ回路８４の出力端と
ナンド回路８５の出力端とから選択されたメモリセルに
記憶されている２ビット分のデータＤ１とＤ２がそれぞ
れ出力される。例えばセンスアンプＳＡ１〜ＳＡ３の出
力信号Ｓ１〜Ｓ３がともに“０”レベルである場合、ナ
ンド回路８２、８３及びインバータ回路８１の出力がと
もに“１”レベルとなるため、これらの出力信号が供給
されるインバータ回路８４及びナンド回路８５の出力信
号が共に“０”レベルとなり、メモリセルに記憶されて
いるデータとしてＤ１＝“０”、Ｄ２＝“０”が得られ
る。
【００７３】（０、１）のデータが記憶されている閾値
電圧が３．５Ｖのメモリセルが選ばれたとき、選択され
たビット線の電位ＶＢは１．５Ｖになり、センスアンプ
ＳＡ１〜ＳＡ３からは、Ｓ１＝“１”、Ｓ２＝“０”、
Ｓ３＝“０”の信号が出力される。このためナンド回路
８２の出力信号は“１”レベルとなり、２つの入力信号
が共に“１”レベルとなるナンド回路８３の出力信号は
“０”レベルとなる。ナンド回路８２から出力される
“１”レベルの信号はインバータ回路８４で反転され
“０”レベルの信号として出力される。ナンド回路８３
の出力信号は“０”レベルであるからこの信号とインバ
ータ回路８１によって“１”レベルに反転された信号が
供給されるナンド回路８５の出力信号は“１”レベルと
なる。すなわちインバータ回路８４の出力信号としてＤ
１＝“０”が得られ、ナンド回路８５の出力信号として
Ｄ２＝“１”が得られる。
電圧が３．５Ｖのメモリセルが選ばれたとき、選択され
たビット線の電位ＶＢは１．５Ｖになり、センスアンプ
ＳＡ１〜ＳＡ３からは、Ｓ１＝“１”、Ｓ２＝“０”、
Ｓ３＝“０”の信号が出力される。このためナンド回路
８２の出力信号は“１”レベルとなり、２つの入力信号
が共に“１”レベルとなるナンド回路８３の出力信号は
“０”レベルとなる。ナンド回路８２から出力される
“１”レベルの信号はインバータ回路８４で反転され
“０”レベルの信号として出力される。ナンド回路８３
の出力信号は“０”レベルであるからこの信号とインバ
ータ回路８１によって“１”レベルに反転された信号が
供給されるナンド回路８５の出力信号は“１”レベルと
なる。すなわちインバータ回路８４の出力信号としてＤ
１＝“０”が得られ、ナンド回路８５の出力信号として
Ｄ２＝“１”が得られる。
【００７４】（１、０）のデータが記憶されている閾値
電圧が２Ｖのメモリセルが選ばれたとき、選択されたビ
ット線の電位ＶＢは３Ｖになり、センスアンプＳＡ１〜
ＳＡ３からは、Ｓ１＝“１”、Ｓ２＝“１”、Ｓ３＝
“０”の信号がそれぞれ出力される。このため、信号Ｓ
１、Ｓ２が供給されるナンド回路８２の出力信号は
“０”レベルとなる。また、前記信号Ｓ１、及び“１”
レベルの信号Ｓ２がインバータ回路８０で反転され、
“０”レベル信号として供給されるナンド回路８３の出
力信号は“１”レベルとなる。ナンド回路８２からの
“０”レベルの出力信号はインバータ回路８４で反転さ
れ“１”レベルデータとして出力される。さらに、前記
“０”レベルの信号Ｓ３はインバータ回路８１で反転さ
れ、“１”レベル信号としてナンド回路８５の一方入力
端に供給され、このナンド回路８５の他方入力には前記
ナンド回路８３から出力される“１”レベル信号が供給
される。したがって、ナンド回路８５の出力信号は
“０”レベルとなる。すなわち、インバータ回路８４の
出力信号としてＤ１＝“１”が得られ、ナンド回路８５
の出力信号としてＤ２＝“０”が得られる。
電圧が２Ｖのメモリセルが選ばれたとき、選択されたビ
ット線の電位ＶＢは３Ｖになり、センスアンプＳＡ１〜
ＳＡ３からは、Ｓ１＝“１”、Ｓ２＝“１”、Ｓ３＝
“０”の信号がそれぞれ出力される。このため、信号Ｓ
１、Ｓ２が供給されるナンド回路８２の出力信号は
“０”レベルとなる。また、前記信号Ｓ１、及び“１”
レベルの信号Ｓ２がインバータ回路８０で反転され、
“０”レベル信号として供給されるナンド回路８３の出
力信号は“１”レベルとなる。ナンド回路８２からの
“０”レベルの出力信号はインバータ回路８４で反転さ
れ“１”レベルデータとして出力される。さらに、前記
“０”レベルの信号Ｓ３はインバータ回路８１で反転さ
れ、“１”レベル信号としてナンド回路８５の一方入力
端に供給され、このナンド回路８５の他方入力には前記
ナンド回路８３から出力される“１”レベル信号が供給
される。したがって、ナンド回路８５の出力信号は
“０”レベルとなる。すなわち、インバータ回路８４の
出力信号としてＤ１＝“１”が得られ、ナンド回路８５
の出力信号としてＤ２＝“０”が得られる。
【００７５】次に、（１、１）のデータが記憶されてい
る閾値電圧が０Ｖのメモリセルが選ばれたとき、選択さ
れたビット線の電位ＶＢは５Ｖになり、センスアンプＳ
Ａ１〜ＳＡ３からは、Ｓ１＝“１”、Ｓ２＝“１”、Ｓ
３＝“１”の信号がそれぞれ出力される。このため、信
号Ｓ１、Ｓ２が供給されるナンド回路８２の出力信号は
“０”レベルとなる。また、信号Ｓ１、及びインバータ
回路８０で反転された“０”レベルの信号が供給される
ナンド回路８３の出力信号は“１”レベルとなる。前記
ナンド回路８２から出力される“０”レベルの信号はイ
ンバータ回路８４で反転され“１”データとして出力さ
れる。さらに、前記ナンド回路８３から出力される
“１”レベルの信号、及びインバータ回路８１で反転さ
れて“０”レベルとされた信号Ｓ３が供給されるナンド
回路８５の出力信号は“１”レベルとなる。すなわち、
インバータ回路８４の出力信号としてＤ１＝“１”が得
られ、ナンド回路８５の出力信号としてＤ２＝“１”が
得られる。
る閾値電圧が０Ｖのメモリセルが選ばれたとき、選択さ
れたビット線の電位ＶＢは５Ｖになり、センスアンプＳ
Ａ１〜ＳＡ３からは、Ｓ１＝“１”、Ｓ２＝“１”、Ｓ
３＝“１”の信号がそれぞれ出力される。このため、信
号Ｓ１、Ｓ２が供給されるナンド回路８２の出力信号は
“０”レベルとなる。また、信号Ｓ１、及びインバータ
回路８０で反転された“０”レベルの信号が供給される
ナンド回路８３の出力信号は“１”レベルとなる。前記
ナンド回路８２から出力される“０”レベルの信号はイ
ンバータ回路８４で反転され“１”データとして出力さ
れる。さらに、前記ナンド回路８３から出力される
“１”レベルの信号、及びインバータ回路８１で反転さ
れて“０”レベルとされた信号Ｓ３が供給されるナンド
回路８５の出力信号は“１”レベルとなる。すなわち、
インバータ回路８４の出力信号としてＤ１＝“１”が得
られ、ナンド回路８５の出力信号としてＤ２＝“１”が
得られる。
【００７６】このようにして、メモリセルに記憶された
４種類の閾値電圧に対応して２ビット分のデータを出力
することができる。この２ビット分のデータＤ１、Ｄ２
は同一アドレスに対応する２ビットのデータとして出力
しても良いし、従来例で示したように異なるアドレスに
対応したそれぞれ１ビットづつのデータとして出力して
も良い。１つのメモリセルに連続したアドレスの２つの
データを記憶しておけば、連続したアドレスのデータを
続けて読み出す場合、メモリセルからデータを読み出
し、１番目のアドレスのデータ、２番目のアドレスのデ
ータを順次出力している間に、３番目と４番目のアドレ
スに対応するメモリセルからデータを読み出すことがで
きるため、連続したアドレスのデータを読み出すときに
見かけ上の読み出し速度を速くできるという利点があ
る。
４種類の閾値電圧に対応して２ビット分のデータを出力
することができる。この２ビット分のデータＤ１、Ｄ２
は同一アドレスに対応する２ビットのデータとして出力
しても良いし、従来例で示したように異なるアドレスに
対応したそれぞれ１ビットづつのデータとして出力して
も良い。１つのメモリセルに連続したアドレスの２つの
データを記憶しておけば、連続したアドレスのデータを
続けて読み出す場合、メモリセルからデータを読み出
し、１番目のアドレスのデータ、２番目のアドレスのデ
ータを順次出力している間に、３番目と４番目のアドレ
スに対応するメモリセルからデータを読み出すことがで
きるため、連続したアドレスのデータを読み出すときに
見かけ上の読み出し速度を速くできるという利点があ
る。
【００７７】また、連続した４つのアドレスに対応した
２つのメモリセルから同時にデータを読み出すようにし
て、連続した４つのアドレスのデータを出力している間
に次の２つのメモリセルからデータを読み出せば更に高
速動作が可能になる。
２つのメモリセルから同時にデータを読み出すようにし
て、連続した４つのアドレスのデータを出力している間
に次の２つのメモリセルからデータを読み出せば更に高
速動作が可能になる。
【００７８】なお、メモリセルに使用するトランジスタ
の閾値電圧とセンスアンプに使用するトランジスタの閾
値電圧とが異なる場合には、データを検出するためのセ
ンスアンプに特別な閾値電圧を持つトランジスタを使用
するため、これらのトランジスタを作るために製造工程
が増加する。しかし、メモリセルにデータを書込むため
の工程直前まで予め作り待っていることができるため、
ユーザーから注文があってから納入するまでの期間に変
わりはない。
の閾値電圧とセンスアンプに使用するトランジスタの閾
値電圧とが異なる場合には、データを検出するためのセ
ンスアンプに特別な閾値電圧を持つトランジスタを使用
するため、これらのトランジスタを作るために製造工程
が増加する。しかし、メモリセルにデータを書込むため
の工程直前まで予め作り待っていることができるため、
ユーザーから注文があってから納入するまでの期間に変
わりはない。
【００７９】図２０、図２１は、読出し回路の第２の実
施例を示すものであり、第１の実施例と同一部分には同
一符号を付す。この実施例では差動型センスアンプを用
い、この差動型センスアンプの比較用の電位としてメモ
リセルと同等の閾値電圧を有するトランジスタを用いて
いる。このため、データ検出のために特別な閾値電圧を
持つトランジスタを使用する必要がない。
施例を示すものであり、第１の実施例と同一部分には同
一符号を付す。この実施例では差動型センスアンプを用
い、この差動型センスアンプの比較用の電位としてメモ
リセルと同等の閾値電圧を有するトランジスタを用いて
いる。このため、データ検出のために特別な閾値電圧を
持つトランジスタを使用する必要がない。
【００８０】すなわち、図２０において、メモリセルＭ
Ｃの閾値電圧はＶth１、Ｖth２、Ｖth３、Ｖth４の４種
類に区別され、Ｖth１＞Ｖth２＞Ｖth３＞Ｖth４の大小
関係にあるとする。例えば図６乃至図９に示す実施例と
対応させた場合、図６がＶth１に、図７がＶth２に、図
８がＶth３に、図９がＶth４に対応する。
Ｃの閾値電圧はＶth１、Ｖth２、Ｖth３、Ｖth４の４種
類に区別され、Ｖth１＞Ｖth２＞Ｖth３＞Ｖth４の大小
関係にあるとする。例えば図６乃至図９に示す実施例と
対応させた場合、図６がＶth１に、図７がＶth２に、図
８がＶth３に、図９がＶth４に対応する。
【００８１】各ワード線ＷＬ１、ＷＬ２〜ＷＬｎには直
交してリファレンス用ビット線（以下、リファレンスビ
ット線と称す）ＲＢＬ１〜ＲＢＬ４が配置されている。
これらリファレンスビット線ＲＢＬ１〜ＲＢＬ４には、
それぞれリファレンスセル群ＲＣ１〜ＲＣ４が接続され
ている。リファレンスセル群ＲＣ１〜ＲＣ４はメモリセ
ルＭＣからデータを読み出すときの比較電圧を発生する
ものであり、メモリセルと等価なリファレンスセルＲＣ
によって構成されている。
交してリファレンス用ビット線（以下、リファレンスビ
ット線と称す）ＲＢＬ１〜ＲＢＬ４が配置されている。
これらリファレンスビット線ＲＢＬ１〜ＲＢＬ４には、
それぞれリファレンスセル群ＲＣ１〜ＲＣ４が接続され
ている。リファレンスセル群ＲＣ１〜ＲＣ４はメモリセ
ルＭＣからデータを読み出すときの比較電圧を発生する
ものであり、メモリセルと等価なリファレンスセルＲＣ
によって構成されている。
【００８２】すなわち、リファレンスビット線ＲＢＬ１
には閾値電圧Ｖth１を持つメモリセルと等価なリファレ
ンスセルを構成するトランジスタのソースが接続され、
リファレンスビット線ＲＢＬ２には閾値電圧Ｖth２を持
つメモリセルと等価なリファレンスセルを構成するトラ
ンジスタのソースが接続されている。さらに、リファレ
ンスビット線ＲＢＬ３には閾値電圧Ｖth３を持つメモリ
セルと等価なリファレンスセルを構成するトランジスタ
のソースが接続され、リファレンスビット線ＲＢＬ４に
は閾値電圧Ｖth４を持つメモリセルと等価なリファレン
スセルを構成するトランジスタのソースが接続されてい
る。リファレンスセル群ＲＣ１〜ＲＣ４を構成する各ト
ランジスタのゲートはそれぞれ前記ワード線ＷＬ１、Ｗ
Ｌ２〜ＷＬｎに接続されている。
には閾値電圧Ｖth１を持つメモリセルと等価なリファレ
ンスセルを構成するトランジスタのソースが接続され、
リファレンスビット線ＲＢＬ２には閾値電圧Ｖth２を持
つメモリセルと等価なリファレンスセルを構成するトラ
ンジスタのソースが接続されている。さらに、リファレ
ンスビット線ＲＢＬ３には閾値電圧Ｖth３を持つメモリ
セルと等価なリファレンスセルを構成するトランジスタ
のソースが接続され、リファレンスビット線ＲＢＬ４に
は閾値電圧Ｖth４を持つメモリセルと等価なリファレン
スセルを構成するトランジスタのソースが接続されてい
る。リファレンスセル群ＲＣ１〜ＲＣ４を構成する各ト
ランジスタのゲートはそれぞれ前記ワード線ＷＬ１、Ｗ
Ｌ２〜ＷＬｎに接続されている。
【００８３】前記各リファレンスビット線ＲＢＬ１〜Ｒ
ＢＬ４には、前記トランジスタ７２1 、７２2 〜７２ｎ
と等価なトランジスタ１１５がそれぞれ接続され、これ
らトランジスタ１１５のゲートには電源電圧ＶＣが供給
されている。１つのワード線が選択された場合、このワ
ード線に接続されたリファレンスセル群ＲＣ１〜ＲＣ４
を構成するトランジスタからリファレンス電圧ＶＲ１、
ＶＲ２、ＶＲ３、ＶＲ４が出力され、これらリファレン
ス電圧ＶＲ１〜ＶＲ４はトランジスタ１１５を介して図
２１に示すセンスアンプＳＡ１、ＳＡ２、ＳＡ３に供給
される。
ＢＬ４には、前記トランジスタ７２1 、７２2 〜７２ｎ
と等価なトランジスタ１１５がそれぞれ接続され、これ
らトランジスタ１１５のゲートには電源電圧ＶＣが供給
されている。１つのワード線が選択された場合、このワ
ード線に接続されたリファレンスセル群ＲＣ１〜ＲＣ４
を構成するトランジスタからリファレンス電圧ＶＲ１、
ＶＲ２、ＶＲ３、ＶＲ４が出力され、これらリファレン
ス電圧ＶＲ１〜ＶＲ４はトランジスタ１１５を介して図
２１に示すセンスアンプＳＡ１、ＳＡ２、ＳＡ３に供給
される。
【００８４】図２１において、ビット線の電位ＶＢが供
給される入力端と基準電位Ｖｓの相互間にはＮチャネル
エンハンスメント型トランジスタ１１０、１１１が直列
接続されている。トランジスタ１１０はメモリセルに対
する一種の負荷を構成している。このトランジスタ１１
０は、ゲートにこのトランジスタの閾値電圧よりわずか
に高い電圧が供給され、五極管領域で動作するようにし
ているため、ビット線Ｌ１には、選択されたメモリセル
の閾値電圧の差にほぼ比例した電圧が出力される。な
お、このトランジスタ１１０、１１１に代えて、図１６
に示すようにパルス信号で駆動される放電用のトランジ
スタ７４を用いるようにしても良い。この場合、前記リ
ファレンスビット線も放電用のトランジスタ７４で放電
するようにしても良い。
給される入力端と基準電位Ｖｓの相互間にはＮチャネル
エンハンスメント型トランジスタ１１０、１１１が直列
接続されている。トランジスタ１１０はメモリセルに対
する一種の負荷を構成している。このトランジスタ１１
０は、ゲートにこのトランジスタの閾値電圧よりわずか
に高い電圧が供給され、五極管領域で動作するようにし
ているため、ビット線Ｌ１には、選択されたメモリセル
の閾値電圧の差にほぼ比例した電圧が出力される。な
お、このトランジスタ１１０、１１１に代えて、図１６
に示すようにパルス信号で駆動される放電用のトランジ
スタ７４を用いるようにしても良い。この場合、前記リ
ファレンスビット線も放電用のトランジスタ７４で放電
するようにしても良い。
【００８５】前記トランジスタ１１１のゲートにはチッ
プイネーブル信号ＣＥが供給され、この半導体記憶装置
が待機状態にあるときはチップイネーブル信号ＣＥによ
りオフにされ、消費電流を低減するように動作する。前
記トランジスタ１１０のゲートに供給される信号は、電
源電圧ＶＣと基準電位Ｖｓとの間に直列に接続された負
荷回路１１４及びＮチャネルエンハンスメント型トラン
ジスタ１１２、１１３によって生成され、負荷回路１１
４とトランジスタ１１２のドレインとゲートとの接続点
から出力される。
プイネーブル信号ＣＥが供給され、この半導体記憶装置
が待機状態にあるときはチップイネーブル信号ＣＥによ
りオフにされ、消費電流を低減するように動作する。前
記トランジスタ１１０のゲートに供給される信号は、電
源電圧ＶＣと基準電位Ｖｓとの間に直列に接続された負
荷回路１１４及びＮチャネルエンハンスメント型トラン
ジスタ１１２、１１３によって生成され、負荷回路１１
４とトランジスタ１１２のドレインとゲートとの接続点
から出力される。
【００８６】図２２は負荷回路１１４の例を示すもので
ある。図２２（ａ）に示すようにソースとゲートとが接
続され、ドレインが電源電圧ＶＣに接続されたＮチャネ
ルデプレッション型のトランジスタや、図２２（ｂ）に
示すようにゲートが基準電位Ｖｓに接続され、ドレイン
が電源電圧ＶＣに接続されたＰチャネルエンハンスメン
ト型のトランジスタが用いられる。
ある。図２２（ａ）に示すようにソースとゲートとが接
続され、ドレインが電源電圧ＶＣに接続されたＮチャネ
ルデプレッション型のトランジスタや、図２２（ｂ）に
示すようにゲートが基準電位Ｖｓに接続され、ドレイン
が電源電圧ＶＣに接続されたＰチャネルエンハンスメン
ト型のトランジスタが用いられる。
【００８７】前記トランジスタ１１３のゲートにはチッ
プイネーブル信号ＣＥが供給され、上記トランジスタ１
１１と同様、この半導体記憶装置が待機状態にあるとき
チップイネーブル信号ＣＥによりオフ状態とされ、消費
電流を低減するように動作する。
プイネーブル信号ＣＥが供給され、上記トランジスタ１
１１と同様、この半導体記憶装置が待機状態にあるとき
チップイネーブル信号ＣＥによりオフ状態とされ、消費
電流を低減するように動作する。
【００８８】一方、図２０に示す前記各リファレンスビ
ット線ＲＢＬ１〜ＲＢＬ４は、メモリセルのビット線に
接続される前記トランジスタ１１０、１１１と等価なト
ランジスタ１１６、１１７を介して基準電位Ｖｓに接続
されるとともに、センスアンプＳＡ１、ＳＡ２、ＳＡ３
に接続される。
ット線ＲＢＬ１〜ＲＢＬ４は、メモリセルのビット線に
接続される前記トランジスタ１１０、１１１と等価なト
ランジスタ１１６、１１７を介して基準電位Ｖｓに接続
されるとともに、センスアンプＳＡ１、ＳＡ２、ＳＡ３
に接続される。
【００８９】センスアンプＳＡ１、ＳＡ２、ＳＡ３は差
動型のセンスアンプであり、各センスアンプＳＡ１〜Ｓ
Ａ３はそれぞれ４つのＰチャネルトランジスタＰ１〜Ｐ
４、Ｐ５〜Ｐ８、Ｐ９〜Ｐ１２とそれぞれ２つのＮチャ
ネルトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５及びＮ
６によって構成されている。また、各センスアンプＳＡ
１〜ＳＡ３において、一方入力端及び他方入力端はそれ
ぞれ２つのＰチャネルトランジスタで構成されている。
各センスアンプＳＡ１、ＳＡ２、ＳＡ３のそれぞれ一方
入力端を構成するトランジスタＰ１、Ｐ２、トランジス
タＰ５、Ｐ６、トランジスタＰ９、Ｐ１０のゲートはビ
ット線Ｌ１に接続されている。センスアンプＳＡ１の他
方入力端を構成するトランジスタＰ３、Ｐ４はそれぞれ
リファレンスビット線ＲＢＬ１、ＲＢＬ２に接続され
る。センスアンプＳＡ２の他方入力端を構成するトラン
ジスタＰ７、Ｐ８はそれぞれリファレンスビット線ＲＢ
Ｌ２、ＲＢＬ３に接続される。センスアンプＳＡ３の他
方入力端を構成するトランジスタＰ１１、Ｐ１２はそれ
ぞれリファレンスビット線ＲＢＬ３、ＲＢＬ４に接続さ
れる。尚、例えばビット線Ｌ１に接続されるトランジス
タＰ１、Ｐ２は二つのトランジスタに分けず、一つのト
ランジスタで作っても良い。
動型のセンスアンプであり、各センスアンプＳＡ１〜Ｓ
Ａ３はそれぞれ４つのＰチャネルトランジスタＰ１〜Ｐ
４、Ｐ５〜Ｐ８、Ｐ９〜Ｐ１２とそれぞれ２つのＮチャ
ネルトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５及びＮ
６によって構成されている。また、各センスアンプＳＡ
１〜ＳＡ３において、一方入力端及び他方入力端はそれ
ぞれ２つのＰチャネルトランジスタで構成されている。
各センスアンプＳＡ１、ＳＡ２、ＳＡ３のそれぞれ一方
入力端を構成するトランジスタＰ１、Ｐ２、トランジス
タＰ５、Ｐ６、トランジスタＰ９、Ｐ１０のゲートはビ
ット線Ｌ１に接続されている。センスアンプＳＡ１の他
方入力端を構成するトランジスタＰ３、Ｐ４はそれぞれ
リファレンスビット線ＲＢＬ１、ＲＢＬ２に接続され
る。センスアンプＳＡ２の他方入力端を構成するトラン
ジスタＰ７、Ｐ８はそれぞれリファレンスビット線ＲＢ
Ｌ２、ＲＢＬ３に接続される。センスアンプＳＡ３の他
方入力端を構成するトランジスタＰ１１、Ｐ１２はそれ
ぞれリファレンスビット線ＲＢＬ３、ＲＢＬ４に接続さ
れる。尚、例えばビット線Ｌ１に接続されるトランジス
タＰ１、Ｐ２は二つのトランジスタに分けず、一つのト
ランジスタで作っても良い。
【００９０】上記のように閾値電圧がＶth１＞Ｖth２＞
Ｖth３＞Ｖth４の関係にあるため、それぞれのリファレ
ンスビット線の電位は、ＶＲ１＜ＶＲ２＜ＶＲ３＜ＶＲ
４の関係となる。電位ＶＲ１は閾値電圧Ｖth１のメモリ
セルを選択したときのビット線の電位に等しく、電位Ｖ
Ｒ２は閾値電圧Ｖth２のメモリセルを選択したときのビ
ット線の電位に等しく、電位ＶＲ３は閾値電圧Ｖth３の
メモリセルを選択したときのビット線の電位に等しく、
さらに、電位ＶＲ４は閾値電圧Ｖth４のメモリセルを選
択したときのビット線の電位に等しい。一般的には各セ
ンスアンプを構成するＰチャネルトランジスタＰ１〜Ｐ
１２はそれぞれ寸法が等しく設定され、Ｎチャネルトラ
ンジスタＮ１〜Ｎ６もそれぞれ寸法が等しく設定される
が、検出したいビット線の電位に応じて、１つのセンス
アンプの中のトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４ある
いはトランジスタＮ１、Ｎ２の寸法は任意に設定して良
いことは言うまでもない。希望する読み出し速度に応じ
てこれらのトランジスタの寸法、あるいはそれぞれのリ
ファレンスビット線に接続されるトランジスタ１１６の
寸法は、使用される製造工程により最適の値に調整され
て良いことはいうまでもない。以下ではトランジスタＰ
１〜Ｐ１２の寸法は等しいものとして説明する。
Ｖth３＞Ｖth４の関係にあるため、それぞれのリファレ
ンスビット線の電位は、ＶＲ１＜ＶＲ２＜ＶＲ３＜ＶＲ
４の関係となる。電位ＶＲ１は閾値電圧Ｖth１のメモリ
セルを選択したときのビット線の電位に等しく、電位Ｖ
Ｒ２は閾値電圧Ｖth２のメモリセルを選択したときのビ
ット線の電位に等しく、電位ＶＲ３は閾値電圧Ｖth３の
メモリセルを選択したときのビット線の電位に等しく、
さらに、電位ＶＲ４は閾値電圧Ｖth４のメモリセルを選
択したときのビット線の電位に等しい。一般的には各セ
ンスアンプを構成するＰチャネルトランジスタＰ１〜Ｐ
１２はそれぞれ寸法が等しく設定され、Ｎチャネルトラ
ンジスタＮ１〜Ｎ６もそれぞれ寸法が等しく設定される
が、検出したいビット線の電位に応じて、１つのセンス
アンプの中のトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４ある
いはトランジスタＮ１、Ｎ２の寸法は任意に設定して良
いことは言うまでもない。希望する読み出し速度に応じ
てこれらのトランジスタの寸法、あるいはそれぞれのリ
ファレンスビット線に接続されるトランジスタ１１６の
寸法は、使用される製造工程により最適の値に調整され
て良いことはいうまでもない。以下ではトランジスタＰ
１〜Ｐ１２の寸法は等しいものとして説明する。
【００９１】センスアンプＳＡ１、ＳＡ２、ＳＡ３の出
力端はそれぞれインバータ回路Ｉ１１、Ｉ１２、Ｉ１３
の入力端に接続され、これらインバータ回路Ｉ１１、Ｉ
１２、Ｉ１３からは信号Ｓ１、Ｓ２、Ｓ３がそれぞれ出
力される。これら信号Ｓ１、Ｓ２、Ｓ３は図１７に示す
信号Ｓ１、Ｓ２、Ｓ３と同等の信号であり、図１７に示
す論理回路８６と同様の回路を用いてデータＤ１、Ｄ２
が生成される。この実施例の場合も、第１の実施例と同
様に、最も閾値電圧の高いメモリセルには（０、０）の
データが記憶され、以下閾値電圧が低くなる順に（０、
１）、（１、０）、（１、１）のデータが各メモリセル
に記憶されている。
力端はそれぞれインバータ回路Ｉ１１、Ｉ１２、Ｉ１３
の入力端に接続され、これらインバータ回路Ｉ１１、Ｉ
１２、Ｉ１３からは信号Ｓ１、Ｓ２、Ｓ３がそれぞれ出
力される。これら信号Ｓ１、Ｓ２、Ｓ３は図１７に示す
信号Ｓ１、Ｓ２、Ｓ３と同等の信号であり、図１７に示
す論理回路８６と同様の回路を用いてデータＤ１、Ｄ２
が生成される。この実施例の場合も、第１の実施例と同
様に、最も閾値電圧の高いメモリセルには（０、０）の
データが記憶され、以下閾値電圧が低くなる順に（０、
１）、（１、０）、（１、１）のデータが各メモリセル
に記憶されている。
【００９２】上記構成において、動作について説明す
る。閾値電圧がＶth１のメモリセルＭＣが選択されたと
き、ビット線Ｌ１の電位ＶＢは最も低くリファレンス電
圧ＶＲ１とほぼ同じ電圧となる。このため、センスアン
プＳＡ１の一方入力端であるビット線Ｌ１に接続される
トランジスタＰ１、Ｐ２のゲート電位はＶＲ１となり、
他方入力端であるリファレンスビット線ＲＢＬ１、ＲＢ
Ｌ２に接続されるトランジスタＰ３、Ｐ４のゲート電位
はそれぞれＶＲ１、ＶＲ２となっている。したがって、
トランジスタＰ１、Ｐ２、Ｐ３のゲート電位よりもトラ
ンジスタＰ４のゲート電位の方が高いため、トランジス
タＰ４に流れる電流は、トランジスタＰ１、Ｐ２、Ｐ３
にそれぞれ流れる電流よりも小さい。よって、センスア
ンプＳＡ１のトランジスタＰ１とＰ２とに流れる電流の
和は、トランジスタＰ３とＰ４とに流れる電流の和より
も大きいため、これらトランジスタＰ１、Ｐ２が接続さ
れるセンスアンプＳＡ１の出力信号は“１”レベルにな
る。よって、この出力信号が供給されるインバータ回路
Ｉ１１の出力信号Ｓ１は“０”レベルになる。
る。閾値電圧がＶth１のメモリセルＭＣが選択されたと
き、ビット線Ｌ１の電位ＶＢは最も低くリファレンス電
圧ＶＲ１とほぼ同じ電圧となる。このため、センスアン
プＳＡ１の一方入力端であるビット線Ｌ１に接続される
トランジスタＰ１、Ｐ２のゲート電位はＶＲ１となり、
他方入力端であるリファレンスビット線ＲＢＬ１、ＲＢ
Ｌ２に接続されるトランジスタＰ３、Ｐ４のゲート電位
はそれぞれＶＲ１、ＶＲ２となっている。したがって、
トランジスタＰ１、Ｐ２、Ｐ３のゲート電位よりもトラ
ンジスタＰ４のゲート電位の方が高いため、トランジス
タＰ４に流れる電流は、トランジスタＰ１、Ｐ２、Ｐ３
にそれぞれ流れる電流よりも小さい。よって、センスア
ンプＳＡ１のトランジスタＰ１とＰ２とに流れる電流の
和は、トランジスタＰ３とＰ４とに流れる電流の和より
も大きいため、これらトランジスタＰ１、Ｐ２が接続さ
れるセンスアンプＳＡ１の出力信号は“１”レベルにな
る。よって、この出力信号が供給されるインバータ回路
Ｉ１１の出力信号Ｓ１は“０”レベルになる。
【００９３】同様に、センスアンプＳＡ２において一方
入力端であるビット線Ｌ１に接続されるトランジスタＰ
５、Ｐ６のゲート電位はＶＲ１となり、他方入力端であ
るリファレンスビット線ＲＢＬ２、ＲＢＬ３に接続され
るトランジスタＰ７、Ｐ８のゲート電位はそれぞれＶＲ
２、ＶＲ３となっている。このため、トランジスタＰ
５、Ｐ６のゲート電位よりもトランジスタＰ７、Ｐ８の
ゲート電位の方が高いため、トランジスタＰ７、Ｐ８に
それぞれ流れる電流は、トランジスタＰ５、Ｐ６にそれ
ぞれ流れる電流よりも小さい。よって、センスアンプＳ
Ａ２のトランジスタＰ５とＰ６とに流れる電流の和は、
トランジスタＰ７とＰ８とに流れる電流の和よりも大き
いため、これらトランジスタＰ５、Ｐ６が接続されるセ
ンスアンプＳＡ２の出力端は“１”レベルになる。した
がって、このセンスアンプＳＡ２の出力信号が供給され
るインバータ回路Ｉ１２の出力信号Ｓ２は“０”レベル
になる。
入力端であるビット線Ｌ１に接続されるトランジスタＰ
５、Ｐ６のゲート電位はＶＲ１となり、他方入力端であ
るリファレンスビット線ＲＢＬ２、ＲＢＬ３に接続され
るトランジスタＰ７、Ｐ８のゲート電位はそれぞれＶＲ
２、ＶＲ３となっている。このため、トランジスタＰ
５、Ｐ６のゲート電位よりもトランジスタＰ７、Ｐ８の
ゲート電位の方が高いため、トランジスタＰ７、Ｐ８に
それぞれ流れる電流は、トランジスタＰ５、Ｐ６にそれ
ぞれ流れる電流よりも小さい。よって、センスアンプＳ
Ａ２のトランジスタＰ５とＰ６とに流れる電流の和は、
トランジスタＰ７とＰ８とに流れる電流の和よりも大き
いため、これらトランジスタＰ５、Ｐ６が接続されるセ
ンスアンプＳＡ２の出力端は“１”レベルになる。した
がって、このセンスアンプＳＡ２の出力信号が供給され
るインバータ回路Ｉ１２の出力信号Ｓ２は“０”レベル
になる。
【００９４】センスアンプＳＡ３においても、一方入力
端であるビット線Ｌ１に接続されるトランジスタＰ９、
Ｐ１０のゲート電位はＶＲ１となり、他方入力端である
リファレンスビット線ＲＢＬ３、ＲＢＬ４に接続される
トランジスタＰ１１、Ｐ１２のゲート電位はそれぞれＶ
Ｒ３、ＶＲ４となっている。このため、トランジスタＰ
９、Ｐ１０のゲート電位よりもトランジスタＰ１１、Ｐ
１２のゲート電位の方が高いため、トランジスタＰ１
１、Ｐ１２それぞれに流れる電流は、トランジスタＰ
９、Ｐ１０それぞれに流れる電流よりも小さい。よっ
て、センスアンプＳＡ３のトランジスタＰ９とＰ１０と
に流れる電流の和は、トランジスタＰ１１とＰ１２とに
流れる電流の和よりも大きいため、これらトランジスタ
Ｐ９、Ｐ１０が接続されるセンスアンプＳＡ３の出力端
は“１”レベルになる。したがって、このセンスアンプ
ＳＡ３の出力信号が供給されるインバータ回路Ｉ１３の
出力信号Ｓ３は“０”レベルになる。
端であるビット線Ｌ１に接続されるトランジスタＰ９、
Ｐ１０のゲート電位はＶＲ１となり、他方入力端である
リファレンスビット線ＲＢＬ３、ＲＢＬ４に接続される
トランジスタＰ１１、Ｐ１２のゲート電位はそれぞれＶ
Ｒ３、ＶＲ４となっている。このため、トランジスタＰ
９、Ｐ１０のゲート電位よりもトランジスタＰ１１、Ｐ
１２のゲート電位の方が高いため、トランジスタＰ１
１、Ｐ１２それぞれに流れる電流は、トランジスタＰ
９、Ｐ１０それぞれに流れる電流よりも小さい。よっ
て、センスアンプＳＡ３のトランジスタＰ９とＰ１０と
に流れる電流の和は、トランジスタＰ１１とＰ１２とに
流れる電流の和よりも大きいため、これらトランジスタ
Ｐ９、Ｐ１０が接続されるセンスアンプＳＡ３の出力端
は“１”レベルになる。したがって、このセンスアンプ
ＳＡ３の出力信号が供給されるインバータ回路Ｉ１３の
出力信号Ｓ３は“０”レベルになる。
【００９５】このように、閾値電圧の最も高いメモリセ
ルが選択されたとき、インバータ回路Ｉ１１〜Ｉ１３の
出力信号Ｓ１〜Ｓ３はともに“０”レベルとなるため、
図１６、図１７に示す実施例と同様、（０、０）のデー
タが読み出せたことになる。
ルが選択されたとき、インバータ回路Ｉ１１〜Ｉ１３の
出力信号Ｓ１〜Ｓ３はともに“０”レベルとなるため、
図１６、図１７に示す実施例と同様、（０、０）のデー
タが読み出せたことになる。
【００９６】次に、閾値電圧がＶth２のメモリセルが選
択されたとき、ビット線Ｌ１の電圧ＶＢはＶＲ２とほぼ
同じ電位となる。センスアンプＳＡ１において、一方入
力端であるビット線Ｌ１に接続されるトランジスタＰ
１、Ｐ２のゲート電位はＶＲ２となり、他方入力端であ
るリファレンスビット線ＲＢＬ１、ＲＢＬ２に接続され
るトランジスタＰ３、Ｐ４のゲート電位はそれぞれＶＲ
１、ＶＲ２となっている。したがって、トランジスタＰ
１、Ｐ２、Ｐ４のゲート電位よりもトランジスタＰ３の
ゲート電位の方が低いため、トランジスタＰ３に流れる
電流は、トランジスタＰ１、Ｐ２、Ｐ４のそれぞれに流
れる電流よりも大きい。よって、センスアンプＳＡ１の
トランジスタＰ１とＰ２とに流れる電流の和は、トラン
ジスタＰ３とＰ４とに流れる電流の和よりも小さくなる
ため、これらトランジスタＰ１、Ｐ２が接続されるセン
スアンプＳＡ１の出力端は“０”レベルになる。したが
って、このセンスアンプＳＡ１の出力信号が供給される
インバータ回路Ｉ１１の出力信号Ｓ１は“１”レベルに
なる。
択されたとき、ビット線Ｌ１の電圧ＶＢはＶＲ２とほぼ
同じ電位となる。センスアンプＳＡ１において、一方入
力端であるビット線Ｌ１に接続されるトランジスタＰ
１、Ｐ２のゲート電位はＶＲ２となり、他方入力端であ
るリファレンスビット線ＲＢＬ１、ＲＢＬ２に接続され
るトランジスタＰ３、Ｐ４のゲート電位はそれぞれＶＲ
１、ＶＲ２となっている。したがって、トランジスタＰ
１、Ｐ２、Ｐ４のゲート電位よりもトランジスタＰ３の
ゲート電位の方が低いため、トランジスタＰ３に流れる
電流は、トランジスタＰ１、Ｐ２、Ｐ４のそれぞれに流
れる電流よりも大きい。よって、センスアンプＳＡ１の
トランジスタＰ１とＰ２とに流れる電流の和は、トラン
ジスタＰ３とＰ４とに流れる電流の和よりも小さくなる
ため、これらトランジスタＰ１、Ｐ２が接続されるセン
スアンプＳＡ１の出力端は“０”レベルになる。したが
って、このセンスアンプＳＡ１の出力信号が供給される
インバータ回路Ｉ１１の出力信号Ｓ１は“１”レベルに
なる。
【００９７】センスアンプＳＡ２において、一方入力端
であるビット線Ｌ１に接続されるトランジスタＰ５、Ｐ
６のゲートの電圧はＶＲ２となり、他方入力端であるリ
ファレンスビット線ＲＢＬ２、ＲＢＬ３に接続されるト
ランジスタＰ７、Ｐ８のゲート電位はそれぞれＶＲ２、
ＶＲ３となっている。このため、トランジスタＰ５、Ｐ
６、Ｐ７のゲート電位よりもトランジスタＰ８のゲート
電位の方が高いため、トランジスタＰ８に流れる電流
は、ゲート電位がそれぞれＶＲ２であるトランジスタＰ
５、Ｐ６、Ｐ７それぞれに流れる電流よりも小さい。し
たがって、センスアンプＳＡ２のトランジスタＰ５とＰ
６とに流れる電流の和は、トランジスタＰ７とＰ８とに
流れる電流の和よりも大きいため、これらトランジスタ
Ｐ５、Ｐ６が接続されるセンスアンプＳＡ２の出力端は
“１”レベルになる。よって、このセンスアンプＳＡ２
の出力信号が供給されるインバータ回路Ｉ１２の出力信
号Ｓ２は“０”レベルになる。
であるビット線Ｌ１に接続されるトランジスタＰ５、Ｐ
６のゲートの電圧はＶＲ２となり、他方入力端であるリ
ファレンスビット線ＲＢＬ２、ＲＢＬ３に接続されるト
ランジスタＰ７、Ｐ８のゲート電位はそれぞれＶＲ２、
ＶＲ３となっている。このため、トランジスタＰ５、Ｐ
６、Ｐ７のゲート電位よりもトランジスタＰ８のゲート
電位の方が高いため、トランジスタＰ８に流れる電流
は、ゲート電位がそれぞれＶＲ２であるトランジスタＰ
５、Ｐ６、Ｐ７それぞれに流れる電流よりも小さい。し
たがって、センスアンプＳＡ２のトランジスタＰ５とＰ
６とに流れる電流の和は、トランジスタＰ７とＰ８とに
流れる電流の和よりも大きいため、これらトランジスタ
Ｐ５、Ｐ６が接続されるセンスアンプＳＡ２の出力端は
“１”レベルになる。よって、このセンスアンプＳＡ２
の出力信号が供給されるインバータ回路Ｉ１２の出力信
号Ｓ２は“０”レベルになる。
【００９８】センスアンプＳＡ３においても、一方入力
端であるビット線Ｌ１に接続されるトランジスタＰ９、
Ｐ１０のゲート電位はＶＲ２となり、他方入力端である
リファレンスビット線ＲＢＬ３、ＲＢＬ４に接続される
トランジスタＰ１１、Ｐ１２のゲート電位はそれぞれＶ
Ｒ３、ＶＲ４となっている。このため、トランジスタＰ
９、Ｐ１０のゲート電位よりもトランジスタＰ１１、Ｐ
１２のゲート電位の方が高いため、トランジスタＰ１
１、Ｐ１２それぞれに流れる電流は、トランジスタＰ
９、Ｐ１０それぞれに流れる電流よりも小さい。したが
って、センスアンプＳＡ３のトランジスタＰ９とＰ１０
とに流れる電流の和は、トランジスタＰ１１とＰ１２と
に流れる電流の和よりも大きいため、これらトランジス
タＰ９、Ｐ１０が接続されるセンスアンプＳＡ３の出力
端は“１”レベルになる。よって、このセンスアンプＳ
Ａ３の出力信号が供給されるインバータ回路Ｉ１３の出
力信号Ｓ３は“０”レベルになる。
端であるビット線Ｌ１に接続されるトランジスタＰ９、
Ｐ１０のゲート電位はＶＲ２となり、他方入力端である
リファレンスビット線ＲＢＬ３、ＲＢＬ４に接続される
トランジスタＰ１１、Ｐ１２のゲート電位はそれぞれＶ
Ｒ３、ＶＲ４となっている。このため、トランジスタＰ
９、Ｐ１０のゲート電位よりもトランジスタＰ１１、Ｐ
１２のゲート電位の方が高いため、トランジスタＰ１
１、Ｐ１２それぞれに流れる電流は、トランジスタＰ
９、Ｐ１０それぞれに流れる電流よりも小さい。したが
って、センスアンプＳＡ３のトランジスタＰ９とＰ１０
とに流れる電流の和は、トランジスタＰ１１とＰ１２と
に流れる電流の和よりも大きいため、これらトランジス
タＰ９、Ｐ１０が接続されるセンスアンプＳＡ３の出力
端は“１”レベルになる。よって、このセンスアンプＳ
Ａ３の出力信号が供給されるインバータ回路Ｉ１３の出
力信号Ｓ３は“０”レベルになる。
【００９９】このように、インバータ回路Ｉ１１〜Ｉ１
３の出力信号は、Ｓ１＝“１”レベル、Ｓ２＝Ｓ３＝
“０”レベルとなるため、図１６、図１７に示す実施例
と同様、（０、１）のデータが読み出せたことになる。
３の出力信号は、Ｓ１＝“１”レベル、Ｓ２＝Ｓ３＝
“０”レベルとなるため、図１６、図１７に示す実施例
と同様、（０、１）のデータが読み出せたことになる。
【０１００】次に、閾値電圧がＶth３のメモリセルが選
択されたとき、ビット線Ｌ１の電位ＶＢはＶＲ３とほぼ
同じ電位となる。センスアンプＳＡ１において一方入力
端であるビット線Ｌ１に接続されるトランジスタＰ１、
Ｐ２のゲートの電圧はＶＲ３となり、他方入力端である
リファレンスビット線ＲＢＬ１、ＲＢＬ２に接続される
トランジスタＰ３、Ｐ４のゲート電位はそれぞれＶＲ
１、ＶＲ２となっている。このため、トランジスタＰ
１、Ｐ２のゲート電位よりもトランジスタＰ３、Ｐ４の
ゲート電圧の方が低いため、トランジスタＰ３、Ｐ４そ
れぞれに流れる電流は、トランジスタＰ１、Ｐ２それぞ
れに流れる電流よりも大きい。したがって、センスアン
プＳＡ１のトランジスタＰ１とＰ２とに流れる電流の和
は、トランジスタＰ３とＰ４とに流れる電流の和よりも
小さくなるため、これらトランジスタＰ１、Ｐ２が接続
されるセンスアンプＳＡ１の出力端は“０”レベルにな
る。よって、このセンスアンプＳＡ１の出力信号が供給
されるインバータ回路Ｉ１１の出力信号Ｓ１は“１”レ
ベルになる。
択されたとき、ビット線Ｌ１の電位ＶＢはＶＲ３とほぼ
同じ電位となる。センスアンプＳＡ１において一方入力
端であるビット線Ｌ１に接続されるトランジスタＰ１、
Ｐ２のゲートの電圧はＶＲ３となり、他方入力端である
リファレンスビット線ＲＢＬ１、ＲＢＬ２に接続される
トランジスタＰ３、Ｐ４のゲート電位はそれぞれＶＲ
１、ＶＲ２となっている。このため、トランジスタＰ
１、Ｐ２のゲート電位よりもトランジスタＰ３、Ｐ４の
ゲート電圧の方が低いため、トランジスタＰ３、Ｐ４そ
れぞれに流れる電流は、トランジスタＰ１、Ｐ２それぞ
れに流れる電流よりも大きい。したがって、センスアン
プＳＡ１のトランジスタＰ１とＰ２とに流れる電流の和
は、トランジスタＰ３とＰ４とに流れる電流の和よりも
小さくなるため、これらトランジスタＰ１、Ｐ２が接続
されるセンスアンプＳＡ１の出力端は“０”レベルにな
る。よって、このセンスアンプＳＡ１の出力信号が供給
されるインバータ回路Ｉ１１の出力信号Ｓ１は“１”レ
ベルになる。
【０１０１】センスアンプＳＡ２において、一方入力端
であるビット線Ｌ１に接続されるトランジスタＰ５、Ｐ
６のゲート電位はＶＲ３となり、他方入力端であるリフ
ァレンスビット線ＲＢＬ２、ＲＢＬ３に接続されるトラ
ンジスタＰ７、Ｐ８のゲート電位はそれぞれＶＲ２、Ｖ
Ｒ３となっている。このため、トランジスタＰ５、Ｐ
６、Ｐ８のゲート電圧よりもトランジスタＰ７のゲート
電位の方が低いため、トランジスタＰ７に流れる電流
は、ゲート電圧がそれぞれＶＲ３であるトランジスタＰ
５、Ｐ６、Ｐ８それぞれに流れる電流よりも大きい。し
たがって、センスアンプＳＡ２のトランジスタＰ５とＰ
６とに流れる電流の和は、トランジスタＰ７とＰ８とに
流れる電流の和よりも小さいため、これらトランジスタ
Ｐ５、Ｐ６が接続されるセンスアンプＳＡ２の出力端は
“０”レベルになる。よって、このセンスアンプＳＡ２
の出力信号が供給されるインバータ回路Ｉ１２の出力信
号Ｓ２は“１”レベルになる。
であるビット線Ｌ１に接続されるトランジスタＰ５、Ｐ
６のゲート電位はＶＲ３となり、他方入力端であるリフ
ァレンスビット線ＲＢＬ２、ＲＢＬ３に接続されるトラ
ンジスタＰ７、Ｐ８のゲート電位はそれぞれＶＲ２、Ｖ
Ｒ３となっている。このため、トランジスタＰ５、Ｐ
６、Ｐ８のゲート電圧よりもトランジスタＰ７のゲート
電位の方が低いため、トランジスタＰ７に流れる電流
は、ゲート電圧がそれぞれＶＲ３であるトランジスタＰ
５、Ｐ６、Ｐ８それぞれに流れる電流よりも大きい。し
たがって、センスアンプＳＡ２のトランジスタＰ５とＰ
６とに流れる電流の和は、トランジスタＰ７とＰ８とに
流れる電流の和よりも小さいため、これらトランジスタ
Ｐ５、Ｐ６が接続されるセンスアンプＳＡ２の出力端は
“０”レベルになる。よって、このセンスアンプＳＡ２
の出力信号が供給されるインバータ回路Ｉ１２の出力信
号Ｓ２は“１”レベルになる。
【０１０２】センスアンプＳＡ３においても、一方入力
端であるビット線Ｌ１が接続されるトランジスタＰ９、
Ｐ１０のゲート電位はＶＲ３となり、他方入力端である
リファレンスビット線ＲＢＬ３、ＲＢＬ４に接続される
トランジスタＰ１１、Ｐ１２のゲート電位はそれぞれＶ
Ｒ３、ＶＲ４となっている。このため、トランジスタＰ
９、Ｐ１０、Ｐ１１のゲート電位よりもトランジスタＰ
１２のゲート電位の方が高いため、トランジスタＰ１２
に流れる電流は、トランジスタＰ９、Ｐ１０、Ｐ１１そ
れぞれに流れる電流よりも小さい。したがって、センス
アンプＳＡ３のトランジスタＰ９とＰ１０とに流れる電
流の和は、トランジスタＰ１１とＰ１２とに流れる電流
の和よりも大きいため、これらトランジスタＰ９、Ｐ１
０が接続されるセンスアンプＳＡ３の出力端は“１”レ
ベルになる。よって、このセンスアンプＳＡ３の出力信
号が供給されるインバータ回路Ｉ１３の出力信号Ｓ３は
“０”レベルになる。
端であるビット線Ｌ１が接続されるトランジスタＰ９、
Ｐ１０のゲート電位はＶＲ３となり、他方入力端である
リファレンスビット線ＲＢＬ３、ＲＢＬ４に接続される
トランジスタＰ１１、Ｐ１２のゲート電位はそれぞれＶ
Ｒ３、ＶＲ４となっている。このため、トランジスタＰ
９、Ｐ１０、Ｐ１１のゲート電位よりもトランジスタＰ
１２のゲート電位の方が高いため、トランジスタＰ１２
に流れる電流は、トランジスタＰ９、Ｐ１０、Ｐ１１そ
れぞれに流れる電流よりも小さい。したがって、センス
アンプＳＡ３のトランジスタＰ９とＰ１０とに流れる電
流の和は、トランジスタＰ１１とＰ１２とに流れる電流
の和よりも大きいため、これらトランジスタＰ９、Ｐ１
０が接続されるセンスアンプＳＡ３の出力端は“１”レ
ベルになる。よって、このセンスアンプＳＡ３の出力信
号が供給されるインバータ回路Ｉ１３の出力信号Ｓ３は
“０”レベルになる。
【０１０３】このように、インバータ回路Ｉ１１〜Ｉ１
３の出力信号は、Ｓ１＝Ｓ２＝“１”レベル、Ｓ３＝
“０”レベルとなるため、図１６、図１７に示す実施例
と同様、（１、０）のデータが読み出せたことになる。
３の出力信号は、Ｓ１＝Ｓ２＝“１”レベル、Ｓ３＝
“０”レベルとなるため、図１６、図１７に示す実施例
と同様、（１、０）のデータが読み出せたことになる。
【０１０４】次に、閾値電圧がＶth４のメモリセルが選
択されたとき、ビット線Ｌ１の電位ＶＢはＶＲ４とほぼ
同じ電位となる。センスアンプＳＡ１において一方入力
端であるビット線Ｌ１に接続されるトランジスタＰ１、
Ｐ２のゲート電位はＶＲ４となり、他方入力端であるリ
ファレンスビット線ＲＢＬ１、ＲＢＬ２に接続されるト
ランジスタＰ３、Ｐ４のゲート電位はそれぞれＶＲ１、
ＶＲ２となっている。このため、トランジスタＰ１、Ｐ
２のゲート電位よりもトランジスタＰ３、Ｐ４のゲート
電位の方が低いため、トランジスタＰ３、Ｐ４それぞれ
に流れる電流は、トランジスタＰ１、Ｐ２それぞれに流
れる電流よりも大きい。したがって、センスアンプＳＡ
１のトランジスタＰ１とＰ２とに流れる電流の和は、ト
ランジスタＰ３とＰ４とに流れる電流の和よりも小さく
なるため、これらトランジスタＰ１、Ｐ２が接続される
センスアンプＳＡ１の出力端は“０”レベルになる。よ
って、このセンスアンプＳＡ１の出力信号が供給される
インバータ回路Ｉ１１の出力信号Ｓ１は“１”レベルに
なる。
択されたとき、ビット線Ｌ１の電位ＶＢはＶＲ４とほぼ
同じ電位となる。センスアンプＳＡ１において一方入力
端であるビット線Ｌ１に接続されるトランジスタＰ１、
Ｐ２のゲート電位はＶＲ４となり、他方入力端であるリ
ファレンスビット線ＲＢＬ１、ＲＢＬ２に接続されるト
ランジスタＰ３、Ｐ４のゲート電位はそれぞれＶＲ１、
ＶＲ２となっている。このため、トランジスタＰ１、Ｐ
２のゲート電位よりもトランジスタＰ３、Ｐ４のゲート
電位の方が低いため、トランジスタＰ３、Ｐ４それぞれ
に流れる電流は、トランジスタＰ１、Ｐ２それぞれに流
れる電流よりも大きい。したがって、センスアンプＳＡ
１のトランジスタＰ１とＰ２とに流れる電流の和は、ト
ランジスタＰ３とＰ４とに流れる電流の和よりも小さく
なるため、これらトランジスタＰ１、Ｐ２が接続される
センスアンプＳＡ１の出力端は“０”レベルになる。よ
って、このセンスアンプＳＡ１の出力信号が供給される
インバータ回路Ｉ１１の出力信号Ｓ１は“１”レベルに
なる。
【０１０５】センスアンプＳＡ２においても、一方入力
端であるビット線Ｌ１に接続されるトランジスタＰ５、
Ｐ６のゲート電位はＶＲ４となり、他方入力端であるリ
ファレンスビット線ＲＢＬ２、ＲＢＬ３に接続されるト
ランジスタＰ７、Ｐ８のゲート電位はそれぞれＶＲ２、
ＶＲ３となっている。このため、トランジスタＰ５、Ｐ
６のゲート電位よりもトランジスタＰ７、Ｐ８のゲート
電位の方が低いため、トランジスタＰ７、Ｐ８それぞれ
に流れる電流は、ゲート電位がそれぞれＶＲ４であるト
ランジスタＰ５、Ｐ６それぞれに流れる電流よりも大き
い。したがって、センスアンプＳＡ２の一方入力端であ
るトランジスタＰ５とＰ６とに流れる電流の和は、他方
入力端であるトランジスタＰ７とＰ８とに流れる電流の
和よりも小さいため、このＰ５、Ｐ６が接続されるセン
スアンプＳＡ２の出力端は“０”レベルになる。よっ
て、このセンスアンプＳＡ２の出力信号が供給されるイ
ンバータ回路Ｉ１２の出力信号Ｓ２は“１”レベルにな
る。
端であるビット線Ｌ１に接続されるトランジスタＰ５、
Ｐ６のゲート電位はＶＲ４となり、他方入力端であるリ
ファレンスビット線ＲＢＬ２、ＲＢＬ３に接続されるト
ランジスタＰ７、Ｐ８のゲート電位はそれぞれＶＲ２、
ＶＲ３となっている。このため、トランジスタＰ５、Ｐ
６のゲート電位よりもトランジスタＰ７、Ｐ８のゲート
電位の方が低いため、トランジスタＰ７、Ｐ８それぞれ
に流れる電流は、ゲート電位がそれぞれＶＲ４であるト
ランジスタＰ５、Ｐ６それぞれに流れる電流よりも大き
い。したがって、センスアンプＳＡ２の一方入力端であ
るトランジスタＰ５とＰ６とに流れる電流の和は、他方
入力端であるトランジスタＰ７とＰ８とに流れる電流の
和よりも小さいため、このＰ５、Ｐ６が接続されるセン
スアンプＳＡ２の出力端は“０”レベルになる。よっ
て、このセンスアンプＳＡ２の出力信号が供給されるイ
ンバータ回路Ｉ１２の出力信号Ｓ２は“１”レベルにな
る。
【０１０６】センスアンプＳＡ３においても、一方入力
端であるビット線Ｌ１に接続されるトランジスタＰ９、
Ｐ１０のゲート電位はＶＲ４となり、他方入力端である
リファレンスビット線ＲＢＬ３、ＲＢＬ４に接続される
トランジスタＰ１１、Ｐ１２のゲート電位はそれぞれＶ
Ｒ３、ＶＲ４となっている。このため、トランジスタＰ
９、Ｐ１０、Ｐ１２のゲート電位よりもトランジスタＰ
１１のゲート電位の方が低いため、ゲート電位がＶＲ３
のトランジスタＰ１１に流れる電流は、ゲート電位がそ
れぞれＶＲ４のトランジスタＰ９、Ｐ１０、Ｐ１２それ
ぞれに流れる電流よりも大きい。したがって、センスア
ンプＳＡ３のトランジスタＰ９とＰ１０とに流れる電流
の和は、トランジスタＰ１１とＰ１２とに流れる電流の
和よりも小さいため、これらトランジスタＰ９、Ｐ１０
が接続されるセンスアンプＳＡ３の出力端は“０”レベ
ルになる。よって、このセンスアンプＳＡ３の出力信号
が供給されるインバータ回路Ｉ１３の出力信号Ｓ３は
“１”レベルになる。
端であるビット線Ｌ１に接続されるトランジスタＰ９、
Ｐ１０のゲート電位はＶＲ４となり、他方入力端である
リファレンスビット線ＲＢＬ３、ＲＢＬ４に接続される
トランジスタＰ１１、Ｐ１２のゲート電位はそれぞれＶ
Ｒ３、ＶＲ４となっている。このため、トランジスタＰ
９、Ｐ１０、Ｐ１２のゲート電位よりもトランジスタＰ
１１のゲート電位の方が低いため、ゲート電位がＶＲ３
のトランジスタＰ１１に流れる電流は、ゲート電位がそ
れぞれＶＲ４のトランジスタＰ９、Ｐ１０、Ｐ１２それ
ぞれに流れる電流よりも大きい。したがって、センスア
ンプＳＡ３のトランジスタＰ９とＰ１０とに流れる電流
の和は、トランジスタＰ１１とＰ１２とに流れる電流の
和よりも小さいため、これらトランジスタＰ９、Ｐ１０
が接続されるセンスアンプＳＡ３の出力端は“０”レベ
ルになる。よって、このセンスアンプＳＡ３の出力信号
が供給されるインバータ回路Ｉ１３の出力信号Ｓ３は
“１”レベルになる。
【０１０７】このように、インバータ回路Ｉ１１〜Ｉ１
３の出力信号は、Ｓ１＝Ｓ２＝Ｓ３＝“１”レベルとな
るため、図１６、図１７に示す実施例と同様、（１、
１）のデータが読み出せたことになる。
３の出力信号は、Ｓ１＝Ｓ２＝Ｓ３＝“１”レベルとな
るため、図１６、図１７に示す実施例と同様、（１、
１）のデータが読み出せたことになる。
【０１０８】図２０、図２１に示す実施例は、４種類の
閾値電圧で区別される４種類のメモリセルそれぞれと等
価な４種類のリファレンスセルを用いることによって、
効率よくメモリセルに記憶されているデータを検出でき
る。なお、この実施例では差動型センスアンプとしてカ
レントミラー型のものを用いたが、これはどのようなも
のでも良いことは言うまでもない。すなわち、ビット線
Ｌ１に接続される二つのトランジスタに流れる電流の和
と異なるリファレンスビット線に接続される二つのトラ
ンジスタに流れる電流の和とを比較できるようなもので
あれば、どのようなものでも良い。
閾値電圧で区別される４種類のメモリセルそれぞれと等
価な４種類のリファレンスセルを用いることによって、
効率よくメモリセルに記憶されているデータを検出でき
る。なお、この実施例では差動型センスアンプとしてカ
レントミラー型のものを用いたが、これはどのようなも
のでも良いことは言うまでもない。すなわち、ビット線
Ｌ１に接続される二つのトランジスタに流れる電流の和
と異なるリファレンスビット線に接続される二つのトラ
ンジスタに流れる電流の和とを比較できるようなもので
あれば、どのようなものでも良い。
【０１０９】図２３、図２４は読出し回路の第３の実施
例を示すものであり、図２０、図２１に示す第２の実施
例と同一部分には同一符号を付す。第３の実施例におい
て第２の実施例と異なるのは、差動型センスアンプの他
方入力端となるリファレンス電位の発生方法である。第
３の実施例は、閾値電圧がＶth２のリファレンスセルが
接続されたリファレンスビット線と、閾値電圧がＶth３
のリファレンスセルが接続されたリファレンスビット線
はそれぞれ２本ずつ設けられている。すなわち、図２３
において、６本のリファレンスビット線ＲＢＬ１、ＲＢ
Ｌ２１、ＲＢＬ２２、ＲＢＬ３１、ＲＢＬ３２、ＲＢＬ
４のうち、リファレンスビット線ＲＢＬ１には閾値電圧
がＶth１のリファレンスセルからなるリファレンスセル
群ＲＣ１が接続され、リファレンスビット線ＲＢＬ２
１、２２には閾値電圧がＶth２のリファレンスセルから
なるリファレンスセル群ＲＣ２１、ＲＣ２２が接続され
ている。また、リファレンスビット線ＲＢＬ３１、３２
には閾値電圧がＶth３のリファレンスセルからなるリフ
ァレンスセル群ＲＣ３１、ＲＣ３２が接続され、リファ
レンスビット線ＲＢＬ４には閾値電圧がＶth４のリファ
レンスセルからなるリファレンスセル群ＲＣ４が接続さ
れている。
例を示すものであり、図２０、図２１に示す第２の実施
例と同一部分には同一符号を付す。第３の実施例におい
て第２の実施例と異なるのは、差動型センスアンプの他
方入力端となるリファレンス電位の発生方法である。第
３の実施例は、閾値電圧がＶth２のリファレンスセルが
接続されたリファレンスビット線と、閾値電圧がＶth３
のリファレンスセルが接続されたリファレンスビット線
はそれぞれ２本ずつ設けられている。すなわち、図２３
において、６本のリファレンスビット線ＲＢＬ１、ＲＢ
Ｌ２１、ＲＢＬ２２、ＲＢＬ３１、ＲＢＬ３２、ＲＢＬ
４のうち、リファレンスビット線ＲＢＬ１には閾値電圧
がＶth１のリファレンスセルからなるリファレンスセル
群ＲＣ１が接続され、リファレンスビット線ＲＢＬ２
１、２２には閾値電圧がＶth２のリファレンスセルから
なるリファレンスセル群ＲＣ２１、ＲＣ２２が接続され
ている。また、リファレンスビット線ＲＢＬ３１、３２
には閾値電圧がＶth３のリファレンスセルからなるリフ
ァレンスセル群ＲＣ３１、ＲＣ３２が接続され、リファ
レンスビット線ＲＢＬ４には閾値電圧がＶth４のリファ
レンスセルからなるリファレンスセル群ＲＣ４が接続さ
れている。
【０１１０】閾値電圧がＶth１のリファレンスセルが接
続されているリファレンスビット線ＲＢＬ１と、閾値電
圧がＶth２のリファレンスセルが接続されているリファ
レンスビット線ＲＢＬ２１とが接続されて、新たにリフ
ァレンスビット線ＶＲ１１を構成し、リファレンス電位
ＶＲ１１を出力する。このリファレンス電位ＶＲ１１
は、閾値電圧がＶth１のメモリセルが選択されたときの
ビット線の電位ＶＲ１よりも高く、閾値電圧がＶth２の
メモリセルが選択されたときのビット線の電位ＶＲ２よ
りも低い電位に設定されている。すなわち、閾値電圧が
Ｖth１のリファレンスセルが接続されているリファレン
スビット線と、閾値電圧がＶth２のリファレンスセルが
接続されているリファレンスビット線とを接続するよう
にしたため、リファレンス電位ＶＲ１１としてビット線
の電位ＶＲ１とＶＲ２との間の電圧が得られたためであ
る。
続されているリファレンスビット線ＲＢＬ１と、閾値電
圧がＶth２のリファレンスセルが接続されているリファ
レンスビット線ＲＢＬ２１とが接続されて、新たにリフ
ァレンスビット線ＶＲ１１を構成し、リファレンス電位
ＶＲ１１を出力する。このリファレンス電位ＶＲ１１
は、閾値電圧がＶth１のメモリセルが選択されたときの
ビット線の電位ＶＲ１よりも高く、閾値電圧がＶth２の
メモリセルが選択されたときのビット線の電位ＶＲ２よ
りも低い電位に設定されている。すなわち、閾値電圧が
Ｖth１のリファレンスセルが接続されているリファレン
スビット線と、閾値電圧がＶth２のリファレンスセルが
接続されているリファレンスビット線とを接続するよう
にしたため、リファレンス電位ＶＲ１１としてビット線
の電位ＶＲ１とＶＲ２との間の電圧が得られたためであ
る。
【０１１１】同様に、閾値電圧がＶth２のリファレンス
セルが接続されているもう１つのリファレンスビット線
ＲＢＬ２２と、閾値電圧がＶth３のリファレンスセルが
接続されているリファレンスビット線ＲＢＬ３１とが接
続されて、新たにリファレンスビット線ＶＲ２１を構成
し、リファレンス電位ＶＲ２１を出力する。このリファ
レンス電位ＶＲ２１は、閾値電圧がＶth２のメモリセル
が選択されたときのビット線の電位ＶＲ２よりも高く、
閾値電圧がＶth３のメモリセルが選択されたときのビッ
ト線の電位ＶＲ３よりも低い電位に設定されている。
セルが接続されているもう１つのリファレンスビット線
ＲＢＬ２２と、閾値電圧がＶth３のリファレンスセルが
接続されているリファレンスビット線ＲＢＬ３１とが接
続されて、新たにリファレンスビット線ＶＲ２１を構成
し、リファレンス電位ＶＲ２１を出力する。このリファ
レンス電位ＶＲ２１は、閾値電圧がＶth２のメモリセル
が選択されたときのビット線の電位ＶＲ２よりも高く、
閾値電圧がＶth３のメモリセルが選択されたときのビッ
ト線の電位ＶＲ３よりも低い電位に設定されている。
【０１１２】さらに、閾値電圧がＶth３のリファレンス
セルが接続されているもう１つのリファレンスビット線
ＲＢＬ３２と、閾値電圧がＶth４のリファレンスセルが
接続されているリファレンスビット線ＲＢＬ４とが接続
されて、新たにリファレンスビット線ＶＲ３１を構成
し、リファレンス電位ＶＲ３１を出力する。このリファ
レンス電位ＶＲ３１は、閾値電圧がＶth３のメモリセル
が選択されたときのビット線の電位ＶＲ３よりも高く、
閾値電圧がＶth４のメモリセルが選択されたときのビッ
ト線の電位ＶＲ４よりも低い電位に設定されている。す
なわち、ビット線に出力される４種類の電位とリファレ
ンス電位との間の大小関係は、ＶＲ１＜ＶＲ１１＜ＶＲ
２＜ＶＲ２１＜ＶＲ３＜ＶＲ３１＜ＶＲ４となる。
セルが接続されているもう１つのリファレンスビット線
ＲＢＬ３２と、閾値電圧がＶth４のリファレンスセルが
接続されているリファレンスビット線ＲＢＬ４とが接続
されて、新たにリファレンスビット線ＶＲ３１を構成
し、リファレンス電位ＶＲ３１を出力する。このリファ
レンス電位ＶＲ３１は、閾値電圧がＶth３のメモリセル
が選択されたときのビット線の電位ＶＲ３よりも高く、
閾値電圧がＶth４のメモリセルが選択されたときのビッ
ト線の電位ＶＲ４よりも低い電位に設定されている。す
なわち、ビット線に出力される４種類の電位とリファレ
ンス電位との間の大小関係は、ＶＲ１＜ＶＲ１１＜ＶＲ
２＜ＶＲ２１＜ＶＲ３＜ＶＲ３１＜ＶＲ４となる。
【０１１３】差動型センスアンプＳＡ１、ＳＡ２、ＳＡ
３はそれぞれＰチャネルトランジスタＰ２１、Ｐ２２、
ＰチャネルトランジスタＰ２３、Ｐ２４、Ｐチャネルト
ランジスタＰ２５、Ｐ２６、及びそれぞれＮチャネルト
ランジスタＮ２１、Ｎ２２、ＮチャネルトランジスタＮ
２３、Ｎ２４、ＮチャネルトランジスタＮ２５、Ｎ２６
によって構成されている。これらセンスアンプＳＡ１、
ＳＡ２、ＳＡ３の各一方入力端を構成するＰチャネルト
ランジスタＰ２１、Ｐ２３、Ｐ２５のゲートはそれぞれ
ビット線Ｌ１に接続され、各他方入力端を構成するＰチ
ャネルトランジスタＰ２２、Ｐ２４、Ｐ２６のゲートは
それぞれリファレンスビット線ＶＲ１１、ＶＲ２１、Ｖ
Ｒ３１に接続されている。
３はそれぞれＰチャネルトランジスタＰ２１、Ｐ２２、
ＰチャネルトランジスタＰ２３、Ｐ２４、Ｐチャネルト
ランジスタＰ２５、Ｐ２６、及びそれぞれＮチャネルト
ランジスタＮ２１、Ｎ２２、ＮチャネルトランジスタＮ
２３、Ｎ２４、ＮチャネルトランジスタＮ２５、Ｎ２６
によって構成されている。これらセンスアンプＳＡ１、
ＳＡ２、ＳＡ３の各一方入力端を構成するＰチャネルト
ランジスタＰ２１、Ｐ２３、Ｐ２５のゲートはそれぞれ
ビット線Ｌ１に接続され、各他方入力端を構成するＰチ
ャネルトランジスタＰ２２、Ｐ２４、Ｐ２６のゲートは
それぞれリファレンスビット線ＶＲ１１、ＶＲ２１、Ｖ
Ｒ３１に接続されている。
【０１１４】上記構成において、動作について説明す
る。閾値電圧の最も高いメモリセルが選択されるとビッ
ト線Ｌ１の電位ＶＢはＶＲ１となり、このＶＲ１はＶＲ
１１、ＶＲ２１、ＶＲ３１それぞれよりも低いため、セ
ンスアンプＳＡ１、ＳＡ２、ＳＡ３の各出力端からは
“１”レベルの信号が出力される。これら出力信号はそ
れぞれインバータ回路Ｉ１１、Ｉ１２、Ｉ１３に供給さ
れ、これらインバータ回路Ｉ１１、Ｉ１２、Ｉ１３の出
力信号Ｓ１、Ｓ２、Ｓ３はともに、読出し回路の第１の
実施例、第２の実施例と同様に“０”レベルとなる。
る。閾値電圧の最も高いメモリセルが選択されるとビッ
ト線Ｌ１の電位ＶＢはＶＲ１となり、このＶＲ１はＶＲ
１１、ＶＲ２１、ＶＲ３１それぞれよりも低いため、セ
ンスアンプＳＡ１、ＳＡ２、ＳＡ３の各出力端からは
“１”レベルの信号が出力される。これら出力信号はそ
れぞれインバータ回路Ｉ１１、Ｉ１２、Ｉ１３に供給さ
れ、これらインバータ回路Ｉ１１、Ｉ１２、Ｉ１３の出
力信号Ｓ１、Ｓ２、Ｓ３はともに、読出し回路の第１の
実施例、第２の実施例と同様に“０”レベルとなる。
【０１１５】また、ビット線Ｌ１の電位ＶＢがＶＲ２の
とき、センスアンプＳＡ１の他方入力端であるリファレ
ンス電位ＶＲ１１はＶＲ２よりも低いため、センスアン
プＳＡ１の出力信号のみが“０”レベルとなり、インバ
ータ回路Ｉ１１の出力信号Ｓ１は“１”レベルとなる。
このとき、インバータ回路Ｉ１２、Ｉ１３の出力信号Ｓ
１はともに“０”レベルである。
とき、センスアンプＳＡ１の他方入力端であるリファレ
ンス電位ＶＲ１１はＶＲ２よりも低いため、センスアン
プＳＡ１の出力信号のみが“０”レベルとなり、インバ
ータ回路Ｉ１１の出力信号Ｓ１は“１”レベルとなる。
このとき、インバータ回路Ｉ１２、Ｉ１３の出力信号Ｓ
１はともに“０”レベルである。
【０１１６】さらに、ビット線Ｌ１の電位ＶＢがＶＲ３
のとき、センスアンプＳＡ１、ＳＡ２のそれぞれ他方入
力端であるリファレンス電位ＶＲ１１、ＶＲ２１はＶＲ
３よりも低い。このため、センスアンプＳＡ１、ＳＡ２
の出力信号はともに“０”レベルとなり、インバータ回
路Ｉ１１、Ｉ１２の出力信号Ｓ１、Ｓ２はともに“１”
レベルになる。このようにＳ１＝Ｓ２＝“１”レベル、
Ｓ３＝“０”レベルの信号が出力され、正しくデータが
読み出される。
のとき、センスアンプＳＡ１、ＳＡ２のそれぞれ他方入
力端であるリファレンス電位ＶＲ１１、ＶＲ２１はＶＲ
３よりも低い。このため、センスアンプＳＡ１、ＳＡ２
の出力信号はともに“０”レベルとなり、インバータ回
路Ｉ１１、Ｉ１２の出力信号Ｓ１、Ｓ２はともに“１”
レベルになる。このようにＳ１＝Ｓ２＝“１”レベル、
Ｓ３＝“０”レベルの信号が出力され、正しくデータが
読み出される。
【０１１７】また、ビット線Ｌ１の電位ＶＢがＶＲ４の
とき、センスアンプＳＡ１、ＳＡ２、ＳＡ３のそれぞれ
他方入力端であるリファレンス電位ＶＲ１１、ＶＲ２
１、ＶＲ３１はＶＲ４よりも低い。このため、センスア
ンプＳＡ１、ＳＡ２、ＳＡ３の出力信号はともに“０”
レベルになり、インバータ回路Ｉ１１、Ｉ１２、Ｉ１３
の出力信号Ｓ１、Ｓ２、Ｓ３はともに“１”レベルにな
る。このようにＳ１＝Ｓ２＝Ｓ３＝“１”レベルの信号
が出力され、正しくデータが読み出される。
とき、センスアンプＳＡ１、ＳＡ２、ＳＡ３のそれぞれ
他方入力端であるリファレンス電位ＶＲ１１、ＶＲ２
１、ＶＲ３１はＶＲ４よりも低い。このため、センスア
ンプＳＡ１、ＳＡ２、ＳＡ３の出力信号はともに“０”
レベルになり、インバータ回路Ｉ１１、Ｉ１２、Ｉ１３
の出力信号Ｓ１、Ｓ２、Ｓ３はともに“１”レベルにな
る。このようにＳ１＝Ｓ２＝Ｓ３＝“１”レベルの信号
が出力され、正しくデータが読み出される。
【０１１８】この実施例においては、Ｖth１の閾値電圧
を持つリファレンスセルが接続されたリファレンスビッ
ト線ＲＢＬ１と、Ｖth２の閾値電圧を持つリファレンス
セルが接続されたリファレンスビット線ＲＢＬ２１とを
接続してセンスアンプＳＡ１の他方入力端であるリファ
レンス電位ＶＲ１１を生成している。このため、リファ
レンス電位として確実にＶth１とＶth２との間の電位に
対応した電位を作ることができる。同様に、Ｖth２の閾
値電圧を持つリファレンスセルが接続されたリファレン
スビット線ＲＢＬ２２と、Ｖth３の閾値電圧を持つリフ
ァレンスセルが接続されたリファレンスビット線ＲＢＬ
３１とを接続してセンスアンプＳＡ２の他方入力端であ
るリファレンス電位ＶＲ２１を生成している。このた
め、リファレンス電位として確実にＶth２とＶth３との
間の電位に対応した電位を作ることができる。さらに、
Ｖth３の閾値電圧を持つリファレンスセルが接続された
リファレンスビット線ＲＢＬ３２と、Ｖth４の閾値電圧
を持つリファレンスセルが接続されたリファレンスビッ
ト線ＲＢＬ４とを接続してセンスアンプＳＡ３の他方入
力端であるリファレンス電位ＶＲ３１を生成している。
このため、リファレンス電位として確実にＶth３とＶth
４との間の電位に対応した電位を作ることができる。
を持つリファレンスセルが接続されたリファレンスビッ
ト線ＲＢＬ１と、Ｖth２の閾値電圧を持つリファレンス
セルが接続されたリファレンスビット線ＲＢＬ２１とを
接続してセンスアンプＳＡ１の他方入力端であるリファ
レンス電位ＶＲ１１を生成している。このため、リファ
レンス電位として確実にＶth１とＶth２との間の電位に
対応した電位を作ることができる。同様に、Ｖth２の閾
値電圧を持つリファレンスセルが接続されたリファレン
スビット線ＲＢＬ２２と、Ｖth３の閾値電圧を持つリフ
ァレンスセルが接続されたリファレンスビット線ＲＢＬ
３１とを接続してセンスアンプＳＡ２の他方入力端であ
るリファレンス電位ＶＲ２１を生成している。このた
め、リファレンス電位として確実にＶth２とＶth３との
間の電位に対応した電位を作ることができる。さらに、
Ｖth３の閾値電圧を持つリファレンスセルが接続された
リファレンスビット線ＲＢＬ３２と、Ｖth４の閾値電圧
を持つリファレンスセルが接続されたリファレンスビッ
ト線ＲＢＬ４とを接続してセンスアンプＳＡ３の他方入
力端であるリファレンス電位ＶＲ３１を生成している。
このため、リファレンス電位として確実にＶth３とＶth
４との間の電位に対応した電位を作ることができる。
【０１１９】この実施例においても最適な読み出しマー
ジンを得るために、各リファレンスビット線に接続され
るそれぞれのトランジスタ１１６はそれぞれ任意に最適
の寸法となるように微妙に調整されることは言うまでも
ない。
ジンを得るために、各リファレンスビット線に接続され
るそれぞれのトランジスタ１１６はそれぞれ任意に最適
の寸法となるように微妙に調整されることは言うまでも
ない。
【０１２０】図２５、図２６は読出し回路の第４の実施
例を示すものである。この実施例はメモリセル、及びリ
ファレンスセルに流れる電流の方向を、図２３、図２４
に示す第３の実施例と逆にしたものであり、第３の実施
例と同一部分には同一符号を付す。
例を示すものである。この実施例はメモリセル、及びリ
ファレンスセルに流れる電流の方向を、図２３、図２４
に示す第３の実施例と逆にしたものであり、第３の実施
例と同一部分には同一符号を付す。
【０１２１】図２５において、メモリセルＭＣの各ドレ
インはビット線ＢＬ１、ＢＬ２〜ＢＬｎに接続され、リ
ファレンスセルＲＣの各ドレインはリファレンスビット
線ＲＢＬ１、ＲＢＬ２１、ＲＢＬ２２、ＲＢＬ３１、Ｒ
ＢＬ３２、ＲＢＬ４にそれぞれ接続されている。メモリ
セルＭＣ及びリファレンスセルＲＣの各ソースは基準電
位Ｖｓに接続されている。
インはビット線ＢＬ１、ＢＬ２〜ＢＬｎに接続され、リ
ファレンスセルＲＣの各ドレインはリファレンスビット
線ＲＢＬ１、ＲＢＬ２１、ＲＢＬ２２、ＲＢＬ３１、Ｒ
ＢＬ３２、ＲＢＬ４にそれぞれ接続されている。メモリ
セルＭＣ及びリファレンスセルＲＣの各ソースは基準電
位Ｖｓに接続されている。
【０１２２】図２６において、図２４に示すＮチャネル
トランジスタ１１０、１１１、１１２、１１３、１１
６、１１７は、Ｐチャネルトランジスタ１２０、１２
１、１２２、１２３、１２６、１２７によって構成され
ている。直列接続されたトランジスタ１２０、１２１の
うち、トランジスタ１２１のソースは電源電圧ＶＣに接
続され、ゲートには反転されたチップイネーブル信号／
ＣＥが供給されている。トランジスタ１２０のドレイン
はビット線Ｌ１に接続され、ゲートは負荷回路１２４の
一端に接続されている。また、直列接続されたトランジ
スタ１２２、１２３のうち、トランジスタ１２３のソー
スは電源電圧ＶＣに接続され、ゲートには反転されたチ
ップイネーブル信号／ＣＥが供給されている。トランジ
スタ１２２のドレイン及びゲートは負荷回路１２４の一
端に接続され、この負荷回路１２４の他端は基準電位Ｖ
ｓに接続されている。この負荷回路１２４として、ゲー
トを基準電位に接続したＮチャネルデプレション型のト
ランジスタを用いることができる。
トランジスタ１１０、１１１、１１２、１１３、１１
６、１１７は、Ｐチャネルトランジスタ１２０、１２
１、１２２、１２３、１２６、１２７によって構成され
ている。直列接続されたトランジスタ１２０、１２１の
うち、トランジスタ１２１のソースは電源電圧ＶＣに接
続され、ゲートには反転されたチップイネーブル信号／
ＣＥが供給されている。トランジスタ１２０のドレイン
はビット線Ｌ１に接続され、ゲートは負荷回路１２４の
一端に接続されている。また、直列接続されたトランジ
スタ１２２、１２３のうち、トランジスタ１２３のソー
スは電源電圧ＶＣに接続され、ゲートには反転されたチ
ップイネーブル信号／ＣＥが供給されている。トランジ
スタ１２２のドレイン及びゲートは負荷回路１２４の一
端に接続され、この負荷回路１２４の他端は基準電位Ｖ
ｓに接続されている。この負荷回路１２４として、ゲー
トを基準電位に接続したＮチャネルデプレション型のト
ランジスタを用いることができる。
【０１２３】さらに、直列接続されたトランジスタ１２
６、１２７のうちトランジスタ１２７の各ソースは電源
電圧ＶＣに接続され、各ゲートには反転されたチップイ
ネーブル信号／ＣＥが供給されている。トランジスタ１
２６の各ゲートは前記負荷回路１２４の一端に接続さ
れ、各ドレインは対応するリファレンスビット線ＲＢＬ
１、ＲＢＬ２１、ＲＢＬ２２、ＲＢＬ３１、ＲＢＬ３
２、ＲＢＬ４にそれぞれ接続されている。さらに、イン
バータ回路Ｉ１１、Ｉ１２、Ｉ１３の出力端にはそれぞ
れインバータ回路Ｉ２１、Ｉ２２、Ｉ２３が接続され、
これらインバータ回路Ｉ２１、Ｉ２２、Ｉ２３の出力端
から信号Ｓ１、Ｓ２、Ｓ３がそれぞれ出力される。
６、１２７のうちトランジスタ１２７の各ソースは電源
電圧ＶＣに接続され、各ゲートには反転されたチップイ
ネーブル信号／ＣＥが供給されている。トランジスタ１
２６の各ゲートは前記負荷回路１２４の一端に接続さ
れ、各ドレインは対応するリファレンスビット線ＲＢＬ
１、ＲＢＬ２１、ＲＢＬ２２、ＲＢＬ３１、ＲＢＬ３
２、ＲＢＬ４にそれぞれ接続されている。さらに、イン
バータ回路Ｉ１１、Ｉ１２、Ｉ１３の出力端にはそれぞ
れインバータ回路Ｉ２１、Ｉ２２、Ｉ２３が接続され、
これらインバータ回路Ｉ２１、Ｉ２２、Ｉ２３の出力端
から信号Ｓ１、Ｓ２、Ｓ３がそれぞれ出力される。
【０１２４】上記構成において、メモリセルＭＣ及びリ
ファレンスセルＲＣに流れる電流の方向が図２３、図２
４に示す第３の実施例と逆であるため、センスアンプＳ
Ａ１、ＳＡ２、ＳＡ３の出力レベルが第３の実施例と逆
となるが、インバータ回路Ｉ１１〜Ｉ１３、Ｉ２１〜Ｉ
２３を通すことにより、第３の実施例と同様の結果を得
ることができる。
ファレンスセルＲＣに流れる電流の方向が図２３、図２
４に示す第３の実施例と逆であるため、センスアンプＳ
Ａ１、ＳＡ２、ＳＡ３の出力レベルが第３の実施例と逆
となるが、インバータ回路Ｉ１１〜Ｉ１３、Ｉ２１〜Ｉ
２３を通すことにより、第３の実施例と同様の結果を得
ることができる。
【０１２５】すなわち、閾値電圧の最も高いメモリセル
が選択されるとビット線Ｌ１の電位ＶＢはＶＲ１とな
り、このＶＲ１はＶＲ１１、ＶＲ２１、ＶＲ３１それぞ
れよりも高いため、センスアンプＳＡ１、ＳＡ２、ＳＡ
３の各出力端からは“０”レベルの信号が出力される。
これら出力信号はそれぞれインバータ回路Ｉ１１〜Ｉ１
３、Ｉ２１〜Ｉ２３に供給され、これらインバータ回路
Ｉ２１、Ｉ２２、Ｉ２３の出力信号Ｓ１、Ｓ２、Ｓ３は
ともに、読出し回路の第１の実施例、第２の実施例と同
様に“０”レベルとなる。
が選択されるとビット線Ｌ１の電位ＶＢはＶＲ１とな
り、このＶＲ１はＶＲ１１、ＶＲ２１、ＶＲ３１それぞ
れよりも高いため、センスアンプＳＡ１、ＳＡ２、ＳＡ
３の各出力端からは“０”レベルの信号が出力される。
これら出力信号はそれぞれインバータ回路Ｉ１１〜Ｉ１
３、Ｉ２１〜Ｉ２３に供給され、これらインバータ回路
Ｉ２１、Ｉ２２、Ｉ２３の出力信号Ｓ１、Ｓ２、Ｓ３は
ともに、読出し回路の第１の実施例、第２の実施例と同
様に“０”レベルとなる。
【０１２６】また、ビット線Ｌ１の電位ＶＢがＶＲ２の
とき、センスアンプＳＡ１の他方入力端であるリファレ
ンス電位ＶＲ１１はＶＲ２よりも高いため、センスアン
プＳＡ１の出力信号のみが“１”レベルとなり、インバ
ータ回路Ｉ２１の出力信号Ｓ１は“１”レベルとなる。
このとき、インバータ回路Ｉ２２、Ｉ２３の出力信号Ｓ
２及びＳ３はともに“０”レベルである。
とき、センスアンプＳＡ１の他方入力端であるリファレ
ンス電位ＶＲ１１はＶＲ２よりも高いため、センスアン
プＳＡ１の出力信号のみが“１”レベルとなり、インバ
ータ回路Ｉ２１の出力信号Ｓ１は“１”レベルとなる。
このとき、インバータ回路Ｉ２２、Ｉ２３の出力信号Ｓ
２及びＳ３はともに“０”レベルである。
【０１２７】さらに、ビット線Ｌ１の電位ＶＢがＶＲ３
のとき、センスアンプＳＡ１、ＳＡ２のそれぞれ他方入
力端であるリファレンス電位ＶＲ１１、ＶＲ２１はＶＲ
３よりも高い。このため、センスアンプＳＡ１、ＳＡ２
の出力信号はともに“１”レベルとなり、インバータ回
路Ｉ２１、Ｉ２２の出力信号Ｓ１、Ｓ２はともに“１”
レベルになる。このようにＳ１＝Ｓ２＝“１”レベル、
Ｓ３＝“０”レベルの信号が出力され、正しくデータが
読み出される。
のとき、センスアンプＳＡ１、ＳＡ２のそれぞれ他方入
力端であるリファレンス電位ＶＲ１１、ＶＲ２１はＶＲ
３よりも高い。このため、センスアンプＳＡ１、ＳＡ２
の出力信号はともに“１”レベルとなり、インバータ回
路Ｉ２１、Ｉ２２の出力信号Ｓ１、Ｓ２はともに“１”
レベルになる。このようにＳ１＝Ｓ２＝“１”レベル、
Ｓ３＝“０”レベルの信号が出力され、正しくデータが
読み出される。
【０１２８】また、ビット線Ｌ１の電位ＶＢがＶＲ４の
とき、センスアンプＳＡ１、ＳＡ２、ＳＡ３のそれぞれ
他方入力端であるリファレンス電位ＶＲ１１、ＶＲ２
１、ＶＲ３１はＶＲ４よりも高い。このため、センスア
ンプＳＡ１、ＳＡ２、ＳＡ３の出力信号はともに“１”
レベルになり、インバータ回路Ｉ２１、Ｉ２２、Ｉ２３
の出力信号Ｓ１、Ｓ２、Ｓ３はともに“１”レベルにな
る。このようにＳ１＝Ｓ２＝Ｓ３＝“１”レベルの信号
が出力され、正しくデータが読み出される。
とき、センスアンプＳＡ１、ＳＡ２、ＳＡ３のそれぞれ
他方入力端であるリファレンス電位ＶＲ１１、ＶＲ２
１、ＶＲ３１はＶＲ４よりも高い。このため、センスア
ンプＳＡ１、ＳＡ２、ＳＡ３の出力信号はともに“１”
レベルになり、インバータ回路Ｉ２１、Ｉ２２、Ｉ２３
の出力信号Ｓ１、Ｓ２、Ｓ３はともに“１”レベルにな
る。このようにＳ１＝Ｓ２＝Ｓ３＝“１”レベルの信号
が出力され、正しくデータが読み出される。
【０１２９】なお、図２６において、センスアンプＳＡ
１、ＳＡ２、ＳＡ３の出力端にはインバータ回路Ｉ１１
〜Ｉ１３、Ｉ２１〜Ｉ２３を接続したが、これらインバ
ータ回路を省略しても正しくデータを読み出すことがで
きる。
１、ＳＡ２、ＳＡ３の出力端にはインバータ回路Ｉ１１
〜Ｉ１３、Ｉ２１〜Ｉ２３を接続したが、これらインバ
ータ回路を省略しても正しくデータを読み出すことがで
きる。
【０１３０】また、図２０、図２１に示した実施例にお
いても、図２５、図２６に示した実施例と同様に、メモ
リセル及びリファレンスセルを基準電位Ｖｓに接続した
構成とすることができる。これを以下に説明する。
いても、図２５、図２６に示した実施例と同様に、メモ
リセル及びリファレンスセルを基準電位Ｖｓに接続した
構成とすることができる。これを以下に説明する。
【０１３１】メモリセルＭＣの各ドレインはビット線Ｂ
Ｌ１、ＢＬ２〜ＢＬｎに接続され、リファレンスセルＲ
Ｃの各ドレインはリファレンスビット線ＲＢＬ１、ＲＢ
Ｌ２、ＲＢＬ３、ＲＢＬ４にそれぞれ接続される。メモ
リセルＭＣ及びリファレンスセルＲＣの各ソースは基準
電位Ｖｓに接続される。
Ｌ１、ＢＬ２〜ＢＬｎに接続され、リファレンスセルＲ
Ｃの各ドレインはリファレンスビット線ＲＢＬ１、ＲＢ
Ｌ２、ＲＢＬ３、ＲＢＬ４にそれぞれ接続される。メモ
リセルＭＣ及びリファレンスセルＲＣの各ソースは基準
電位Ｖｓに接続される。
【０１３２】図２１に示したＮチャネルトランジスタ１
１０、１１１、１１２、１１３、１１６、１１７は図２
６の場合と同様に、Ｐチャネルトランジスタに換えれば
良い。これら直列接続されたトランジスタの一端は図２
６の場合と同様に基準電位Ｖｓに換えて、電源電圧ＶＣ
に接続され、チップイネーブル信号ＣＥに換えて反転さ
れたチップイネーブル信号／ＣＥが供給される。これら
直列接続されたトランジスタ１１０、１１１、トランジ
スタ１１６、１１７の他端は同様にビット線Ｌ１及びリ
ファレンスビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３、Ｒ
ＢＬ４に接続される。負荷回路の他端は基準電位Ｖｓに
接続される。すなわち、図２６で示したトランジスタ１
２２、１２３及び負荷回路１２４と同じ構成の回路を用
いれば良い。さらに、図２６の場合と同様に、インバー
タ回路Ｉ１１、Ｉ１２、Ｉ１３の出力端にはそれぞれイ
ンバータ回路が接続され、これらインバータ回路の出力
端から信号Ｓ１、Ｓ２、Ｓ３がそれぞれ出力される。
１０、１１１、１１２、１１３、１１６、１１７は図２
６の場合と同様に、Ｐチャネルトランジスタに換えれば
良い。これら直列接続されたトランジスタの一端は図２
６の場合と同様に基準電位Ｖｓに換えて、電源電圧ＶＣ
に接続され、チップイネーブル信号ＣＥに換えて反転さ
れたチップイネーブル信号／ＣＥが供給される。これら
直列接続されたトランジスタ１１０、１１１、トランジ
スタ１１６、１１７の他端は同様にビット線Ｌ１及びリ
ファレンスビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３、Ｒ
ＢＬ４に接続される。負荷回路の他端は基準電位Ｖｓに
接続される。すなわち、図２６で示したトランジスタ１
２２、１２３及び負荷回路１２４と同じ構成の回路を用
いれば良い。さらに、図２６の場合と同様に、インバー
タ回路Ｉ１１、Ｉ１２、Ｉ１３の出力端にはそれぞれイ
ンバータ回路が接続され、これらインバータ回路の出力
端から信号Ｓ１、Ｓ２、Ｓ３がそれぞれ出力される。
【０１３３】上記構成において、メモリセルＭＣ及びリ
ファレンスセルＲＣに流れる電流の方向が図２０、図２
１に示す第２の実施例と逆であるため、センスアンプＳ
Ａ１、ＳＡ２、ＳＡ３の出力の論理レベルが第２の実施
例と逆となるが、インバータ回路を通すことにより、第
２の実施例と同様の結果を得ることができる。その他、
この発明の要旨を変えない範囲において、種々変形実施
可能なことは勿論である。
ファレンスセルＲＣに流れる電流の方向が図２０、図２
１に示す第２の実施例と逆であるため、センスアンプＳ
Ａ１、ＳＡ２、ＳＡ３の出力の論理レベルが第２の実施
例と逆となるが、インバータ回路を通すことにより、第
２の実施例と同様の結果を得ることができる。その他、
この発明の要旨を変えない範囲において、種々変形実施
可能なことは勿論である。
【０１３４】
【発明の効果】以上説明したようにこの発明によれば、
チャネル領域に導入する不純物の導入領域を記憶するデ
ータに応じて変え、メモリセルの実質的なチャネル幅を
変えたりチャネル長を変え、またチャネル長を変えるこ
とによってその閾値電圧をも変えることができるため、
１つのメモリセルに複数ビットのデータを記憶すること
ができるものである。しかも、メモリセルのゲート電極
形成後、１つのガラスマスクを利用して複数のメモリセ
ルに複数ビットのデータを書込むことができるため、ゲ
ート電極形成後、製造工程の増加を抑えてより短期間
に、且つコストの増加もなくユーザーに製品を提供する
ことができる。
チャネル領域に導入する不純物の導入領域を記憶するデ
ータに応じて変え、メモリセルの実質的なチャネル幅を
変えたりチャネル長を変え、またチャネル長を変えるこ
とによってその閾値電圧をも変えることができるため、
１つのメモリセルに複数ビットのデータを記憶すること
ができるものである。しかも、メモリセルのゲート電極
形成後、１つのガラスマスクを利用して複数のメモリセ
ルに複数ビットのデータを書込むことができるため、ゲ
ート電極形成後、製造工程の増加を抑えてより短期間
に、且つコストの増加もなくユーザーに製品を提供する
ことができる。
【０１３５】また、メモリセルの閾値電圧を区別するよ
うにして複数ビット分のデータを記憶し、このメモリセ
ルのドレインを電源電圧に接続しソースに接続されたビ
ット線の電位を検出して記憶されたデータを検出してい
る。このため、メモリセルの閾値電圧の差を確実にビッ
ト線の電位の差として出力できるため、マージン良くメ
モリセルに記憶されたデータを検出することができる。
うにして複数ビット分のデータを記憶し、このメモリセ
ルのドレインを電源電圧に接続しソースに接続されたビ
ット線の電位を検出して記憶されたデータを検出してい
る。このため、メモリセルの閾値電圧の差を確実にビッ
ト線の電位の差として出力できるため、マージン良くメ
モリセルに記憶されたデータを検出することができる。
【０１３６】さらに、メモリセルと等価な構成のリファ
レンスセルを用いて比較電圧を生成しているため、容易
に正確な比較電圧を生成することができるものである。
また、閾値電圧の異なるリファレンスセルが接続れさた
リファレンスビット線を接続しているため、メモリセル
から出力される電圧の中間の電圧を正確に生成すること
ができる。しかも、この生成された中間の電圧をセンス
アンプの比較電圧とすることにより、センスアンプの構
成を簡単化することができる。
レンスセルを用いて比較電圧を生成しているため、容易
に正確な比較電圧を生成することができるものである。
また、閾値電圧の異なるリファレンスセルが接続れさた
リファレンスビット線を接続しているため、メモリセル
から出力される電圧の中間の電圧を正確に生成すること
ができる。しかも、この生成された中間の電圧をセンス
アンプの比較電圧とすることにより、センスアンプの構
成を簡単化することができる。
【図１】この発明に係わるメモリセルの第１の実施例を
示すものであり、図１（ａ）は平面図、同図（ｂ）は同
図（ａ）の１ｂ−１ｂ線に沿った断面図。
示すものであり、図１（ａ）は平面図、同図（ｂ）は同
図（ａ）の１ｂ−１ｂ線に沿った断面図。
【図２】図１に示すメモリセルに対するデータの書き込
みを説明するものであり、図２（ａ）は平面図、同図
（ｂ）は同図（ａ）の２ｂ−２ｂ線に沿った断面図。
みを説明するものであり、図２（ａ）は平面図、同図
（ｂ）は同図（ａ）の２ｂ−２ｂ線に沿った断面図。
【図３】図１に示すメモリセルに対するデータの書き込
みを説明するものであり、図３（ａ）は平面図、同図
（ｂ）は同図（ａ）の３ｂ−３ｂ線に沿った断面図。
みを説明するものであり、図３（ａ）は平面図、同図
（ｂ）は同図（ａ）の３ｂ−３ｂ線に沿った断面図。
【図４】図１に示すメモリセルに対するデータの書き込
みを説明するものであり、図４（ａ）は平面図、同図
（ｂ）は同図（ａ）の４ｂ−４ｂ線に沿った断面図。
みを説明するものであり、図４（ａ）は平面図、同図
（ｂ）は同図（ａ）の４ｂ−４ｂ線に沿った断面図。
【図５】図１に示すメモリセルに対するデータの書き込
みを説明するものであり、図５（ａ）は平面図、同図
（ｂ）は同図（ａ）の５ｂ−５ｂ線に沿った断面図。
みを説明するものであり、図５（ａ）は平面図、同図
（ｂ）は同図（ａ）の５ｂ−５ｂ線に沿った断面図。
【図６】この発明に係わるメモリセルの第２の実施例を
示すものであり、図６（ａ）は平面図、同図（ｂ）は同
図（ａ）の６ｂ−６ｂ線に沿った断面図。
示すものであり、図６（ａ）は平面図、同図（ｂ）は同
図（ａ）の６ｂ−６ｂ線に沿った断面図。
【図７】図６に示すメモリセルに対するデータの書き込
みを説明するものであり、図７（ａ）は平面図、同図
（ｂ）は同図（ａ）の７ｂ−７ｂ線に沿った断面図。
みを説明するものであり、図７（ａ）は平面図、同図
（ｂ）は同図（ａ）の７ｂ−７ｂ線に沿った断面図。
【図８】図６に示すメモリセルに対するデータの書き込
みを説明するものであり、図８（ａ）は平面図、同図
（ｂ）は同図（ａ）の８ｂ−８ｂ線に沿った断面図。
みを説明するものであり、図８（ａ）は平面図、同図
（ｂ）は同図（ａ）の８ｂ−８ｂ線に沿った断面図。
【図９】図６に示すメモリセルに対するデータの書き込
みを説明するものであり、図９（ａ）は平面図、同図
（ｂ）は同図（ａ）の９ｂ−９ｂ線に沿った断面図。
みを説明するものであり、図９（ａ）は平面図、同図
（ｂ）は同図（ａ）の９ｂ−９ｂ線に沿った断面図。
【図１０】図６に示すメモリセルに対するデータの書き
込みを説明するものであり、図１０（ａ）は平面図、同
図（ｂ）は同図（ａ）の１０ｂ−１０ｂ線に沿った断面
図。
込みを説明するものであり、図１０（ａ）は平面図、同
図（ｂ）は同図（ａ）の１０ｂ−１０ｂ線に沿った断面
図。
【図１１】この発明に係わるメモリセルの第３の実施例
を示すものであり、図１１（ａ）は平面図、同図（ｂ）
は同図（ａ）の１１ｂ−１１ｂ線に沿った断面図。
を示すものであり、図１１（ａ）は平面図、同図（ｂ）
は同図（ａ）の１１ｂ−１１ｂ線に沿った断面図。
【図１２】図１１に示すメモリセルに対するデータの書
き込みを説明するものであり、図１２（ａ）は平面図、
同図（ｂ）は同図（ａ）の１２ｂ−１２ｂ線に沿った断
面図。
き込みを説明するものであり、図１２（ａ）は平面図、
同図（ｂ）は同図（ａ）の１２ｂ−１２ｂ線に沿った断
面図。
【図１３】図１１に示すメモリセルに対するデータの書
き込みを説明するものであり、図１３（ａ）は平面図、
同図（ｂ）は同図（ａ）の１３ｂ−１３ｂ線に沿った断
面図。
き込みを説明するものであり、図１３（ａ）は平面図、
同図（ｂ）は同図（ａ）の１３ｂ−１３ｂ線に沿った断
面図。
【図１４】図１１に示すメモリセルに対するデータの書
き込みを説明するものであり、図１４（ａ）は平面図、
同図（ｂ）は同図（ａ）の１４ｂ−１４ｂ線に沿った断
面図。
き込みを説明するものであり、図１４（ａ）は平面図、
同図（ｂ）は同図（ａ）の１４ｂ−１４ｂ線に沿った断
面図。
【図１５】図１１に示すメモリセルに対するデータの書
き込みを説明するものであり、図１５（ａ）は平面図、
同図（ｂ）は同図（ａ）の１５ｂ−１５ｂ線に沿った断
面図。
き込みを説明するものであり、図１５（ａ）は平面図、
同図（ｂ）は同図（ａ）の１５ｂ−１５ｂ線に沿った断
面図。
【図１６】この発明のメモリセルに適用されるデータの
読出し回路の第１の実施例を示すものであり、一部を示
す回路図。
読出し回路の第１の実施例を示すものであり、一部を示
す回路図。
【図１７】図１６に示す読出し回路の他の部分を示す回
路図。
路図。
【図１８】図１８（ａ）（ｂ）（ｃ）はそれぞれ図１７
に示すセンスアンプの構成を示す回路図。
に示すセンスアンプの構成を示す回路図。
【図１９】図１６、図１７に示す読出し回路の動作を説
明するために示す図。
明するために示す図。
【図２０】この発明のメモリセルに適用されるデータの
読出し回路の第２の実施例を示すものであり、一部を示
す回路図。
読出し回路の第２の実施例を示すものであり、一部を示
す回路図。
【図２１】図２１に示す読出し回路の他の部分を示す回
路図。
路図。
【図２２】図２２（ａ）（ｂ）はそれぞれ図２１に示す
負荷回路の構成を示す回路図。
負荷回路の構成を示す回路図。
【図２３】この発明のメモリセルに適用されるデータの
読出し回路の第３の実施例を示すものであり、一部を示
す回路図。
読出し回路の第３の実施例を示すものであり、一部を示
す回路図。
【図２４】図２３に示す読出し回路の他の部分を示す回
路図。
路図。
【図２５】この発明のメモリセルに適用されるデータの
読出し回路の第４の実施例を示すものであり、一部を示
す回路図。
読出し回路の第４の実施例を示すものであり、一部を示
す回路図。
【図２６】図２５に示す読出し回路の他の部分を示す回
路図。
路図。
【図２７】従来のメモリセルに適用されるデータの読出
し回路を示すものであり、一部を示す回路図。
し回路を示すものであり、一部を示す回路図。
【図２８】従来のメモリセルに記憶されるデータと閾値
電圧の関係を示す図。
電圧の関係を示す図。
【図２９】図２７に示す読出し回路の他の部分を示す回
路図。
路図。
【図３０】従来のメモリセルの一例を示す平面図。
【図３１】従来のメモリセルの他の例を示す平面図。
５１…基板、５４、５４ａ、５４ｂ…ゲート絶縁膜、Ｃ
Ｈ…チャネル領域、Ｓ…ソース、Ｄ…ドレイン、５６…
不純物、６１…ガラスマスク、６２…レジスト、６３…
開口部、６４…不純物、Ｔ１、Ｔ２…第１、第２のトラ
ンジスタ、ＭＣ…メモリセル、７１…行デコーダ、７２
1 、７２2 〜７２ｎ、７４…トランジスタ、７３…列デ
コーダ、ＷＬ１、ＷＬ２〜ＷＬｎ…ワード線、ＢＬ１、
ＢＬ２〜ＢＬｎ…ビット線、ＶＣ…電源電圧、ＶＢ…ビ
ット線の電位、ＳＡ１、ＳＡ２〜ＳＡｎ…センスアン
プ、８６…論理回路、Ｄ１、Ｄ２…データ、ＲＢＬ１〜
ＲＢＬ４…リファレンスビット線（ダミー列線）、ＲＣ
…リファレンスセル（ダミーセル）、ＲＣ１〜ＲＣ４…
リファレンスセル群。
Ｈ…チャネル領域、Ｓ…ソース、Ｄ…ドレイン、５６…
不純物、６１…ガラスマスク、６２…レジスト、６３…
開口部、６４…不純物、Ｔ１、Ｔ２…第１、第２のトラ
ンジスタ、ＭＣ…メモリセル、７１…行デコーダ、７２
1 、７２2 〜７２ｎ、７４…トランジスタ、７３…列デ
コーダ、ＷＬ１、ＷＬ２〜ＷＬｎ…ワード線、ＢＬ１、
ＢＬ２〜ＢＬｎ…ビット線、ＶＣ…電源電圧、ＶＢ…ビ
ット線の電位、ＳＡ１、ＳＡ２〜ＳＡｎ…センスアン
プ、８６…論理回路、Ｄ１、Ｄ２…データ、ＲＢＬ１〜
ＲＢＬ４…リファレンスビット線（ダミー列線）、ＲＣ
…リファレンスセル（ダミーセル）、ＲＣ１〜ＲＣ４…
リファレンスセル群。
Claims (9)
- 【請求項１】 複数のメモリセルを有し、これら各メモ
リセルにデータを記憶する半導体記憶装置であって、 前記各メモリセルはそれぞれ１つのＭＯＳトランジスタ
からなり、ドレイン領域、ソース領域、チャネル領域及
びゲート電極を有し、前記チャネル領域に導入する不純
物の導入領域を前記メモリセルに記憶すべきデータに対
応して変えることにより、１つの前記メモリセルに複数
ビット分のデータを記憶するようにしたことを特徴とす
る半導体記憶装置。 - 【請求項２】 前記不純物を導入する領域は、チャネル
幅方向に所定の幅を有するドレイン領域からソース領域
に至る領域であることを特徴とする請求項１に記載の半
導体記憶装置。 - 【請求項３】 前記不純物を導入する領域はチャネル幅
方向の全域で、チャネル長方向に所定の長さを有する領
域であることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項４】 前記不純物を導入する領域は、チャネル
領域全域の第１の状態であるか、第１の所定の幅を有す
る領域の第２の状態であるか、前記第１の所定の幅より
も狭い第２の所定の幅を有する領域の第３の状態である
か、前記不純物を導入しない第４の状態であるかの４種
類に区別することにより、２ビット分の２進データの組
み合わせを前記第１乃至第４の状態それぞれに対応さ
せ、この２ビット分のデータを１つの前記メモリセルに
記憶させるようにしたことを特徴とする請求項２に記載
の半導体記憶装置。 - 【請求項５】 前記不純物を導入する領域は、チャネル
領域全域の第１の状態であるか、前記ドレイン領域に接
し、前記ソース領域に接しない所定の幅を有する領域の
第２の状態であるか、前記ソース領域に接し、前記ドレ
イン領域に接しない所定の幅を有する領域の第３の状態
であるか、前記不純物を導入しない第４の状態であるか
の４種類に区別することにより、２ビット分の２進デー
タの組み合わせを前記第１乃至第４の状態それぞれに対
応させ、この２ビット分のデータを１つの前記メモリセ
ルに記憶させるようにしたことを特徴とする請求項３に
記載の半導体記憶装置。 - 【請求項６】 複数のメモリセルを有し、これら各メモ
リセルにデータを記憶する半導体記憶装置であって、 前記各メモリセルはそれぞれ、ドレイン領域、ソース領
域、チャネル領域、ゲート電極及びこのゲート電極と前
記チャネル領域との間にゲート絶縁膜を有し、このゲー
ト絶縁膜は前記ドレイン領域と前記ソース領域との間の
所定の幅を有するチャネル領域上に形成される第１の厚
さを有する第１のゲート絶縁膜部分と、前記ドレイン領
域と前記ソース領域との間の前記所定の幅以外の前記チ
ャネル領域上に形成される前記第１の厚さよりも厚い第
２の厚さを有する第２の絶縁膜部分とからなり、前記第
１及び第２のゲート絶縁膜下の前記チャネル領域に不純
物を導入する第１の状態と、前記第１のゲート絶縁膜下
の前記チャネル領域に前記不純物を導入する第２の状態
と、前記第２のゲート絶縁膜下の前記チャネル領域に前
記不純物を導入する第３の状態と、前記第１及び第２の
ゲート絶縁膜下の前記チャネル領域に前記不純物を導入
しない第４の状態との４種類に区別することにより、２
ビット分の２進データの組み合わせを前記第１乃至第４
の状態それぞれに対応させ、この２ビット分のデータを
１つの前記メモリセルに記憶させるようにしたことを特
徴とする半導体記憶装置。 - 【請求項７】 行線と、 この行線により選択的に駆動され、その閾値電圧を４種
類に区別することにより１つのメモリセルに２ビット分
のデータを記憶し、電流通路の一端が電源電圧に接続さ
れるメモリセルと、 このメモリセルの電流通路の他端に接続される列線と、 前記行線に接続され、前記４種類の閾値電圧のうち最も
高い第１の閾値電圧に設定された前記メモリセルと同等
な構成をした第１のダミーセルと、 この第１のダミーセルに接続される第１のダミー列線
と、 前記行線に接続され、前記４種類の閾値電圧のうち２番
目に高い第２の閾値電圧に設定された前記メモリセルと
同等な構成をした第２のダミーセルと、 この第２のダミーセルに接続される第２のダミー列線
と、 前記行線に接続され、前記４種類の閾値電圧のうち３番
目に高い第３の閾値電圧に設定された前記メモリセルと
同等な構成をした第３のダミーセルと、 この第３のダミーセルに接続される第３のダミー列線
と、 前記行線に接続され、前記４種類の閾値電圧のうち最も
低い第４の閾値電圧に設定された前記メモリセルと同等
な構成をした第４のダミーセルと、 この第４のダミーセルに接続される第４のダミー列線
と、 一端が前記列線に接続され、他端が前記第１及び第２の
ダミー列線に接続され、前記列線の電位と前記第１及び
第２のダミー列線との電位を比較して対応したデータを
出力する第１のデータ検知回路と、 一端が前記列線に接続され、他端が前記第２及び第３の
ダミー列線に接続され、前記列線の電位と前記第２及び
第３のダミー列線との電位を比較して対応したデータを
出力する第２のデータ検知回路と、 一端が前記列線に接続され、他端が前記第３及び第４の
ダミー列線に接続され、前記列線の電位と前記第３及び
第４のダミー列線との電位を比較して対応したデータを
出力する第３のデータ検知回路と、 前記第１、第２、第３のデータ検知回路の出力端に接続
され、前記第１、第２、第３のデータ検知回路の出力信
号から前記メモリセルに記憶されている２ビット分のデ
ータを出力する論理回路とを具備したことを特徴とする
半導体記憶装置。 - 【請求項８】 行線と、 この行線により選択的に駆動され、その閾値電圧を４種
類に区別することにより１つのメモリセルに２ビット分
のデータを記憶し、電流通路の一端が電源電圧に接続さ
れるメモリセルと、 このメモリセルの電流通路の他端に接続される列線と、 前記行線に接続され、前記４種類の閾値電圧のうち最も
高い第１の閾値電圧に設定された前記メモリセルと同等
な構成をした第１のダミーセルと、 この第１のダミーセルに接続される第１のダミー列線
と、 前記行線に接続され、前記４種類の閾値電圧のうち２番
目に高い第２の閾値電圧に設定された前記メモリセルと
同等な構成をした第２のダミーセルと、 この第２のダミーセルに接続されると共に前記第１のダ
ミー列線に接続される第２のダミー列線と、 前記行線に接続され、前記４種類の閾値電圧のうち２番
目に高い第２の閾値電圧に設定された前記メモリセルと
同等な構成をした第３のダミーセルと、 この第３のダミーセルに接続される第３のダミー列線
と、 前記行線に接続され、前記４種類の閾値電圧のうち３番
目に高い第３の閾値電圧に設定された前記メモリセルと
同等な構成をした第４のダミーセルと、 この第４のダミーセルに接続されると共に前記第３のダ
ミー列線に接続される第４のダミー列線と、 前記行線に接続され、前記４種類の閾値電圧のうち３番
目に高い第３の閾値電圧に設定された前記メモリセルと
同等な構成をした第５のダミーセルと、 この第５のダミーセルに接続される第５のダミー列線
と、 前記行線に接続され、前記４種類の閾値電圧のうち最も
低い第４の閾値電圧に設定された前記メモリセルと同等
な構成をした第６のダミーセルと、 この第６のダミーセルに接続されると共に前記第５のダ
ミー列線に接続される第６のダミー列線と、 一端が前記列線に接続され、他端が前記接続された第１
のダミー列線と第２のダミー列線とに接続され、前記列
線の電位と前記接続された第１及び第２のダミー列線と
の電位を比較して対応したデータを出力する第１のデー
タ検知回路と、 一端が前記列線に接続され、他端が前記接続された第３
のダミー列線と第４のダミー列線とに接続され、前記列
線の電位を前記接続された第３及び第４のダミー列線と
の電位を比較して対応したデータを出力する第２のデー
タ検知回路と、 一端が前記列線に接続され、他端が前記接続された第３
のダミー列線と第６のダミー列線とに接続され、前記列
線の電位と前記接続された第５及び第６のダミー列線と
の電位を比較して対応したデータを出力する第３のデー
タ検知回路と、 前記第１、第２、第３のデータ検知回路の出力端に接続
され、前記第１、第２、第３のデータ検知回路の出力信
号から前記メモリセルに記憶されている２ビット分のデ
ータを出力する論理回路とを具備したことを特徴とする
半導体記憶装置。 - 【請求項９】 行線と、 この行線により選択的に駆動され、その閾値電圧を４種
類に区別することにより１つのメモリセルに２ビット分
のデータを記憶し、電流通路の一端が電源電圧に接続さ
れるメモリセルと、 このメモリセルの電流通路の他端に接続される列線と、 この列線に接続され、所定の期間前記列線を放電するた
めの放電手段と、 前記列線に接続され、放電終了後選択された前記メモリ
セルによって充電された前記列線の電位を検出するセン
スアンプと、 このセンスアンプの出力端に接続され、前記メモリセル
に記憶されている２ビット分のデータを出力する論理回
路とを具備したことを特徴とする半導体記憶装置。
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