JP3774437B2 - 半導体記憶装置 - Google Patents
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Description
【産業上の利用分野】
この発明は1つのトランジスタからなる1つのメモリセルに複数ビット分のデータを記憶する半導体記憶装置に関する。
【0002】
【従来の技術】
一般的なデータ読み出し専用半導体記憶装置いわゆるROMでは、1つのメモリセルを1つのトランジスタによって構成している。各メモリセルのデータを予め設定するには、そのトランジスタの閾値電圧(Vth)として低レベルあるいは高レベルのいずれか一方を選択するか、あるいはメモリセルとなるトランジスタのドレインを列線に接続するか否かによって行なっている。
【0003】
上記Vthのレベルの高低によってデータを設定した場合、そのデータを読み出すには、各メモリセル用のトランジスタのゲートが接続されている行線に所定電位を与えればよい。このときVthの高いトランジスタはオフし、Vthの低いトランジスタはオンするため、これにより‘1’あるいは‘0’のデータが読み出される。一方、トランジスタのドレインを列線に接続するか否かによってデータを設定した場合、そのデータを読み出すには、上記と同様に行線に所定電位を与えればよい。
【0004】
すなわち行線に所定電位を与えると、トランジスタは導通し、ドレインが列線に接続されていれば、このメモリセル用トランジスタを通して列線は放電され、またドレインが列線に接続されていなければ、メモリセル用トランジスタが導通しても列線は放電されない。この様にメモリセル用トランジスタのドレインが列線に接続されているか否かにより、列線は放電状態にあるか否かの2つの電位を持ちこれにより“1”あるいは“0”のデータが読み出される。
【0005】
上記いずれかの方法によってデータを設定しても、1つのメモリセルには1ビット分のデータしか記憶させることができないために、従来では記憶容量を増加させようとするとこれに伴ってチップサイズが大型化してしまうという欠点があった。
【0006】
そこで、1つのメモリセルに2ビット分のデータを記憶させることによって、チップサイズの縮少化が実現できる半導体記憶装置が提案されている。図27は、このような1つのメモリセルに2ビット分のデータを記憶する従来の半導体記憶装置である。
【0007】
図27において、1は列アドレス信号a0 、/a0 、a1 、/a1 …をデコードする列デコーダ、2、2、…2は列デコーダ1のデコード出力により駆動される列選択用の絶縁ゲート型電界効果(以下MOSと略称する)トランジスタ、3、3、…3は列線、4は最下位ビットの信号A0 、/A0 を除く行アドレス信号A1 、/A1 、A2 、/A2 …をデコードする行デコーダ、5、5、…5は行線、6、6、…6は各行線5によって選択的に駆動されるメモリセルとなるMOSトランジスタ、7は上記各列線3を充電するための負荷用のMOSトランジスタ、Pは列選択用のMOSトランジスタ2の共通接続点であり、上記トランジスタ2、6としてNチャネルのエンハンスメント型のものか、またトランジスタ7としてNチャネルのデプレッション型あるいはPチャネルのエンハンスメント型のものがそれぞれ用いられる。
【0008】
また上記メモリセルとなる各トランジスタ6の閾値電圧Vthは、そこに記憶すべき2ビット分のデータD0、D1に応じて例えば図28に示すようにVth1〜Vth4(Vth4<Vth3<Vth2<Vth1)の4種類の閾値電圧のうちの1つに予め設定される。
【0009】
図29は前記列線3の電位を検出して、前記メモリセルに記憶されたデータを出力するための回路の構成を示すものである。図において端部11は前記列選択用のトランジスタ2の共通接続点Pに接続される。
【0010】
12はその閾値電圧Vthが前記4種類のうちの1つVth4に設定され、そのゲートに電源電圧+Eが与えられていて常にオン状態にあるメモリセル6と同等のエンハンスメント型MOSトランジスタ15、前記列選択用のMOSトランジスタ2と同じ寸法に設定され、そのゲートに+Eが与えられて常にオン状態にあるエンハンスメント型MOSトランジスタ16および前記負荷用のMOSトランジスタ7と同じ寸法に設定されたデプレッション型MOSトランジスタ17からなり、前記列線3がVth4なる閾値電圧を持つメモリセル用のトランジスタ6を介して放電され、その放電が完了した時の列線3の電位に等しい電位V1 を発生する電位発生回路である。
【0011】
13、14は上記電位発生回路12と同様に、前記列線3がVth3あるいはVth2なる閾値電圧を持つメモリセル用のトランジスタ6を介してそれぞれ放電され、その放電が完了した時の列線3の電位に等しい電位V2 、V3 それぞれを発生する電位発生回路であり、この一方の電位発生回路13では前記MOSトランジスタ15の代りにその閾値電圧Vth3に設定されているエンハンスメント型MOSトランジスタ18が用いられ、また他方の電位発生回路14ではその閾値電圧がVth2に設定されているエンハンスメント型MOSトランジスタ19が用いられている。なおV1 〜V3 にはV1 <V2 <V3 なる関係が成立する。
【0012】
20、21、22はそれぞれ2個のエンハンスメント型MOSトランジスタ23、24、デプレッション型MOSトランジスタ25、26からなる電圧比較回路である。このうち1つの電圧比較回路20は上記端子11に与えられる前記接続点Pの電位Vpと前記電位発生回路12の出力電位V1 とを比較し、VpがV1 よりも低いかあるいは等しいときにその出力信号aを‘1’レベルとし、VpがV1 よりも高いときには‘0’レベルとするようになっている。またもう1つの電位比較回路21は接続点Pの電位Vpと前記電位発生回路13の出力電位V2 とを比較し、VpがV2 よりも低いかあるいは等しいときにその出力信号bを‘1’レベルとし、VpがV2 よりも高いときには‘0’レベルとするようになっている。さらに残るもう1つの電圧比較回路22は接続点Pの電位Vpと前記電位発生回路14の出力電位V3 とを比較し、VpがV3 よりも低いかあるいは等しいときにその出力信号cを‘1’レベルとし、VpがV3 よりも高いときには‘0’レベルとするようになっている。
【0013】
27、28、29はそれぞれNOR論理回路、30は反転回路であり、上記電圧比較回路22の出力信号cは前記行アドレス信号の最下位ビット信号A0 とともにNOR論理回路27に、上記電圧比較回路21の出力信号bは上記反転回路30を介して行アドレス信号/A0 とともにNOR論理回路28にそれぞれ入力され、さらに両NOR論理回路27、28の出力信号は上記電圧比較回路20の出力信号aとともにNOR論理回路29に入力される。
【0014】
31は出力バッファ回路であり、上記NOR論理回路29の出力信号を検出し、‘1’レベルあるいは‘0’レベルのデータを出力するようになっている。またチップ選択信号CSは、データを出力バッファ回路から出力するか否かを制御する。
【0015】
なお上記各トランジスタは図27と同様にすべてNチャネルであるとする。
【0016】
次に上記のように構成された回路の動作を説明する。まず行アドレス信号が入力すると行デコーダ4により行線5のうちただ1つが選択されて‘1’レベルになり、また列アドレス信号が入力すると列デコーダ1によってトランジスタ2のうちただ1つが選択駆動される。すると選択されたそれぞれ1つの列線3と行線5との交点に位置するメモリセル用のトランジスタ6が駆動され、このトランジスタ6を介してその列線3の充放電制御が行なわれる。このとき、トランジスタ6の閾値電圧が予めVth4に設定されていれば、充放電を完了した時点ではその列線3の電位はV1 になる。この列線3の電位V1 は各電圧比較回路20、21、22においてV1 、V2 、V3 とそれぞれ比較され、その結果、信号a、b、cはすべて‘1’レベルになる。このときNOR論理回路29には‘1’レベルの信号aが入力されているため、NOR論理回路27、28の出力信号にかかわりなくNOR論理回路29の出力信号は‘0’レベルになる。このとき出力バッファ回路31においてチップ選択信号CSが成立していれば、‘0’レベル信号がデータとして出力される。すなわちアドレス信号A0 が“0”であっても“1”であってもNOR論理回路29の出力信号は‘0’レベルになり、このとき出力バッファ回路31からは‘0’レベル信号がデータとして出力される。
【0017】
すなわち、この場合図28に示す2ビット分のデータD0、D1(D0=D1=‘0’)が1つのメモリセルから読み出されたことになる。
【0018】
また、前記選択されたそれぞれ1つの列線3と行線5との交点に位置するメモリセル用のトランジスタ6の閾値電圧が予めVth3に設定されていれば、充放電を完了した時点ではその列線3の電位はV2 になる。このとき電圧比較回路20の出力信号aのみが‘0’レベル、他の2つの電圧比較回路21、22の出力信号b、cはともに‘1’レベルとなる。このとき行アドレス信号がA0 =‘1’、/A0 =‘0’ならばNOR論理回路28の出力信号は反転回路30の出力信号が“0”のため‘1’レベルとなり、これに続くNOR論理回路29の出力信号は‘0’レベルになる。したがって出力バッファ回路31においてチップ選択信号CSが成立していれば、‘0’レベル信号がデータとして出力される。
【0019】
一方、行アドレス信号がA0 =‘0’、/A0 =‘1’の場合、NOR論理回路27、28の出力信号はともに‘0’レベルになり、一方、信号aも“0”のため、これに続くNOR論理回路29の出力信号は‘1’レベルになる。したがってこの場合、出力バッファ回路31からは‘1’レベル信号がデータとして出力される。
【0020】
すなわち、この場合には前記I表に示す2ビット分のデータD0、D1(D0=‘0’、D1=‘1’)がアドレス信号A0 の“1”、“0”に対応して1つのメモリセルから読み出されたことになる。
【0021】
またメモリセル用トランジスタの閾値電圧が予めVth2、Vth1にそれぞれ設定されていれば、前記充放電を完了した時点における列線3の電位はV3 あるいはV4 になる。列線3の電位がV3 になったとき、電圧比較回路20、21の出力信号a、bはともに‘0’レベル、もう1つの電圧比較回路22の出力信号cは‘1’レベルとなり、このとき行アドレス信号がA0 =‘1’、/A0 =‘0’、またはA0 =‘0’、/A0 =‘1’いずれの場合でもNOR論理回路29の出力信号は‘1’レベルとなる。すなわちこの場合には図28に示す2ビット分のデータD0、D1(D0=D1=‘1’)が1つのメモリセルから読み出されたことになる。一方、列線の電位がV4 になったときには図28に示す2ビット分のデータD0、D1(D0=‘1’、D1=‘0’)が1つのメモリセルから読み出される。
【0022】
すなわち、信号a、b、cはともに“0”レベルとなり、アドレス信号A0 =“1”、/A0 =“0”の時、NOR論理回路27の出力は“0”、又回転回路30の出力は“1”となっているため、NOR論理回路28の出力も“0”、よってNOR論理回路29のすべての入力信号は“0”となるため、NOR論理回路29の出力信号は“1”レベルとなる。
【0023】
一方、アドレス信号A0 =“0”、/A0 =“1”ならば、NOR論理回路27のすべての入力が“0”であるための出力は“1”レベルになり、NOR論理回路29はその入力の1つが“1”レベルとなったため、出力は“0”レベルとなる。したがってアドレス信号A0 =“1”の時は、出力バッファ回路から“1”レベルが、アドレス信号A0 =“0”の時は出力バッファ回路から“0”レベルがデータとして出力される。つまり列線電位がV4 ならば、図28に示す2ビット分のデータD0、D1(D0=“1”、D1=“0”)が1つのメモリセルから読み出せる。
【0024】
このように上記回路によれば、1つのメモリセルに2つのアドレスの2ビット分のデータを記憶させるようにしたので、チップサイズを増大することなくメモリセル部分に2倍の量のデータを記憶させることができる。言い換えれば従来と同じ記憶容量とするならばチップサイズを大幅に縮少化することができる。
【0025】
上記回路では列線3の充放電完了時における電位を、メモリセル用トランジスタ6の閾値電圧を4種類に区別することによって設定していたが、これは図30に示すようメモリセル用トランジスタ6のチャネル幅Wを4種類に区別することにより、あるいは図31に示すようにチャネル長Lを4種類に区別することによって設定するようにしている。トランジスタ6のチャネル幅Wによって電位を設定する場合、W4 <W3 <W2 <W1 なる関係があれば充放電完了時における列線3の電位すなわち前記接続点Pの電位Vpの大小関係は、Vp1 <Vp2 <Vp3 <Vp4 となる。Vp1 〜Vp4 はそれぞれ、チャネル幅W1 〜W4 のトランジスタによる列線の充放電完了時の電位である。またトランジスタ6のチャネル長Lによって電位を設定する場合、L1 <L2 <L3 <L4 なる関係があれば充放電完了時における上記電位Vpの大小関係は、Vp1 <Vp2 <Vp3 <Vp4 となる。Vp1 〜Vp4 はそれぞれ、チャネル長L1 〜L4 のトランジスタによる列線の充放電完了時の電位である。なお、トランジスタ6のチャネル幅Wまたはチャネル長Lを区別することによって列線3の電位を設定する場合には、前記各電位発生回路12、13、14内のトランジスタ15、18、19は各チャネル幅をW1 、W2 、W3 に設定するかあるいは各チャネル長LをL1 、L2 、L3 にそれぞれ設定する必要があり、前記いずれの方法でも従来にくらべメモリセルサイズは小さくなる。充放電完了時における列線3の電位をトランジスタ6の閾値電圧を区別することによって4種類に設定する場合にはメモリセルサイズを最小にすることができるという利点を有するが、閾値電圧を4種類に区別するために製造時すなわちデータ書き込み時における工程数が従来よりも少なくとも三工程増加することになる。しかしながらトランジスタ6のチャネル幅Wまたはチャネル長Lを区別することによってこれを行なえば工程数は増加しない。
【0026】
【発明が解決しようとする課題】
トランジスタのチャネル幅を変えることによってデータを記憶するようにする場合は、工程数が増えないと言う利点はある。しかし、このチャネル幅を決める工程は製造工程の初期の段階にあるので、ユーザーからの注文を受け納入するまでの期間が長くかかるという欠点がある。また、チャネル長を変えるようにする場合は、ゲート電極形成時にデータを記憶することになるので、チャネル幅を変えるようにする場合よりも、納期は短くなるが閾値電圧を変えてデータを記憶する場合よりもやはり納期が長くかかってしまう。
【0027】
すなわち、閾値電圧を変えるようにしてデータを記憶する場合は、メモリセルのゲート電極形成後に、ゲート電極を通してイオンインプランテーションによってチャネル領域に不純物を導入するため、チャネル幅やチャネル長を変える場合に比べて納期を短くできると言う利点を有する。しかし、閾値電圧を変えてデータを記憶するために複数枚のマスクが必要であるとともに、データに応じてこれらマスクを替えてドーズ量の異なるイオンインプランテーションを行う必要があるため、製造工程が増加する欠点を有している。
【0028】
この発明は上記課題を解決するものであり、その目的とするところは、製造工程の増加を防止できるとともに納期を短縮して、1つのメモリセルに複数ビット分のデータを記憶することが可能であり、さらに、記憶された複数ビット分のデータを精度良く読み出すことが可能な半導体記憶装置を提供しようとするものである。
【0029】
【課題を解決するための手段】
この発明の半導体記憶装置の第1の態様は、行線と、この行線により選択的に駆動され、その閾値電圧を4種類に区別することにより1つのメモリセルに2ビット分のデータを記憶し、電流通路の一端に電源電圧が供給されるNチャネルトランジスタで構成されたメモリセルと、このメモリセルの電流通路の他端に接続される列線と、この列線に接続され前記列線を放電する第 1 の放電手段と、前記行線に接続され、前記4種類の閾値電圧のうち最も高い第1の閾値電圧に設定された前記メモリセルと同等な構成をした第1のダミーセルと、この第1のダミーセルに接続される第1のダミー列線と、前記行線に接続され、前記4種類の閾値電圧のうち2番目に高い第2の閾値電圧に設定された前記メモリセルと同等な構成をした第2のダミーセルと、この第2のダミーセルに接続される第2のダミー列線と、前記行線に接続され、前記4種類の閾値電圧のうち3番目に高い第3の閾値電圧に設定された前記メモリセルと同等な構成をした第3のダミーセルと、この第3のダミーセルに接続される第3のダミー列線と、前記行線に接続され、前記4種類の閾値電圧のうち最も低い第4の閾値電圧に設定された前記メモリセルと同等な構成をした第4のダミーセルと、この第4のダミーセルに接続される第4のダミー列線と、前記第1乃至第4のダミー列線にそれぞれ接続され、前記第1乃至第4のダミー列線を放電する第2の放電手段と、一端が前記列線に接続され、他端が前記第1及び第2のダミー列線に接続され、前記列線の電位と前記第1及び第2のダミー列線との電位を比較して対応したデータを出力する第1のデータ検知回路と、一端が前記列線に接続され、他端が前記第2及び第3のダミー列線に接続され、前記列線の電位と前記第2及び第3のダミー列線との電位を比較して対応したデータを出力する第2のデータ検知回路と、一端が前記列線に接続され、他端が前記第3及び第4のダミー列線に接続され、前記列線の電位と前記第3及び第4のダミー列線との電位を比較して対応したデータを出力する第3のデータ検知回路と、前記第1、第2、第3のデータ検知回路の出力端に接続され、前記第1、第2、第3のデータ検知回路の出力信号から前記メモリセルに記憶されている2ビット分のデータを出力する論理回路とを具備している。
【0030】
また、この発明の半導体記憶装置の第2の態様は、行線と、この行線により選択的に駆動され、その閾値電圧を4種類に区別することにより1つのメモリセルに2ビット分のデータを記憶し、電流通路の一端に電源電圧が供給されるN チャネルトランジスタで構成されたメモリセルと、このメモリセルの電流通路の他端に接続される列線と、前記行線に接続され、前記4種類の閾値電圧のうち最も高い第1の閾値電圧に設定された前記メモリセルと同等な構成をした第1のダミーセルと、この第1のダミーセルに接続される第1のダミー列線と、前記行線に接続され、前記4種類の閾値電圧のうち2番目に高い第2の閾値電圧に設定された前記メモリセルと同等な構成をした第2のダミーセルと、この第2のダミーセルに接続されると共に前記第1のダミー列線に接続される第2のダミー列線と、前記行線に接続され、前記4種類の閾値電圧のうち2番目に高い第2の閾値電圧に設定された前記メモリセルと同等な構成をした第3のダミーセルと、この第3のダミーセルに接続される第3のダミー列線と、前記行線に接続され、前記4種類の閾値電圧のうち3番目に高い第3の閾値電圧に設定された前記メモリセルと同等な構成をした第4のダミーセルと、この第4のダミーセルに接続されると共に前記第3のダミー列線に接続される第4のダミー列線と、前記行線に接続され、前記4種類の閾値電圧のうち3番目に高い第3の閾値電圧に設定された前記メモリセルと同等な構成をした第5のダミーセルと、この第5のダミーセルに接続される第5のダミー列線と、前記行線に接続され、前記4種類の閾値電圧のうち最も低い第4の閾値電圧に設定された前記メモリセルと同等な構成をした第6のダミーセルと、この第6のダミーセルに接続されると共に前記第5のダミー列線に接続される第6のダミー列線と、一端が前記列線に接続され、他端が前記接続された第1のダミー列線と第2のダミー列線とに接続され、前記列線の電位と前記接続された第1及び第2のダミー列線との電位を比較して対応したデータを出力する第1のデータ検知回路と、一端が前記列線に接続され、他端が前記接続された第3のダミー列線と第4のダミー列線とに接続され、前記列線の電位を前記接続された第3及び第4のダミー列線との電位を比較して対応したデータを出力する第2のデータ検知回路と、一端が前記列線に接続され、他端が前記接続された第5のダミー列線と第6のダミー列線とに接続され、前記列線の電位と前記接続された第5及び第6のダミー列線との電位を比較して対応したデータを出力する第3のデータ検知回路と、前記第1、第2、第3のデータ検知回路の出力端に接続され、前記第1、第2、第3のデータ検知回路の出力信号から前記メモリセルに記憶されている2ビット分のデータを出力する論理回路とを具備している。
【0031】
さらに、この発明の半導体記憶装置の第3の態様は、行線と、この行線により選択的に駆動され、その閾値電圧を4種類に区別することにより1つのメモリセルに2ビット分のデータを記憶し、電流通路の一端に電源電圧が供給されるNチャネルトランジスタで構成されたメモリセルと、このメモリセルの電流通路の他端に接続される列線と、この列線に接続され、所定の期間前記列線を放電するための放電手段と、前記列線に接続され、放電終了後選択された前記メモリセルによって充電された前記列線の電位を検出するセンスアンプと、このセンスアンプの出力端に接続され、前記メモリセルに記憶されている2ビット分のデータを出力する論理回路とを具備している。
【0032】
また、この発明の半導体記憶装置の第4の態様は、閾値電圧を区別することにより複数ビット分のデータを記憶し、電流通路を有するN チャネルトランジスタで構成されたメモリセルと、前記メモリセルの電流通路の一端に電圧を供給する電圧供給手段と、前記メモリセルの電流通路の他端に接続され、前記メモリセルに記憶されたデータを検出するデータ検出手段と、前記メモリセルの電流通路の他端に接続された放電手段とを具備している。
【0033】
さらに、この発明の半導体記憶装置の第5の態様は、マトリックス状に配列され、それぞれ閾値電圧を区別することにより複数ビット分のデータを記憶し、同じ行に配置されたメモリセルは行線の1つに共通に接続され、同じ列に配置されたメモリセルは列線の1つに共通に接続された電流通路を有するN チャネルトランジスタで構成される複数のメモリセルと、アドレス信号に応答して前記行線を選択する行選択手段と、アドレス信号に応答して前記列線を選択する列選択手段と、前記メモリセルの電流通路の一端に電圧を供給する電圧供給手段と、前記列線を通して、前記メモリセルの電流通路の他端に接続され、前記メモリセルに記憶されたデータを検出するデータ検出手段と、前記列線を通して、前記メモリセルの電流通路の他端に接続される放電手段とを具備している。
【0034】
【作用】
すなわち、この発明において、閾値電圧を4種類に区別することにより、1つのメモリセルに記憶した2ビット分のデータを読み出すには、1つのメモリセルを選択するとともに、4種類の閾値電圧が設定された第1乃至第4のダミーセルを選択し、メモリセルに接続された列線の電位と第1乃至第4のダミーセルが接続された第1乃至第4のダミー列線の電位とを第1乃至第3のデータ検知回路によって比較する。これら第1乃至第3のデータ検知回路から出力されるデータを論理回路によって符号化することにより、2ビット分のデータを読み出すことができる。
【0035】
さらに、4種類の閾値電圧のうち1番目に高い第1の閾値電圧が設定された第1のダミーセルが接続された第1のダミー列線と2番目に高い第2の閾値電圧が設定された第2のダミーセルが接続された第2のダミー列線とを接続し、2番目に高い第2の閾値電圧が設定された第3のダミーセルが接続された第3のダミー列線と3番目に高い第3の閾値電圧が設定された第4のダミーセルが接続された第4のダミー列線とを接続し、3番目に高い第3の閾値電圧が設定された第5のダミーセルが接続された第5のダミー列線と4番目に高い第4の閾値電圧が設定された第6のダミーセルが接続された第6のダミー列線とを接続することにより、4つの閾値電圧のそれぞれ中間の3つの比較電圧を容易に生成することができる。これら3つの比較電圧とメモリセルに接続された列線の電位とを第1乃至第3のデータ検知回路によってそれぞれ比較し、これら第1乃至第3のデータ検知回路から出力されるデータを論理回路によって符号化することにより、2ビット分のデータを読み出すことができる。
【0036】
【実施例】
以下、この発明の実施例について図面を参照して説明する。
【0037】
図1は、この発明のメモリセルの第1の実施例を示すものであり、メモリセルへのデータの書込み方法を示す。図1(a)はメモリセルMCを構成する1つのトランジスタを示す平面図であり、図1(b)は、図1(a)の1b−1b線に沿った断面図である。図1(a)において、Gはトランジスタのゲート、Sはソース、Dはドレインを示している。図1(b)は、メモリセルにデータが書込まれる前のメモリセルの状態を示すものであり、基板51の表面領域にはフィールド絶縁膜52、53が形成され、これらフィールド絶縁膜52、53の相互間にはゲート絶縁膜54が形成されている。これらフィールド絶縁膜52、53及びゲート絶縁膜54の上には前記ゲートGが形成されている。前記フィールド絶縁膜52、53の下には、不純物55が導入され、前記基板51内のチャネル領域CHには不純物56が導入され、所定の閾値電圧に設定されている。
【0038】
前記閾値電圧の設定は、例えばこのメモリセルがNチャネルトランジスタで構成される場合、周辺回路のNチャネルエンハンスメント型トランジスタの閾値電圧を決定するとき、そのチャネル領域に行うイオンインプランテーションを共用すればよい。この発明はゲート電極形成後にゲート電極を通してイオンインプランテーションによってチャネル領域に不純物を導入し、この不純物導入によって実質的なチャネル幅を変えるようにしているため、不純物導入の製造工程が一つ増えるだけで、納期を短縮することができる。
【0039】
この発明では図2乃至図5に示す4種類の状態によって2ビット分のデータを記憶する。すなわち、この発明は開口部の面積が相違するガラスマスクを使用して、メモリセルのチャネル領域に導入する不純物の領域及び量を設定する。
【0040】
図2(a)において、61はマスクを示す。このマスク61において、62はチップ上に塗布されたレジストであり、開口部63は、図示せぬガラスマスクを通して露光され、レジスト62が除去された部分である。この開口部63は、チャネル領域CHの全領域に対応した面積を有している。このマスク61を使用し、ゲートGを通してチャネル領域CHに不純物を導入する。図2(b)は図2(a)の断面図であり、チャネル領域CHの全体に不純物64を導入した状態を示している。この導入する不純物の量をメモリセルが選択されたときにオンしない閾値電圧となるように決めることにより、このようなメモリセルは選択されてもオンしない。このため、このメモリセルはチャネル幅が0のメモリセル、すなわち、チャネルが形成されていないメモリセルと等価であると考えることができる。
【0041】
図3(a)は、チャネル領域の一部をレジスト62で覆うようにし、チャネル領域CHの一部に不純物64が導入されないようにしている。図4(a)も、チャネル領域の一部をレジスト62で覆うようにして、チャネル領域CHの一部に不純物が導入されないようにしている。しかし、図4に示す構成の場合、図3の場合よりもレジスト62で覆われているチャネル領域の幅が広いため、実質的なチャネル幅は図4の方が図3よりも広くなっている。このため、図4に示すメモリセルは、図3に示すメモリセルよりも選択されたときに流れる電流が多い。
【0042】
図5はメモリセルの全面をレジスト62で覆い、メモリセルのチャネル領域CHに不純物64が導入されないようにしている。このため、図5の状態のメモリセルは、最初に設定された閾値電圧のままであるので、選択されたとき最も多くの電流を流すことができる。すなわち、この実施例において、実質的なチャネル幅は、図2<図3<図4<図5の関係を持つことになる。
【0043】
従来の場合にも説明したが、選択されたときにメモリセルに流れる電流が4種類に区別できれば良い。したがって、図2(b)に示すようにチャネル領域の全面に不純物64が導入されたメモリセルにおいては、選択されたときにオフせずオンのままでもよいが、選択されたときにオフ状態になるようにした方が、残りの3種類のメモリセルに流れる電流値のお互いの差を大きくできるため、データを読み出すときのマージンが大きくなるという利点がある。
【0044】
上記実施例は、初期の段階でのメモリセルの閾値電圧は低く、ゲート電極形成後にデータを書込むとき、イオンインプランテーションによって閾値電圧を高く設定しているが、初期の段階でのメモリセルの閾値電圧を最も高く設定し、ゲート電極形成後に不純物を導入して閾値電圧を低くなるようにしてもよい。イオンインプランテーションによってメモリセルの閾値電圧を高く設定するには、例えば不純物としてボロンを導入すれば良く、メモリセルの閾値電圧を低下するには、リンや砒素を導入すれば良い。
【0045】
上記実施例によれば、ゲート電極形成後にデータを書込んでいるため、メモリセルにデータを書込む直前までの構成を予め作っておくことにより、ユーザーよりの注文があってから納入するまでの期間を短縮することができる。しかも、メモリセルに対するデータの書込みは、開口部63の面積が相違する一つのガラスマスクを使用して不純物をチャネル領域に導入するだけでよいため、製造工程が一工程増加するだけですむ利点を有している。
【0046】
図6は、この発明のメモリセルの第2の実施例を示すものであり、図1乃至図5に示す第1の実施例と同一部分には同一符号を付す。前記第1の実施例ではメモリセルを構成するトランジスタの実質的なチャネル幅を変えるようにしているが、第2の実施例は閾値電圧を変えることにより、実質的なチャネル長を変えるようにしている。
【0047】
この実施例は、図6乃至図9に示す4種類の状態によって2ビット分のデータを記憶する。図6(a)において、マスク61には、チャネル領域CHの全領域に対応した面積を有する開口部63が形成されている。このマスク61を使用し、ゲートGを通してチャネル領域CHの全体に不純物を導入する。図6(b)は図6(a)の断面図を示すものであり、チャネル領域CHの全体に不純物64が導入されている。この実施例の場合、不純物の量をメモリセルが選択されたときにオンするような閾値電圧となるように決める必要がある。
【0048】
図7は、チャネル領域のソースS側の一部をレジスト62で覆い、チャネル領域のソースS側の一部に不純物が導入されないようにしている。仮に、不純物64の量をメモリセルが選択されたときにオフするような量にした場合、この図7に示す場合でもメモリセルはオフするので、正しくデータを読み出すことができない。
【0049】
図8は、チャネル領域CHのドレインD側の一部をレジストで覆うようにして、チャネル領域のドレイン側の一部に不純物が導入されないようにしている。図7の場合は、ソース側をレジストで覆いドレイン側に不純物を導入しているので、基板バイアス効果の相違により、図8の場合よりもその閾値電圧が高くなるため、実質的なチャネル長は図7の方が図8よりも広くなっている。このため、図8に示すメモリセルは、図7に示すメモリセルよりも選択されたときに流れる電流が多い。勿論、第1の実施例のように、図7のレジストで覆われている領域をドレイン側に延ばすようにし、実質的なチャネル長を変えるように図8に換えて用いるようにしてもよい。
【0050】
図9はメモリセルの全面をレジスト62で覆い、メモリセルMCのチャネル領域CHに不純物64が導入されないようにしている。このため、図9に示す状態のメモリセルは、最初に設定された閾値電圧のままであるので、選択されたとき最も多くの電流を流すことができる。すなわち、この実施例において、閾値電圧の大きさが図6>図7>図8>図9の関係を持つため、実質的なチャネル長は、図6>図7>図8>図9の関係を持つことになる。
【0051】
ところで、図6に示すように、チャネル領域CHの全面に不純物64が導入されたメモリセルは、選択されたときにオフ状態になるようにした方が、残りの3種類のメモリセルに流れる電流値のお互いの差を大きくできるため、データを読み出すときのマージンが大きくなるという利点がある。したがって、チャネル領域の全面に不純物を導入するメモリセルのみ、図10に示すようにガラスマスクを作製して、不純物を導入して選択されたときにオフになるようにしてもよい。
【0052】
この例の場合も、初期段階でのメモリセルの閾値電圧は低く、ゲート電極形成後、データを書込むときイオンインプランテーションによって閾値電圧を高く設定しているが、初期段階でのメモリセルの閾値電圧を最も高く設定し、ゲート電極形成後に、不純物を導入する際、閾値電圧が低くなるような不純物を設定するようにしてもよい。
【0053】
上記メモリセルの第2の実施例によれば、4種類の閾値電圧を区別できるため、メモリセルのドレインを電源電圧に接続し、そのソースの電圧を測定するようにしても4種類のどのメモリセルが選択されたかを検出することができる。これらメモリセルの閾値電圧の関係は、図6>図7>図8>図9となっているため、ソースに出力される電圧の関係は、図6<図7<図8<図9となる。
【0054】
図11乃至図15は、メモリセルの第3の実施例を示すものであり、第1、第2の実施例と同一部分には同一符号を付す。この実施例に示すメモリセルは、1つのメモリセルに2つのトランジスタを含み、各メモリセル内の2つのトランジスタの閾値電圧はデータに応じてそれぞれ設定されている。
【0055】
図11(a)は平面図、図11(b)は図11(a)の11b−11b線に沿った断面図である。すなわち、図11(b)において、ゲート絶縁膜54はチャネル幅方向に沿って第1、第2の領域54a、54bを有し、第1の領域54aの膜厚は、第2の領域54bの膜厚より薄く設定されている。このゲート絶縁膜54の上にはゲートGが形成されている。したがって、メモリセルMCは前記第1、第2の領域54a、54bに対応してゲート絶縁膜の厚みが相違する第1、第2のトランジスタT1、T2を含んでいる。
【0056】
図12は、同図(a)に示すように、チャネル領域CHの全領域に対応した面積を有する開口部63が形成されたマスク61を使用し、ゲートGを通してチャネル領域CH全体に不純物を導入する。図12(b)は同図(a)の断面図を示すものであり、チャネル領域CHの全面に不純物64が導入されている。この不純物64の量はメモリセルが選択されたとき、第1、第2のトランジスタT1、T2が共にオフするような閾値電圧となるような値である。
【0057】
図13は、チャネル領域CHの一部をレジスト62で覆うようにし、第2のトランジスタT2のチャネル領域CHに不純物64が導入されないようにしている。したがって、不純物64が導入された第1のトランジスタT1の閾値電圧は、第2のトランジスタT2より高くなり、メモリセルMCが選択された場合、第1のトランジスタT1はオフとなり、第2のトランジスタT2はオンとなる。
【0058】
図14も、チャネル領域CHの一部をレジスト62で覆うようにして、第1のトランジスタT1のチャネル領域に不純物64が導入されないようにしている。したがって、不純物64が導入された第2のトランジスタT2の閾値電圧は、第1のトランジスタT1より高くなり、メモリセルMCが選択された場合、第1のトランジスタT1はオンとなり、第2のトランジスタT2はオフとなる。図14に示す構成の場合、実質的なチャネル幅は図13の場合よりも広くなっている。このため、図14に示すメモリセルは、図13に示すメモリセルよりも選択されたときに流れる電流が多い。なぜなら、トランジスタT1の方が、トランジスタT2よりもゲート絶縁膜が薄いため、チャネル領域CHの不純物の量が同じであれば、トランジスタT1の閾値電圧の方がトランジスタT2の閾値電圧よりも低いためである。このため、トランジスタT1とT2のチャネル長とチャネル幅が等しい場合、図14に示すメモリセルの方が図13に示すメモリセルより多くの電流が流れる。
【0059】
図15はメモリセルの全面をレジスト62で覆い、第1、第2のトランジスタT1、T2のチャネル領域に不純物64が導入されないようにしている。このため、このメモリセルは、最初に設定された閾値電圧のままであるので、選択されたとき、第1、第2のトランジスタT1、T2が共にオンとなり、最も多くの電流を流すことができる。すなわち、この実施例において、メモリセルが選択された場合に流れる電流の量は、図12<図13<図14<図15の関係を持つことになる。
【0060】
なお、上記の説明では1つのメモリセルに2ビット分のデータを記憶するようにした場合を説明したがこれは1つのメモリセルに3ビット分あるいは4ビット分のデータを記憶するようにしても良く、例えば3ビット分のデータを記憶する場合は、メモリセルのチャネル幅を8種類に区別してやれば良い。
【0061】
次に、上記メモリセルに記憶された複数ビットのデータを読み出すための好適な回路について説明する。勿論、図27、図28、図29で説明したような従来のデータ検出回路を用いて上記メモリセルからデータを読み出すようにしてもよいことは言うまでもない。
【0062】
図16、図17は、図6乃至図10に示したメモリセルからデータを読み出すのに好適な読出し回路の第1の実施例を示すものである。なお、図16、図17に示す回路は、従来の方法によって閾値電圧を設定したメモリセルからデータを読み出す場合にも適用可能である。
【0063】
図16において、複数のメモリセルMCはNチャネルトランジスタによって構成され、マトリクス状に配置されている。これらメモリセルMCの各ゲートは行線(以下、ワード線と称す)WL1、WL2…WLnにそれぞれ接続され、各ソースは列線(以下、ビット線と称す)BL1、BL2…BLnにそれぞれ接続され、各ドレインは例えば5Vの電源電圧VCにそれぞれ接続されている。前記ワード線WL1、WL2…WLnは行デコーダ71に接続され、図示せぬアドレス信号に応じて、この行デコーダ71により1つのワード線が選択される。また、前記ビット線BL1、BL2…BLnはNチャネルトランジスタ721 、722 …72nの各ドレインに接続されている。これらトランジスタ721 、722 …72nの各ゲートは列デコーダ73に接続され、アドレス信号に応じて、この列デコーダ73及びトランジスタ721 、722 …72nにより1つのビット線が選択される。これらトランジスタ721 、722 …72nの各ソースはNチャネルトランジスタ74のドレインに接続されている。このトランジスタ74のソースは基準電位Vs、例えば接地電位に接続され、ゲートには信号φが供給されている。前記トランジスタ721 、722 …72nを通して出力されるビット線の電位VBは、図17に示すセンスアンプSA1、SA2、SA3に供給される。これらセンスアンプSA1、SA2、SA3は後述するようにそれぞれ異なる閾値電圧が設定されており、これら閾値電圧を使用してビット線の電位VBが検出される。
【0064】
図17において、センスアンプSA1、SA2、SA3の出力端からは出力信号S1〜S3がそれぞれ出力される。これら出力信号S1〜S3は、インバータ回路80、81、84及びナンド回路82、83、85からなる論理回路86に供給される。前記センスアンプSA1の出力信号S1はナンド回路82、83に供給され、センスアンプSA2の出力信号S2はインバータ回路80及びナンド回路82に供給される。センスアンプSA3の出力信号S3はインバータ回路81に供給される。前記インバータ回路80の出力信号は前記ナンド回路83に供給され、このナンド回路83の出力信号とインバータ回路81の出力信号はナンド回路85に供給される。前記ナンド回路82の出力信号はインバータ回路84に供給される。このインバータ回路84の出力端とナンド回路85の出力端とから選択されたメモリセルに記憶されている2ビット分のデータD1とD2がそれぞれ出力される。
【0065】
図18(a)は前記センスアンプSA1を示すものである。このセンスアンプSA1は電源電圧VCと基準電位Vsとの間に直列に接続された閾値電圧が例えば0VのNチャネルエンハンスメント型トランジスタ100と、このトランジスタ100の負荷となるPチャネルエンハンスメント型トランジスタ101と、これらトランジスタ100と101との接続点に入力端が接続されるインバータ回路I1とから構成されている。前記トランジスタ100のゲートには選択されたビット線の電位VBが供給される。
【0066】
図18(b)は前記センスアンプSA2を示すものである。このセンスアンプSA2は電源電圧VCと基準電圧Vsとの間に直列に接続された閾値電圧が例えば2VのNチャネルエンハンスメンス型トランジスタ102と、このトランジスタ102の負荷となるPチャネルエンハンスメント型トランジスタ103と、これらトランジスタ102と103との接続点に入力端が接続されるインバータ回路I2とから構成されている。前記トランジスタ102のゲートには選択されたビット線の電位VBが供給される。
【0067】
図18(c)は前記センスアンプSA3を示すものである。このセンスアンプSA3は電源電圧VCと基準電位Vsとの間に直列に接続された閾値電圧が例えば3.5VのNチャネルエンハンスメント型トランジスタ104と、このトランジスタ104の負荷となるPチャネルエンハンスメント型トランジスタ105と、このトランジスタ104と105との接続点に入力端が接続されるインバータ回路I3とから構成されている。前記トランジスタ104のゲートにはビット線の電位VBが供給されている。
【0068】
上記構成において、メモリセルからデータを読み出す場合の動作について説明する。
【0069】
ワード線WL1、WL2…WLnのいずれか1つ、及びビット線BL1、BL2…BLnのいずれか1つが選択されると、所定期間信号φが“1”レベルとなりトランジスタ74がオンし、選択されたビット線の電位VBは基準電位Vsに放電される。この後、このトランジスタ74はオフするため電流経路がなくなり、ビット線の電位は選択されたメモリセルの閾値電圧に対応した値に充電される。なお、この放電用のトランジスタ74は各ビット線毎に設けるようにしても良い。また、初期状態で全てのワード線を0Vすなわち基準電位にしておき、新たにワード線が選択される前に基準電位に放電するようにすれば読み出し速度の高速化を図ることができる。
【0070】
図16において、1つのメモリセルMCについて考えた場合、メモリセルMCのドレインは5Vの電源電圧VCに接続され、ゲートはワード線WL1に接続され、ソースはビット線BL1に接続されている。メモリセルMCが非選択の時は、ワード線が0Vであるため、メモリセルはオフ状態となる。メモリセルMCが選択される際、行デコーダ71からワード線WL1に電源電圧VCが供給される。この時、メモリセルのソースすなわちビット線BL1から電流の流出がないとすれば、ビット線BL1の電位はそのゲート電圧すなわち電源電圧VCからメモリセルMCの閾値電圧を引いた値になる。ここで、4種類の閾値電圧をVth1、Vth2、Vth3、Vth4とすると、選択されたメモリセルの閾値電圧に対応してビット線BL1の電位は、VC−Vth1、VC−Vth2、VC−Vth3、VC−Vth4の4種類の電圧の内の一つの値を取ることになる。
【0071】
簡単化のため、各メモリセルは図19に示すように6V、3.5V、2V、0Vのいずれか一つの閾値電圧を持つものとする。さらに、図19に示すように、2ビット分のデータ(0、0)がメモリセルの閾値電圧6Vに対応し、(0、1)、(1、0)、(1、1)がそれぞれメモリセルの閾値電圧の3.5V、2V、0Vに対応するものとする。メモリセルが選択されると、選択されたメモリセルのゲートがVC(5V)にされるため、ビット線BLに電流流出経路がないとすると、図19に示すように、ビット線BLの電位は選択されたメモリセルの閾値電圧が6Vの時は0Vに、3.5Vの時は1.5Vに、2Vの時は3Vに、0Vの時は5Vになる。このビット線の電位を検知して、選択されたメモリセルがどの閾値電圧にあるかを判断し、記憶されている2ビット分のデータを出力する。このビット線の電位VBは前記センスアンプSA1、SA2、SA3により検出される。
【0072】
すなわち、図18(a)に示す前記センスアンプSA1は、トランジスタ100の閾値電圧が0Vに設定されているため、ビット線の電位VBが0Vである場合、トランジスタ100はオフであり、トランジスタ100と101との接続点はトランジスタ101によりVCに充電される。したがって、インバータ回路I1の出力信号S1は“0”レベルになる。ビット線の電位VBが1.5Vである場合、トランジスタ100がオンするため、トランジスタ100と101との接続点の電位はトランジスタ100により基準電位Vsに放電され、インバータ回路I1の出力信号S1は“1”レベルになる。ビット線の電位VBが3V及び5Vの時も同様に、トランジスタ100がオンするため、トランジスタ100と101との接続点の電位はトランジスタ100により基準電位Vsに放電され、インバータ回路I1の出力信号S1は“1”レベルになる。
【0073】
図18(b)に示す前記センスアンプSA2は、トランジスタ102の閾値電圧が2Vに設定されているため、ビット線の電圧VBが0Vあるいは1.5Vの時、トランジスタ102はオフであり、トランジスタ102と103との接続点がトランジスタ103によりVCに充電される。したがって、インバータ回路I2の出力信号S2は“0”レベルになる。ビット線の電位VBが3Vあるいは5Vの時は、トランジスタ102がオンするため、トランジスタ102と103との接続点の電位がトランジスタ102により基準電位Vsに放電され、インバータ回路I2の出力信号S2は“1”レベルになる。
【0074】
図18(c)に示す前記センスアンプSA3は、トランジスタ104の閾値電圧が3.5Vに設定されているため、ビット線の電位VBが0Vあるいは1.5Vあるいは3Vの時、トランジスタ104はオフであり、トランジスタ104と105との接続点がトランジスタ105によりVCに充電される。したがって、インバータ回路I3の出力信号S3は“0”レベルになる。ビット線の電位VBが5Vの時は、トランジスタ104がオンするため、トランジスタ104と105との接続点の電位はトランジスタ104により基準電位Vsに放電され、インバータ回路I3の出力信号S3は“1”レベルになる。
【0075】
上記センスアンプSA1、SA2、SA3の出力信号S1、S2、S3は、論理回路86に供給され、この論理回路86のインバータ回路84の出力端とナンド回路85の出力端とから選択されたメモリセルに記憶されている2ビット分のデータD1とD2がそれぞれ出力される。例えばセンスアンプSA1〜SA3の出力信号S1〜S3がともに“0”レベルである場合、ナンド回路82、83及びインバータ回路81の出力がともに“1”レベルとなるため、これらの出力信号が供給されるインバータ回路84及びナンド回路85の出力信号が共に“0”レベルとなり、メモリセルに記憶されているデータとしてD1=“0”、D2=“0”が得られる。
【0076】
(0、1)のデータが記憶されている閾値電圧が3.5Vのメモリセルが選ばれたとき、選択されたビット線の電位VBは1.5Vになり、センスアンプSA1〜SA3からは、S1=“1”、S2=“0”、S3=“0”の信号が出力される。このためナンド回路82の出力信号は“1”レベルとなり、2つの入力信号が共に“1”レベルとなるナンド回路83の出力信号は“0”レベルとなる。ナンド回路82から出力される“1”レベルの信号はインバータ回路84で反転され“0”レベルの信号として出力される。ナンド回路83の出力信号は“0”レベルであるからこの信号とインバータ回路81によって“1”レベルに反転された信号が供給されるナンド回路85の出力信号は“1”レベルとなる。すなわちインバータ回路84の出力信号としてD1=“0”が得られ、ナンド回路85の出力信号としてD2=“1”が得られる。
【0077】
(1、0)のデータが記憶されている閾値電圧が2Vのメモリセルが選ばれたとき、選択されたビット線の電位VBは3Vになり、センスアンプSA1〜SA3からは、S1=“1”、S2=“1”、S3=“0”の信号がそれぞれ出力される。このため、信号S1、S2が供給されるナンド回路82の出力信号は“0”レベルとなる。また、前記信号S1、及び“1”レベルの信号S2がインバータ回路80で反転され、“0”レベル信号として供給されるナンド回路83の出力信号は“1”レベルとなる。ナンド回路82からの“0”レベルの出力信号はインバータ回路84で反転され“1”レベルデータとして出力される。さらに、前記“0”レベルの信号S3はインバータ回路81で反転され、“1”レベル信号としてナンド回路85の一方入力端に供給され、このナンド回路85の他方入力には前記ナンド回路83から出力される“1”レベル信号が供給される。したがって、ナンド回路85の出力信号は“0”レベルとなる。すなわち、インバータ回路84の出力信号としてD1=“1”が得られ、ナンド回路85の出力信号としてD2=“0”が得られる。
【0078】
次に、(1、1)のデータが記憶されている閾値電圧が0Vのメモリセルが選ばれたとき、選択されたビット線の電位VBは5Vになり、センスアンプSA1〜SA3からは、S1=“1”、S2=“1”、S3=“1”の信号がそれぞれ出力される。このため、信号S1、S2が供給されるナンド回路82の出力信号は“0”レベルとなる。また、信号S1、及びインバータ回路80で反転された“0”レベルの信号が供給されるナンド回路83の出力信号は“1”レベルとなる。前記ナンド回路82から出力される“0”レベルの信号はインバータ回路84で反転され“1”データとして出力される。さらに、前記ナンド回路83から出力される“1”レベルの信号、及びインバータ回路81で反転されて“0”レベルとされた信号S3が供給されるナンド回路85の出力信号は“1”レベルとなる。すなわち、インバータ回路84の出力信号としてD1=“1”が得られ、ナンド回路85の出力信号としてD2=“1”が得られる。
【0079】
このようにして、メモリセルに記憶された4種類の閾値電圧に対応して2ビット分のデータを出力することができる。この2ビット分のデータD1、D2は同一アドレスに対応する2ビットのデータとして出力しても良いし、従来例で示したように異なるアドレスに対応したそれぞれ1ビットづつのデータとして出力しても良い。1つのメモリセルに連続したアドレスの2つのデータを記憶しておけば、連続したアドレスのデータを続けて読み出す場合、メモリセルからデータを読み出し、1番目のアドレスのデータ、2番目のアドレスのデータを順次出力している間に、3番目と4番目のアドレスに対応するメモリセルからデータを読み出すことができるため、連続したアドレスのデータを読み出すときに見かけ上の読み出し速度を速くできるという利点がある。
【0080】
また、連続した4つのアドレスに対応した2つのメモリセルから同時にデータを読み出すようにして、連続した4つのアドレスのデータを出力している間に次の2つのメモリセルからデータを読み出せば更に高速動作が可能になる。
【0081】
なお、メモリセルに使用するトランジスタの閾値電圧とセンスアンプに使用するトランジスタの閾値電圧とが異なる場合には、データを検出するためのセンスアンプに特別な閾値電圧を持つトランジスタを使用するため、これらのトランジスタを作るために製造工程が増加する。しかし、メモリセルにデータを書込むための工程直前まで予め作り待っていることができるため、ユーザーから注文があってから納入するまでの期間に変わりはない。
【0082】
図20、図21は、読出し回路の第2の実施例を示すものであり、第1の実施例と同一部分には同一符号を付す。
【0083】
この実施例では差動型センスアンプを用い、この差動型センスアンプの比較用の電位としてメモリセルと同等の閾値電圧を有するトランジスタを用いている。このため、データ検出のために特別な閾値電圧を持つトランジスタを使用する必要がない。
【0084】
すなわち、図20において、メモリセルMCの閾値電圧はVth1、Vth2、Vth3、Vth4の4種類に区別され、Vth1>Vth2>Vth3>Vth4の大小関係にあるとする。例えば図6乃至図9に示す実施例と対応させた場合、図6がVth1に、図7がVth2に、図8がVth3に、図9がVth4に対応する。
【0085】
各ワード線WL1、WL2〜WLnには直交してリファレンス用ビット線(以下、リファレンスビット線と称す)RBL1〜RBL4が配置されている。これらリファレンスビット線RBL1〜RBL4には、それぞれリファレンスセル群RC1〜RC4が接続されている。リファレンスセル群RC1〜RC4はメモリセルMCからデータを読み出すときの比較電圧を発生するものであり、メモリセルと等価なリファレンスセルRCによって構成されている。
【0086】
すなわち、リファレンスビット線RBL1には閾値電圧Vth1を持つメモリセルと等価なリファレンスセルを構成するトランジスタのソースが接続され、リファレンスビット線RBL2には閾値電圧Vth2を持つメモリセルと等価なリファレンスセルを構成するトランジスタのソースが接続されている。さらに、リファレンスビット線RBL3には閾値電圧Vth3を持つメモリセルと等価なリファレンスセルを構成するトランジスタのソースが接続され、リファレンスビット線RBL4には閾値電圧Vth4を持つメモリセルと等価なリファレンスセルを構成するトランジスタのソースが接続されている。リファレンスセル群RC1〜RC4を構成する各トランジスタのゲートはそれぞれ前記ワード線WL1、WL2〜WLnに接続されている。
【0087】
前記各リファレンスビット線RBL1〜RBL4には、前記トランジスタ721 、722 〜72nと等価なトランジスタ115がそれぞれ接続され、これらトランジスタ115のゲートには電源電圧VCが供給されている。1つのワード線が選択された場合、このワード線に接続されたリファレンスセル群RC1〜RC4を構成するトランジスタからリファレンス電圧VR1、VR2、VR3、VR4が出力され、これらリファレンス電圧VR1〜VR4はトランジスタ115を介して図21に示すセンスアンプSA1、SA2、SA3に供給される。
【0088】
図21において、ビット線の電位VBが供給される入力端と基準電位Vsの相互間にはNチャネルエンハンスメント型トランジスタ110、111が直列接続されている。トランジスタ110はメモリセルに対する一種の負荷を構成している。このトランジスタ110は、ゲートにこのトランジスタの閾値電圧よりわずかに高い電圧が供給され、五極管領域で動作するようにしているため、ビット線L1には、選択されたメモリセルの閾値電圧の差にほぼ比例した電圧が出力される。なお、このトランジスタ110、111に代えて、図16に示すようにパルス信号で駆動される放電用のトランジスタ74を用いるようにしても良い。この場合、前記リファレンスビット線も放電用のトランジスタ74で放電するようにしても良い。
【0089】
前記トランジスタ111のゲートにはチップイネーブル信号CEが供給され、この半導体記憶装置が待機状態にあるときはチップイネーブル信号CEによりオフにされ、消費電流を低減するように動作する。前記トランジスタ110のゲートに供給される信号は、電源電圧VCと基準電位Vsとの間に直列に接続された負荷回路114及びNチャネルエンハンスメント型トランジスタ112、113によって生成され、負荷回路114とトランジスタ112のドレインとゲートとの接続点から出力される。
【0090】
図22は負荷回路114の例を示すものである。図22(a)に示すようにソースとゲートとが接続され、ドレインが電源電圧VCに接続されたNチャネルデプレッション型のトランジスタや、図22(b)に示すようにゲートが基準電位Vsに接続され、ドレインが電源電圧VCに接続されたPチャネルエンハンスメント型のトランジスタが用いられる。
【0091】
前記トランジスタ113のゲートにはチップイネーブル信号CEが供給され、上記トランジスタ111と同様、この半導体記憶装置が待機状態にあるときチップイネーブル信号CEによりオフ状態とされ、消費電流を低減するように動作する。
【0092】
一方、図20に示す前記各リファレンスビット線RBL1〜RBL4は、メモリセルのビット線に接続される前記トランジスタ110、111と等価なトランジスタ116、117を介して基準電位Vsに接続されるとともに、センスアンプSA1、SA2、SA3に接続される。
【0093】
センスアンプSA1、SA2、SA3は差動型のセンスアンプであり、各センスアンプSA1〜SA3はそれぞれ4つのPチャネルトランジスタP1〜P4、P5〜P8、P9〜P12とそれぞれ2つのNチャネルトランジスタN1、N2、N3、N4、N5及びN6によって構成されている。また、各センスアンプSA1〜SA3において、一方入力端及び他方入力端はそれぞれ2つのPチャネルトランジスタで構成されている。各センスアンプSA1、SA2、SA3のそれぞれ一方入力端を構成するトランジスタP1、P2、トランジスタP5、P6、トランジスタP9、P10のゲートはビット線L1に接続されている。センスアンプSA1の他方入力端を構成するトランジスタP3、P4はそれぞれリファレンスビット線RBL1、RBL2に接続される。センスアンプSA2の他方入力端を構成するトランジスタP7、P8はそれぞれリファレンスビット線RBL2、RBL3に接続される。センスアンプSA3の他方入力端を構成するトランジスタP11、P12はそれぞれリファレンスビット線RBL3、RBL4に接続される。尚、例えばビット線L1に接続されるトランジスタP1、P2は二つのトランジスタに分けず、一つのトランジスタで作っても良い。
【0094】
上記のように閾値電圧がVth1>Vth2>Vth3>Vth4の関係にあるため、それぞれのリファレンスビット線の電位は、VR1<VR2<VR3<VR4の関係となる。電位VR1は閾値電圧Vth1のメモリセルを選択したときのビット線の電位に等しく、電位VR2は閾値電圧Vth2のメモリセルを選択したときのビット線の電位に等しく、電位VR3は閾値電圧Vth3のメモリセルを選択したときのビット線の電位に等しく、さらに、電位VR4は閾値電圧Vth4のメモリセルを選択したときのビット線の電位に等しい。一般的には各センスアンプを構成するPチャネルトランジスタP1〜P12はそれぞれ寸法が等しく設定され、NチャネルトランジスタN1〜N6もそれぞれ寸法が等しく設定されるが、検出したいビット線の電位に応じて、1つのセンスアンプの中のトランジスタP1、P2、P3、P4あるいはトランジスタN1、N2の寸法は任意に設定して良いことは言うまでもない。希望する読み出し速度に応じてこれらのトランジスタの寸法、あるいはそれぞれのリファレンスビット線に接続されるトランジスタ116の寸法は、使用される製造工程により最適の値に調整されて良いことはいうまでもない。以下ではトランジスタP1〜P12の寸法は等しいものとして説明する。
【0095】
センスアンプSA1、SA2、SA3の出力端はそれぞれインバータ回路I11、I12、I13の入力端に接続され、これらインバータ回路I11、I12、I13からは信号S1、S2、S3がそれぞれ出力される。これら信号S1、S2、S3は図17に示す信号S1、S2、S3と同等の信号であり、図17に示す論理回路86と同様の回路を用いてデータD1、D2が生成される。この実施例の場合も、第1の実施例と同様に、最も閾値電圧の高いメモリセルには(0、0)のデータが記憶され、以下閾値電圧が低くなる順に(0、1)、(1、0)、(1、1)のデータが各メモリセルに記憶されている。
【0096】
上記構成において、動作について説明する。閾値電圧がVth1のメモリセルMCが選択されたとき、ビット線L1の電位VBは最も低くリファレンス電圧VR1とほぼ同じ電圧となる。このため、センスアンプSA1の一方入力端であるビット線L1に接続されるトランジスタP1、P2のゲート電位はVR1となり、他方入力端であるリファレンスビット線RBL1、RBL2に接続されるトランジスタP3、P4のゲート電位はそれぞれVR1、VR2となっている。したがって、トランジスタP1、P2、P3のゲート電位よりもトランジスタP4のゲート電位の方が高いため、トランジスタP4に流れる電流は、トランジスタP1、P2、P3にそれぞれ流れる電流よりも小さい。よって、センスアンプSA1のトランジスタP1とP2とに流れる電流の和は、トランジスタP3とP4とに流れる電流の和よりも大きいため、これらトランジスタP1、P2が接続されるセンスアンプSA1の出力信号は“1”レベルになる。よって、この出力信号が供給されるインバータ回路I11の出力信号S1は“0”レベルになる。
【0097】
同様に、センスアンプSA2において一方入力端であるビット線L1に接続されるトランジスタP5、P6のゲート電位はVR1となり、他方入力端であるリファレンスビット線RBL2、RBL3に接続されるトランジスタP7、P8のゲート電位はそれぞれVR2、VR3となっている。このため、トランジスタP5、P6のゲート電位よりもトランジスタP7、P8のゲート電位の方が高いため、トランジスタP7、P8にそれぞれ流れる電流は、トランジスタP5、P6にそれぞれ流れる電流よりも小さい。よって、センスアンプSA2のトランジスタP5とP6とに流れる電流の和は、トランジスタP7とP8とに流れる電流の和よりも大きいため、これらトランジスタP5、P6が接続されるセンスアンプSA2の出力端は“1”レベルになる。したがって、このセンスアンプSA2の出力信号が供給されるインバータ回路I12の出力信号S2は“0”レベルになる。
【0098】
センスアンプSA3においても、一方入力端であるビット線L1に接続されるトランジスタP9、P10のゲート電位はVR1となり、他方入力端であるリファレンスビット線RBL3、RBL4に接続されるトランジスタP11、P12のゲート電位はそれぞれVR3、VR4となっている。このため、トランジスタP9、P10のゲート電位よりもトランジスタP11、P12のゲート電位の方が高いため、トランジスタP11、P12それぞれに流れる電流は、トランジスタP9、P10それぞれに流れる電流よりも小さい。よって、センスアンプSA3のトランジスタP9とP10とに流れる電流の和は、トランジスタP11とP12とに流れる電流の和よりも大きいため、これらトランジスタP9、P10が接続されるセンスアンプSA3の出力端は“1”レベルになる。したがって、このセンスアンプSA3の出力信号が供給されるインバータ回路I13の出力信号S3は“0”レベルになる。
【0099】
このように、閾値電圧の最も高いメモリセルが選択されたとき、インバータ回路I11〜I13の出力信号S1〜S3はともに“0”レベルとなるため、図16、図17に示す実施例と同様、(0、0)のデータが読み出せたことになる。
【0100】
次に、閾値電圧がVth2のメモリセルが選択されたとき、ビット線L1の電圧VBはVR2とほぼ同じ電位となる。センスアンプSA1において、一方入力端であるビット線L1に接続されるトランジスタP1、P2のゲート電位はVR2となり、他方入力端であるリファレンスビット線RBL1、RBL2に接続されるトランジスタP3、P4のゲート電位はそれぞれVR1、VR2となっている。したがって、トランジスタP1、P2、P4のゲート電位よりもトランジスタP3のゲート電位の方が低いため、トランジスタP3に流れる電流は、トランジスタP1、P2、P4のそれぞれに流れる電流よりも大きい。よって、センスアンプSA1のトランジスタP1とP2とに流れる電流の和は、トランジスタP3とP4とに流れる電流の和よりも小さくなるため、これらトランジスタP1、P2が接続されるセンスアンプSA1の出力端は“0”レベルになる。したがって、このセンスアンプSA1の出力信号が供給されるインバータ回路I11の出力信号S1は“1”レベルになる。
【0101】
センスアンプSA2において、一方入力端であるビット線L1に接続されるトランジスタP5、P6のゲートの電圧はVR2となり、他方入力端であるリファレンスビット線RBL2、RBL3に接続されるトランジスタP7、P8のゲート電位はそれぞれVR2、VR3となっている。このため、トランジスタP5、P6、P7のゲート電位よりもトランジスタP8のゲート電位の方が高いため、トランジスタP8に流れる電流は、ゲート電位がそれぞれVR2であるトランジスタP5、P6、P7それぞれに流れる電流よりも小さい。したがって、センスアンプSA2のトランジスタP5とP6とに流れる電流の和は、トランジスタP7とP8とに流れる電流の和よりも大きいため、これらトランジスタP5、P6が接続されるセンスアンプSA2の出力端は“1”レベルになる。よって、このセンスアンプSA2の出力信号が供給されるインバータ回路I12の出力信号S2は“0”レベルになる。
【0102】
センスアンプSA3においても、一方入力端であるビット線L1に接続されるトランジスタP9、P10のゲート電位はVR2となり、他方入力端であるリファレンスビット線RBL3、RBL4に接続されるトランジスタP11、P12のゲート電位はそれぞれVR3、VR4となっている。このため、トランジスタP9、P10のゲート電位よりもトランジスタP11、P12のゲート電位の方が高いため、トランジスタP11、P12それぞれに流れる電流は、トランジスタP9、P10それぞれに流れる電流よりも小さい。したがって、センスアンプSA3のトランジスタP9とP10とに流れる電流の和は、トランジスタP11とP12とに流れる電流の和よりも大きいため、これらトランジスタP9、P10が接続されるセンスアンプSA3の出力端は“1”レベルになる。よって、このセンスアンプSA3の出力信号が供給されるインバータ回路I13の出力信号S3は“0”レベルになる。
【0103】
このように、インバータ回路I11〜I13の出力信号は、S1=“1”レベル、S2=S3=“0”レベルとなるため、図16、図17に示す実施例と同様、(0、1)のデータが読み出せたことになる。
【0104】
次に、閾値電圧がVth3のメモリセルが選択されたとき、ビット線L1の電位VBはVR3とほぼ同じ電位となる。センスアンプSA1において一方入力端であるビット線L1に接続されるトランジスタP1、P2のゲートの電圧はVR3となり、他方入力端であるリファレンスビット線RBL1、RBL2に接続されるトランジスタP3、P4のゲート電位はそれぞれVR1、VR2となっている。このため、トランジスタP1、P2のゲート電位よりもトランジスタP3、P4のゲート電圧の方が低いため、トランジスタP3、P4それぞれに流れる電流は、トランジスタP1、P2それぞれに流れる電流よりも大きい。したがって、センスアンプSA1のトランジスタP1とP2とに流れる電流の和は、トランジスタP3とP4とに流れる電流の和よりも小さくなるため、これらトランジスタP1、P2が接続されるセンスアンプSA1の出力端は“0”レベルになる。よって、このセンスアンプSA1の出力信号が供給されるインバータ回路I11の出力信号S1は“1”レベルになる。
【0105】
センスアンプSA2において、一方入力端であるビット線L1に接続されるトランジスタP5、P6のゲート電位はVR3となり、他方入力端であるリファレンスビット線RBL2、RBL3に接続されるトランジスタP7、P8のゲート電位はそれぞれVR2、VR3となっている。このため、トランジスタP5、P6、P8のゲート電圧よりもトランジスタP7のゲート電位の方が低いため、トランジスタP7に流れる電流は、ゲート電圧がそれぞれVR3であるトランジスタP5、P6、P8それぞれに流れる電流よりも大きい。したがって、センスアンプSA2のトランジスタP5とP6とに流れる電流の和は、トランジスタP7とP8とに流れる電流の和よりも小さいため、これらトランジスタP5、P6が接続されるセンスアンプSA2の出力端は“0”レベルになる。よって、このセンスアンプSA2の出力信号が供給されるインバータ回路I12の出力信号S2は“1”レベルになる。
【0106】
センスアンプSA3においても、一方入力端であるビット線L1が接続されるトランジスタP9、P10のゲート電位はVR3となり、他方入力端であるリファレンスビット線RBL3、RBL4に接続されるトランジスタP11、P12のゲート電位はそれぞれVR3、VR4となっている。このため、トランジスタP9、P10、P11のゲート電位よりもトランジスタP12のゲート電位の方が高いため、トランジスタP12に流れる電流は、トランジスタP9、P10、P11それぞれに流れる電流よりも小さい。したがって、センスアンプSA3のトランジスタP9とP10とに流れる電流の和は、トランジスタP11とP12とに流れる電流の和よりも大きいため、これらトランジスタP9、P10が接続されるセンスアンプSA3の出力端は“1”レベルになる。よって、このセンスアンプSA3の出力信号が供給されるインバータ回路I13の出力信号S3は “0”レベルになる。
【0107】
このように、インバータ回路I11〜I13の出力信号は、S1=S2=“1”レベル、S3=“0”レベルとなるため、図16、図17に示す実施例と同様、(1、0)のデータが読み出せたことになる。
【0108】
次に、閾値電圧がVth4のメモリセルが選択されたとき、ビット線L1の電位VBはVR4とほぼ同じ電位となる。センスアンプSA1において一方入力端であるビット線L1に接続されるトランジスタP1、P2のゲート電位はVR4となり、他方入力端であるリファレンスビット線RBL1、RBL2に接続されるトランジスタP3、P4のゲート電位はそれぞれVR1、VR2となっている。このため、トランジスタP1、P2のゲート電位よりもトランジスタP3、P4のゲート電位の方が低いため、トランジスタP3、P4それぞれに流れる電流は、トランジスタP1、P2それぞれに流れる電流よりも大きい。したがって、センスアンプSA1のトランジスタP1とP2とに流れる電流の和は、トランジスタP3とP4とに流れる電流の和よりも小さくなるため、これらトランジスタP1、P2が接続されるセンスアンプSA1の出力端は“0”レベルになる。よって、このセンスアンプSA1の出力信号が供給されるインバータ回路I11の出力信号S1は“1”レベルになる。
【0109】
センスアンプSA2においても、一方入力端であるビット線L1に接続されるトランジスタP5、P6のゲート電位はVR4となり、他方入力端であるリファレンスビット線RBL2、RBL3に接続されるトランジスタP7、P8のゲート電位はそれぞれVR2、VR3となっている。このため、トランジスタP5、P6のゲート電位よりもトランジスタP7、P8のゲート電位の方が低いため、トランジスタP7、P8それぞれに流れる電流は、ゲート電位がそれぞれVR4であるトランジスタP5、P6それぞれに流れる電流よりも大きい。したがって、センスアンプSA2の一方入力端であるトランジスタP5とP6とに流れる電流の和は、他方入力端であるトランジスタP7とP8とに流れる電流の和よりも小さいため、このP5、P6が接続されるセンスアンプSA2の出力端は“0”レベルになる。よって、このセンスアンプSA2の出力信号が供給されるインバータ回路I12の出力信号S2は“1”レベルになる。
【0110】
センスアンプSA3においても、一方入力端であるビット線L1に接続されるトランジスタP9、P10のゲート電位はVR4となり、他方入力端であるリファレンスビット線RBL3、RBL4に接続されるトランジスタP11、P12のゲート電位はそれぞれVR3、VR4となっている。このため、トランジスタP9、P10、P12のゲート電位よりもトランジスタP11のゲート電位の方が低いため、ゲート電位がVR3のトランジスタP11に流れる電流は、ゲート電位がそれぞれVR4のトランジスタP9、P10、P12それぞれに流れる電流よりも大きい。したがって、センスアンプSA3のトランジスタP9とP10とに流れる電流の和は、トランジスタP11とP12とに流れる電流の和よりも小さいため、これらトランジスタP9、P10が接続されるセンスアンプSA3の出力端は“0”レベルになる。よって、このセンスアンプSA3の出力信号が供給されるインバータ回路I13の出力信号S3は“1”レベルになる。
【0111】
このように、インバータ回路I11〜I13の出力信号は、S1=S2=S3=“1”レベルとなるため、図16、図17に示す実施例と同様、(1、1)のデータが読み出せたことになる。
【0112】
図20、図21に示す実施例は、4種類の閾値電圧で区別される4種類のメモリセルそれぞれと等価な4種類のリファレンスセルを用いることによって、効率よくメモリセルに記憶されているデータを検出できる。なお、この実施例では差動型センスアンプとしてカレントミラー型のものを用いたが、これはどのようなものでも良いことは言うまでもない。すなわち、ビット線L1に接続される二つのトランジスタに流れる電流の和と異なるリファレンスビット線に接続される二つのトランジスタに流れる電流の和とを比較できるようなものであれば、どのようなものでも良い。
【0113】
図23、図24は読出し回路の第3の実施例を示すものであり、図20、図21に示す第2の実施例と同一部分には同一符号を付す。第3の実施例において第2の実施例と異なるのは、差動型センスアンプの他方入力端となるリファレンス電位の発生方法である。第3の実施例は、閾値電圧がVth2のリファレンスセルが接続されたリファレンスビット線と、閾値電圧がVth3のリファレンスセルが接続されたリファレンスビット線はそれぞれ2本ずつ設けられている。すなわち、図23において、6本のリファレンスビット線RBL1、RBL21、RBL22、RBL31、RBL32、RBL4のうち、リファレンスビット線RBL1には閾値電圧がVth1のリファレンスセルからなるリファレンスセル群RC1が接続され、リファレンスビット線RBL21、22には閾値電圧がVth2のリファレンスセルからなるリファレンスセル群RC21、RC22が接続されている。また、リファレンスビット線RBL31、32には閾値電圧がVth3のリファレンスセルからなるリファレンスセル群RC31、RC32が接続され、リファレンスビット線RBL4には閾値電圧がVth4のリファレンスセルからなるリファレンスセル群RC4が接続されている。
【0114】
閾値電圧がVth1のリファレンスセルが接続されているリファレンスビット線RBL1と、閾値電圧がVth2のリファレンスセルが接続されているリファレンスビット線RBL21とが接続されて、新たにリファレンスビット線VR11を構成し、リファレンス電位VR11を出力する。このリファレンス電位VR11は、閾値電圧がVth1のメモリセルが選択されたときのビット線の電位VR1よりも高く、閾値電圧がVth2のメモリセルが選択されたときのビット線の電位VR2よりも低い電位に設定されている。すなわち、閾値電圧がVth1のリファレンスセルが接続されているリファレンスビット線と、閾値電圧がVth2のリファレンスセルが接続されているリファレンスビット線とを接続するようにしたため、リファレンス電位VR11としてビット線の電位VR1とVR2との間の電圧が得られたためである。
【0115】
同様に、閾値電圧がVth2のリファレンスセルが接続されているもう1つのリファレンスビット線RBL22と、閾値電圧がVth3のリファレンスセルが接続されているリファレンスビット線RBL31とが接続されて、新たにリファレンスビット線VR21を構成し、リファレンス電位VR21を出力する。このリファレンス電位VR21は、閾値電圧がVth2のメモリセルが選択されたときのビット線の電位VR2よりも高く、閾値電圧がVth3のメモリセルが選択されたときのビット線の電位VR3よりも低い電位に設定されている。
【0116】
さらに、閾値電圧がVth3のリファレンスセルが接続されているもう1つのリファレンスビット線RBL32と、閾値電圧がVth4のリファレンスセルが接続されているリファレンスビット線RBL4とが接続されて、新たにリファレンスビット線VR31を構成し、リファレンス電位VR31を出力する。このリファレンス電位VR31は、閾値電圧がVth3のメモリセルが選択されたときのビット線の電位VR3よりも高く、閾値電圧がVth4のメモリセルが選択されたときのビット線の電位VR4よりも低い電位に設定されている。すなわち、ビット線に出力される4種類の電位とリファレンス電位との間の大小関係は、VR1<VR11<VR2<VR21<VR3<VR31<VR4となる。
【0117】
差動型センスアンプSA1、SA2、SA3はそれぞれPチャネルトランジスタP21、P22、PチャネルトランジスタP23、P24、PチャネルトランジスタP25、P26、及びそれぞれNチャネルトランジスタN21、N22、NチャネルトランジスタN23、N24、NチャネルトランジスタN25、N26によって構成されている。これらセンスアンプSA1、SA2、SA3の各一方入力端を構成するPチャネルトランジスタP21、P23、P25のゲートはそれぞれビット線L1に接続され、各他方入力端を構成するPチャネルトランジスタP22、P24、P26のゲートはそれぞれリファレンスビット線VR11、VR21、VR31に接続されている。
【0118】
上記構成において、動作について説明する。
【0119】
閾値電圧の最も高いメモリセルが選択されるとビット線L1の電位VBはVR1となり、このVR1はVR11、VR21、VR31それぞれよりも低いため、センスアンプSA1、SA2、SA3の各出力端からは“1”レベルの信号が出力される。これら出力信号はそれぞれインバータ回路I11、I12、I13に供給され、これらインバータ回路I11、I12、I13の出力信号S1、S2、S3はともに、読出し回路の第1の実施例、第2の実施例と同様に“0”レベルとなる。
【0120】
また、ビット線L1の電位VBがVR2のとき、センスアンプSA1の他方入力端であるリファレンス電位VR11はVR2よりも低いため、センスアンプSA1の出力信号のみが“0”レベルとなり、インバータ回路I11の出力信号S1は“1”レベルとなる。このとき、インバータ回路I12、I13の出力信号S1はともに“0”レベルである。
【0121】
さらに、ビット線L1の電位VBがVR3のとき、センスアンプSA1、SA2のそれぞれ他方入力端であるリファレンス電位VR11、VR21はVR3よりも低い。このため、センスアンプSA1、SA2の出力信号はともに“0”レベルとなり、インバータ回路I11、I12の出力信号S1、S2はともに“1”レベルになる。このようにS1=S2=“1”レベル、S3=“0”レベルの信号が出力され、正しくデータが読み出される。
【0122】
また、ビット線L1の電位VBがVR4のとき、センスアンプSA1、SA2、SA3のそれぞれ他方入力端であるリファレンス電位VR11、VR21、VR31はVR4よりも低い。このため、センスアンプSA1、SA2、SA3の出力信号はともに“0”レベルになり、インバータ回路I11、I12、I13の出力信号S1、S2、S3はともに“1”レベルになる。このようにS1=S2=S3=“1”レベルの信号が出力され、正しくデータが読み出される。
【0123】
この実施例においては、Vth1の閾値電圧を持つリファレンスセルが接続されたリファレンスビット線RBL1と、Vth2の閾値電圧を持つリファレンスセルが接続されたリファレンスビット線RBL21とを接続してセンスアンプSA1の他方入力端であるリファレンス電位VR11を生成している。このため、リファレンス電位として確実にVth1とVth2との間の電位に対応した電位を作ることができる。同様に、Vth2の閾値電圧を持つリファレンスセルが接続されたリファレンスビット線RBL22と、Vth3の閾値電圧を持つリファレンスセルが接続されたリファレンスビット線RBL31とを接続してセンスアンプSA2の他方入力端であるリファレンス電位VR21を生成している。このため、リファレンス電位として確実にVth2とVth3との間の電位に対応した電位を作ることができる。さらに、Vth3の閾値電圧を持つリファレンスセルが接続されたリファレンスビット線RBL32と、Vth4の閾値電圧を持つリファレンスセルが接続されたリファレンスビット線RBL4とを接続してセンスアンプSA3の他方入力端であるリファレンス電位VR31を生成している。このため、リファレンス電位として確実にVth3とVth4との間の電位に対応した電位を作ることができる。
【0124】
この実施例においても最適な読み出しマージンを得るために、各リファレンスビット線に接続されるそれぞれのトランジスタ116はそれぞれ任意に最適の寸法となるように微妙に調整されることは言うまでもない。
【0125】
図25、図26は読出し回路の第4の実施例を示すものである。この実施例はメモリセル、及びリファレンスセルに流れる電流の方向を、図23、図24に示す第3の実施例と逆にしたものであり、第3の実施例と同一部分には同一符号を付す。
【0126】
図25において、メモリセルMCの各ドレインはビット線BL1、BL2〜BLnに接続され、リファレンスセルRCの各ドレインはリファレンスビット線RBL1、RBL21、RBL22、RBL31、RBL32、RBL4にそれぞれ接続されている。メモリセルMC及びリファレンスセルRCの各ソースは基準電位Vsに接続されている。
【0127】
図26において、図24に示すNチャネルトランジスタ110、111、112、113、116、117は、Pチャネルトランジスタ120、121、122、123、126、127によって構成されている。直列接続されたトランジスタ120、121のうち、トランジスタ121のソースは電源電圧VCに接続され、ゲートには反転されたチップイネーブル信号/CEが供給されている。トランジスタ120のドレインはビット線L1に接続され、ゲートは負荷回路124の一端に接続されている。また、直列接続されたトランジスタ122、123のうち、トランジスタ123のソースは電源電圧VCに接続され、ゲートには反転されたチップイネーブル信号/CEが供給されている。トランジスタ122のドレイン及びゲートは負荷回路124の一端に接続され、この負荷回路124の他端は基準電位Vsに接続されている。この負荷回路124として、ゲートを基準電位に接続したNチャネルデプレション型のトランジスタを用いることができる。
【0128】
さらに、直列接続されたトランジスタ126、127のうちトランジスタ127の各ソースは電源電圧VCに接続され、各ゲートには反転されたチップイネーブル信号/CEが供給されている。トランジスタ126の各ゲートは前記負荷回路124の一端に接続され、各ドレインは対応するリファレンスビット線RBL1、RBL21、RBL22、RBL31、RBL32、RBL4にそれぞれ接続されている。さらに、インバータ回路I11、I12、I13の出力端にはそれぞれインバータ回路I21、I22、I23が接続され、これらインバータ回路I21、I22、I23の出力端から信号S1、S2、S3がそれぞれ出力される。
【0129】
上記構成において、メモリセルMC及びリファレンスセルRCに流れる電流の方向が図23、図24に示す第3の実施例と逆であるため、センスアンプSA1、SA2、SA3の出力レベルが第3の実施例と逆となるが、インバータ回路I11〜I13、I21〜I23を通すことにより、第3の実施例と同様の結果を得ることができる。
【0130】
すなわち、閾値電圧の最も高いメモリセルが選択されるとビット線L1の電位VBはVR1となり、このVR1はVR11、VR21、VR31それぞれよりも高いため、センスアンプSA1、SA2、SA3の各出力端からは“0”レベルの信号が出力される。これら出力信号はそれぞれインバータ回路I11〜I13、I21〜I23に供給され、これらインバータ回路I21、I22、I23の出力信号S1、S2、S3はともに、読出し回路の第1の実施例、第2の実施例と同様に“0”レベルとなる。
【0131】
また、ビット線L1の電位VBがVR2のとき、センスアンプSA1の他方入力端であるリファレンス電位VR11はVR2よりも高いため、センスアンプSA1の出力信号のみが“1”レベルとなり、インバータ回路I21の出力信号S1は“1”レベルとなる。このとき、インバータ回路I22、I23の出力信号S2及びS3はともに“0”レベルである。
【0132】
さらに、ビット線L1の電位VBがVR3のとき、センスアンプSA1、SA2のそれぞれ他方入力端であるリファレンス電位VR11、VR21はVR3よりも高い。このため、センスアンプSA1、SA2の出力信号はともに“1”レベルとなり、インバータ回路I21、I22の出力信号S1、S2はともに“1”レベルになる。このようにS1=S2=“1”レベル、S3=“0”レベルの信号が出力され、正しくデータが読み出される。
【0133】
また、ビット線L1の電位VBがVR4のとき、センスアンプSA1、SA2、SA3のそれぞれ他方入力端であるリファレンス電位VR11、VR21、VR31はVR4よりも高い。このため、センスアンプSA1、SA2、SA3の出力信号はともに“1”レベルになり、インバータ回路I21、I22、I23の出力信号S1、S2、S3はともに“1”レベルになる。このようにS1=S2=S3=“1”レベルの信号が出力され、正しくデータが読み出される。
【0134】
なお、図26において、センスアンプSA1、SA2、SA3の出力端にはインバータ回路I11〜I13、I21〜I23を接続したが、これらインバータ回路を省略しても正しくデータを読み出すことができる。
【0135】
また、図20、図21に示した実施例においても、図25、図26に示した実施例と同様に、メモリセル及びリファレンスセルを基準電位Vsに接続した構成とすることができる。これを以下に説明する。
【0136】
メモリセルMCの各ドレインはビット線BL1、BL2〜BLnに接続され、リファレンスセルRCの各ドレインはリファレンスビット線RBL1、RBL2、RBL3、RBL4にそれぞれ接続される。メモリセルMC及びリファレンスセルRCの各ソースは基準電位Vsに接続される。
【0137】
図21に示したNチャネルトランジスタ110、111、112、113、116、117は図26の場合と同様に、Pチャネルトランジスタに換えれば良い。これら直列接続されたトランジスタの一端は図26の場合と同様に基準電位Vsに換えて、電源電圧VCに接続され、チップイネーブル信号CEに換えて反転されたチップイネーブル信号/CEが供給される。これら直列接続されたトランジスタ110、111、トランジスタ116、117の他端は同様にビット線L1及びリファレンスビット線RBL1、RBL2、RBL3、RBL4に接続される。負荷回路の他端は基準電位Vsに接続される。すなわち、図26で示したトランジスタ122、123及び負荷回路124と同じ構成の回路を用いれば良い。さらに、図26の場合と同様に、インバータ回路I11、I12、I13の出力端にはそれぞれインバータ回路が接続され、これらインバータ回路の出力端から信号S1、S2、S3がそれぞれ出力される。
【0138】
上記構成において、メモリセルMC及びリファレンスセルRCに流れる電流の方向が図20、図21に示す第2の実施例と逆であるため、センスアンプSA1、SA2、SA3の出力の論理レベルが第2の実施例と逆となるが、インバータ回路を通すことにより、第2の実施例と同様の結果を得ることができる。
【0139】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【0140】
【発明の効果】
以上説明したようにこの発明によれば、チャネル領域に導入する不純物の導入領域を記憶するデータに応じて変え、メモリセルの実質的なチャネル幅を変えたりチャネル長を変え、またチャネル長を変えることによってその閾値電圧をも変えることができるため、1つのメモリセルに複数ビットのデータを記憶することができるものである。しかも、メモリセルのゲート電極形成後、1つのガラスマスクを利用して複数のメモリセルに複数ビットのデータを書込むことができるため、ゲート電極形成後、製造工程の増加を抑えてより短期間に、且つコストの増加もなくユーザーに製品を提供することができる。
【0141】
また、メモリセルの閾値電圧を区別するようにして複数ビット分のデータを記憶し、このメモリセルのドレインを電源電圧に接続しソースに接続されたビット線の電位を検出して記憶されたデータを検出している。このため、メモリセルの閾値電圧の差を確実にビット線の電位の差として出力できるため、マージン良くメモリセルに記憶されたデータを検出することができる。
【0142】
さらに、メモリセルと等価な構成のリファレンスセルを用いて比較電圧を生成しているため、容易に正確な比較電圧を生成することができるものである。また、閾値電圧の異なるリファレンスセルが接続れさたリファレンスビット線を接続しているため、メモリセルから出力される電圧の中間の電圧を正確に生成することができる。しかも、この生成された中間の電圧をセンスアンプの比較電圧とすることにより、センスアンプの構成を簡単化することができる。
【図面の簡単な説明】
【図1】この発明に係わるメモリセルの第1の実施例を示すものであり、同図(a)は平面図、同図(b)は同図(a)の1b−1b線に沿った断面図。
【図2】図1に示すメモリセルに対するデータの書き込みを説明するものであり、同図(a)は平面図、同図(b)は同図(a)の2b−2b線に沿った断面図。
【図3】図1に示すメモリセルに対するデータの書き込みを説明するものであり、同図(a)は平面図、同図(b)は同図(a)の3b−3b線に沿った断面図。
【図4】図1に示すメモリセルに対するデータの書き込みを説明するものであり、同図(a)は平面図、同図(b)は同図(a)の4b−4b線に沿った断面図。
【図5】図1に示すメモリセルに対するデータの書き込みを説明するものであり、同図(a)は平面図、同図(b)は同図(a)の5b−5b線に沿った断面図。
【図6】この発明に係わるメモリセルの第2の実施例を示すものであり、同図(a)は平面図、同図(b)は同図(a)の6b−6b線に沿った断面図。
【図7】図6に示すメモリセルに対するデータの書き込みを説明するものであり、同図(a)は平面図、同図(b)は同図(a)の7b−7b線に沿った断面図。
【図8】図6に示すメモリセルに対するデータの書き込みを説明するものであり、同図(a)は平面図、同図(b)は同図(a)の8b−8b線に沿った断面図。
【図9】図6に示すメモリセルに対するデータの書き込みを説明するものであり、同図(a)は平面図、同図(b)は同図(a)の9b−9b線に沿った断面図。
【図10】図6に示すメモリセルに対するデータの書き込みを説明するものであり、同図(a)は平面図、同図(b)は同図(a)の10b−10b線に沿った断面図。
【図11】この発明に係わるメモリセルの第3の実施例を示すものであり、同図(a)は平面図、同図(b)は同図(a)の11b−11b線に沿った断面図。
【図12】図11に示すメモリセルに対するデータの書き込みを説明するものであり、同図(a)は平面図、同図(b)は同図(a)の12b−12b線に沿った断面図。
【図13】図11に示すメモリセルに対するデータの書き込みを説明するものであり、同図(a)は平面図、同図(b)は同図(a)の13b−13b線に沿った断面図。
【図14】図11に示すメモリセルに対するデータの書き込みを説明するものであり、同図(a)は平面図、同図(b)は同図(a)の14b−14b線に沿った断面図。
【図15】図11に示すメモリセルに対するデータの書き込みを説明するものであり、同図(a)は平面図、同図(b)は同図(a)の15b−15b線に沿った断面図。
【図16】この発明のメモリセルに適用されるデータの読出し回路の第1の実施例を示すものであり、一部を示す回路図。
【図17】図16に示す読出し回路の他の部分を示す回路図。
【図18】図18(a)(b)(c)はそれぞれ図17に示すセンスアンプの構成を示す回路図。
【図19】図16、図17に示す読出し回路の動作を説明するために示す図。
【図20】この発明のメモリセルに適用されるデータの読出し回路の第2の実施例を示すものであり、一部を示す回路図。
【図21】図20に示す読出し回路の他の部分を示す回路図。
【図22】図22(a)(b)はそれぞれ図21に示す負荷回路の構成を示す回路図。
【図23】この発明のメモリセルに適用されるデータの読出し回路の第3の実施例を示すものであり、一部を示す回路図。
【図24】図23に示す読出し回路の他の部分を示す回路図。
【図25】この発明のメモリセルに適用されるデータの読出し回路の第4の実施例を示すものであり、一部を示す回路図。
【図26】図25に示す読出し回路の他の部分を示す回路図。
【図27】従来のメモリセルに適用されるデータの読出し回路を示すものであり、一部を示す回路図。
【図28】従来のメモリセルに記憶されるデータと閾値電圧の関係を示す図。
【図29】図27に示す読出し回路の他の部分を示す回路図。
【図30】従来のメモリセルの一例を示す平面図。
【図31】従来のメモリセルの他の例を示す平面図。
【符号の説明】
51…基板、54、54a、54b…ゲート絶縁膜、CH…チャネル領域、S…ソース、D…ドレイン、56…不純物、61…ガラスマスク、62…レジスト、63…開口部、64…不純物、T1、T2…第1、第2のトランジスタ、MC…メモリセル、71…行デコーダ、721 、722 〜72n、74…トランジスタ、73…列デコーダ、WL1、WL2〜WLn…ワード線、BL1、BL2〜BLn…ビット線、VC…電源電圧、VB…ビット線の電位、SA1、SA2〜SAn…センスアンプ、86…論理回路、D1、D2…データ、RBL1〜RBL4…リファレンスビット線(ダミー列線)、RC…リファレンスセル(ダミーセル)、RC1〜RC4…リファレンスセル群。
Claims (5)
- 行線と、
この行線により選択的に駆動され、その閾値電圧を4種類に区別することにより1つのメモリセルに2ビット分のデータを記憶し、電流通路の一端に電源電圧が供給されるNチャネルトランジスタで構成されたメモリセルと、
このメモリセルの電流通路の他端に接続される列線と、
この列線に接続され前記列線を放電する第 1 の放電手段と、
前記行線に接続され、前記4種類の閾値電圧のうち最も高い第1の閾値電圧に設定された前記メモリセルと同等な構成をした第1のダミーセルと、
この第1のダミーセルに接続される第1のダミー列線と、
前記行線に接続され、前記4種類の閾値電圧のうち2番目に高い第2の閾値電圧に設定された前記メモリセルと同等な構成をした第2のダミーセルと、
この第2のダミーセルに接続される第2のダミー列線と、
前記行線に接続され、前記4種類の閾値電圧のうち3番目に高い第3の閾値電圧に設定された前記メモリセルと同等な構成をした第3のダミーセルと、
この第3のダミーセルに接続される第3のダミー列線と、
前記行線に接続され、前記4種類の閾値電圧のうち最も低い第4の閾値電圧に設定された前記メモリセルと同等な構成をした第4のダミーセルと、
この第4のダミーセルに接続される第4のダミー列線と、
前記第1乃至第4のダミー列線にそれぞれ接続され、前記第1乃至第4のダミー列線を放電する第2の放電手段と、
一端が前記列線に接続され、他端が前記第1及び第2のダミー列線に接続され、前記列線の電位と前記第1及び第2のダミー列線との電位を比較して対応したデータを出力する第1のデータ検知回路と、
一端が前記列線に接続され、他端が前記第2及び第3のダミー列線に接続され、前記列線の電位と前記第2及び第3のダミー列線との電位を比較して対応したデータを出力する第2のデータ検知回路と、
一端が前記列線に接続され、他端が前記第3及び第4のダミー列線に接続され、前記列線の電位と前記第3及び第4のダミー列線との電位を比較して対応したデータを出力する第3のデータ検知回路と、
前記第1、第2、第3のデータ検知回路の出力端に接続され、前記第1、第2、第3のデータ検知回路の出力信号から前記メモリセルに記憶されている2ビット分のデータを出力する論理回路と
を具備したことを特徴とする半導体記憶装置。 - 行線と、
この行線により選択的に駆動され、その閾値電圧を4種類に区別することにより1つのメモリセルに2ビット分のデータを記憶し、電流通路の一端に電源電圧が供給されるN チャネルトランジスタで構成されたメモリセルと、
このメモリセルの電流通路の他端に接続される列線と、
前記行線に接続され、前記4種類の閾値電圧のうち最も高い第1の閾値電圧に設定された前記メモリセルと同等な構成をした第1のダミーセルと、
この第1のダミーセルに接続される第1のダミー列線と、
前記行線に接続され、前記4種類の閾値電圧のうち2番目に高い第2の閾値電圧に設定された前記メモリセルと同等な構成をした第2のダミーセルと、
この第2のダミーセルに接続されると共に前記第1のダミー列線に接続される第2のダミー列線と、
前記行線に接続され、前記4種類の閾値電圧のうち2番目に高い第2の閾値電圧に設定された前記メモリセルと同等な構成をした第3のダミーセルと、
この第3のダミーセルに接続される第3のダミー列線と、
前記行線に接続され、前記4種類の閾値電圧のうち3番目に高い第3の閾値電圧に設定された前記メモリセルと同等な構成をした第4のダミーセルと、
この第4のダミーセルに接続されると共に前記第3のダミー列線に接続される第4のダミー列線と、
前記行線に接続され、前記4種類の閾値電圧のうち3番目に高い第3の閾値電圧に設定された前記メモリセルと同等な構成をした第5のダミーセルと、
この第5のダミーセルに接続される第5のダミー列線と、
前記行線に接続され、前記4種類の閾値電圧のうち最も低い第4の閾値電圧に設定された前記メモリセルと同等な構成をした第6のダミーセルと、
この第6のダミーセルに接続されると共に前記第5のダミー列線に接続される第6のダミー列線と、
一端が前記列線に接続され、他端が前記接続された第1のダミー列線と第2のダミー列線とに接続され、前記列線の電位と前記接続された第1及び第2のダミー列線との電位を比較して対応したデータを出力する第1のデータ検知回路と、
一端が前記列線に接続され、他端が前記接続された第3のダミー列線と第4のダミー列線とに接続され、前記列線の電位を前記接続された第3及び第4のダミー列線との電位を比較して対応したデータを出力する第2のデータ検知回路と、
一端が前記列線に接続され、他端が前記接続された第5のダミー列線と第6のダミー列線とに接続され、前記列線の電位と前記接続された第5及び第6のダミー列線との電位を比較して対応したデータを出力する第3のデータ検知回路と、
前記第1、第2、第3のデータ検知回路の出力端に接続され、前記第1、第2、第3のデータ検知回路の出力信号から前記メモリセルに記憶されている2ビット分のデータを出力する論理回路と
を具備したことを特徴とする半導体記憶装置。 - 行線と、
この行線により選択的に駆動され、その閾値電圧を4種類に区別することにより1つのメモリセルに2ビット分のデータを記憶し、電流通路の一端に電源電圧が供給されるNチャネルトランジスタで構成されたメモリセルと、
このメモリセルの電流通路の他端に接続される列線と、
この列線に接続され、所定の期間前記列線を放電するための放電手段と、
前記列線に接続され、放電終了後選択された前記メモリセルによって充電された前記列線の電位を検出するセンスアンプと、
このセンスアンプの出力端に接続され、前記メモリセルに記憶されている2ビット分のデータを出力する論理回路と
を具備したことを特徴とする半導体記憶装置。 - 閾値電圧を区別することにより複数ビット分のデータを記憶し、電流通路を有するN チャネルトランジスタで構成されたメモリセルと、
前記メモリセルの電流通路の一端に電圧を供給する電圧供給手段と、
前記メモリセルの電流通路の他端に接続され、前記メモリセルに記憶されたデータを検出するデータ検出手段と、
前記メモリセルの電流通路の他端に接続された放電手段と
を具備することを特徴とする半導体記憶装置。 - マトリックス状に配列され、それぞれ閾値電圧を区別することにより複数ビット分のデータを記憶し、同じ行に配置されたメモリセルは行線の1つに共通に接続され、同じ列に配置されたメモリセルは列線の1つに共通に接続された電流通路を有するN チャネルトランジスタで構成される複数のメモリセルと、
アドレス信号に応答して前記行線を選択する行選択手段と、
アドレス信号に応答して前記列線を選択する列選択手段と、
前記メモリセルの電流通路の一端に電圧を供給する電圧供給手段と、
前記列線を通して、前記メモリセルの電流通路の他端に接続され、前記メモリセルに記憶されたデータを検出するデータ検出手段と、
前記列線を通して、前記メモリセルの電流通路の他端に接続される放電手段と
を具備することを特徴とする半導体記憶装置。
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