KR20040096587A - 프로그래머블 콘덕터 랜덤 억세스 메모리 및 그 센싱 방법 - Google Patents

프로그래머블 콘덕터 랜덤 억세스 메모리 및 그 센싱 방법 Download PDF

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Abstract

프로그래머블 콘덕터 랜덤 억세스 메모리(PCRAM) 셀의 저항 레벨을 리드하는 센스 회로가 제공된다. 전압 전위차는, 높은 로우 라인 전압으로부터 억세스 트랜지스터를 활성화시킴으로써 PCRAM 셀 양단에 유도된다. 디지트 라인과 디지트 상보 기준 라인 모두는 소정의 제1 전압으로 프리차지된다. 센스 중인 셀은 PCRAM 셀의 프로그래머블 콘덕터 메모리 요소의 저항을 거쳐 디스차지되는 프리차지 전압을 갖는다. 디지트 라인과 기준 도전체에서 리드된 전압이 비교된다. 디지트 라인의 전압이 기준 전압보다 크면, 상기 셀은 고 저항 값(예를 들어, 로직 하이)으로 리드되고; 하지만, 디지트 라인에서 측정된 전압이 기준 전압보다 낮으면, 상기 셀은 저 저항 값(예를 들어, 로직 로우)로 리드된다.

Description

프로그래머블 콘덕터 랜덤 억세스 메모리 및 그 센싱 방법{PROGRAMMABLE CONDUCTOR RANDOM ACCESS MEMORY AND METHOD FOR SENSING SAME}
디램(DRAM) 집적회로 어레이들은 30년 이상 존속하여왔고, 이들의 극적인 저장용량 증가는 반도체 제조 기술과 회로 설계 기술의 진전을 통하여 구현되었다. 이들 두가지 기술의 괄목할만한 진전은 또한 높은 공정 수율과 아울러 메모리 어레이 크기 및 원가의 극적인 감소를 가능하게 하는 더욱 높은 집적도를 구현하여 왔다.
디램 메모리 셀은 일반적으로 기본 소자로서, 억세스 트랜지스터(스위치)와 전하 형태의 바이너리(binary) 데이터를 저장하기 위한 커패시터를 포함한다. 일반적으로, 상기 커패시터에 저장된 일 극성의 전하는 로직 하이(HIGH)(예를 들어, 바이너리 "1")를 나타내고, 저장된 반대 극성의 전하는 로직 로우(LOW)(예를 들어,바이너리 "0")을 나타낸다. 디램의 기본적인 단점은 상기 커패시터의 전하가 궁극적으로 누설되고 이에 따라 상기 커패시터 전하를 "리프레시(refresh)"하도록 준비를 하여야만 하고, 그러하지 않으면 상기 메모리 셀에 의해 저장된 데이터 비트가 사라진다.
반면에, 종래의 에스램(SRAM)의 메모리 셀은 기본 소자로서, 억세스 트랜지스터 또는 트랜지스터와, 바이스테이블 랫치(bistable latch)로서 기능하도록 상호연결된 두 개 이상의 집적회로 소자의 형태를 갖는 메모리 요소를 포함한다. 이러한 바이스테이블 랫치의 일 예는 교차 결합된(cross-coupled) 인버터이다. 바이스테이블 랫치는 디램 메모리 셀의 경우와 같이 "리프레시"될 필요가 없고, 바이스테이블 랫치가 공급 전압을 계속 받는 한 데이터 비트를 무기한으로 신뢰성있게 저장할 것이다.
다른 형태의 비휘발성 메모리 요소 또는 반휘발성 메모리 요소를 확인하려는 노력이 계속되고 있다. 최근의 연구는 고 안정 저항(ohmic) 상태 또는 저 안정 저항 상태를 나타내도록 프로그램 가능한 저항성 물질에 집중하여왔다. 이러한 물질의 프로그램 가능 저항 요소(element)는 예를 들어 바이너리 "1" 데이터 비트를 저장하도록 고 저항 상태로 프로그램(설정)될 수 있거나, 바이너리 "0" 데이터 비트를 저장하도록 저 저항 상태로 프로그램될 수 있다. 상기 저장된 데이터 비트는, 그 다음에 억세스 소자에 의해 상기 저항성 메모리 요소를 거쳐 스위치된 리드아웃(readout) 전류량을 검출함으로써 알아낼 수가 있고, 이에 따라, 앞서 프로그램되었던 안정된 저항 상태를 나타낼 수가 있다.
최근에, 프로그래머블 콘덕터 메모리 요소가 고안되고 있다. 예를 들어, 스위치 가능 저항 상태를 가지는 칼코겐화물(chalcogenide) 글래스가 디램 메모리 소자와 같은 메모리 소자에 사용하기 위한 데이터 저장 메모리 셀로서 연구되고 있다. 미국특허 제5,761,115, 5,896,312, 5,914,893 및 6,084,796 모두가 이러한 기술을 개시하고 있고, 본 발명에 참조로 포함되어 있다. 상기한 칼코겐화물 글래스로 형성된 것과 같은 프로그래머블 콘덕터 메모리 요소의 특징 하나는, 상기 프로그래머블 콘덕터 메모리 요소가 금속 이온으로 도핑될 수 있는 칼코겐화물 글래스와, 상기 칼코겐화물 글래스의 하나 이상의 표면 상에 이격하여 분리된 캐소드와 애노드를 통상적으로 포함하고 있는 것이다. 상기 도핑된 글래스는 정상적(normal)이고도 안정된 고 저항 상태를 나타낸다. 상기 캐소드와 애노드의 양단에 전압을 인가하면, 안정된 저 저항 상태 패스가 상기 글래스에서 발생하도록 한다. 따라서, 안정된 저, 고 저항 상태는 바이너리 데이터를 저장하는데 사용될 수 있다.
도핑된 칼코겐화물 글래스로 형성된 프로그래머블 콘덕터 메모리 요소는, 상기 메모리 요소의 양단에 전압을 인가함으로써 저 저항 상태로 프로그램될 수 있는, 안정된 고 저항 상태를 일반적으로 갖는다. 상기 메모리 셀을 고 저항 상태로 복귀시키기 위해, 상기 메모리 요소를 상기 저 저항 상태로 프로그램하는데 사용된 전압과 같거나 큰 네거티브 또는 반대 전압(inverse voltage)으로 상기 셀을 프로그램하는 것이 일반적으로 필요하다. 매우 유력한 프로그래머블 콘덕터 칼코겐화물 글래스의 하나는 Ge:Se 글래스 합성물를 포함하며, 은(Ag)으로 도핑되어있다.
프로그래머블 콘덕터 메모리 요소의 어레이로부터 데이터를 리드하기 위한적절한 회로는 아직 충분히 개발되지 않았다. 따라서, 기능적인 프로그래머블 콘덕터 메모리를 실현하기 위해서는, 상기 어레이의 메모리 요소에 저장된 데이터를 비파괴적으로 센스하는 데에 적합한 리드 회로가 필요하다.
본 발명은 메모리 집적회로에 관한 것으로, 더욱 상세하게는 프로그래머블 콘덕터 랜덤 억세스 메모리(programmable conductor random access memory: PCRAM) 셀(cell)의 내용(content)을 센싱하는 방법에 관한 것이다.
도 1은 본 발명의 전형적인 실시예에 따라 복수의 피씨램(PCRAM) 메모리 셀을 각각 갖는 2개의 메모리 어레이를 나타낸다.
도 2a 내지 도 2d는 도 1의 피씨램 메모리 셀을 각각 나타낸다.
도 3은 도 1의 메모리 어레이에 사용된 N형 센스 증폭기를 나타낸다.
도 4는 도 1의 메모리 어레이에 사용된 P형 센스 증폭기를 나타낸다.
도 5는 본 발명의 전형적인 실시예에 따라 동작 플로우를 설명한 플로우 차트를 나타낸다.
도 6은 본 발명의 전형적인 실시예에 따라, 센싱된 메모리 셀의 고 저항을 리드하기 위한 타이밍도를 나타낸다.
도 7은 본 발명의 전형적인 실시예에 따라, 센싱된 메모리 셀의 저 저항을 리드하기 위한 타이밍도를 나타낸다.
도 8은 본 발명의 전형적인 실시예에 따라, 피씨램 메모리를 포함하는 프로세서 기반 시스템의 블록도를 나타낸다.
프로그래머블 콘덕터 랜덤 억세스 메모리(PCRAM) 셀의 저항 레벨을 리드하기 위한 센스 회로가 제공된다. 전압 전위차는, 높은 로우 라인(row line)로부터 억세스 트랜지스터를 활성화시킴으로써 피씨램(PCRAM) 셀 양단에 유도된다. 디지트 라인(digit line)과 디지트 상보 기준 라인(digit complement reference line) 모두는 소정의 제1 전압으로 프리차지된다. 센스 중인 셀은 피씨램(PCRAM) 셀의 프로그래머블 콘덕터 메모리 요소의 저항을 거쳐 디스차지(discharge)된 프리차지 전압을 갖는다. 상기 디지트 라인과 기준 도전체(reference conductor)에서 리드된 전압을 비교한다. 상기 디지트 라인의 전압이 상기 기준 전압보다 크다면, 상기 셀은 고 저항값(예를 들어 로직 하이)으로 리드되고; 하지만, 상기 디지트 라인에서 측정된 전압이 상기 기준 전압보다 낮으면, 상기 셀은 저 저항값(예를 들어 로직 로우)으로 리드된다. 본 발명의 추가적인 특징에서는, 상기 셀에 로직 "하이"를 리라이트(rewrite)하기 위해, 센스 중인 셀에 관련된 로우 라인은 상기 셀이 센스된 후 더 높은 전압으로 상승될 수 있다.
본 발명의 상술한 이점과 기타 이점 및 특징은, 첨부된 도면을 참조하여 이하에 설명하는 본 발명의 바람직한 실시예의 상세한 설명으로 더욱 명백해질 것이다.
이하, 본 발명의 전형적인 실시예를 도 1 내지 도 8을 참조하여 상세히 설명하기로 한다. 본 발명의 사상과 요지를 벗어남 없이 다른 실시예를 구현할 수 있고다른 변형을 할 수 있다.
본 발명의 전형적인 실시예에 따라, 1쌍의 메모리 어레이는, 각각의 메모리 어레이가 복수의 프로그래머블 콘덕터 메모리 셀로 이루어지는 복수의 센스 증폭기의 각각에 연결된다. 소정의 메모리 셀의 로직 상태를 리드하기 위해, 적절한 전압차를 프로그래머블 콘덕터 메모리 요소 양단에 생성되어야만 한다. 상기 전압차는 상기 프로그래머블 콘덕터 메모리 요소의 리드 동작을 가능하기에 충분하여야만 하나, 상기 요소가 프로그램(또는 라이트)될 수 있도록 하는데 불충분하여야 한다. 일단 적절한 전압차가 상기 메모리 요소 양단에 존재하면, 디지트(비트) 라인 전압값은 상기 메모리 요소를 거치고 또한 상기 프로그래머블 콘덕터 메모리 요소를 거쳐 디스차지된다. 상기 디스차지가 시작하고서 소정의 기간이 경과한 후, 디지트 라인 전압과 기준 비트 라인의 디지트 상보 기준 전압이 소정의 메모리 셀에 관련된 센스 증폭기를 통해 비교된다.
소정의 시간 후에, 상기 디지트 라인 전압이 상기 기준 라인의 전압보다 크면, 그 다음에, 고 저항 상태가 검출되고 기준 라인은 접지된다. 하지만, 상기 디지트 라인 전압이 상기 기준 라인의 전압보다 낮으면, 그 다음에, 저 저항 상태가 검출되고 상기 디지트 라인은 접지된다. 상기 기준 전압은 인접한 메모리 어레이에 관련된 디지트 상보 라인에 의해 공급된다. 2개의 인접한 메모리 어레이 각각은, 상기 2개의 메모리 어레이의 타측이 선택된 메모리 셀을 포함할 때, 기준 전압원으로서 작용한다. 도 1은 본 발명의 전형적인 실시예의 더욱 상세한 회로를 제공한다.
도 1은 1쌍의 메모리 어레이(100, 165)의 부분을 나타내고, 메모리 어레이(100,165)의 각각이 복수의 컬럼(column)(108, 112, 106, 110)과 로우(row)(122, 126, 128, 124, 130, 132)를 갖는다. 컬럼과 로우의 각 교차점에서, 메모리 셀(120)과 같은 피씨램 셀이 형성되어 있다. 센스 증폭기(102)는 컬럼 라인(108)과 컬럼 라인(106)의 입력을 수신한다. 센스 증폭기(104)는 컬럼 라인(112)와 컬럼 라인(110)의 입력을 수신한다. 각각의 센스 증폭기(102, 104)는, 센싱된 메모리 셀(120)이 로직 하이 또는 로직 로우의 값을 저장하고 있는가를 결정하기 위해, 리드 중인 셀(120)의 디지트(비트) 라인(예를 들어, 108)의 전압을, 기준 라인(예를 들어, 106)의 전압과 비교하도록 구성된다.도 1의 배치에서, 셀(120)이 리드중이면, 디지트 라인(108)의 전압은 센스 증폭기(102)에 의해 상보의 디지트 라인(106)의 기준 전압과 비교된다.
상기 센스 증폭기(102)의 어느 측이 관심의 메모리 셀(120)을 포함하고 있는 지에 따라, 디지트 라인(108) 또는 디지트 라인(106)은 디지트 라인 D로서 기능하고, 그 반대측의 디지트 라인(106)은 기준 디지트 라인 D*로서 기능한다. 본 예에서, 메모리 셀(102)은 센싱 중인 셀이라고 가정한다. 메모리 셀(102)에 관련된 컬럼 라인(108)은 디지트(비트) 라인 D라고 칭한다. 컬럼 라인(106)은 디지트 상보 라인 D* 또는 기준 라인이라고 칭한다.
각각의 프로그래머블 콘덕터 메모리 셀(120)은 억세스 트랜지스터(114)와 프로그래머블 콘덕터 메모리 요소(116)로 구성된다. 프로그래머블 콘덕터 메모리 요소(116)의 일측 단부는 셀 플레이트(118)에 연결된다. 프로그래머블 콘덕터 메모리요소(116)의 타측 단부는 억세스 트랜지스터(114)의 소스/드레인 단자에 연결된다. 억세스 트랜지스터(114)의 또다른 소스/드레인 단자는 디지트 라인(108)에 연결된다. 억세스 트랜지스터(114)의 게이트는 메모리 셀(120)에 관련된 로우 라인(122)에 연결된다.
더욱이, 상기 D 라인과 D* 라인은 상기 D 라인과 D* 라인을 소정의 전압값(예를 들어, Vdd)로 프리차지하기 위한 프리차지 회로(175)에 연결된다. 상기 D* 라인은 P형 씨모스(CMOS: complementary metal oxide semiconductor) 트랜지스터(177)의 일측 단자에 연결되고, 트랜지스터(177)의 타측 단자는 Vdd에 연결된다. D 라인은 P형 씨모스 트랜지스터(179)의 일측 단자에 연결되고, 트랜지스터(179)의 타측 단자는 Vdd에 연결된다. 양측의 트랜지스터(177, 179)의 게이트는 프리차지 제어 신호를 수신하기 위해 함께 연결된다. 상기 프리차지 제어 신호가 수신될 때, 양측 트랜지스터(177, 179)는 턴온(turn on)되고 상기 디지트 라인 D과 디지트 상보 라인 D*은 Vdd로 프리차지된다. 도 1은 또한 상기 D 디지트 라인과 D* 디지트 라인의 전압을 동일화하기 위한 평형 회로(176)를 보여준다. 상기 D 디지트 라인과 D* 디지트 라인이 프리차지 신호에 의해 Vdd로 프리차지된 후, 상기 라인들은 그 다음에, 트랜지스터(180)에 인가된 평형(EQ) 신호에 의해 평형화된다.
도 2a를 참조하면, 프로그래머블 콘덕터 메모리 셀(120)의 간략화된 개략도가 도시되어 있다. 본 발명을 설명하기 위한 대표 셀(120)을 사용하면, 디지트 라인 D(108)은 프리차지 도안에 Vdd에 연결되고, 또한 억세스 트랜지스터(114)의 제1 단자에 연결된다. 억세스 트랜지스터(114)는 N형 씨모스 트랜지스터로서 도시되어있고, 하지만, 나머지 장치들과 전압의 상응하는 극성이 적절히 변경되는 한, 억세스 트랜지스터(114)는 P형 씨모스 트랜지스터로 용이하게 대체될 수 있다. 트랜지스터(114)의 제2 단자는 프로그래머블 콘덕터 메모리 요소(116)의 제1 단자에 연결된다. 상기한 바와 같이, 프로그래머블 콘덕터 메모리 요소(116)는 칼코겐화물 글래스, 또는 바이너리 값을 저장 가능하게 하는 어떠한 다른 바이스테이블 저항성 물질로 형성될 수 있다. 프로그래머블 콘덕터 메모리 요소(116)는 복수의 프로그래머블 콘덕터 메모리 요소의 공통 도전체이기도 한 셀 플레이트(118)에 연결된다. 셀 플레이트(118)는 소정의 전압 레벨(예를 들어, Vdd/2)을 셀 플레이트(118)에 공급하기 위한 전압 단자에 연결된다. 억세스 트랜지스터(114)의 게이트는 로우 라인(122)에 연결된다. 충분한 전압이 로우 라인(122)에 인가될 때, 억세스 트랜지스터(114)는 턴온되어 도통되고, 상기 디지트 라인 D(108)을 프로그래머블 콘덕터 메모리 요소(116)에 연결한다.
로우 라인(122)에 인가된 전압값은 프로그래머블 콘덕터 메모리 요소(116)에 어떤 동작이 수행 중인가를 나타낸다. 예를 들어, D 디지트 라인(108)이 Vdd(예를 들어, 2.5V)에 연결되고, 상기 셀 플레이트가 1/2 Vdd(예를 들어, 1.25V)에 연결되었다고 가정하면, 억세스 트랜지스터(114)를 활성화하기 위해, 최소 2.05V가 억세스 트랜지스터(114)의 게이트에 인가되어야만 한다. 억세스 트랜지스터(114)의 게이트에서의 2.05V 전압은, 게이트와 셀 플레이트(118)에 연결된 소스/드레인 단자 사이의 적어도 문턱 전압(Vt), 약 0.8V의 전위차를 만들기 때문에 억세스 트랜지스터(114)를 턴온하는데 충분하다.
억세스 트랜지스터(114)의 게이트에 인가된 2.05V는 억세스 트랜지스터(114)를 턴온하는데 충분할지라도, 프로그래머블 콘덕터 메모리 셀(120)을 리드하거나 라이트하는데 충분하지 않다. 본 발명의 전형적인 실시예에 따르면, 프로그래머블 콘덕터 메모리 요소(116)를 리드하기 위해서는 그 양단에 약 0.2V가 필요하다. 더욱이, 프로그래머블 콘덕터 메모리 요소(116)을 라이트하기 위해서는 그 양단에 최소 0.25V가 필요하고, 프로그래머블 콘덕터 메모리 요소(116)에 로직 하이 또는 로직 로우가 리라이트(rewrite)될 것이가에 따라 0.25V의 극성이 좌우된다.
도 2b를 참조하면, 전압 레벨과 극성을 더욱 상세히 설명한다. 리드 동작의 경우, 약 0.2V가 프로그래머블 콘덕터 메모리 요소(116) 양단에 필요하기 때문에 약 2.25V의 전압이 억세스 트랜지스터(114)의 게이트에 연결된 로우 라인(122)에 인가된다. 2.25V에서 문턱 전압(Vt)만큼 줄어들어, 지점(A)는 약 1.45V가 된다. 1.25V인 셀 플레이트는 프로그래머블 콘덕터 메모리 요소(116) 양단에 0.2V의 전압 강하를 남긴다. 그러나, 프로그래머블 콘덕터 메모리 요소(116)의 내용을 리드하는데 충분한 전압은 프로그래머블 콘덕터 메모리 요소(116)를 라이트하는데 충분하지 않다.
도 2c는 로직 로우를 프로그래머블 콘덕터 메모리 요소(116)에 라이트하기 위한 전형적인 전압 레벨과 극성을 나타낸다. 상세히 후술하는 바와 같이, 로직 로우 레벨이 프로그래머블 콘덕터 메모리 요소(116)에 저장되어 있는 것으로 리드되었을 때, D 디지트 라인(108)은 센스 증폭기(102)에 의해 접지된다. 지점(A)은 또한 대략 접지되므로, 프로그래머블 콘택 양단에 약 -1.25V의 전압 강하가 생기고,로직 로우는 프로그래머블 콘덕터 메모리 요소(116)에 리라이트될 수 있다.
도 2d는 프로그래머블 콘덕터 메모리 요소(116)에 로직 하이를 라이트하기 위한 전형적인 전압 레벨과 극성을 나타낸다. 상세히 후술하는 바와 같이, 로직 하이 레벨이 프로그래머블 콘덕터 메모리 요소(116)에 저장되어 있는 것으로 리드되었을 때, D 디지트 라인(108)은 센스 증폭기(102)에 의해 약 Vdd로 상승한다. 그 다음에, 로우 라인(122)는 약 2.25V(리드 동작 동안에 전압 레벨)로부터 약 Vdd로 상승함으로써 지점(A)에 약 1.7V의 전압을 만든다. 지점(A)의 1.7V는 로직 하이 레벨을 리라이트하기 위해 프로그래머블 콘덕터 메모리 요소(116) 양단에 약 0.45V의 전위차를 만든다.
도 1을 참조하면, 센스 증폭기(102)는 N형 센스 증폭기부와 P형 센스 증폭기부를 포함한다. 도 3은 N형 센스 증폭기부(350)를 나타낸다. N형 센스 증폭기부(350)의 제1 단자는 디지트 상보 라인 D*(즉, 관심이 있는 메모리 셀을 갖는 메모리 어레이에 인접한 메모리 어레이의 컬럼 라인)의 신호를 수신하고, 또한 N형 씨모스 트랜지스터(305)의 게이트와 N형 씨모스 트랜지스터(300)의 제1 단자에 연결된다. N형 센스 증폭기부(350)의 제2 단자는 디지트 라인 D(즉, 관심이 있는 메모리 셀을 갖는 메모리 어레이의 컬럼 라인)의 신호를 수신하고, 또한 N형 씨모스 트랜지스터(300)의 게이트와 N형 씨모스 트랜지스터(305)의 제1 단자에 연결된다. 트랜지스터(300)의 제2 단자와 트랜지스터(305)의 제2 단자는 씨모스 트랜지스터(310)의 제1 단자에 연결된다. 트랜지스터(310)의 제2 단자는 접지되고 트랜지스터(310)의 게이트는 제어 신호(Fire N)를 수신한다. 상기 제어 신호(Fire N)는, 후술하는 바와 같이, 소정의 메모리 셀 로우 라인이 파이어(fire)되고 소정의 시간이 경과한 후에 N형 센스 증폭기(350)에 의해 수신된다.
도 4는 센스 증폭기(102)와 같은 센스 증폭기의 P형 센스 증폭기부(360)를 나타낸다. P형 센스 증폭기부(360)의 제1 단자는 디지트 상보 라인 D*의 신호를 수신하고, 또한 P형 씨모스 트랜지스터(330)의 게이트와 P형 씨모스 트랜지스터(325)의 제1 단자에 연결된다. P형 센스 증폭기부(360)의 제2 단자는 디지트 라인 D의 신호를 수신하고, 또한 P형 씨모스 트랜지스터(325)의 게이트와 P형 씨모스 트랜지스터(330)의 제1 단자에 연결된다. 트랜지스터(325)의 제2 단자와 트랜지스터(330)의 제2 단자는 씨모스 트랜지스터(320)의 제1 단자에 연결된다. 트랜지스터(320)의 게이트는 제어 신호(Fire P)를 수신한다. 상기 제어 신호(Fire P)는 상기 제어 신호(Fire N)가, N형 센스 증폭기부(350)에 의해 수신되고 소정의 시간이 경과한 후에 P형 센스 증폭기(360)에 의해 수신된다.
도 5를 참조하면, 본 발명의 전형적인 실시예에 따라, 도 1 및 도 2의 개략도에 대한 동작 흐름을 나타낸 플로우차트가 도시되어 있다. 본 발명의 전형적인 프로세스 흐름에서, PCRAM의 파라미터는 1)프로그래머블 콘덕터 메모리 요소(116)의 수지상 결정(dendrite)을 성장시켜 프로그래머블 콘덕터 메모리 요소(116)를 고 저항 상태로 전환시키고, 이에 따라 로직 "1"을 라이트하는 소거 전압은 0.25V이고; 2) 소거 전류는 약 10㎂이고; 3) 프로그램 전압(로직 "1"을 로직 "0"으로 라이트함)은 -0.25V이고; 4) 프로그램 전류는 약 10㎂이고; 5) 로직 "0"에 상응하는 저항은 약 10㏀이며; 6) 로직 "1"에 상응하는 저항은 약 10㎂보다 큰 어떠한 값이라는 점을 가정한다. 본 발명의 사상과 요지를 벗어남 없이 PCRAM 셀에 대체의 변수와 동작 전압 및 저항을 선택할 수 있음은 자명하다.
프로세스는, 프로세스 단계(500)에서 시작한다. 단계(502)에서, 센스 증폭기(102)는 2개의 라인 D 및 라인 D*을 센스한다. 라인 D 및 라인 D* 모두는 상이한 메모리 어레이(100, 165)의 해당 컬럼 라인(108, 106)이다. 본 설명의 목적을 위해, Vdd가 약 2.5V이라고 가정한다. 셀 플레이트(118)은, 상기 메모리가 활성화될 때마다 현재의 상태, 또는 메모리 동작에 의해 전환될 수 있는 상태인 소정의 전압(예를 들어, Vdd/2 또는 약 1.25V)에 연결된다. 상기한 실시예에서, Vdd/2 전압은 프로세스 단계(506)에서 턴온된다. 단계(508)에서, 라인 D(108)및 라인 D*(106) 모두는 프리차지 회로(175)를 통해 소정의 전압(예를 들어, Vdd = 약 2.5V)으로 프리차지되고, 그 다음에 평형 회로(176)에 의해 평형화된다.
선택된 로우 라인(122)은 로우 라인 디코더의 소정의 전압을 상기 로우 라인(122)에 인가함으로써 단계(510)에서 파이어된다. 본 예에서, 소정의 전압은 본 발명에 설명하는 바와 같이, 약 2.25V로 선택된다. 메모리 셀(120)의 내용을 리드하기 위해, 더욱 상세하게는 메모리 셀(120)의 프로그래머블 콘덕터 메모리 요소(116)의 저항을 리드하기 위해, 약 0.2V의 전압이 프로그래머블 콘덕터 메모리 요소(116)의 양단에 나타나야만 한다. 이는 약 2.25V의 전압이 로우 라인(122)에 인가되어야만 하는 것을 의미한다. 로우 라인(122)에 인가된 약 2.25V의 전압은 트랜지스터(114)을 턴온시킨다. 트랜지스터(114)의 문턱 전압은 약 0.8V이기 때문에, 그 다음에 약 1.45V의 전압이 지점(A)에 나타나는 반면, 약 1.25V의 전압이 도 5의단계(512)에서 도시된 바와 같이, 약 0.2V의 차이, 즉 필요한 리드 전압의 차이를 두고 셀 플레이트(118)에 나타난다.
억세스 트랜지스터(114)가 도통일 때, 디지트 라인 D(108)의 전압이 메모리 셀의 컬럼 라인(108)과 로우 라인(122) 사이에 내재하는 기생 용량(예를 들어, 도 1의 138)로 인해 약 0.1V(약 2.6V까지)만큼 실제적으로 상승하는 것을 알아야만 한다. 이는 디지트 라인 D, 즉 리드 중인 셀(120)에 관련된 컬럼 라인(108)과, 디지트 라인D*, 즉 기준 디지트 라인 사이에 약 0.1V가 생기는 결과를 가져온다. 상기 기생 용량(138)은 메모리 셀 구조의 함수로서 변화할 수 있거나, 리드 동작 동안에 회로에서 스위치되어 디지트 라인 D(018)에 연결되는, 제조된 커패시터 형태의 추가적인 용량이 또한 구비될 수 있다. 그러므로 본 발명의 전형적인 실시예에 따라, 로우 라인(122)가 파이어될 때의 전압 증가량은 메모리 아키텍처(architecture)에 의해 제어될 수 있다. 디지트 라인 D(108)의 전압 증가는 단계(514)에서 설명한다.
센스 증폭기(102)에 의해 알 수 있는 바와 같이, 라인 D와 라인 D* 사이의 전압차를 증가시키는 다른 방법들이 있다. 가령, 더미(dummy) 로우 라인(124)이 관심 대상 이외의 메모리 어레이(예를 들어, 165)에 사용되어 더미 로우 라인(124)이 항상 턴온되고 Vdd(약 2.5V)로 프리차지된다. 그 다음에, 소망하는 로우 라인(122)이 파이어되고, 기생 용량(138)으로 인해 소망하는 디지트 라인 D(108)가 약 2.6V로 상승할 때, 더미 로우 라인(124)은 턴오프(turn off)되고, 따라서 디지트 상보 라인 D*(106)의 전압은 더미 로우 라인(124)와 컬럼 라인(106) 사이의 기생 용량(138)으로 인해 약 2.4V로 강하한다. 최종 결과는 라인 D(108)가 후술하는 바와 같이 디스차지하기 시작할 때, 라인 D(108)과 D*(106)의 전압은 적어도 약 0.2V만큼 차이가 난다.
도 5를 참조하면, 단계(516)에서, 관심의 디지트 라인 D(108)는 프로그래머블 콘덕터 메모리 요소(116)의 저항을 거쳐 약 2.6V에서부터 디스차지하기 시작하여 약 1.25V, 즉 셀 플레이트(118)의 전압으로 강하한다. 디스차지 동작이 길어질수록 프로그래머블 콘덕터 메모리 요소(116)의 저항 레벨이 커진다. 선택된 로우 라인(122)이 파이어되고서 소정의 시간(예를 들어, 15~30ns)이 경과한 후, 단계(510)에서, N형 센스 증폭기부(150)가 제어 신호(Fire N)에 의해 인에이블되고, 단계(518)에서 디지트 라인 D(108)과 디지트 라인 D*(106)의 전압을 비교한다. 단계(520)에서, 프로그래머블 콘덕터 메모리 요소(116)이 저 저항 레벨 또는 고 저항 레벨을 가지는가에 대한 결정이 이루어진다.
예를 들면, 단계(522)에서, 디지트 라인 D(108)의 초기 전압이 소정의 시간프레임(예를 들어, 15~30ns)에서 디지트 라인 D*(106)의 전압 아래로 디스차지하는지 여부에 대한 결정이 이루어진다. 도 3을 참조하면, 디지트 라인 D(106)과 디지트 라인 D*(108)의 전압값은 트랜지스터(305, 300)의 게이트에 각각 인가된다. 소정의 시간(t2)에서, 디지트 라인 D(108)의 전압이 디지트 상보 라인 D*(106)의 전압보다 높으면, 그 다음에 디지트 상보 라인 D*(106)가 접지되고, 디지트 라인 D(108)은 플로팅(floating) 상태로 되어 단계(524)에서 고 저항 레벨(예를 들어, 로직 하이)을 가지는 것으로 여겨진다.
억세스 트랜지스터(144)가 턴온된 후 로우 라인(122)이 턴온프될 수 있음을 주목하여야 한다. 하지만, 이렇게 함으로써 프로그래머블 콘덕터 메모리 요소(116)가 리라이트되는 것을 방지할 것이다. 이것은 로직 하이가 리드되었을 때 요망될 수 있는데, 로직 하이가 상기 프로그래머블 콘덕터 메모리 요소(116)의 정상 상태(normal state)이고 또한 오랜 시간 동안에 반복되는 불필요한 리라이트 동작으로 인해 상기 요소(116)가 손상될 수 있으므로 로직 하이에 대한 각 리드 동작 후에 리라이트하는 것이 요망되지 않을 수 있기 때문이다.
단계(522)를 참조하면, 소정의 시간(t2)에서, 디지트 라인 D(108)의 전압이 디지트 상보 라인 D*(106)의 전압보다 낮으면, 그 다음에 디지트 라인 D(108)가 접지되고, 디지트 라인 D(108)은 단계(526)에서, 저 저항 레벨(예를 들어, 로직 로우)을 가지는 것으로 여겨진다.
단계(528)에서, P형 센스 증폭기부(360)는 N형 센스 증폭기부(350)가 인에이블되고서 소정의 시간(예를 들어, 1~5ns)가 경과한 후 제어 신호(Fire P)에 의해 인에이블된다. 고 저항 레벨이 단계(524)에서 인식되었으면(즉, 디지트 라인 D(108)이 로직 하이임), 그 다음에 트랜지스터(330)가 턴온되고 트랜지스터(325)가 턴오프되며 디지트 라인 D(108)의 전압이 단계(530)에서 약 Vdd로 증가한다.
저 저항 레벨이 단계(524)에서 인식되었으면(즉, 디지트 라인 D(108)이 로직 로우임), 그 다음에 트랜지스터(330)가 턴오프되고 트랜지스터(325)가 턴온되며 디지트 라인 D*(106)의 전압이 단계(532)에서 약 Vdd로 유지된다.
단계(534)에서, 로우 라인(122)의 전압은 약 Vdd로 상승한다. 프로그래머블 콘덕터 메모리 요소(116)가 저 저항 상태를 가졌으면, 그 다음에, 상기한 바와 같이, 로우 라인(122)의 전압을 약 Vdd로 증가시킴은 저 저항 상태를 리라이트하는데 필요하지 않다. 하지만, 로우 라인(122)는 그럼에도 불구하고 고 저항 상태를 리라이트시킴을 용이하게 하기 위해 증가된다. 즉, 프로그래머블 콘덕터 메모리 요소(116)가 고 저항 상태를 가졌다면, 그 다음에, 로우 라인(122)을 약 Vdd로 증가시킴은 지점(A)의 전압을 약 1.7V로 설정함으로써 리라이트에 충분한, 프로그래머블 콘덕터 메모리 요소(116) 양단의 약 0.45V 전압 전위차를 만든다.
도 6은 도 5의 부분과 연관하여 설명한 바와 같이, 고 저항 레벨을 구하기 위한 프로세스 플로우를 나타낸 타이밍도를 나타낸다. 예를 들면, 초기에, 디지트 라인 D(108)과 D*(106) 모두가 약 Vdd로 프리차지된다. 시간(t1)에서, 로우 라인(122)이 파이어되어 트랜지스터(114)를 턴온시킨다. 디지트 라인 D(108)의 전압은 로우 라인(122)와 컬럼 라인(108) 사이의 기생 용량(138)로 인해 약 2.6V로 약 0.1V만큼 증가한다. 그 다음에, 디지트 라인(108)은 약 15~30ns 동안 약 2.6V에서부터 디스차지하는 반면, 디지트 라인 D(106)은 약 Vdd로 유지된다. 시간(t2)에서, N형 센스 증폭기부(350)는 인에이블되고 디지트 라인 D(108)의 전압을 디지트 라인 D*(106)의 전압과 비교한다. 디지트 라인 D(108)의 측정된 전압이 디지트 라인 D*(106)의 전압보다 크면, 도 5에 연관하여 설명한 바와 같이, 고 저항 레벨이 인식된다. 덧붙여, 디지트 라인 D*(106)은 시간(t2)에서, 접지로 된다. 시간(t3)에서,P형 센스 증폭기부(360)가 인에이블되고 디지트 라인 D(108)가 Vdd로 증가하여 로직 하이를 리드한다. 시간(t4)에서, 로우 라인(122)의 전압이 약 2.25V에서 약 Vdd로 증가함으로써 프로그래머블 콘덕터 메모리 요소(116)의 내용이 리라이트되는 것을 가능하게 한다.
도 7은 저 저항 레벨을 구하기 위한 공정 플로우를 나타내기 위한 타이밍도를 나타낸다. 예를 들면, 초기에, 라인 D(108)과 D*(106) 모두가 약 Vdd로 프리차지된다. 시간(t1)에서, 로우 라인(122)은 파이어되어 트랜지스터(114)를 턴온시킨다. 디지트 라인 D(108)의 전압은 기생 용량(138)로 인해 약 0.1V만큼 약 2.6V로 상승한다. 그 다음에, 디지트 라인 D(108)은 약 15~30ns 동안 약 2.6V에서부터 디스차지하는 반면, 라인 D*(106)은 약 Vdd로 유지된다. 시간(t2)에서, N형 센스 증폭기부(350)는 인에이블되어 디지트 라인 D(108)의 전압을 디지트 라인 D*(106)의 전압과 비교한다. 디지트 라인 D(108)의 측정된 전압이 디지트 라인 D*(106)의 전압보다 적으면, 도 5에 연관하여 설명한 바와 같이, 저 저항 레벨이 인식된다. 덧붙여, 디지트 라인 D(108)은 시간(t2)에서, 접지로 된다. 시간(t3)에서, P형 센스 증폭기부(360)가 인에이블되고 디지트 라인 D(108)가 0V로 유지되어 로직 로우로 리드되고 라인 D*(106)은 약 Vdd로 유지된다. 시간(t4)에서, 로우 라인(122)의 전압이 약 2.25V에서 약 Vdd로 증가한다. 상기한 바와 같이, 이는 프로그래머블 콘덕터 메모리 요소(116)의 저 저항 레벨을 리라이트하는데 필요하지 않을지라도, 고 저항레벨을 저장한 다른 메모리 셀이 리라이트될 수 있도록 된다.
도 8은 도 1 내지 도 7을 연관하여 설명한 바와 같은 PCRAM 반도체 메모리를 포함한 프로세서 시스템의 블록도를 나타낸다. 예를 들면, 도 1 내지 도 7을 연관하여 설명한 PCRAM 메모리 어레이(100, 165)은, 상기한 PCRAM 구조를 갖는 하나 이상의 메모리 소자를 포함하는 플러그인(plug-in) 모듈로서 구성될 수 있는 램(RAM: random access memory)(808)의 일부분이 될 수 있다. 프로세서 기반 시스템(800)은 버스(820)를 거쳐 플로피 디스크 드라이브(812), 씨디 롬 드라이브(CD ROM drive)(814) 및 램(RAM)(808)과 통신하는 중앙처리장치(CPU)(802), 예를 들어 마이크로프로세서를 포함한다. 버스(820)는 프로세서 기반 시스템에서 통상적으로 사용되는 일련의 버스와 브리지(bridge)가 될 수 있지만, 편의상, 버스(820)는 단일의 버스로서 도시되어 있다. 입출력장치(I/O device)(예를 들어, 모니터)(804, 806)은 또한 버스(820)에 연결될 수 있으나, 본 발명을 실시하기 위해 필수적이지 않다. 프로세서 기반 시스템(800)은, 소프트웨어 프로그램을 또한 저장하는데 사용될 수 있는 롬(ROM: read only memory)(810)을 또한 포함한다.
도 8의 블록도는 1개의 중앙처리장치(CPU)(802)만을 도시하였을지라도, 도 8의 시스템은 또한, 병렬 처리를 수행하는 병렬 프로세서 장치로서 구성될 수 있다. 공지된 바와 같이, 병렬 프로세서 장치는 모든 프로세서가 동시에 동일 명령을 실행하는 것을 의미하는 단일 명령(instruction)/다중 데이터(SIMD) 또는 각 프로세서가 상이한 명령을 실행하는 것을 의미하는 다중 명령/다중 데이터(MIMD)로서 분류될 수 있다.
본 발명은 PCRAM 셀(120)과, 메모리 셀(120)의 내용을 리드하기 위한 방법을 제공한다. 메모리 셀(120)은 억세스 트랜지스터(114)의 제1 단자와 직렬로 연결된 프로그래머블 콘덕터 메모리 요소(116)로 구성된다. 프로그래머블 콘덕터 메모리 요소(116)의 타측 단자는, 복수의 프로그래머블 콘덕터 메모리 요소(116) 양단에 연장할 수 있는 셀 플레이트(118)에 연결된다. 억세스 트랜지스터(114)의 제2 단자는 소정의 디지트 라인(D)가 될 수 있는 컬럼 라인(108)에 연결된다. 억세스 트랜지스터(114)의 게이트는 메모리 셀(120)의 로우 라인(122)에 연결된다. 소정의 제1 전압 전위(예를 들어, Vdd)는 디지트 라인 D(108)과, 인접한 메모리 어레이(165)의 디지트 라인 D*(106)에 인가된다. 소정의 제2 전압 전위는 셀 플레이트(118)에 인가된다. 소정의 메모리 셀(120)의 로우 라인(122)이 소정의 제3 전압 전위(예를 들어, 2.25V)로 파이어될 때, 억세스 트랜지스터(114)는 턴온되어 도통되고, 디지트 라인 D(108)은 소정의 기간(예를 들어, 15~30ns) 동안 디스차지하고, 이때, 디지트 라인 D(108)과 D*(106)은, 프로그래머블 콘덕터 메모리 요소(116)가 고 저항 레벨 또는 저 저항 레벨인가를 결정하기 위해 센스 증폭기(102)로 서로 비교된다. 리드 중인 메모리 셀(120)은 그 다음에, 상기 메모리 셀이 실제적으로 고 저항 레벨을 가지고 있었다면 고 저항 레벨이 상기 메모리 셀에 리라이트되도록, 로우 라인(122)과 아울러 디지트 라인 D(108)과 D*(106) 모두의 전압을 약 Vdd로 프리차지함으로써 다음의 싸이클(cycle)를 준비한다. 메모리 셀(120)이 저 저항 레벨을 가졌다면, 그 다음에, 라인 D(108)과 라인 D*(106) 및 로우 라인(122)의 전압 전위를 증가시킴은 메모리 셀(120)의 저항에 아무런 영향을 미치지 않을 것이다.
본 발명은 바람직한 실시예에 관련하여 상세히 설명하였을지라도, 본 발명이 상기한 실시예에 한정되지 않음을 용이하게 이해하여야 한다. 더욱이, 본 발명은 지금까지 설명하지 않은, 어떠한 변형, 변경, 치환 또는 균등한 배열이든지 포함하도록 수정할 수 있으나, 이는 본 발명의 사상과 요지와 일치한다. 예를 들면, 본 발명은 특정 전압 레벨에 관련하여 설명하였을지라도, 본 발명에서 설명한 전압과 매우 상이한 전압 레벨이 동일한 결과를 구현하는데 사용될 수 있음은 자명하다. 덧붙여, 본 발명이 N형 씨모스 트랜지스터와 P형 씨모스 트랜지스터에 관련하여 설명하였을지라도 상보적인 씨모스 트랜지스터가 대신 사용될 수 있음은 자명하다. 더욱이, 본 발명이 메모리 셀(120)의 특정 극성에 관련하여 설명하였을지라도, 그 극성을 변경하여 트랜지스터(114), 셀 플레이트(118), 디지트 라인 D(108) 및 디지트 상보 라인 D*(106)에 상이한 전압 레벨을 인가하는 결과를 가져올 수 있다. 따라서, 본 발명은 상기한 설명 및 도면에 의해 한정되지 아니 하고, 첨부된 청구범위의 영역에 의해 한정되어야만 한다.

Claims (56)

  1. 프로그래머블 콘덕터 랜덤 억세스 메모리 요소의 저장된 값을 센싱하는 방법으로서,
    디지트 라인과 디지트 상보 라인을 소정의 전압 값으로 프리차지하는 단계;
    상기 요소에 리드 전압을 인가하기 위해, 상기 요소와 상기 디지트 라인에 연결된 억세스 트랜지스터를 활성화하는 단계; 및
    상기 요소의 로직 상태를 결정하기 위해, 상기 디지트 라인의 전압을 상기 디지트 상보 라인의 전압과 비교하는 단계를 포함하는 것을 특징으로 하는 피씨램 센싱 방법.
  2. 제1항에 있어서, 상기 프리차지의 단계는 상기 디지트 라인과 상기 디지트 상보 라인을 약 Vdd로 프리차지하는 단계를 포함하는 것을 특징으로 하는 피씨램 센싱 방법.
  3. 제1항에 있어서, 상기 프리차지의 단계는 프로차지 회로에서 프리차지 제어 신호를 수신하는 단계와, 상기 디지트 라인과 상기 디지트 상보 라인을 약 Vdd에 연결하는 단계를 포함하는 것을 특징으로 하는 피씨램 센싱 방법.
  4. 제1항에 있어서, 상기 프리차지의 단계는 상기 디지트 라인의 상기 전압과,상기 디지트 상보 라인의 상기 전압을 평형화하는 단계를 더 포함하는 것을 특징으로 하는 피씨램 센싱 방법.
  5. 제1항에 있어서, 상기 활성화의 단계는 상기 억세스 트랜지스터의 게이트에 연결된 로우 라인을 파이어하는 단계를 포함하는 것을 특징으로 하는 피씨램 센싱 방법.
  6. 제1항에 있어서, 상기 비교의 단계 전에 소정의 기간 동안에 상기 디지트 라인의 상기 전압을 디스차지하는 단계를 더 포함하는 것을 특징으로 하는 피씨램 센싱 방법.
  7. 제6항에 있어서, 상기 디스차지의 단계는 상기 디지트 라인의 상기 전압을 상기 소정의 전압 및 추가적인 전압의 합에 대략 동일한 전압값으로부터 디스차지하는 단계를 더 포함하는 것을 특징으로 하는 피씨램 센싱 방법.
  8. 제7항에 있어서, 상기 추가적인 전압은 상기 디지트 라인과 상기 억세스 트랜지스터에 연결된 로우 라인 사이의 기생 용량에 기인한 것을 특징으로 하는 피씨램 센싱 방법.
  9. 제1항에 있어서, 상기 요소의 저 저항 레벨을 리드하는 단계를 더 포함하는 것을 특징으로 하는 피씨램 센싱 방법.
  10. 제9항에 있어서, 상기 저 저항 레벨을 상기 요소에 리라이트하는 단계를 더 포함하는 것을 특징으로 하는 피씨램 센싱 방법.
  11. 제1항에 있어서, 상기 요소의 고 저항 레벨을 리드하는 단계를 더 포함하는 것을 특징으로 하는 피씨램 센싱 방법.
  12. 제1항에 있어서, 상기 메모리 요소의 제2 단자에 전압을 인가하는 단계를 더 포함하며, 상기 전압이 0V와 상기 소정의 전압 사이의 전압인 것을 특징으로 하는 피씨램 센싱 방법.
  13. 제12항에 있어서, 상기 인가의 단계는 상기 메모리 요소에 연결된 셀 플레이트에 상기 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 피씨램 센싱 방법.
  14. 반도체 메모리 셀을 리드하는 방법으로서,
    상기 셀의 저항 요소의 제1 부분에 연결되는, 상기 셀의 셀 플레이트 전압을 소정의 제1 전압으로 설정하는 단계;
    상기 셀의 억세스 트랜지스터의 제1 단자와 기준 도전체를 소정의 제2 전압으로 차지하는 단계로서, 상기 제1 단자가 상기 셀의 컬럼 라인에 연결되고, 상기 트랜지스터의 제2 단자가 상기 저항 요소의 제2 부분에 연결되며, 상기 제1 단자와 상기 기준 도전체가 비교기의 해당 입력에 연결되는 단계;
    상기 셀을 리드하기 위해 상기 억세스 트랜지스터의 게이트를 소정의 제3 전압으로 차지하는 단계로서, 상기 게이트가 상기 셀의 로우 라인에 연결되는 단계;
    상기 제1 단자를 상기 소정의 제2 전압으로부터 상기 저항 요소를 거쳐 디스차지하는 단계; 및
    상기 셀의 로직 상태를 결정하기 위해 상기 디스차지의 단계가 시작하고서 소정의 시간이 경과한 후에 상기 제1 단자의 전압을 상기 소정의 제2 전압과 비교하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀 리드 방법.
  15. 제14항에 있어서, 상기 소정의 제2 전압은 상기 소정의 제1 전압보다 큰 것을 특징으로 하는 반도체 메모리 셀 리드 방법.
  16. 제14항에 있어서, 상기 디스차지의 단계는 상기 제1 단자를, 상기 소정의 제2 전압과 미소하게 상이한 소정의 제4 전압으로부터 디스차지하는 단계를 포함하고, 상기 소정의 제4 전압은 상기 컬럼 라인에 관련된 기생 용량으로 인해 초래되는 것을 특징으로 하는 반도체 메모리 셀 리드 방법.
  17. 제14항에 있어서, 상기 소정의 제3 전압을, 상기 메모리 셀을 리드한 후 상기 저항 레벨을 상기 메모리 셀에 리라이트하는데 충분한 레벨로 변경시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀 리드 방법.
  18. 제17항에 있어서, 상기 변경의 단계는 상기 소정의 제3 전압을 상기 소정의 제2 전압으로 증가시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀 리드 방법.
  19. 제18항에 있어서, 상기 증가의 단계는 상기 소정의 제3 전압을 약 Vdd로 증가시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀 리드 방법.
  20. 제17항에 있어서, 상기 고 저항 레벨을 상기 메모리 셀에 리라이트하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 셀 리드 방법.
  21. 제14항에 있어서, 상기 설정의 단계는 상기 셀 플레이트의 상기 전압을 약 Vdd로 설정하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀 리드 방법.
  22. 제21항에 있어서, 상기 설정의 단계는 상기 셀 플레이트의 상기 전압을 약 Vdd/2로 설정하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀 리드 방법.
  23. 제14항에 있어서, 상기 트랜지스터의 제1 단자를 차지하는 단계는 상기 제1 단자와 상기 기준 도전체를 약 Vdd로 차지하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀 리드 방법.
  24. 제14항에 있어서, 상기 게이트를 차지하는 단계는 상기 게이트를, 상기 저항 요소를 리드하는데 충분하나, 상기 셀을 프로그램할 수 있는 값보다 낮은 값으로 차지하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀 리드 방법.
  25. 제24항에 있어서, 상기 게이트를 차지하는 단계는 상기 게이트를, 상기 소정의 제1 전압과 제2 전압 사이의 전압 레벨로 차지하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀 리드 방법.
  26. 제16항에 있어서, 상기 제1 단자를 디스차지하는 단계는 상기 제1 단자를 약 Vdd와 추가적인 전압을 합한 전압으로부터 디스차지하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀 리드 방법.
  27. 제26항에 있어서, 상기 제1 단자를 디스차지하는 단계는 상기 제1 단자를 약 Vdd와 약 0.1V를 합한 전압으로부터 디스차지하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀 리드 방법.
  28. 제14항에 있어서, 상기 비교의 단계는 상기 디스차지의 단계가 시작하고서 약 15~30ns 경과한 후 상기 제1 단자의 상기 전압을 상기 소정의 제2 전압과 비교하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀 리드 방법.
  29. 제14항에 있어서, 상기 메모리 셀이 로직 하이 상태를 가지고 있는지를 결정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 셀 리드 방법.
  30. 제14항에 있어서, 상기 메모리 셀이 로직 로우 상태를 가지고 있는지를 결정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 셀 리드 방법.
  31. 프로그래머블 콘덕터 랜덤 억세스 메모리 셀의 저장된 값을 센싱하는 방법으로서,
    상기 셀의 억세스 트랜지스터의 제1 단자에 연결된 디지트 라인을 소정의 제1 전압으로 프리차지하는 단계;
    상기 셀의 셀 플레이트를 소정의 제2 전압으로 차지하며, 상기 소정의 제2 전압이 0V와 상기 소정의 제1 전압 사이의 전압이 되는 단계; 및
    소정의 제3 전압을 상기 억세스 트랜지스터의 게이트에 연결된 로우 라인에 인가하여, 상기 프로그래머블 콘덕터 메모리 셀 양단의 결과 전압이 상기 셀의 로직 상태를 리드하는데 충분하나 상기 셀을 프로그램하는 데에는 불충분하도록 하는것을 특징으로 하는 피씨램 센싱 방법.
  32. 프로그래머블 콘덕터 랜덤 억세스 메모리 셀의 저장된 값을 센싱하는 방법으로서,
    상기 디지트 라인을 기준 전압 값으로 프리차지하며, 상기 디지트 라인이 상기 셀의 억세스 트랜지스터의 제1 단자에 연결되는 단계;
    상기 셀의 셀 플레이트를 소정의 제1 전압으로 차지하며, 상기 소정의 제1 전압이 0V와 상기 소정의 기준 전압 값 사이의 전압이 되는 단계;
    소정의 제2 전압을 인가함으로써 상기 메모리 셀의 로우 라인을 파이어하며, 상기 소정의 제2 전압이 상기 메모리 셀을 리드하는데 충분하나 상기 메모리 셀을 프로그램하는데 불충분한 단계; 및
    상기 메모리 셀의 로직 상태를 결정하기 위해, 상기 디지트 라인에서 리드된 전압을 상기 기준 전압과 비교하는 단계를 포함하는 것을 특징으로 하는 피씨램 센싱 방법.
  33. 디지트 라인과 디지트 상보 라인;
    리드 동작 전에 상기 디지트 라인과 상기 디지트 상보 라인을 소정의 전압값으로 프리차지하는 회로;
    리드 동작 동안에 프로그래머블 콘덕터 메모리 요소를 상기 디지트 라인에 연결하는 억세스 트랜지스터; 및
    상기 메모리 요소의 로직 상태를 결정하기 위해, 상기 리드 동작 동안에 상기 디지트 라인과 상기 디지트 상보 라인의 전압을 비교하는 센스 증폭기를 포함하는 것을 특징으로 하는 반도체 메모리 구조.
  34. 제33항에 있어서, 상기 소정의 전압은 약 Vdd인 것을 특징으로 하는 반도체 메모리 구조.
  35. 제33항에 있어서, 상기 프로그래머블 콘덕터 메모리 요소는 제1 및 제2 전극을 갖는 칼코겐화물 글래스를 포함하는 것을 특징으로 하는 반도체 메모리 구조.
  36. 제35항에 있어서, 상기 칼코겐화물 글래스는 Ge, Se 및 Ag의 합성물을 갖는 것을 특징으로 하는 반도체 메모리 구조.
  37. 제33항에 있어서, 상기 디지트 라인과 상기 메모리 구조의 로우 라인 사이의 가변성 기생 용량을 더 포함하며, 상기 가변성 기생 용량은 상기 디지트 라인을, 상기 리드 동작 동안에 상기 소정의 전압보다 높은 전압 레벨으로 차지시키는 것을 특징으로 하는 반도체 메모리 구조.
  38. 제33항에 있어서, 상기 디지트 상보 라인은, 상기 메모리 셀에 관련된 메모리 어레이와 다른 메모리 어레이에 관련되는 것을 특징으로 하는 반도체 메모리 구조.
  39. 제33항에 있어서, 상기 디지트 라인과 상기 디지트 상보 라인을 상기 소정의 전압으로 평형화하는 평형 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 구조.
  40. 프로그래머블 콘덕터 메모리 요소;
    컬럼 라인;
    로우 라인;
    상기 프로그래머블 콘덕터 메모리 요소의 제1 단자에 제1 전압을 인가하는 도전체;
    상기 로우 라인에 인가된 게이트 전압에 따라 상기 프로그래머블 콘덕터 메모리 요소의 또다른 단자에 상기 컬럼 라인을 선택적으로 연결하는 트랜지스터;
    상기 컬럼 라인과 기준 도전체에 연결된 센스 증폭기; 및
    상기 로우 라인에 게이트 전압을 인가하기 전에 상기 컬럼 라인과 기준 도전체를 소정의 전압으로 프리차지하는 프리차지 회로를 포함하며,
    상기 게이트 전압이 상기 로우 라인에 인가된 후 상기 프로그래머블 콘덕터 메모리 요소의 저항 값을 결정하기 위해, 상기 센스 증폭기가 상기 컬럼 라인과 기준 라인의 전압을 비교하는 것을 특징으로 하는 반도체 메모리.
  41. 제40항에 있어서, 상기 제1 전압은 0V와 약 Vdd 사이의 전압인 것을 특징으로 하는 반도체 메모리.
  42. 제40항에 있어서, 상기 프로그래머블 콘덕터 메모리 요소는 제1 및 제2 전극을 갖는 칼코겐화물 글래스를 포함하는 것을 특징으로 하는 반도체 메모리.
  43. 제42항에 있어서, 상기 칼코겐화물 글래스는 Ge, Se 및 Ag의 합성물을 갖는 것을 특징으로 하는 반도체 메모리.
  44. 제40항에 있어서, 상기 게이트 전압은 상기 메모리 요소를 리드하는데 충분하나 상기 메모리 요소를 프로그램하는 데에는 불충분한 것을 특징으로 하는 반도체 메모리.
  45. 제40항에 있어서, 상기 컬럼 라인에 관련된 가변성 기생 용량을 더 포함하며, 상기 가변성 기생 용량은 상기 컬럼 라인을, 상기 로우 라인에 상기 게이트 전압이 인가됨에 따라 상기 프리차지 회로에 의해 공급된 상기 소정의 전압보다 높은 전압 레벨로 차지시키는 것을 특징으로 하는 반도체 메모리.
  46. 제45항에 있어서, 상기 가변성 기생 용량은, 상기 컬럼 라인을 상기 프리차지 회로에 의해 공급된 상기 소정의 전압보다 약 0.1V 높은 전압으로 차지시키는것을 특징으로 하는 반도체 메모리.
  47. 제40항에 있어서, 상기 센스 증폭기는,
    N형 센스 증폭기; 및
    상기 N형 센스 증폭기에 연결된 P형 센스 증폭기를 포함하되, 상기 N형 센스 증폭기와 P형 센스 증폭기는 상기 컬럼 라인과 상기 기준 도전체의 전압을 비교하는 것을 특징으로 하는 반도체 메모리.
  48. 제40항에 있어서, 상기 기준 도전체는, 상기 메모리 셀에 관련된 메모리 어레이와 다른 메모리 어레이에 관련되는 것을 특징으로 하는 반도체 메모리.
  49. 제40항에 있어서, 상기 기준 도전체에 관련된 더미 로우 라인을 더 포함하며, 상기 더미 로우 라인은 통상적으로 더미 로우 라인 전압으로 파이어되고, 상기 게이트 전압이 상기 로우 라인에 인가될 때 상기 더미 로우 라인은 비활성화되어 상기 기준 도전체의 상기 소정의 전압이 상기 더미 로우 라인에 관련된 컬럼 라인의 기생 용량으로 인해 감소하는 것을 특징으로 하는 반도체 메모리.
  50. 프로세서; 및
    상기 프로세서에 연결된 반도체 메모리 구조를 포함하며, 상기 반도체 메모리 구조는,
    디지트 라인과 디지트 상보 라인;
    리드 동작 전에 상기 디지트 라인과 상기 디지트 상보 라인을 소정의 전압값으로 프리차지하는 회로;
    리드 동작 동안에 프로그래머블 콘덕터 메모리 요소를 상기 디지트 라인에 연결하는 억세스 트랜지스터; 및
    상기 메모리 요소의 로직 상태를 결정하기 위해, 상기 리드 동작 동안에 상기 디지트 라인과 상기 디지트 상보 라인의 전압을 비교하는 센스 증폭기를 포함하는 것을 특징으로 하는 프로세서 시스템.
  51. 제50항에 있어서, 상기 소정의 전압은 약 Vdd인 것을 특징으로 하는 프로세서 시스템.
  52. 제50항에 있어서, 상기 프로그래머블 콘덕터 메모리 요소는 제1 및 제2 전극을 갖는 칼코겐화물 글래스를 포함하는 것을 특징으로 하는 프로세서 시스템.
  53. 제52항에 있어서, 상기 칼코겐화물 글래스는 Ge, Se 및 Ag의 합성물을 갖는 것을 특징으로 하는 프로세서 시스템.
  54. 제50항에 있어서, 상기 디지트 라인과 상기 메모리 셀의 로우 라인 사이에 가변성 기생 용량을 더 포함하며, 상기 가변성 기생 용량은 상기 디지트 라인을,상기 리드 동작 동안에 상기 소정의 전압보다 높은 전압 레벨으로 차지시키는 것을 특징으로 하는 프로세서 시스템.
  55. 제50항에 있어서, 상기 디지트 상보 라인은, 상기 메모리 셀에 관련된 메모리 어레이와 다른 메모리 어레이에 관련되는 것을 특징으로 하는 프로세서 시스템.
  56. 프로세서; 및
    상기 프로세서에 연결된 반도체 메모리를 포함하며, 상기 반도체 메모리는,
    프로그래머블 콘덕터 메모리 요소;
    컬럼 라인;
    로우 라인;
    상기 프로그래머블 콘덕터 메모리 요소의 제1 단자에 제1 전압을 인가하는 도전체;
    상기 로우 라인에 인가된 게이트 전압에 따라 상기 프로그래머블 콘덕터 메모리 요소의 또다른 단자에 상기 컬럼 라인을 선택적으로 연결하는 트랜지스터;
    상기 컬럼 라인과 기준 도전체에 연결된 센스 증폭기; 및
    상기 로우 라인에 게이트 전압을 인가하기 전에 상기 컬럼 라인과 기준 도전체를 소정의 전압으로 프리차지하는 프리차지 회로를 포함하며,상기 게이트 전압이 상기 로우 라인에 인가된 후 상기 프로그래머블 콘덕터 메모리 요소의 저항 값을 결정하기 위해, 상기 센스 증폭기가 상기 컬럼 라인과 기준 라인의 전압을 비교하는 것을 특징으로 하는 프로세서 시스템.
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