CN111433852B - 半导体电路和半导体电路系统 - Google Patents

半导体电路和半导体电路系统 Download PDF

Info

Publication number
CN111433852B
CN111433852B CN201880079053.3A CN201880079053A CN111433852B CN 111433852 B CN111433852 B CN 111433852B CN 201880079053 A CN201880079053 A CN 201880079053A CN 111433852 B CN111433852 B CN 111433852B
Authority
CN
China
Prior art keywords
transistor
node
voltage
coupled
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880079053.3A
Other languages
English (en)
Other versions
CN111433852A (zh
Inventor
周藤悠介
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of CN111433852A publication Critical patent/CN111433852A/zh
Application granted granted Critical
Publication of CN111433852B publication Critical patent/CN111433852B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0081—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a magnetic RAM [MRAM] element or ferromagnetic cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0072—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a ferroelectric element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a resistive RAM element, i.e. programmable resistors, e.g. formed of phase change or chalcogenide material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Dram (AREA)

Abstract

该半导体电路设有：第一电路，能够将第一节点上的电压的反相电压施加到第二节点；第二电路，能够将第二节点上的电压的反相电压施加到第一节点；第一晶体管，能够将第一节点连接到与第一存储器元件连接的第三节点；第二晶体管，具有连接到第三节点的漏极和连接到第一预定节点的栅极；第三晶体管，包括连接到第三节点的漏极和连接到第二预定节点的栅极；第四晶体管，能够将第二节点连接到与第二存储器元件连接的第四节点；第五晶体管，包括连接到第四节点的漏极和连接到第二预定节点的栅极；以及第六晶体管，包括连接到第四节点的漏极和连接到第一预定节点的栅极。

Description

半导体电路和半导体电路系统
技术领域
本公开涉及半导体电路和半导体电路系统。
背景技术
从生态学的角度来看，期望电子设备具有低功耗。例如，对于半导体电路，常常使用所谓的功率门控技术，其中通过有选择地停止向电路的一部分供电来降低功耗。期望以这种方式停止了供电的电路在电源重启之后立即返回到尚未停止供电的操作状态。实现这种短时返回操作的一种方法是在电路中结合非易失性存储器元件。例如，专利文献1公开了一种电路，其中组合了作为易失性存储器的SRAM(静态随机存取存储器)和自旋转移扭矩型存储器元件。
引文列表
专利文献
专利文献1：国际公开No.WO 2009/028298
发明内容
附带地，期望包括这样的存储器元件的电路不太可能具有干扰，并且期望进一步的改善。
期望提供一种能够抑制干扰的半导体电路和半导体电路系统。
根据本公开的实施例的半导体电路包括第一电路、第二电路、第一晶体管、第一存储器元件、第二晶体管、第三晶体管、第四晶体管、第二存储器元件、第五晶体管、第六晶体管和驱动器。第一电路被配置为能够生成第一节点处的电压的反相电压，并将该反相电压施加到第二节点。第二电路被配置为能够生成第二节点处的电压的反相电压，并将该反相电压施加到第一节点。第一晶体管被配置为能够通过被接通而将第一节点耦接到第三节点。第一存储器元件具有耦接到第三节点的第一端子和要被施加控制电压的第二端子，并被允许处于第一电阻状态或第二电阻状态。第二晶体管具有要被施加第一电压的源极、耦接到第三节点的漏极和耦接到第一预定节点的栅极，该第一预定节点是第一节点和第二节点中的一个。第三晶体管具有要被施加第二电压的源极、耦接到第三节点的漏极和耦接到第二预定节点的栅极，该第二预定节点是第一节点和第二节点中的另一个。第四晶体管被配置为能够通过被接通而将第二节点耦接到第四节点。第二存储器元件具有耦接到第四节点的第一端子和要被施加控制电压的第二端子，并被允许处于第一电阻状态或第二电阻状态。第五晶体管具有要被施加第一电压的源极、耦接到第四节点的漏极和耦接到第二预定节点的栅极。第六晶体管具有要被施加第二电压的源极、耦接到第四节点的漏极和耦接到第一预定节点的栅极。驱动器被配置为能够控制第一晶体管和第四晶体管的操作并设置控制电压。
根据本公开的实施例的半导体电路系统包括存储器部和控制向该存储器部的电源供应的控制器。存储器部包括上述半导体电路。
在根据本公开的实施例的半导体电路和半导体电路系统中，通过第一电路和第二电路，相互反相的电压出现在第一节点和第二节点处。通过接通第一晶体管将第一节点耦接到第三节点。第三节点耦接到第一存储器元件的一端。通过接通第四晶体管将第二节点耦接到第四节点。第四节点耦接到第二存储器元件的一端。将控制电压施加到第一存储器元件的另一端和第二存储器元件的另一端。第三节点耦接到第二晶体管的漏极和第三晶体管的漏极。将第一电压施加到第二晶体管的源极，并且将第二晶体管的栅极耦接到作为第一节点和第二节点中的一个的第一预定节点。将第二电压施加到第三晶体管的源极，并且将第三晶体管的栅极耦接到第二预定节点，该第二预定节点是第一节点和第二节点中的另一个。第四节点耦接到第五晶体管的漏极和第六晶体管的漏极。将第一电压施加到第五晶体管的源极，并且将第五晶体管的栅极耦接到第二预定节点。将第二电压施加到第六晶体管的源极，并且将第六晶体管的栅极耦接到第一预定节点。
根据本公开的实施例的半导体电路和半导体电路系统，第二晶体管的栅极耦接到第一预定节点，第三晶体管的栅极耦接到第二预定节点，第二晶体管和第三晶体管的漏极耦接到第三节点，第五晶体管的栅极耦接到第二预定节点，第六晶体管的栅极耦接到第一预定节点，并且第五晶体管和第六晶体管的漏极耦接到第四节点，这使得可以不太可能造成干扰。要注意的是，这里描述的效果不必受到限制，而是可以包括本公开中描述的任何效果。
附图说明
图1是示出根据本公开的实施例的半导体电路的配置示例的框图。
图2是示出图1中所示的存储器单元的配置示例的电路图。
图3是示出包括图2中所示的存储器单元的存储器单元阵列的配置示例的电路图。
图4是示出图2中所示的存储器单元的操作示例的表。
图5A是示出图2中所示的存储器单元的操作示例的电路图。
图5B是示出图2中所示的存储器单元的操作示例的另一个电路图。
图5C是示出图2中所示的存储器单元的操作示例的另一个电路图。
图5D是示出图2中所示的存储器单元的操作示例的另一个电路图。
图5E是示出图2中所示的存储器单元的操作示例的另一个电路图。
图6是示出图2中所示的存储器单元的操作示例的另一个表。
图7是示出根据比较示例的存储器单元的配置示例的电路图。
图8是示出图7中所示的存储器单元的操作示例的解释图。
图9A是示出图7中所示的存储器单元的操作示例的电路图。
图9B是示出图7中所示的存储器单元的操作示例的另一个电路图。
图10是示出图2中所示的存储器单元阵列的配置示例的布局图。
图11是示出根据修改示例的存储器单元阵列的配置示例的电路图。
图12是示出根据另一个修改示例的存储器单元的配置示例的电路图。
图13是示出包括图12中所示的存储器单元的存储器单元阵列的配置示例的电路图。
图14是示出根据另一个修改示例的存储器单元的配置示例的电路图。
图15是示出包括图14中所示的存储器单元的存储器单元阵列的配置示例的电路图。
图16是示出根据另一个修改示例的存储器单元的配置示例的电路图。
图17A是示出图16中所示的存储器单元的操作示例的电路图。
图17B是示出图16中所示的存储器单元的操作示例的另一个电路图。
图18是示出根据另一个修改示例的存储器单元的配置示例的电路图。
图19是示出包括图18中所示的存储器单元的存储器单元阵列的配置示例的电路图。
图20是示出根据另一个修改示例的存储器单元的配置示例的电路图。
图21是示出包括图20中所示的存储器单元的存储器单元阵列的配置示例的电路图。
图22是示出图20中所示的存储器单元的配置示例的布局图。
图23是示出包括图20中所示的存储器单元的存储器单元阵列的另一个配置示例的电路图。
图24是示出根据另一个修改示例的存储器单元的配置示例的电路图。
图25是示出包括图24中所示的存储器单元的存储器单元阵列的配置示例的电路图。
图26是示出根据另一个修改示例的存储器单元的配置示例的电路图。
图27是示出包括图26中所示的存储器单元的存储器单元阵列的配置示例的电路图。
图28是示出根据另一个修改示例的存储器单元的配置示例的电路图。
图29是示出图28中所示的存储器单元的操作示例的表。
图30A是示出图28中所示的存储器单元的操作示例的电路图。
图30B是示出图28中所示的存储器单元的操作示例的另一个电路图。
图30C是示出图28中所示的存储器单元的操作示例的另一个电路图。
图31是示出根据另一个修改示例的存储器单元的配置示例的电路图。
图32A是示出图31中所示的存储器单元的操作示例的电路图。
图32B是示出图31中所示的存储器单元的操作示例的另一个电路图。
图32C是示出图31中所示的存储器单元的操作示例的另一个电路图。
图33是示出根据另一个修改示例的存储器单元的配置示例的电路图。
图34A是示出图33中所示的存储器单元的操作示例的电路图。
图34B是示出图33中所示的存储器单元的操作示例的另一个电路图。
图34C是示出图33中所示的存储器单元的操作示例的另一个电路图。
图35是示出根据另一个修改示例的存储器单元的配置示例的电路图。
图36是示出根据另一个修改示例的半导体电路的配置示例的框图。
图37是示出应用了实施例的技术的触发器电路的配置示例的电路图。
图38是示出应用了实施例的技术的触发器电路的另一个配置示例的电路图。
图39是示出应用了实施例的技术的触发器电路的另一个配置示例的电路图。
图40是示出应用了实施例的技术的触发器电路的另一个配置示例的电路图。
图41是示出应用了实施例的技术的信息处理器的配置示例的框图。
图42是示出应用了实施例的技术的信息处理器的另一个配置示例的框图。
具体实施方式
下面参考附图详细描述本公开的实施例。要注意的是，按以下次序给出描述。
1.实施例
2.应用示例
<1.实施例>
[配置示例]
图1示出了根据第一实施例的半导体电路(半导体电路1)的配置示例。半导体电路1是存储信息的电路。半导体电路1包括控制器11、电源晶体管12和存储器电路20。
控制器11控制存储器电路20的操作。具体而言，控制器11基于从外部供应的写入命令和写入数据向存储器电路20写入信息，并且基于从外部供应的读取命令从存储器电路20读取信息。此外，控制器11还具有通过向电源晶体管12供应电源控制信号SPG以接通和关断电源晶体管12来控制对存储器电路20的电源供应的功能。
在这个示例中，电源晶体管12是P型MOS(金属氧化物半导体)晶体管，并且具有要被供以电源控制信号SPG的栅极、要被供以电源电压VDD1的源极和耦接到存储器电路20的漏极。
利用这种配置，在半导体电路1中，在使用存储器电路20的情况下，电源晶体管12被接通，并且电源电压VDD1作为电源电压VDD被供应给存储器电路20。此外，在半导体电路1中，在不使用存储器电路20的情况下，电源晶体管12被关断。在半导体电路1中，可以通过这样的所谓的功率门控来降低功耗。
存储器电路20存储数据。存储器电路20包括存储器单元阵列21以及驱动器22和23。
存储器单元阵列21包括以矩阵布置的存储器单元30。
图2示出了存储器单元30的配置示例。图3示出了存储器单元阵列21的配置示例。除了存储器单元阵列21之外，这个图3还示出了驱动器22和23。存储器单元阵列21包括多条字线WL、多条位线BL、多条位线BLB、多条控制线CTRL、多条恢复控制线RSTRL、多条存储控制线STRBL和多条重置控制线RSL。字线WL在图2和图3的水平方向上延伸，并且每条字线WL的一端耦接到驱动器22。驱动器22向每条字线WL施加信号SWL。位线BL在图2和图3的垂直方向上延伸，并且每条位线BL的一端耦接到驱动器23。位线BLB在图2和图3的垂直方向上延伸，并且每条位线BLB的一端耦接到驱动器23。控制线CTRL在图2和图3的水平方向上延伸，并且每条控制线CTRL的一端耦接到驱动器22。驱动器22向每条控制线CTRL施加信号SCTRL。恢复控制线RSTRL在图2和图3的水平方向上延伸，并且每条恢复控制线RSTRL的一端耦接到驱动器22。驱动器22向每条恢复控制线RSTRL施加信号SRSTRL。存储控制线STRBL在图2和图3的水平方向上延伸，并且每条存储控制线STRBL的一端耦接到驱动器22。驱动器22向每条存储控制线STRBL施加信号SSTRBL。重置控制线RSL在图2和图3的水平方向上延伸，并且每条重置控制线RSL的一端耦接到驱动器22。驱动器22向每条重置控制线RSL施加信号SRSL。
存储器单元30包括SRAM(静态随机存取存储器)电路40、晶体管31、32和51至58以及存储器元件33和34。
SRAM电路40通过正反馈存储一位信息。SRAM电路40包括晶体管41至46。晶体管41和43是P型MOS晶体管，并且晶体管42、44、45和46是N型MOS晶体管。
晶体管41具有耦接到节点Nl的栅极、要被供以电源电压VDD的源极以及耦接到节点N2的漏极。晶体管42具有耦接到节点N1的栅极、接地的源极以及耦接到节点N2的漏极。晶体管41和42被包括在反相器IV1中。反相器IV1将节点N1处的电压VN1反相，并将这种反相的结果输出到节点N2。晶体管43具有耦接到节点N2的栅极、要被供以电源电压VDD的源极以及耦接到节点N1的漏极。晶体管44具有耦接到节点N2的栅极、接地的源极以及耦接到节点N1的漏极。晶体管43和44被包括在反相器IV2中。反相器IV2将节点N2处的电压VN2反相，并且将这种反相的结果输出到节点N1。晶体管45具有耦接到字线WL的栅极、耦接到位线BL的源极以及耦接到节点N1的漏极。晶体管46具有耦接到字线WL的栅极、耦接到位线BLB的源极以及耦接到节点N2的漏极。
利用这种配置，反相器IV1的输入端子和反相器IV2的输出端子经由节点N1彼此耦接，并且反相器IV2的输入端子和反相器IV1的输出端子经由节点N2彼此耦接。这使得SRAM电路40通过正反馈存储一位信息。然后，接通晶体管45和46使得信息经由位线BL和BLB被写入到SRAM电路40中，或者从SRAM电路40被读取。
晶体管31和32是N型MOS晶体管。晶体管31具有耦接到恢复控制线RSTRL的栅极、耦接到节点N1的漏极以及与晶体管52和53的漏极和存储器元件33的一端耦接的源极。晶体管32具有耦接到恢复控制线RSTRL的栅极、耦接到节点N2的漏极以及与晶体管56和57的漏极和存储器元件34的一端耦接的源极。要注意的是，在这个示例中，N型MOS晶体管被用作晶体管31和32，但是晶体管31和32不限于此。例如，可以使用P型MOS晶体管代替N型MOS晶体管。在这种情况下，例如，期望改变信号SRSTRL的极性等。
晶体管51和52是P型MOS晶体管，并且晶体管53和54是N型MOS晶体管。晶体管51具有耦接到存储控制线STRBL的栅极、要被供以电源电压VDD的源极以及与晶体管52的源极耦接的漏极。晶体管52具有耦接到节点N2的栅极、与晶体管51的漏极耦接的源极以及与晶体管53的漏极、晶体管31的源极和存储器元件33的一端耦接的漏极。晶体管53具有耦接到节点N1的栅极、与晶体管52的漏极、晶体管31的源极和存储器元件33的一端耦接的漏极以及与晶体管54的漏极耦接的源极。晶体管54具有耦接到重置控制线RSL的栅极、与晶体管53的源极耦接的漏极以及接地的源极。
晶体管55和56是P型MOS晶体管，并且晶体管57和58是N型MOS晶体管。晶体管55具有耦接到存储控制线STRBL的栅极、要被供以电源电压VDD的源极以及与晶体管56的源极耦接的漏极。晶体管56具有耦接到节点N1的栅极、与晶体管55的漏极耦接的源极以及与晶体管57的漏极、晶体管32的源极和存储器元件34的一端耦接的漏极。晶体管57具有耦接到节点N2的栅极、与晶体管56的漏极、晶体管32的源极和存储器元件34的一端耦接的漏极以及与晶体管58的漏极耦接的源极。晶体管58具有耦接到重置控制线RSL的栅极、与晶体管57的源极耦接的漏极以及接地的源极。
存储器元件33和34是非易失性存储器元件，并且在这个示例中，是通过自旋注入来改变自由层F(将稍后描述)的磁化方向以存储信息的自旋转移扭矩(STT)磁性隧道结(MTJ)元件。存储器元件33的一端耦接到晶体管31的源极以及晶体管52和53的漏极，并且另一端耦接到控制线CTRL。存储器元件34的一端耦接到晶体管32的源极以及晶体管56和57的漏极，并且另一端耦接到控制线CTRL。
接下来，下面详细描述存储器元件33。要注意的是，这同样适用于存储器元件34。存储器元件33包括钉扎层P、隧道势垒层I和自由层F。在这个示例中，钉扎层P耦接到晶体管31的源极以及晶体管52和53的漏极，并且自由层F耦接到控制线CTRL。在这个示例中，存储器元件33具有所谓的底部引脚结构，其中钉扎层P、隧道势垒层I和自由层F从半导体电路1的下层侧按这个次序堆叠。
钉扎层P包括铁磁材料，其磁化方向固定为例如垂直于膜表面的方向。自由层F包括铁磁材料，其磁化方向响应于传入的自旋极化电流而在垂直于膜表面的方向上改变。隧道势垒层I执行使钉扎层P和自由层F之间的磁耦断开并且使隧道电流从其通过的功能。
利用这种配置，例如，在存储器元件33中，电流从自由层F流到钉扎层P，这使得在与钉扎层P的磁化方向相同的方向上具有力矩(自旋)的极化的电子从钉扎层P注入到自由层F，由此将自由层F的磁化方向改变为与钉扎层P的磁化方向相同的方向(平行状态)。在存储器元件33变成这种平行状态的情况下，两端之间的电阻值变低(低电阻状态RL)。
此外，例如，从钉扎层P流到自由层F的电流使得电子从自由层F注入到钉扎层P。此时，在与注入的电子的钉扎层P的磁化方向相同的方向上具有力矩的极化的电子通过钉扎层P，并且在与钉扎层P的磁化方向相反的方向上具有力矩的极化的电子由钉扎层P反射并注入到自由层F中。因此，自由层F的磁化方向改变为与钉扎层P的磁化方向相反的方向(反平行状态)。在存储器元件33变成这种反平行状态的情况下，两端之间的电阻值变高(高电阻状态RH)。
如上所述，在存储器元件33和34中，自由层F的磁化方向根据电流流动的方向而改变，由此在高电阻状态RH和低电阻状态RL之间切换电阻状态。以这种方式设置电阻状态允许存储器元件33和34存储信息。
如上所述，除了SRAM电路40之外，存储器单元30还包括晶体管31、32和51至58以及存储器元件33和34。因而，例如，在电源晶体管12被关断以执行待机操作的情况下，在待机操作之前立即执行存储操作使得可以使各自都为非易失性存储器的存储器元件33和34存储在作为易失性存储器的SRAM电路40中存储的信息。然后，在半导体电路1中，在待机操作之后立即执行恢复操作使得可以使SRAM电路40存储在存储器元件33和34中存储的信息。这允许半导体电路1在电源重启之后在短时间内将每个存储器单元30的状态返回到电源尚未停止的状态。
驱动器22基于从控制器11供应的控制信号，将信号SWL、信号SCTRL、信号SRSTRL、信号SSTRBL和信号SRSL分别施加到字线WL、控制线CTRL、恢复控制线RSTRL、存储控制线STRBL和重置控制线RSL。
如图3中所示，驱动器22包括晶体管24和25。晶体管24是P型MOS晶体管，并且具有要被供以信号SCTRBL的栅极、要被供以电源电压VDD的源极以及耦接到控制线CTRL的漏极。晶体管25是N型MOS晶体管，并且具有要被供以信号SCTRBL的栅极、耦接到控制线CTRL的漏极以及接地的源极。晶体管24和25被包括在反相器中，并且驱动器22利用这个反相器来驱动控制线CTRL。
驱动器23经由位线BL和BLB将信息写入到存储器单元阵列21或从存储器单元阵列21读取信息。具体而言，驱动器23基于从控制器11供应的控制信号和数据经由位线BL和BLB将信息写入到存储器单元阵列21。此外，驱动器23基于来自控制器11的控制信号经由位线BL和BLB从存储器单元阵列21读取信息，并将读取的信息供应给控制器11。
在此，反相器IV1与本公开中的“第一电路”的具体示例对应。反相器IV2与本公开中的“第二电路”的具体示例对应。晶体管31与本公开中的“第一晶体管”的具体示例对应。晶体管52与本公开中的“第二晶体管”的具体示例对应。晶体管53与本公开中的“第三晶体管”的具体示例对应。晶体管32与本公开中的“第四晶体管”的具体示例对应。晶体管56与本公开中的“第五晶体管”的具体示例对应。晶体管57与本公开中的“第六晶体管”的具体示例对应。晶体管51与本公开中的“第七晶体管”的具体示例对应。晶体管54与本公开中的“第八晶体管”的具体示例对应。晶体管55与本公开中的“第九晶体管”的具体示例对应。晶体管56与本公开中的“第十晶体管”的具体示例对应。存储器元件33与本公开中的“第一存储器元件”的具体示例对应。存储器元件34与本公开中的“第二存储器元件”的具体示例对应。驱动器22和23与本公开中的“驱动器”的具体示例对应。存储器电路20与本公开中的“存储器部”的具体示例对应。
[操作和工作]
接下来，描述根据本实施例的半导体电路1的操作和工作。
(整体操作的概述)
首先，参考图1至图3描述半导体电路1的整体操作的概述。控制器11控制存储器电路20的操作。具体而言，控制器11基于从外部供应的写入命令和写入数据向存储器电路20写入信息，并基于从外部供应的读取命令从存储器电路20读取信息。此外，控制器11通过将电源控制信号SPG供应给电源晶体管12以接通和关断电源晶体管12来控制对存储器电路20的电源供应。电源晶体管12基于从控制器11供应的控制信号执行导通/断开操作。然后，电源晶体管12被接通，这使得作为电源电压VDD的电源电压VDD1被供应给存储器电路20。存储器电路20的驱动器22基于从控制器11供应的控制信号，向字线WL、控制线CTRL、恢复控制线RSTRL、存储控制线STRBL和重置控制线RSL分别施加信号SWL、信号SCTRL、信号SRSTRL、信号SSTRBL和信号SRSL。驱动器23基于从控制器11供应的控制信号和数据经由位线BL和BLB将信息写入到存储器单元阵列21。此外，驱动器23基于从控制器11供应的控制信号经由位线BL和BLB从存储器单元阵列21读取信息，并将读取的信息供应给控制器11。
(详细操作)
在正常操作OP1中，半导体电路1使作为易失性存储器的SRAM电路40存储信息。例如，在电源晶体管12被关断以执行待机操作OP3的情况下，半导体电路1紧接在待机操作OP3之前执行存储操作OP2，由此使各自都是非易失性存储器的存储器元件33和34存储在作为易失性存储器的SRAM电路40中存储的信息。然后，半导体电路1在待机操作OP3之后立即执行恢复操作OP4，由此使SRAM电路40存储在存储器元件33和34中存储的信息。然后，半导体电路1在恢复操作OP4之后立即执行重置操作OP5，由此将存储器元件33和34的电阻状态重置成预定电阻状态(在这个示例中为低电阻状态RL)。下面详细描述这个操作。
图4示出了半导体电路1中感兴趣的某个存储器单元30的操作示例。图5A至图5E各自示出了存储器单元30的操作状态。图5A示出了正常操作OP1中的状态。图5B示出了存储操作OP2中的状态。图5C示出了待机操作OP3中的状态。图5D示出了恢复操作OP4中的状态。图5E示出了重置操作OP5中的状态。图5A至图5E还示出了驱动器22中的晶体管24和25。此外，图5A至图5E各自使用符号示出了反相器IV1和IV2，并且各自使用根据对应晶体管的操作状态的开关示出了晶体管24、25、31、32、51、54、55和58中的每一个。
(正常操作OP1)
半导体电路1执行正常操作OP1以将信息写入到作为易失性存储器的SRAM电路40，或从SRAM电路40读取信息。
在正常操作OP1中，如图4中所示，控制器11将电源控制信号SPG的电压设置为低电平。这使电源晶体管12(图1)接通，并且电源电压VDD被供应给存储器电路20。然后，驱动器22将信号SRSTRL的电压设置为低电平，如图4中所示。如图5A中所示，这使晶体管31和32中的每一个关断。即，SRAM电路40与存储器元件33和34电分离。此外，如图4中所示，驱动器22将信号SSTRBL的电压设置为高电平，并且将信号SRSL的电压设置为低电平。如图5A中所示，这使晶体管51、54、55和58中的每一个关断。此外，驱动器22将信号SCTRL的电压设置为低电平电压VL(地电平)，如图4中所示。具体而言，驱动器22将信号SCTRBL(图3)的电压设置为高电平，由此关断晶体管24并接通晶体管25，如图5A中所示。因此，SCTRL的电压改变为低电平电压VL。
在正常操作OP1中，半导体电路1将信息写入到存储器单元30的SRAM电路40或从SRAM电路40读取信息。具体而言，在将信息写入到SRAM电路40的情况下，首先，驱动器23向位线BL和BLB施加具有与要写入的信息对应的相互反相的电压电平的信号。然后，驱动器22将信号SWL的电压设置为高电平，由此接通SRAM电路40的晶体管45和46。这使得与位线BL和BLB的电压对应的信息被写入到SRAM电路40。此外，在从SRAM电路40读取信息的情况下，驱动器23例如以高电平电压对位线BL和位线BLB中的每一个进行预充电。此后，驱动器22将信号SWL的电压设置为高电平，由此接通晶体管45和46。这使得位线BL和BLB中的一个的电压根据存储在SRAM电路40中的信息而改变。然后，驱动器23检测位线BL与BLB的电压之间的差，由此读取存储在SRAM电路40中的信息。
此时，如图5A中所示，晶体管31、32、51、54、55和58断开。因而，电流不流到存储器元件33和34，这使得存储器元件33和34的电阻状态维持在预定电阻状态(在这个示例中为低电阻状态RL)。
(存储操作OP2)
接下来，描述存储操作OP2。半导体电路1在执行待机操作OP3之前执行存储操作OP2，由此使得存储器元件33和34存储在SRAM电路40中存储的信息。
在存储操作OP2中，驱动器22将信号SWL的电压设置为低电平，如图4中所示。这使晶体管45和46关断。此外，驱动器22将信号SSTRBL的电压设置为低电平，如图4中所示。如图5B中所示，这使晶体管51和55接通。然后，驱动器22将信号SCTRBL(图3)的电压设置为高电平，由此关断晶体管24并接通晶体管25，如图5B中所示。因此，信号SCTRL的电压改变为低电平电压VL。这使得存储电流Isrt流到存储器元件33和34中的一个。
在这个示例中，节点N1处的电压VN1为高电平电压VH，并且节点N2处的电压VN2为低电平电压VL；因此，晶体管52和53导通，并且晶体管56和57断开。因而，在存储器单元30中，如图5B中所示，存储电流Istr按晶体管51、晶体管52、存储器元件33和晶体管25的次序流动。此时，在存储器元件33中，存储电流Istr从钉扎层P流到自由层F，这使得自由层F的磁化方向改变为与钉扎层P的磁化方向相反的方向(反平行状态)。结果，存储器元件33的电阻状态改变为高电阻状态RH。因此，在存储器单元30中，根据存储在SRAM电路40中的信息来设置存储器元件33和34中的每一个的电阻状态。
例如，以行为单位执行存储操作OP2。例如，可以使用信号SSTRBL来设置将要被执行存储操作OP2的行和将不被执行存储操作OP2的行。具体而言，如图4中所示，驱动器22对于将要被执行存储操作OP2的行将信号SSTRBL的电压设置为低电平，并且如图6中所示，驱动器22对于将不被执行存储操作OP2的行将信号SSTRBL的电压设置为高电平。
(待机操作OP3)
然后，在存储操作OP2之后，半导体电路1关断电源晶体管12，由此执行待机操作OP3。
在待机操作OP3中，如图4中所示，控制器11将电源控制信号SPG的电压设置为高电平。这使电源晶体管12(图1)关断，并且停止对存储器电路20的电源供应。此时，如图5C中所示，维持存储器元件33和34的电阻状态。
(恢复操作OP4)
接下来，描述恢复操作OP4。在待机操作OP3之后执行正常操作OP1的情况下，半导体电路1执行恢复操作OP4，由此使得SRAM电路40存储在存储器元件33和34中存储的信息。
在恢复操作OP4中，如图4中所示，控制器11将电源控制信号SPG的电压设置为低电平。这使电源晶体管12(图1)接通，并且电源电压VDD被供应给存储器电路20。然后，驱动器22仅在紧接在接通电源晶体管12之后的预定长度的时段内将信号SRSTRL的电压设置为高电平。如图5D中所示，这在这个时段中使晶体管31和32中的每一个接通。即，在这个时段中，SRAM电路40电耦接到存储器元件33和34。此外，驱动器22将信号SSTRBL的电压设置为高电平，并且将信号SRSL的电压设置为低电平，如图4中所示。如图5D中所示，这使晶体管51、54、55和58中的每一个关断。此外，驱动器22将信号SCTRL的电压设置为低电平电压VL(地电平)，如图4中所示。这使得节点N1经由存储器元件33接地，并且使得节点N2经由存储器元件34接地。此时，存储器元件33和34的电阻状态彼此不同，这使得根据存储器元件33和34的电阻状态确定SRAM电路40的电压状态。
在这个示例中，存储器元件33的电阻状态是高电阻状态RH，并且存储器元件34的电阻状态是低电阻状态RL。因而，节点N1被高电阻值下拉，并且节点N2被低电阻值下拉，这使得节点N1处的电压VN1和节点N2处的电压VN2分别被设置为高电平电压VH和低电平电压VL。因此，在存储器单元30中，SRAM电路40存储与存储在存储器元件33和34中的信息对应的信息。
要注意的是，在这个示例中，仅在紧接在接通电源晶体管12之后的预定长度的时段中，将信号SRSTRL的电压设置为高电平，但这不是限制性的。可替代地，例如，可以在接通电源晶体管12之前预先将信号SRSTRL的电压设置为高电平。
例如，存储器单元阵列21中的所有存储器单元30同时执行恢复操作OP4。要注意的是，这不是限制性的，并且存储器单元阵列21中的一些存储器单元30可以执行恢复操作OP4，而其它存储器单元30可以不执行恢复操作OP4。例如，在以行为单位执行恢复操作OP4的情况下，对于将要被执行恢复操作OP4的行，驱动器22可以仅在预定时段内将信号SRSTRL设置为高电平，如图4中所示，而对于将不被执行恢复操作OP4的行，驱动器22可以将信号SRSTRL维持在低电平。
(重置操作OP5)
然后，半导体电路1在恢复操作OP4之后立即执行重置操作OP5，由此将存储器元件33和34的电阻状态重置成预定电阻状态(在这个示例中为低电阻状态RL)。
在重置操作OP5中，驱动器22将信号SRSL的电压设置为高电平，如图4中所示。如图5E中所示，这使晶体管54和58中的每一个接通。此外，驱动器22将信号SCTRL的电压设置为高电平电压VH(电源电压电平)，如图4中所示。这使得重置电流Irs流到存储器元件33和34中的一个。
在这个示例中，紧接在恢复操作OP4之后，节点N1处的电压VN1为高电平电压VH，并且节点N2处的电压VN2为低电平电压VL。因此，晶体管52和53导通，并且晶体管56和57断开。因此，在存储器单元30中，如图5E中所示，重置电流Irs按晶体管24、存储器元件33、晶体管53和晶体管54的次序流动。此时，在存储器元件33中，重置电流Irs从自由层F流到钉扎层P，这使得自由层F的磁化方向改变为与钉扎层P的磁化方向相同的方向(平行状态)，结果，存储器元件33的电阻状态改变为低电阻状态RL。
即，在半导体电路1中，紧接在恢复操作OP4之后，在重写SRAM电路40中的信息之前执行重置操作OP5。因而，例如，如图5D中所示，紧接在恢复操作OP4之后，节点N1处的电压VN1为高电平电压VH并且节点N2处的电压VN2为低电平电压VL。因此，在执行恢复操作OP4之后并且在节点N1和N2处的电压改变之前执行重置操作OP5使得可以有选择地将两个存储器元件33和34中的处于高电阻状态RH的存储器元件33的电阻状态重置成低电阻状态RL。
如上所述，通过重置操作OP5将存储器元件33和34的电阻状态都设置为低电阻状态RL。
例如，以行为单位执行重置操作OP5。例如，可以使用信号SRSL来设置将要被执行重置操作OP5的行和将不被执行重置操作OP5的行。具体而言，驱动器22对于将要被执行重置操作OP5的行将信号SRSL的电压设置为高电平，如图4中所示，而且驱动器22对于将不被执行重置操作OP5的行将信号SRSL的电压设置为低电平，如图6中所示。此外，在这个示例中，驱动器22对于将要被执行重置操作OP5的行和将不被执行重置操作OP5的行两者都将信号SCTRL设置为高电平电压VH，如图4和图6中所示，但这不是限制性的。对于将不被执行重置操作OP5的行，信号SCTRL可以维持在低电平电压VL。
此后，半导体电路1执行正常操作OP1(图5A)。此后，半导体电路1然后以这个次序重复存储操作OP2、待机操作OP3、恢复操作OP4、重置操作OP5和正常操作OP1。
如上所述，半导体电路1紧接在待机操作OP3之前执行存储操作OP2，由此使得各自都是非易失性存储器的存储器元件33和34存储在作为易失性存储器的SRAM电路40中存储的信息。然后，半导体电路1在待机操作OP3之后立即执行恢复操作OP4，由此使得SRAM电路40存储在存储器元件33和34中存储的信息。这允许半导体电路1在电源重启之后在短时间内将每个存储器单元30的状态返回到电源尚未停止的状态。
然后，半导体电路1紧接在恢复操作OP4之后在重写SRAM电路40中的信息之前执行重置操作OP5。这允许半导体电路1有选择地将两个存储器元件33和34中的处于高电阻状态RH中的存储器元件的电阻状态重置成低电阻状态RL，并为下一次存储操作OP2做准备。
此外，例如，在半导体电路1包括晶体管51、52、55和56并执行存储操作OP2的情况下，存储电流Istr经由这些晶体管51、52、55和56流到存储器元件33和34，如图5B中所示。换句话说，在半导体电路1中，存储电流不流到SRAM电路40。与下面将描述的比较示例的情况相比，这使得可以减小在半导体电路1中发生所谓的干扰的可能性。
(比较示例)
接下来，与根据比较示例的半导体电路1R相比，描述本实施例的工作。半导体电路1R包括与根据本实施例的半导体电路1(图1)类似的存储器电路20R。存储器电路20R包括存储器单元阵列21R、驱动器22R和驱动器23R。
图7示出了存储器单元阵列21R中的存储器单元30R的配置示例。存储器单元30R包括SRAM电路40、晶体管31和32以及存储器元件33和34。即，存储器单元30R与根据本实施例的存储器单元30(图2)的不同之处在于不包括晶体管51至58。
半导体电路1R使得作为易失性存储器的SRAM电路40在正常操作OP1中存储信息。然后，半导体电路1R紧接在待机操作OP3之前执行存储操作OP2，由此使得各自都是非易失性存储器的存储器元件33和34存储在作为易失性存储器的SRAM电路40中存储的信息。然后，半导体电路1R在待机操作OP3之后立即执行恢复操作OP4，由此使得SRAM电路40存储在存储器元件33和34中存储的信息。
图8示出了半导体电路1R中感兴趣的某个存储器单元30R的操作示例。图9A和图9B示出了存储操作OP2中的存储器单元30R的操作状态。在存储操作OP2中，驱动器22R将信号SRSTRL的电压设置为高电平，如图8中所示。如图9A和图9B中所示，这使晶体管31和32接通。
在根据比较示例的半导体电路1R中，每个存储器单元30R使用两个步骤来使得存储器元件33和34存储在SRAM电路40中存储的信息。首先，在第一步骤中，驱动器22R将信号SCTRL的电压设置为低电平电压VL(地电平)，如图8中所示。在这个示例中，节点N1处的电压VN1为高电平电压VH；因此，如图9A中所示，存储电流Istr1按反相器IV2的晶体管43、晶体管31、存储器元件33和晶体管25的次序流动。此时，在存储器元件33中，存储电流Istr1从钉扎层P流到自由层F，这使得存储器元件33的电阻状态被设置为高电阻状态RH。接下来，在第二步骤中，驱动器22R将信号SCTRL的电压设置为高电平电压VH(电源电压电平)，如图8中所示。在这个示例中，节点N2处的电压VN2为低电平电压VL；因此，如图9B中所示，存储电流Istr2按晶体管24、存储器元件34、晶体管32和反相器IV1的晶体管42的次序流动。此时，在存储器元件34中，存储电流Istr2从自由层F流到钉扎层P，这使得存储器元件34的电阻状态被设置为低电阻状态RL。
在根据比较示例的半导体电路1R中，如上所述，在第一步骤中，存储电流Istr1从反相器IV2的晶体管43流动，并且在第二步骤中，存储电流Istr2流到反相器IV1的晶体管42。因而，在存储电流Istr1和Istr2的电流值大的情况下，可能丢失存储在SRAM电路40中的信息，从而造成所谓的干扰。此外，在增加SRAM电路40的各个晶体管的尺寸以避免这种情况的情况下，半导体电路1R的面积变大。
相比之下，在根据本实施例的半导体电路1中，提供了晶体管51、52、55和56，并且在执行存储操作OP2的情况下，例如，如图5B中所示，存储电流Istr经由晶体管51、52、55和56流到存储器元件33和34。因而，在半导体电路1中，存储电流不流到SRAM电路40，这使得可以减小发生干扰的可能性。
此外，在半导体电路1中，存储电流Istr和重置电流Irs不流到SRAM电路40，这使得可以使SRAM电路40的晶体管41至46中的每一个的尺寸等于未耦接到存储器元件33和34的典型SRAM电路的晶体管的尺寸。因此，可以减小半导体电路1的面积。
此外，在半导体电路1中，晶体管52的漏极耦接到存储器元件33的一端，并且晶体管56的漏极耦接到存储器元件34的一端。如图5B中所示，这使得在执行存储操作OP2的情况下可以容易地确保半导体电路1中的存储电流Istr的电流值。即，例如，在根据比较示例的半导体电路1R中，在存储器元件的电阻状态改变为高电阻状态RH的情况下，可能无法充分确保存储电流的电流值。具体而言，在图9A中，存储电流Istr1按反相器IV2的晶体管43、晶体管31、存储器元件33和晶体管25的次序流动。此时，晶体管31作为所谓的源极跟随器操作，这对存储器元件33的一端处的电压造成所谓的负反馈效应。这使得难以确保存储电流Istr1的电流值。相比之下，在半导体电路1中，晶体管52的漏极耦接到存储器元件33的一端，并且晶体管56的漏极耦接到存储器元件34的一端，这不会造成所谓的负反馈效应。这使得可以容易地确保存储电流Istr的电流值。
类似地，在半导体电路1中，晶体管53的漏极耦接到存储器元件33的一端，并且晶体管57的漏极耦接到存储器元件34的一端，这使得在执行重置操作OP5的情况下可以容易地确保重置电流Irs的电流值。
此外，如上所述，在半导体电路1中，可以容易地确保存储电流Istr的电流值，这使得可以例如减小晶体管51、52、55和56的尺寸。类似地，可以容易地确保重置电流Irs的电流值，这使得可以例如减小晶体管53、54、57和58的尺寸。因此，在半导体电路1中，可以减小晶体管51至58的尺寸，这使得可以减小每个存储器单元30的面积并减小半导体电路1的面积。
此外，在半导体电路1中，分开提供用于使存储电流Istr流到存储器元件33和34的路径(晶体管51、52、55和56)和用于使重置电流Irs流到存储器元件33和34的路径(晶体管53、54、57和58)，这使得可以减小发生所谓的回跳(backhopping)的可能性，并且改善电路的可靠性和耐久性。即，例如，在根据比较示例的半导体电路1R中，例如在存储器元件33的电阻状态改变为高电阻状态RH的情况下，存储电流按反相器IV2的晶体管43、晶体管31、存储器元件33和晶体管25的次序流动，如图9A中所示；因此，晶体管31作为所谓的源极跟随器操作，这使得难以确保电流值。相比之下，在存储器元件33的电阻状态改变为低电阻状态RL的情况下，存储电流按晶体管24、存储器元件33、晶体管31和反相器IV2的晶体管44的次序流动，类似于图9B的情况；因此，晶体管31不如上所述作为所谓的源极跟随器操作，这使得容易确保电流值。因而，在半导体电路1R中，期望使晶体管31的尺寸增大以允许确保在存储器元件33的电阻状态改变为高电阻状态RH的情况下的电流值。但是，在这种情况下，在存储器元件33的电阻状态改变为低电阻状态RL的情况下，流过太多的电流。在以这种方式流过太多电流的情况下，例如，在存储操作OP2和重置操作OP5中，存储器元件33的电阻状态可能改变为与期望的电阻状态不同的电阻状态，即，可能发生所谓的回跳。此外，过多的电流流动可能造成电路的可靠性和耐久性的劣化。相比之下，在半导体电路1中，分开提供用于使存储电流Istr流到存储器元件33和34的路径(晶体管51、52、55和56)和用于使重置电流Irs流到存储器元件33和34的路径(晶体管53、54、57和58)。这使得可以考虑到存储电流Istr的电流量来确定晶体管51、52、55和56的尺寸，并且考虑到重置电流Irs的电流量来确定晶体管53、54、57和58的尺寸。如上所述，在半导体电路1中，可以彼此独立地设置存储电流Istr的电流值和重置电流Irs的电流值，这使得可以放松对电路设计的约束。结果，在半导体电路1中，可以减小流动太多电流的可能性，这使得可以减小发生回跳的可能性，并改善电路的可靠性和耐久性。
(布局示例)
图10示出了根据本实施例的存储器单元30的布局的示例。在这个示例中，晶体管41至46、31和32由具有标准阈值电压(标准Vth)的晶体管来配置，并且晶体管51至58由具有低阈值电压(低Vth或超低Vth)的晶体管来配置。要注意的是，在这个示例中，使用具有超低Vth的晶体管。晶体管51至58以这种方式由具有低阈值电压的晶体管来配置，这使得可以在小面积中实现足够的存储电流Istr和足够的重置电流Irs。要注意的是，这不是限制性的，并且存储器单元30中的所有晶体管可以由具有标准阈值电压的晶体管来配置，或者可以由具有低阈值电压的晶体管来配置。可以使用例如具有与普通SRAM中使用的晶体管相同的特性(例如，阈值电压)的晶体管来配置存储器单元30。此外，用于布局普通SRAM的布局规则适用于存储器单元30的布局。这使得可以增强集成度或增强操作速度。
[效果]
如上所述，在本实施例中，提供了晶体管51、52、55和56，并且在执行存储操作的情况下，存储电流经由这些晶体管流到存储器元件；因此，存储电流不流到SRAM电路，这使得可以减小发生干扰的可能性。此外，以这种方式存储电流不流到SRAM电路，这使得可以减小SRAM电路中的晶体管的尺寸。这使得可以减小半导体电路的面积。
在本实施例中，晶体管52的漏极耦接到存储器元件33的一端，并且晶体管56的漏极耦接到存储器元件34的一端，这使得可以在执行存储操作的情况下容易地确保存储电流的电流值。类似地，在本实施例中，晶体管53的漏极耦接到存储器元件的一端，并且晶体管57的漏极耦接到存储器元件34的一端，这使得可以在执行重置操作的情况下容易地确保重置电流的电流值。
在本实施例中，可以容易地确保存储电流的电流值和重置电流的电流值，这使得可以减小晶体管51至58的尺寸。这使得可以减小半导体电路的面积。
在本实施例中，分开提供用于使存储电流流到存储器元件的路径和用于使重置电流流到存储器元件的路径，这使得可以减小发生回跳的可能性，并改善电路的可靠性和耐久性。
[修改示例1]
在上述实施例中，如图3中所示，驱动器22以行为单位驱动存储控制线STRBL，并以行为单位驱动重置控制线RSL，但这不是限制性的。可替代地，例如，如图11中所示的半导体电路1A那样，可以以多行为单位来驱动存储控制线STRBL，并且可以以多行为单位来驱动重置控制线RSL。半导体电路1A包括存储器电路20A。存储器电路20A包括存储器单元阵列21以及驱动器22A和23。在这个示例中，两条存储控制线STRBL彼此耦接，并且两条重置控制线RSL彼此耦接。因而，驱动器22A以两条存储控制线STRBL为单位驱动存储控制线STRBL，并以两条重置控制线RSL为单位驱动重置控制线RSL。
[修改示例2]
在上述实施例中，如图3中所示，驱动器22包括生成信号SCTRL的反相器(晶体管24和25)，但这不是限制性的。可替代地，例如，每个存储器单元可以包括生成信号SCTRL的反相器。以下详细描述根据本修改示例的半导体电路1B。半导体电路1B包括存储器电路20B。存储器电路20B包括存储器单元阵列21B以及驱动器22B和23。
图12示出了存储器单元阵列21B的存储器单元30B的配置示例。图13示出了存储器单元阵列21B的配置示例。存储器单元阵列21B包括多条控制线CTRBL。即，在根据上述实施例的存储器单元阵列21中包括多条控制线CTRL，但是根据本修改示例的存储器单元阵列21B包括多条控制线CTRBL以代替多条控制线CTRL。控制线CTRBL在图12和图13的水平方向上延伸，并且每条控制线CTRBL的一端耦接到驱动器22B。驱动器22B向每条控制线CTRBL施加信号SCTRBL。这个信号SCTRBL是根据上述实施例的信号SCTRL的反相信号。
存储器单元30B包括晶体管37和38。晶体管37是P型MOS晶体管，并且具有耦接到控制线CTRBL的栅极、要被供以电源电压VDD的源极以及与晶体管38的漏极和存储器元件33和34的另一端耦接的漏极。晶体管38是N型MOS晶体管，并且具有耦接到控制线CTRBL的栅极、与晶体管37的漏极及存储器元件33和34的另一端耦接的漏极以及接地的源极。晶体管37和38被包括在反相器中。然后，反相器基于信号SCTRBL生成信号SCTRL，并将信号SCTRL供应给存储器元件33和34的另一端。在此，晶体管37与本公开中的“第十九晶体管”的具体示例对应。晶体管38与本公开中的“第二十晶体管”的具体示例对应。
驱动器22B基于从控制器11供应的控制信号向每条控制线CTRBL施加信号SCTRBL。
[修改示例3]
在上述实施例中，控制线CTRL、恢复控制线RSTRL、存储控制线STRBL和重置控制线RSL在图2和图3的水平方向上延伸，但这不是限制性的。以下详细描述根据本修改示例的半导体电路1C。半导体电路1C包括存储器电路20C。存储器电路20C包括存储器单元阵列21C以及驱动器22C和23C。
图14示出了存储器单元阵列21C的存储器单元30C的配置示例。图15示出了存储器单元阵列21C的配置示例。存储器单元阵列21C包括多条存储控制线STRBL1、多条存储控制线STRBL2、多条重置控制线RSL1和多条重置控制线RSL2。即，根据上述实施例的存储器单元阵列21包括多条存储控制线STRBL和重置控制线RSL，但是根据本修改示例的存储器单元阵列21C包括多条存储控制线STRBL1和多条存储控制线STRBL2以代替多条存储控制线STRBL，并且包括多条重置控制线RSL1和多条重置控制线RSL2以代替多条重置控制线RSL。存储控制线STRBL1和存储控制线STRBL2在图14和图15的水平方向上延伸，并且属于同一列的存储控制线STRBL1和存储控制线STRBL2彼此耦接。驱动器23C将信号SSTRBL施加到这些存储控制线STRBL1和STRBL2。重置控制线RSL1和RSL2在图14和图15的水平方向上延伸，并且属于同一列的重置控制线RSL1和RSL2彼此耦接。驱动器23C向这些重置控制线RSL1和RSL2施加信号SRSL。
在存储器单元30C中，晶体管51的栅极耦接到存储控制线STRBLl，晶体管55的栅极耦接到存储控制线STRBL2，晶体管54的栅极耦接到重置控制线RSL1，并且晶体管58的栅极耦接到重置控制线RSL2。
驱动器22C基于从控制器11供应的控制信号向每条控制线CTRL和每条恢复控制线RSTRL分别施加信号SCTRL和信号SRSTRL。驱动器23C基于从控制器11供应的控制信号，向存储控制线STRBL1和STRBL2中的每一条施加信号SSTRBL，并向重置控制线RSL1和RSL2中的每一条施加信号SRSL。
要注意的是，在半导体电路1C中，驱动器23C以列为单位驱动存储控制线STRBL1和STRBL2，并且以列为单位驱动重置控制线RSL1和RSL2，但这不是限制性的。例如，可以以多列为单位驱动存储控制线STRBL1和STRBL2，并且可以以多列为单位驱动重置控制线RSL1和RSL2。
[修改示例4]
在上述实施例中，如图2中所示，为每个存储器单元30提供了八个晶体管51至58，但这不是限制性的。以下详细描述根据本修改示例的半导体电路1D。
图16示出了半导体电路1D的存储器单元30D的配置示例。存储器单元30D包括晶体管35和36。存储器单元30D与根据上述实施例的存储器单元30(图2)的不同之处在于，用一个晶体管35替换两个晶体管51和55，并且用一个晶体管36替换两个晶体管54和58。晶体管35是P型MOS晶体管，并且具有耦接到存储控制线STRBL的栅极、要被供以电源电压VDD的源极以及与晶体管52和56的源极耦接的漏极。晶体管36是N型MOS晶体管，并且具有耦接到重置控制线RSL的栅极、与晶体管53和57的源极耦接的漏极以及接地的源极。在此，晶体管35与本公开中的“第十一晶体管”的具体示例对应。晶体管36与本公开中的“第十二晶体管”的具体示例对应。
图17A示出了存储操作OP2中的存储器单元30D的操作状态。在存储操作OP2中，驱动器22将信号SSTRBL的电压设置为低电平，如图4中所示。如图17A中所示，这使晶体管35接通。此外，驱动器22将信号SCTRL的电压设置为低电平电压VL(地电平)。在这个示例中，节点N1处的电压VN1为高电平电压VH，并且节点N2处的电压VN2为低电平电压VL；因此，晶体管52和53导通，并且晶体管56和57断开。因而，在存储器单元30D中，如图17A中所示，存储电流Istr按晶体管35、晶体管52、存储器元件33和晶体管25的次序流动，并且存储器元件33的电阻状态改变为高电阻状态RH。
图17B示出了重置操作OP5中的存储器单元30D的操作状态。在重置操作OP5中，驱动器22将信号SRSL的电压设置为高电平，如图4中所示。如图17B中所示，这使晶体管36接通。此外，驱动器22将信号SCTRL的电压设置为高电平电压VH(电源电压电平)。在这个示例中，节点N1处的电压VN1为高电平电压VH，并且节点N2处的电压VN2为低电平电压VL；因此，晶体管52和53导通，并且晶体管56和57断开。因而，在存储器单元30D中，如图17B中所示，重置电流Irs按晶体管24、存储器元件33、晶体管53和晶体管36的次序流动，并且存储器元件33的电阻状态改变为低电阻状态RL。
流到晶体管35的存储电流Istr(图17A)的电流值基本上等于流到晶体管51或晶体管55的存储电流Istr(图5B)的电流值。即，可以使晶体管35的尺寸基本上等于晶体管51和55中的每一个的尺寸。类似地，流到晶体管36的重置电流Irs(图17B)的电流值基本上等于流到晶体管54或晶体管58的重置电流Irs(图5E)的电流值。即，可以使晶体管36的尺寸基本上等于晶体管54和58中的每一个的尺寸。因而，用一个晶体管35替换两个晶体管51和55，并且用一个晶体管36替换两个晶体管54和58，这使得可以减小存储器单元30D的面积。
在根据本修改示例的半导体电路1D中，控制线CTRL、恢复控制线RSTRL、存储控制线STRBL和重置控制线RSL在图16的水平方向上延伸，但这不是限制性的。可替代地，例如，存储控制线和重置控制线可以在垂直方向上延伸。以下详细描述根据本修改示例的半导体电路1E。半导体电路1E包括存储器电路20E。存储器电路20E包括存储器单元阵列21E以及驱动器22E和23E。
图18示出了存储器单元阵列21E的存储器单元30E的配置示例。图19示出了存储器单元阵列21E的配置示例。存储器单元阵列21E包括多条存储控制线STRBL3和多条重置控制线RSL3。即，根据上述实施例的存储器单元阵列21包括多条存储控制线STRBL和重置控制线RSL，但是根据本修改示例的存储器单元阵列21E包括多条存储控制线STRBL3以代替多条存储控制线STRBL，并且包括多条重置控制线RSL3以代替多条重置控制线RSL。存储控制线STRBL3在图18和图19的垂直方向上延伸，并且每条存储控制线STRBL3的一端耦接到驱动器23E。驱动器23E向每条存储控制线STRBL3施加信号SSTRBL。重置控制线RSL3在图18和图19的垂直方向上延伸，并且每条重置控制线RSL3的一端耦接到驱动器23E。驱动器23E向每条重置控制线RSL3施加信号SRSL。
在存储器单元30E中，晶体管35的栅极耦接到存储控制线STRBL3，并且晶体管36的栅极耦接到重置控制线RSL3。
驱动器22E基于从控制器11供应的控制信号向每条控制线CTRL和每条恢复控制线RSTRL分别施加信号SCTRL和信号SRSTRL。
[修改示例5]
在上述实施例中，如图2中所示，存储器单元30包括晶体管51、54、55和58，但这不是限制性的。可替代地，例如，驱动器22可以包括与这些晶体管对应的晶体管。以下详细描述根据本修改示例的半导体电路1F。半导体电路1F包括存储器电路20F。存储器电路20F包括存储器单元阵列21F以及驱动器22F和23。
图20示出了存储器单元阵列21F的存储器单元30F的配置示例。图21示出了存储器单元阵列21F的配置示例。存储器单元阵列21F包括多条存储控制线STRBL4和多条重置控制线RSL4。存储控制线STRBL4在图20和图21的水平方向上延伸，并且每条存储控制线STRBL4的一端耦接到驱动器22F。驱动器22F向每条存储控制线STRBL4施加信号SSTRBL4。重置控制线RSL4在图20和图21的水平方向上延伸，并且每条重置控制线RSL4的一端耦接到驱动器22F。驱动器22F向每条重置控制线RSL4施加信号SRSL4。
存储器单元30F包括晶体管52、53、56和57。晶体管52和56的源极耦接到存储控制线STRBL4，并且晶体管53和57的源极耦接到重置控制线RSL4。
驱动器22F基于从控制器11供应的控制信号，向每条控制线CTRL、每条恢复控制线RSTRL、每条存储控制线STRBL4和每条重置控制线RSL4分别施加信号SCTRL、信号SRSTRL、信号SSTRBL4和信号SRSL4。如图21中所示，驱动器22F包括晶体管26和27。晶体管26是P型MOS晶体管，并且具有要被供以信号SSTRBL的栅极、要被供以电源电压VDD的源极以及耦接到存储控制线STRBL4的漏极。晶体管26与根据上述实施例的存储器单元30(图2)的晶体管51和55对应。晶体管27是N型MOS晶体管，并且具有要被供以信号SRSL的栅极、耦接到重置控制线RSL4的漏极以及接地的源极。晶体管27与根据上述实施例的存储器单元30(图2)的晶体管54和58对应。
图22示出了根据本实施例的存储器单元30F的布局的示例。与根据上述实施例的存储器单元30(图2和图10)相比，可以以这种方式减少存储器单元30F中的晶体管的数量，这使得可以减小存储器单元30F的面积。
在半导体电路1F中，如图21中所示，驱动器22H的每个晶体管26驱动一条存储控制线STRBL4，并且驱动器22H的每个晶体管27驱动一条重置控制线RSL4，但这不是限制性的。可替代地，例如，如图23中所示的半导体电路1G中那样，驱动器22G的每个晶体管26可以驱动多条(在这个示例中为两条)存储控制线STRBL4，并且驱动器22G的每个晶体管27可以驱动多条(在这个示例中为两条)重置控制线RSL4。
在根据本修改示例的半导体电路1F中，控制线CTRL、恢复控制线RSTRL、存储控制线STRBL4和重置控制线RSL4在图20和图21的水平方向上延伸，但这不是限制性的。可替代地，例如，存储控制线和重置控制线可以在垂直方向上延伸。以下详细描述根据本修改示例的半导体电路1H。半导体电路1H包括存储器电路20H。存储器电路20H包括存储器单元阵列21H以及驱动器22H和23H。
图24示出了存储器单元阵列21H的存储器单元30H的配置示例。图25示出了存储器单元阵列21H的配置示例。存储器单元阵列21H包括多条存储控制线STRBL5和多条重置控制线RSL5。即，根据上述实施例的存储器单元阵列21包括多条存储控制线STRBL和重置控制线RSL，但是根据本修改示例的存储器单元阵列21H包括多条存储控制线STRBL5以代替多条存储控制线STRBL，并且包括多条重置控制线RSL5以代替多条重置控制线RSL。存储控制线STRBL5在图24和图25的垂直方向上延伸，并且每条存储控制线STRBL5的一端耦接到驱动器23H。驱动器23H向每条存储控制线STRBL5施加信号SSTRBL5。重置控制线RSL5在图24和图25的垂直方向上延伸，并且每条重置控制线RSL5的一端耦接到驱动器23H。驱动器23H向每条重置控制线RSL5施加信号SRSL5。
在存储器单元30H中，晶体管52和56的源极耦接到存储控制线STRBL5，并且晶体管53和57的源极耦接到重置控制线RSL5。
驱动器22H基于从控制器11供应的控制信号向每条控制线CTRL和每条恢复控制线RSTRL分别施加信号SCTRL和信号SRSTRL。
驱动器23H基于从控制器11供应的控制信号向每条存储控制线STRBL5和每条重置控制线RSL5分别施加信号SSTRBL5和信号SRSL5。如图25中所示，驱动器23H包括晶体管28和29。晶体管28是P型MOS晶体管，并且具有要被供以信号SSTRBL的栅极、要被供以电源电压VDD的源极以及耦接到存储控制线STRBL5的漏极。晶体管29是N型MOS晶体管，并且具有要被供以信号SRSL的栅极、耦接到重置控制线RSL5的漏极以及接地的源极。
此外，例如，存储控制线和重置控制线中的一个可以在水平方向上延伸，而另一个可以在垂直方向上延伸。以下详细描述根据本修改示例的半导体电路1J。半导体电路1J包括存储器电路20J。存储器电路20J包括存储器单元阵列21J以及驱动器22J和23J。
图26示出了存储器单元阵列21J的存储器单元30J的配置示例。图27示出了存储器单元阵列21J的配置示例。存储器单元阵列21J包括多条存储控制线STRBL5和多条重置控制线RSL4。存储控制线STRBL5在图26和图27的垂直方向上延伸，并且每条存储控制线STRBL5的一端耦接到驱动器23J。驱动器23J向每条存储控制线STRBL5施加信号SSTRBL5。重置控制线RSL4在图26和图27的水平方向上延伸，并且每条重置控制线RSL4的一端耦接到驱动器22J。驱动器22J向每条重置控制线RSL4施加信号SRSL4。
在存储器单元30J中，晶体管52和56的源极耦接到存储控制线STRBL5，并且晶体管53和57的源极耦接到重置控制线RSL4。
驱动器22J基于从控制器11供应的控制信号向每条控制线CTRL、每条恢复控制线RSTRL和每条重置控制线RSL4分别施加信号SCTRL、信号SRSTRL和信号SRSL4。如图27中所示，驱动器22J包括晶体管27。晶体管27是N型MOS晶体管，并且具有要被供以信号SRSL的栅极、耦接到重置控制线RSL4的漏极以及接地的源极。
驱动器23J基于从控制器11供应的控制信号向每条存储控制线STRBL5施加信号SSTRBL5。如图27中所示，驱动器23J包括晶体管28。晶体管28是P型MOS晶体管，并且具有要被供以信号SSTRBL的栅极、要被供以电源电压VDD的源极以及耦接到存储控制线STRBL5的漏极。
[修改示例6]
在上述实施例中，通过重置操作OP5将存储器元件33和34的电阻状态设置为低电阻状态RL，但这不是限制性的。可替代地，可以将存储器元件33和34的电阻状态设置为高电阻状态RH。以下详细描述根据本修改示例的半导体电路1K。半导体电路1K包括存储器电路20K。存储器电路20K包括存储器单元阵列21K以及驱动器22K和23。
图28示出了存储器单元阵列21K的存储器单元30K的配置示例。存储器单元阵列21K包括多条存储控制线STRL和多条重置控制线RSBL。存储控制线STRL在图28的水平方向上延伸，并且每条存储控制线STRL的一端耦接到驱动器22K。驱动器22K向每条存储控制线STRL施加信号SSTRL。重置控制线RSBL在图28的水平方向上延伸，并且每条重置控制线RSBL的一端耦接到驱动器22K。驱动器22K向每条重置控制线RSBL施加信号SRSBL。
存储器单元30K包括晶体管61至68。晶体管61至68分别与晶体管58至51对应。
晶体管61和62是N型MOS晶体管，并且晶体管63和64是P型MOS晶体管。晶体管61具有耦接到存储控制线STRL的栅极、接地的源极以及与晶体管62的源极耦接的漏极。晶体管62具有耦接到节点N2的栅极、与晶体管61的漏极耦接的源极以及与晶体管63的漏极、晶体管31的源极和存储器元件33的一端耦接的漏极。晶体管63具有耦接到节点N1的栅极、与晶体管62的漏极、晶体管31的源极和存储器元件33的一端耦接的漏极以及与晶体管64的漏极耦接的源极。晶体管64具有耦接到重置控制线RSBL的栅极、与晶体管63的源极耦接的漏极以及要被供以电源电压VDD的源极。
晶体管65和66是N型MOS晶体管，并且晶体管67和68是P型MOS晶体管。晶体管65具有耦接到存储控制线STRL的栅极、接地的源极以及与晶体管66的源极耦接的漏极。晶体管66具有耦接到节点N1的栅极、与晶体管65的漏极耦接的源极以及与晶体管67的漏极、晶体管32的源极和存储器元件34的一端耦接的漏极。晶体管67具有耦接到节点N2的栅极、与晶体管66的漏极、晶体管32的源极和存储器元件35的一端耦接的漏极以及与晶体管68的漏极耦接的源极。晶体管68具有耦接到重置控制线RSBL的栅极、与晶体管67的源极耦接的漏极以及要被供以电源电压VDD的源极。
驱动器22K基于从控制器11供应的控制信号向每条存储控制线STRL和每条重置控制线RSBL分别施加信号SSTRL和信号SRSBL。
图29示出了半导体电路1K中感兴趣的某个存储器单元30K的操作示例。图30A至图30C各自示出了存储器单元30K的操作状态。图30A示出了正常操作OP1中的状态。图30B示出了存储操作OP2中的状态。图30C示出了重置操作OP5中的状态。
在正常操作OP1中，如图29中所示，控制器11将电源控制信号SPG的电压设置为低电平。这使电源晶体管12(图1)接通，并且电源电压VDD被供应给存储器电路20K。然后，驱动器22K将信号SRSTRL的电压设置为低电平，如图29中所示。如图30A中所示，这使晶体管31和32中的每一个关断。此外，如图29中所示，驱动器22K将信号SSTRL的电压设置为低电平，并且将信号SRSBL的电压设置为高电平。如图30A中所示，这使晶体管61、64、65和68中的每一个关断。此外，驱动器22K将信号SCTRL的电压设置为低电平电压VL(地电平)，如图29中所示。
在这个正常操作OP1中，半导体电路1K将信息写入到存储器单元30K的SRAM电路40或从SRAM电路40读取信息。存储器元件33和34的电阻状态各自维持在预定电阻状态(在这个示例中为高电阻状态RH)。
在存储操作OP2中，驱动器22K将信号SSTRL的电压设置为高电平，如图29中所示。如图30B中所示，这使晶体管61和65中的每一个接通。然后，驱动器22K将信号SCTRL的电压设置为高电平电压VH(电源电压电平)，如图20中所示。这使得存储电流Istr流到存储器元件33和34中的一个。
在这个示例中，节点N1处的电压VN1为高电平电压VH，并且节点N2处的电压VN2为低电平电压VL(VN2＝VL)；因此，晶体管66和67导通，并且晶体管62和63断开。因而，在存储器单元30K中，如图30B中所示，存储电流Istr按晶体管24、存储器元件34、晶体管66和晶体管65的次序流动。此时，在存储器元件34中，存储电流Istr从自由层F流到钉扎层P，这使得存储器元件34的电阻状态被设置为低电阻状态RL。
待机操作OP3和恢复操作OP4与上述实施例(图5C和图5D)中的待机操作OP3和恢复操作OP4类似。
在重置操作OP5中，驱动器22K将信号SRSBL的电压设置为低电平，如图29中所示。如图30C中所示，这使晶体管64和68中的每一个接通。此外，驱动器22K将信号SCTRL的电压设置为低电平电压VL(地电平)，如图29中所示。这使得重置电流Irs流到存储器元件33和34中的一个。
在这个示例中，紧接在恢复操作OP4之后，节点N1处的电压VN1为高电平电压VH，并且节点N2处的电压VN2为低电平电压VL。因此，晶体管66和67导通，并且晶体管62和63断开。因而，在存储器单元30K中，如图30C中所示，重置电流Irs按晶体管68、晶体管67、存储器元件34和晶体管25的次序流动。此时，在存储器元件34中，重置电流Irs从钉扎层P流到自由层F，这使得存储器元件34的电阻状态被设置为高电阻状态RH。
如上所述，通过重置操作OP5将存储器元件33和34的电阻状态都设置为高电阻状态RH。此后，半导体电路1K执行正常操作OP1(图30A)。
[修改示例7]
在上述实施例中，如图2中所示，存储器元件33包括与晶体管31的源极及晶体管52和53的漏极耦接的钉扎层P以及与控制线CTRL耦接的自由层F，并且存储器元件34包括与晶体管32的源极及晶体管56和57的漏极耦接的钉扎层P以及与控制线CTRL耦接的自由层F，但这不是限制性的。以下详细描述根据本修改示例的半导体电路1L。半导体电路1L包括存储器电路20L。存储器电路20L包括存储器单元阵列21L以及驱动器22和23。
图31示出了存储器单元阵列21L的存储器单元30L的配置示例。存储器单元30L包括存储器元件33L和34L。存储器元件33L包括与晶体管31的源极及晶体管52和53的漏极耦接的自由层F以及与控制线CTRL耦接的钉扎层P。存储器元件34L包括与晶体管32的源极及晶体管56和57的漏极耦接的自由层F以及与控制线CTRL耦接的钉扎层P。晶体管52和57的栅极耦接到节点N1，并且晶体管53和56的栅极耦接到节点N2。即，在根据本修改示例的存储器单元30L中，与根据上述实施例的存储器单元30(图2)的不同之处在于，改变了存储器元件33和34的朝向，并且改变了晶体管52、53、56和57的栅极的耦接。
图32A至图32C各自示出了存储器单元30L的操作状态。图32A示出了正常操作OP1中的状态。图32B示出了存储操作OP2中的状态。图32C示出了重置操作OP5中的状态。
在正常操作OP1中，如图4中所示，控制器11将电源控制信号SPG的电压设置为低电平。这使电源晶体管12(图1)接通，并且电源电压VDD被供应给存储器电路20L。然后，驱动器22将信号SRSTRL的电压设置为低电平，如图4中所示。如图32A中所示，这使晶体管31和32中的每一个关断。此外，如图4中所示，驱动器22将信号SSTRBL的电压设置为高电平，并且将信号SRSL的电压设置为低电平。如图32A中所示，这使晶体管51、54、55和58中的每一个关断。此外，驱动器22将信号SCTRL的电压设置为低电平电压VL(地电平)，如图4中所示。
在这个正常操作OP1中，半导体电路1L将信息写入到存储器单元30L的SRAM电路40或从SRAM电路40读取信息。存储器元件33L和34L的电阻状态均维持在预定电阻状态(在这个示例中为高电阻状态RH)。
在存储操作OP2中，驱动器22将信号SSTRBL的电压设置为低电平，如图4中所示。如图32B中所示，这使晶体管51和55中的每一个接通。然后，如图32B中所示，驱动器22关断晶体管24并接通晶体管25，由此将信号SCTRL的电压设置为低电平电压VL(地电平)。这使得存储电流Istr流到存储器元件33L和34L中的一个。
在这个示例中，节点N1处的电压VN1为高电平电压VH，并且节点N2处的电压VN2为低电平电压VL；因此，晶体管56和57导通，并且晶体管52和53断开。因而，在存储器单元30L中，如图32B中所示，存储电流Istr按晶体管55、晶体管56、存储器元件34L和晶体管25的次序流动。此时，在存储器元件34L中，存储电流Istr从自由层F流到钉扎层P，这使得存储器元件34L的电阻状态被设置为低电阻状态RL。
待机操作OP3和恢复操作OP4与上述实施例(图5C和图5D)中的待机操作OP3和恢复操作OP4类似。
在重置操作OP5中，驱动器22将信号SRSL的电压设置为高电平，如图4中所示。如图32C中所示，这使晶体管54和58中的每一个接通。此外，驱动器22将信号SCTRL的电压设置为高电平电压VH(电源电压电平)，如图4中所示。这使得重置电流Irs流到存储器元件33L和34L中的一个。
在这个示例中，紧接在恢复操作OP4之后，节点N1处的电压VN1为高电平电压VH，并且节点N2处的电压VN2为低电平电压VL。因此，晶体管56和57导通，并且晶体管52和53断开。因而，在存储器单元30L中，如图32C中所示，重置电流Irs按晶体管24、存储器元件34L、晶体管57和晶体管58的次序流动。此时，在存储器元件34L中，重置电流Irs从钉扎层P流到自由层F，这使得存储器元件34L的电阻状态被设置为高电阻状态RH。
如上所述，通过重置操作OP5将存储器元件33L和34L的电阻状态都设置为高电阻状态RH。此后，半导体电路1L执行正常操作OP1(图32A)。
在半导体电路1L中，通过重置操作OP5将存储器元件33L和34L的电阻状态设置为高电阻状态RH，但这不是限制性的。可替代地，可以将存储器元件33L和34L的电阻状态设置为低电阻状态RL。以下详细描述根据本修改示例的半导体电路1M。半导体电路1M包括存储器电路20M。存储器电路20M包括存储器单元阵列21M以及驱动器22K和23。
图33示出了存储器单元阵列21M的存储器单元30M的配置示例。存储器单元阵列21M包括多条存储控制线STRL、多条重置控制线RSBL、晶体管61至68以及存储器元件33L和34L。晶体管62和67的栅极耦接到节点N1，并且晶体管63和66的栅极耦接到节点N2。
图34A至图34C各自示出了存储器单元30M的操作状态。图34A示出了正常操作OP1中的状态。图34B示出了存储操作OP2中的状态。图34C示出了重置操作OP5中的状态。
在正常操作OP1中，如图29中所示，控制器11将电源控制信号SPG的电压设置为低电平。这使电源晶体管12(图1)接通，并且电源电压VDD被供应给存储器电路20M。然后，驱动器22K将信号SRSTRL的电压设置为低电平，如图29中所示。如图34A中所示，这使晶体管31和32中的每一个关断。此外，如图29中所示，驱动器22K将信号SSTRL的电压设置为低电平，并且将信号SRSBL的电压设置为高电平。如图34A中所示，这使晶体管61、64、65和68中的每一个关断。此外，驱动器22K将信号SCTRL的电压设置为低电平电压VL(地电平)，如图29中所示。
在这个正常操作OP1中，半导体电路1M将信息写入到存储器单元30M的SRAM电路40或从SRAM电路40读取信息。存储器元件33L和34L的电阻状态均维持在预定电阻状态(在这个示例中为高电阻状态RH)。
在存储操作OP2中，驱动器22K将信号SSTRL的电压设置为高电平，如图29中所示。如图34B中所示，这使晶体管61和65中的每一个接通。然后，如图34B中所示，驱动器22K接通晶体管24并关断晶体管25，由此将信号SCTRL的电压设置为高电平电压VH(电源电压电平)。这使得存储电流Istr流到存储器元件33L和34L中的一个。
在这个示例中，节点N1处的电压VN1为高电平电压VH，并且节点N2处的电压VN2为低电平电压VL；因此，晶体管62和63导通，并且晶体管66和67断开。因而，在存储器单元30M中，如图34B中所示，存储电流Istr按晶体管24、存储器元件33L、晶体管62和晶体管61的次序流动。此时，在存储器元件34L中，存储电流Istr从钉扎层P流到自由层F，这使得存储器元件33L的电阻状态被设置为高电阻状态RH。
待机操作OP3和恢复操作OP4与上述实施例(图5C和图5D)中的待机操作OP3和恢复操作OP4类似。
在重置操作OP5中，驱动器22K将信号SRSBL的电压设置为低电平，如图29中所示。如图34C中所示，这使晶体管64和68中的每一个接通。此外，驱动器22K将信号SCTRL的电压设置为低电平电压VL(地电平)，如图29中所示。这使得重置电流Irs流到存储器元件33L和34L中的一个。
在这个示例中，紧接在恢复操作OP4之后，节点N1处的电压VN1为高电平电压VH，并且节点N2处的电压VN2为低电平电压VL。因此，晶体管62和63导通，并且晶体管66和67断开。因而，在存储器单元30M中，如图34C中所示，重置电流Irs按晶体管64、晶体管63、存储器元件33L和晶体管25的次序流动。此时，在存储器元件33L中，重置电流Irs从自由层F流到钉扎层P，这使得存储器元件33L的电阻状态被设置为低电阻状态RL。
如上所述，通过重置操作OP5将存储器元件33L和34L的电阻状态都设置为低电阻状态RL。此后，半导体电路1M执行正常操作OP1(图34A)。
[修改示例8]
在上述实施例中，使用磁性隧道结元件来配置存储器元件33和34中的每一个，但这不是限制性的，并且如在图35中所示的存储器单元30N中那样，可以使用电阻状态可逆地改变的各种存储器元件33N和34N中的任何一种。例如，存储器元件33N和34N可以各自具有根据在两个端子之间流动的电流的方向而改变的电阻状态，或者可以具有根据在两个端子之间施加的电压的极性而改变的电阻状态。存储器元件33N和34N可以各自是单极型元件或双极型元件。具体而言，可以使用例如可变电阻型存储器元件、相变型存储器元件、铁电存储器元件、碳纳米管存储器元件等中的任何一种用于存储器元件33N和34N。
[修改示例9]
在上述实施例中，使用P型MOS晶体管来配置电源晶体管12，但这不是限制性的。可替代地，例如，如图36中所示的半导体电路1P中那样，可以使用N型MOS晶体管来配置电源晶体管。半导体电路1P包括控制器11P、电源晶体管12P和存储器电路20P。电源晶体管12P在这个示例中是N型MOS晶体管，并且具有要被供以电源控制信号的栅极、耦接到存储器电路20P的漏极以及要被供以接地电压VSS1的源极。利用这种配置，在半导体电路1P中，在使用存储器电路20P的情况下，电源晶体管12P导通，并且接地电压VSS1作为接地电压VSS被供应给存储器电路20P。此外，在半导体电路1P中，在不使用存储器电路20P的情况下，电源晶体管12P被关断。
[修改示例10]
在上述实施例中，本技术应用于SRAM电路，但这不是限制性的。例如，本技术可以例如应用于触发器电路。通过一些示例详细描述本修改示例。
图37示出了根据本应用示例的触发器电路101的配置示例。触发器电路101包括主锁存器电路101M和从锁存器电路101S。与根据上述实施例的存储器单元30(图2)中的技术类似的技术应用于从锁存器电路101S。从锁存器电路101S包括反相器IV13和IV14、传输门TG2、晶体管TR2、晶体管31、32和51至58以及存储器元件33和34。反相器IV13与上述实施例中的反相器IV1对应，具有耦接到节点N14的输入端子和耦接到节点N15的输出端子。反相器IV14与上述实施例中的反相器IV2对应，并且具有耦接到节点N15的输入端子和耦接到节点N16的输出端子。传输门TG2的一端耦接到节点N16，并且另一端耦接到节点N14。在这个示例中，晶体管TR2是N型MOS晶体管，并且具有要被供以信号SRSTRL的栅极、耦接到节点N16的源极以及耦接到节点N14的漏极。节点N16与上述实施例中的节点N1对应，并且节点N15与上述实施例中的节点N2对应。晶体管31的漏极耦接到节点N16，并且晶体管32的漏极耦接到节点N15。
要注意的是，在触发器电路101中，晶体管31的漏极以及晶体管53和56的栅极耦接到节点N16，但这不是限制性的。可替代地，例如，如图38中所示的触发器电路102的从锁存器电路102S中那样，晶体管31的漏极以及晶体管53和56的栅极可以耦接到节点N14。
图39示出了根据本应用示例的触发器电路103的配置示例。触发器电路103包括主锁存器电路103M和从锁存器电路103S。与根据上述实施例的存储器单元30中的技术类似的技术应用于主锁存器电路103M。主锁存器电路103M包括反相器IV11和IV12、传输门TG1、晶体管TR1、晶体管31、32和51至58以及存储器元件33和34。反相器IV11与上述实施例中的反相器IV1对应，并且具有耦接到节点N11的输入端子和耦接到节点N12的输出端子。反相器IV12与上述实施例中的反相器IV2对应，并且具有耦接到节点N12的输入端子和耦接到节点N13的输出端子。传输门TG1的一端耦接到节点N13，并且另一端耦接到节点N11。在这个示例中，晶体管TR1是N型MOS晶体管，并且具有要被供以信号SRSTRL的栅极、耦接到节点N13的源极以及耦接到节点N11的漏极。节点N13与上述实施例中的节点N1对应，并且节点N12与上述实施例中的节点N2对应。晶体管31的漏极耦接到节点N13，并且晶体管32的漏极耦接到节点N12。
要注意的是，在触发器电路103中，晶体管31的漏极以及晶体管53和56的栅极耦接到节点N13，但这不是限制性的。可替代地，例如，如图40中所示的触发器电路104的主锁存器电路104M中那样，晶体管31的漏极以及晶体管53和56的栅极可以耦接到节点N11。
要注意的是，与根据上述实施例的存储器单元30(图2)中的技术类似的技术应用于这些触发器电路101至104，但这不是限制性的，并且与根据上述修改示例的各种存储器单元中的任何一个中的技术类似的技术是适用的。
[另一个修改示例]
此外，这些修改示例中的两个或更多个可以组合在一起。
<2.应用示例>
接下来，给出对在上述实施例和修改示例中描述的技术的应用示例的描述。
图41示出了根据本应用示例的信息处理器300的示例。信息处理器300是所谓的多核处理器，并且包括两个处理器核部310和320、二级高速缓冲存储器部330和电源控制器301。要注意的是，在这个示例中，提供了两个处理器核部310和320，但这不是限制性的，并且可以提供三个或更多个处理器核部。信息处理器300可以用单个半导体芯片来实现，或者可以用多个半导体芯片来实现。
处理器核部310包括电源晶体管311和处理器核312。电源晶体管311在这个示例中是P型MOS晶体管，并且具有要被供以电源控制信号的栅极、要被供以电源电压VDD1的源极以及耦接到处理器核312的漏极。处理器核312包括触发器电路313和一级高速缓冲存储器314。例如，可以将触发器电路101至104(图37至图40)中的任何一个用于触发器电路313。可以将上述实施例中描述的各种存储器单元用于一级高速缓冲存储器314。处理器核312被配置为基于从电源控制器301供应的控制信号来执行正常操作OP1、存储操作OP2、待机操作OP3、恢复操作OP4和重置操作OP5。
处理器核部320具有与处理器核部310的配置类似的配置。处理器核部320的电源晶体管321、处理器核322、触发器电路323和一级高速缓冲存储器324分别与处理器核部310的电源晶体管311、处理器核312、触发器电路313和一级高速缓冲存储器314对应。
二级高速缓冲存储器部330包括电源晶体管331和二级高速缓冲存储器332。电源晶体管331在这个示例中是P型MOS晶体管，并且具有要被供以电源控制信号的栅极、要被供以电源电压VDD1的源极以及耦接到二级高速缓冲存储器332的漏极。可以将上述实施例中描述的各种存储器单元用于二级高速缓冲存储器332。二级高速缓冲存储器332被配置为基于从电源控制器301供应的控制信号来执行正常操作OP1、存储操作OP2、待机操作OP3、恢复操作OP4和重置操作OP5。
电源控制器301基于要由信息处理器300执行的处理的负荷、向信息处理器300供电的方法(例如，是否从电池供电)等来确定处理器核部310和320中要操作的处理器核部，并基于这种确定的结果来控制处理器核部310和320以及二级高速缓冲存储器部330的操作。
具体而言，在电源控制器301操作处理器核部310而不操作处理器核部320的情况下，例如，电源控制器301接通处理器核部310的电源晶体管311和二级高速缓冲存储器部330的电源晶体管331，并且关断处理器核部320的电源晶体管321。此外，例如，在电源控制器301操作处理器核部310和320的情况下，电源控制器301接通处理器核部310的电源晶体管311、处理器核部320的电源晶体管321和二级高速缓冲存储器部330的电源晶体管331。此外，例如，在电源控制器301不操作处理器核部310和320的情况下，电源控制器301关断处理器核部310的电源晶体管311、处理器核部320的电源晶体管321和二级高速缓冲存储器部330的电源晶体管331。
此外，在期望停止处理器核部310的操作的情况下，例如，电源控制器301指示处理器核部310紧接在关断处理器核部310的电源晶体管311之前执行存储操作OP2。此外，在期望开始处理器核部310的操作的情况下，例如，电源控制器301指示处理器核部310在接通处理器核部310的电源晶体管311之后立即执行恢复操作OP4。这同样适用于处理器核部320和二级高速缓冲存储器部330。
在这个信息处理器300中，处理器核部310和320以及二级高速缓冲存储器部330中的每一个包括电源晶体管，但这不是限制性的。可替代地，例如，如图42中所示的信息处理器300A中那样，可以在电源控制器中提供电源晶体管。信息处理器300A包括处理器核312和322、二级高速缓冲存储器332以及电源控制器340。电源控制器340包括电源晶体管341至343。在这个示例中，电源晶体管341至343是P型MOS晶体管。电源晶体管341具有要被供以电源电压VDD1的源极和耦接到处理器核312的漏极。电源晶体管342具有要被供以电源电压VDD1的源极和耦接到处理器核322的漏极。电源晶体管343具有要被供以电源电压VDD1的源极和耦接到二级高速缓冲存储器332的漏极。
虽然上面已经参考实施例、一些修改示例及其应用示例描述了本技术，但是本技术不限于这些实施例等，并且可以以各种方式进行修改。
例如，在上述实施例等中，本技术应用于SRAM电路和D型触发器电路，但是不限于此。具体而言，例如，本技术可以应用于另一种触发器电路，或者可以应用于锁存器电路。
要注意的是，本文描述的效果仅仅是说明性的而不是限制性的，并且可以包括其它效果。
要注意的是，本技术可以具有以下配置中的任何一种。
(1)一种半导体电路，包括：
第一电路，被配置为能够生成第一节点处的电压的反相电压，并将该反相电压施加到第二节点；
第二电路，被配置为能够生成第二节点处的电压的反相电压，并将该反相电压施加到第一节点；
第一晶体管，被配置为能够通过被接通而将第一节点耦接到第三节点；
第一存储器元件，具有耦接到第三节点的第一端子和要被施加控制电压的第二端子，并被允许处于第一电阻状态或第二电阻状态；
第二晶体管，具有要被施加第一电压的源极、耦接到第三节点的漏极和耦接到第一预定节点的栅极，该第一预定节点是第一节点和第二节点中的一个；
第三晶体管，具有要被施加第二电压的源极、耦接到第三节点的漏极和耦接到第二预定节点的栅极，该第二预定节点是第一节点和第二节点中的另一个；
第四晶体管，被配置为能够通过被接通而将第二节点耦接到第四节点；
第二存储器元件，具有耦接到第四节点的第一端子和要被施加控制电压的第二端子，并被允许处于第一电阻状态或第二电阻状态；
第五晶体管，具有要被施加第一电压的源极、耦接到第四节点的漏极和耦接到第二预定节点的栅极；
第六晶体管，具有要被施加第二电压的源极、耦接到第四节点的漏极和耦接到第一预定节点的栅极；以及
驱动器，被配置为能够控制第一晶体管和第四晶体管的操作并设置控制电压。
(2)根据(1)所述的半导体电路，还包括：
第七晶体管，具有要被施加第一电压的源极和耦接到第二晶体管的源极的漏极；
第八晶体管，具有要被施加第二电压的源极和耦接到第三晶体管的源极的漏极；
第九晶体管，具有要被施加第一电压的源极和耦接到第五晶体管的源极的漏极；以及
第十晶体管，具有要被施加第二电压的源极和耦接到第六晶体管的源极的漏极，其中
驱动器被配置为能够还控制第七晶体管、第八晶体管、第九晶体管和第十晶体管的操作。
(3)根据(2)所述的半导体电路，其中，在第一时段中，驱动器被配置为能够关断第一晶体管、第四晶体管、第八晶体管和第十晶体管，接通第七晶体管和第九晶体管，并将控制电压设置为第三电压。
(4)根据(3)所述的半导体电路，其中，在第一时段之后的第二时段中，驱动器被配置为能够接通第一晶体管和第四晶体管并且关断第七晶体管、第八晶体管、第九晶体管和第十晶体管。
(5)根据(4)所述的半导体电路，其中，在第二时段之后在第一节点处的电压被改变之前的第三时段中，驱动器被配置为能够关断第一晶体管、第四晶体管、第七晶体管和第九晶体管，接通第八晶体管和第十晶体管，并将控制电压设置为第四电压。
(6)根据(4)或(5)所述的半导体电路，还包括控制器，该控制器被配置为能够控制向第一电路和第二电路的电源供应，并且被配置为在第一时段和第二时段之间的第四时段中停止向第一电路和第二电路的电源供应。
(7)根据(1)所述的半导体电路，还包括：
第十一晶体管，具有要被施加第一电压的源极以及耦接到第二晶体管的源极和第五晶体管的源极的漏极；以及
第十二晶体管，具有要被施加第二电压的源极以及耦接到第三晶体管的源极和第六晶体管的源极的漏极。
(8)根据(1)所述的半导体电路，还包括：
第一控制线，耦接到第二晶体管的源极和第五晶体管的源极；以及
第二控制线，耦接到第三晶体管的源极和第六晶体管的源极，其中
驱动器被配置为能够还驱动第一控制线和第二控制线。
(9)根据(8)所述的半导体电路，还包括：
第三电路，被配置为能够生成第五节点处的电压的反相电压，并将该反相电压施加到第六节点；
第四电路，被配置为能够生成第六节点处的电压的反相电压，并将该反相电压施加到第五节点；
第十三晶体管，被配置为能够通过被接通而将第五节点耦接到第七节点；
第三存储器元件，具有耦接到第七节点的第一端子和要被施加控制电压的第二端子，并被允许处于第一电阻状态或第二电阻状态；
第十四晶体管，具有耦接到第一控制线的源极、耦接到第七节点的漏极和耦接到第三预定节点的栅极，该第三预定节点是第五节点和第六节点中的一个；
第十五晶体管，具有耦接到第二控制线的源极、耦接到第七节点的漏极和耦接到第四预定节点的栅极，该第四预定节点是第五节点和第六节点中的另一个；
第十六晶体管，被配置为能够通过被接通而将第六节点耦接到第八节点；
第四存储器元件，具有耦接到第八节点的第一端子和要被施加控制电压的第二端子，并被允许处于第一电阻状态或第二电阻状态；
第十七晶体管，具有耦接到第一控制线的源极、耦接到第八节点的漏极和耦接到第二预定节点的栅极；以及
第十八晶体管，具有耦接到第二控制线的源极、耦接到第八节点的漏极和耦接到第一预定节点的栅极。
(10)根据(1)至(9)中的任一项所述的半导体电路，其中驱动器被配置为能够生成控制电压。
(11)根据(1)至(9)中的任一项所述的半导体电路，还包括：
第十九晶体管，具有要被施加第一电压的源极以及耦接到第一存储器元件的第二端子和第二存储器元件的第二端子的漏极；以及
第二十晶体管，具有要被施加第二电压的源极以及耦接到第一存储器元件的第二端子和第二存储器元件的第二端子的漏极，其中
驱动器被配置为能够通过控制第十九晶体管和第二十晶体管的操作来设置控制电压。
(12)根据(1)至(11)中的任一项所述的半导体电路，还包括电源晶体管，该电源晶体管被配置为能够通过被接通而向第一电路和第二电路供电。
(13)根据(1)至(12)中的任一项所述的半导体电路，其中第一存储器元件和第二存储器元件中的每一个被配置为能够利用电阻状态根据在第一端子和第二端子之间流动的电流的方向可逆地改变来存储信息。
(14)根据(1)至(13)中的任一项所述的半导体电路，其中第一存储器元件和第二存储器元件中的每一个为单极型或双极型元件。
(15)根据(1)至(14)中的任一项所述的半导体电路，其中第一存储器元件和第二存储器元件中的每一个为磁性隧道结存储器元件、可变电阻型存储器元件、相变型存储器元件、铁电存储器元件和纳米管存储器元件中的一个。
(16)根据(1)至(12)中的任一项所述的半导体电路，其中第一存储器元件和第二存储器元件中的每一个被配置为能够利用电阻状态根据施加在第一端子和第二端子之间的电压的极性可逆地改变来存储信息。
(17)根据(1)至(16)中的任一项所述的半导体电路，其中第一电路和第二电路被包括在SRAM电路中。
(18)根据(1)至(16)中的任一项所述的半导体电路，其中第一电路和第二电路被包括在锁存器电路中。
(19)一种半导体电路系统，包括：
存储器部；以及
控制器，控制向存储器部的电源供应，
存储器部包括
第一电路，被配置为能够生成第一节点处的电压的反相电压，并将该反相电压施加到第二节点；
第二电路，被配置为能够生成第二节点处的电压的反相电压，并将该反相电压施加到第一节点；
第一晶体管，被配置为能够通过被接通而将第一节点耦接到第三节点；
第一存储器元件，具有耦接到第三节点的第一端子和要被施加控制电压的第二端子，并被允许处于第一电阻状态或第二电阻状态；
第二晶体管，具有要被施加第一电压的源极、耦接到第三节点的漏极和耦接到第一预定节点的栅极，该第一预定节点是第一节点和第二节点中的一个；
第三晶体管，具有要被施加第二电压的源极、耦接到第三节点的漏极和耦接到第二预定节点的栅极，该第二预定节点是第一节点和第二节点中的另一个；
第四晶体管，被配置为能够通过被接通而将第二节点耦接到第四节点；
第二存储器元件，具有耦接到第四节点的第一端子和要被施加控制电压的第二端子，并被允许处于第一电阻状态或第二电阻状态；
第五晶体管，具有要被施加第一电压的源极、耦接到第四节点的漏极和耦接到第二预定节点的栅极；
第六晶体管，具有要被施加第二电压的源极、耦接到第四节点的漏极和耦接到第一预定节点的栅极；以及
驱动器，被配置为能够控制第一晶体管和第四晶体管的操作并设置控制电压。
本申请要求于2017年12月12日向日本专利局提交的日本优先权专利申请JP2017-237979的权益，该日本优先权专利申请的全部内容通过引用并入本文。
本领域技术人员应当理解的是，取决于设计要求和其它因素，可以进行各种修改、组合、子组合和变更，只要它们在所附权利要求或其等同物的范围内即可。

Claims (19)

1.一种半导体电路，包括：
第一电路，被配置为能够生成第一节点处的电压的反相电压，并将该反相电压施加到第二节点；
第二电路，被配置为能够生成所述第二节点处的电压的反相电压，并将该反相电压施加到所述第一节点；
第一晶体管，被配置为能够通过被接通而将所述第一节点耦接到第三节点；
第一存储器元件，具有耦接到所述第三节点的第一端子和要被施加控制电压的第二端子，并被允许处于第一电阻状态或第二电阻状态；
第二晶体管，具有要被施加第一电压的源极、耦接到所述第三节点的漏极和耦接到第一预定节点的栅极，所述第一预定节点是所述第一节点和所述第二节点中的一个；
第三晶体管，具有要被施加第二电压的源极、耦接到所述第三节点的漏极和耦接到第二预定节点的栅极，所述第二预定节点是所述第一节点和所述第二节点中的另一个；
第四晶体管，被配置为能够通过被接通而将所述第二节点耦接到第四节点；
第二存储器元件，具有耦接到所述第四节点的第一端子和要被施加所述控制电压的第二端子，并被允许处于所述第一电阻状态或所述第二电阻状态；
第五晶体管，具有要被施加所述第一电压的源极、耦接到所述第四节点的漏极和耦接到所述第二预定节点的栅极；
第六晶体管，具有要被施加所述第二电压的源极、耦接到所述第四节点的漏极和耦接到所述第一预定节点的栅极；以及
驱动器，被配置为能够控制所述第一晶体管和所述第四晶体管的操作并且设置所述控制电压。
2.如权利要求1所述的半导体电路，还包括：
第七晶体管，具有要被施加所述第一电压的源极和耦接到所述第二晶体管的源极的漏极；
第八晶体管，具有要被施加所述第二电压的源极和耦接到所述第三晶体管的源极的漏极；
第九晶体管，具有要被施加所述第一电压的源极和耦接到所述第五晶体管的源极的漏极；以及
第十晶体管，具有要被施加所述第二电压的源极和耦接到所述第六晶体管的源极的漏极，其中
所述驱动器被配置为能够还控制所述第七晶体管、所述第八晶体管、所述第九晶体管和所述第十晶体管的操作。
3.如权利要求2所述的半导体电路，其中，在第一时段中，所述驱动器被配置为能够关断所述第一晶体管、所述第四晶体管、所述第八晶体管和所述第十晶体管，接通所述第七晶体管和所述第九晶体管，并且将所述控制电压设置为第三电压。
4.如权利要求3所述的半导体电路，其中，在所述第一时段之后的第二时段中，所述驱动器被配置为能够接通所述第一晶体管和所述第四晶体管并且关断所述第七晶体管、所述第八晶体管、所述第九晶体管和所述第十晶体管。
5.如权利要求4所述的半导体电路，其中，在所述第二时段之后在所述第一节点处的电压被改变之前的第三时段中，所述驱动器被配置为能够关断所述第一晶体管、所述第四晶体管、所述第七晶体管和所述第九晶体管，接通所述第八晶体管和所述第十晶体管，并且将所述控制电压设置为第四电压。
6.如权利要求4所述的半导体电路，还包括控制器，所述控制器被配置为能够控制向所述第一电路和所述第二电路的电源供应，并且被配置为在所述第一时段和所述第二时段之间的第四时段中停止向所述第一电路和所述第二电路的电源供应。
7.如权利要求1所述的半导体电路，还包括：
第十一晶体管，具有要被施加所述第一电压的源极以及耦接到所述第二晶体管的源极和所述第五晶体管的源极的漏极；以及
第十二晶体管，具有要被施加所述第二电压的源极以及耦接到所述第三晶体管的源极和所述第六晶体管的源极的漏极。
8.如权利要求1所述的半导体电路，还包括：
第一控制线，耦接到所述第二晶体管的源极和所述第五晶体管的源极；以及
第二控制线，耦接到所述第三晶体管的源极和所述第六晶体管的源极，其中
所述驱动器被配置为能够还驱动所述第一控制线和所述第二控制线。
9.如权利要求8所述的半导体电路，还包括：
第三电路，被配置为能够生成第五节点处的电压的反相电压，并将该反相电压施加到第六节点；
第四电路，被配置为能够生成所述第六节点处的电压的反相电压，并将该反相电压施加到所述第五节点；
第十三晶体管，被配置为能够通过被接通而将所述第五节点耦接到第七节点；
第三存储器元件，具有耦接到所述第七节点的第一端子和要被施加所述控制电压的第二端子，并被允许处于所述第一电阻状态或所述第二电阻状态；
第十四晶体管，具有耦接到所述第一控制线的源极、耦接到所述第七节点的漏极和耦接到第三预定节点的栅极，所述第三预定节点是所述第五节点和所述第六节点中的一个；
第十五晶体管，具有耦接到所述第二控制线的源极、耦接到所述第七节点的漏极和耦接到第四预定节点的栅极，所述第四预定节点是所述第五节点和所述第六节点中的另一个；
第十六晶体管，被配置为能够通过被接通而将所述第六节点耦接到第八节点；
第四存储器元件，具有耦接到所述第八节点的第一端子和要被施加所述控制电压的第二端子，并被允许处于所述第一电阻状态或所述第二电阻状态；
第十七晶体管，具有耦接到所述第一控制线的源极、耦接到所述第八节点的漏极和耦接到所述第二预定节点的栅极；以及
第十八晶体管，具有耦接到所述第二控制线的源极、耦接到所述第八节点的漏极和耦接到所述第一预定节点的栅极。
10.如权利要求1所述的半导体电路，其中，所述驱动器被配置为能够生成所述控制电压。
11.如权利要求1所述的半导体电路，还包括：
第十九晶体管，具有要被施加所述第一电压的源极以及耦接到所述第一存储器元件的第二端子和所述第二存储器元件的第二端子的漏极；以及
第二十晶体管，具有要被施加所述第二电压的源极以及耦接到所述第一存储器元件的第二端子和所述第二存储器元件的第二端子的漏极，其中
所述驱动器被配置为能够通过控制所述第十九晶体管和所述第二十晶体管的操作来设置所述控制电压。
12.如权利要求1所述的半导体电路，还包括电源晶体管，所述电源晶体管被配置为能够通过被接通而向所述第一电路和所述第二电路供电。
13.如权利要求1所述的半导体电路，其中，所述第一存储器元件和所述第二存储器元件中的每一个被配置为能够利用电阻状态根据在第一端子和第二端子之间流动的电流的方向可逆地改变来存储信息。
14.如权利要求1所述的半导体电路，其中，所述第一存储器元件和所述第二存储器元件中的每一个为单极型或双极型元件。
15.如权利要求1所述的半导体电路，其中，所述第一存储器元件和所述第二存储器元件中的每一个为磁性隧道结存储器元件、可变电阻型存储器元件、相变型存储器元件、铁电存储器元件和纳米管存储器元件中的一个。
16.如权利要求1所述的半导体电路，其中，所述第一存储器元件和所述第二存储器元件中的每一个被配置为能够利用电阻状态根据施加在第一端子和第二端子之间的电压的极性可逆地改变来存储信息。
17.如权利要求1所述的半导体电路，其中，所述第一电路和所述第二电路被包括在SRAM电路中。
18.如权利要求1所述的半导体电路，其中，所述第一电路和所述第二电路被包括在锁存器电路中。
19.一种半导体电路系统，包括：
存储器部；以及
控制器，控制向所述存储器部的电源供应，
所述存储器部包括
第一电路，被配置为能够生成第一节点处的电压的反相电压，并将该反相电压施加到第二节点；
第二电路，被配置为能够生成所述第二节点处的电压的反相电压，并将该反相电压施加到所述第一节点；
第一晶体管，被配置为能够通过被接通而将所述第一节点耦接到第三节点；
第一存储器元件，具有耦接到所述第三节点的第一端子和要被施加控制电压的第二端子，并被允许处于第一电阻状态或第二电阻状态；
第二晶体管，具有要被施加第一电压的源极、耦接到所述第三节点的漏极和耦接到第一预定节点的栅极，所述第一预定节点是所述第一节点和所述第二节点中的一个；
第三晶体管，具有要被施加第二电压的源极、耦接到所述第三节点的漏极和耦接到第二预定节点的栅极，所述第二预定节点是所述第一节点和所述第二节点中的另一个；
第四晶体管，被配置为能够通过被接通而将所述第二节点耦接到第四节点；
第二存储器元件，具有耦接到所述第四节点的第一端子和要被施加所述控制电压的第二端子，并被允许处于所述第一电阻状态或所述第二电阻状态；
第五晶体管，具有要被施加所述第一电压的源极、耦接到所述第四节点的漏极和耦接到所述第二预定节点的栅极；
第六晶体管，具有要被施加所述第二电压的源极、耦接到所述第四节点的漏极和耦接到所述第一预定节点的栅极；以及
驱动器，被配置为能够控制所述第一晶体管和所述第四晶体管的操作并且设置所述控制电压。
CN201880079053.3A 2017-12-12 2018-12-04 半导体电路和半导体电路系统 Active CN111433852B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017237979 2017-12-12
JP2017-237979 2017-12-12
PCT/JP2018/044540 WO2019116961A1 (ja) 2017-12-12 2018-12-04 半導体回路および半導体回路システム

Publications (2)

Publication Number Publication Date
CN111433852A CN111433852A (zh) 2020-07-17
CN111433852B true CN111433852B (zh) 2024-08-16

Family

ID=66819188

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880079053.3A Active CN111433852B (zh) 2017-12-12 2018-12-04 半导体电路和半导体电路系统

Country Status (4)

Country Link
US (1) US11074972B2 (zh)
JP (1) JP7155154B2 (zh)
CN (1) CN111433852B (zh)
WO (1) WO2019116961A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102677729B1 (ko) * 2019-03-15 2024-06-25 소니 세미컨덕터 솔루션즈 가부시키가이샤 반도체 회로 및 전자 기기
EP3979499A4 (en) * 2019-05-30 2022-07-27 Japan Science and Technology Agency ELECTRONIC CIRCUIT AND BISTABLE CIRCUIT

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101819817A (zh) * 2009-02-26 2010-09-01 索尼公司 存储设备及其操作方法
CN104616691A (zh) * 2015-01-31 2015-05-13 上海华虹宏力半导体制造有限公司 字线电压产生电路以及存储器

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4494221A (en) * 1982-03-03 1985-01-15 Inmos Corporation Bit line precharging and equilibrating circuit
JP3795665B2 (ja) * 1998-03-23 2006-07-12 Ｎｅｃエレクトロニクス株式会社 バス電位中間電圧セット回路及びその制御方法
JP2001339283A (ja) * 2000-05-26 2001-12-07 Mitsubishi Electric Corp 遅延回路およびそのための半導体回路装置
US6791885B2 (en) * 2002-02-19 2004-09-14 Micron Technology, Inc. Programmable conductor random access memory and method for sensing same
JP3711459B2 (ja) * 2002-06-05 2005-11-02 松下電器産業株式会社 不揮発性メモリ回路の駆動方法
US8295079B2 (en) 2007-08-31 2012-10-23 Tokyo Institute Of Technology Nonvolatile SRAM/latch circuit using current-induced magnetization reversal MTJ
JP5267623B2 (ja) 2011-07-27 2013-08-21 凸版印刷株式会社 不揮発性メモリセルおよび不揮発性メモリ
JP5597169B2 (ja) 2011-07-28 2014-10-01 株式会社東芝 半導体集積回路、プロセッサ
JP5938887B2 (ja) 2011-12-14 2016-06-22 凸版印刷株式会社 不揮発性メモリセルおよび不揮発性メモリ
US9466363B2 (en) * 2012-01-01 2016-10-11 Tohoku University Integrated circuit
US8773896B2 (en) * 2012-05-18 2014-07-08 Alexander Mikhailovich Shukh Nonvolatile latch circuit
JP6102418B2 (ja) 2013-03-28 2017-03-29 凸版印刷株式会社 不揮発性メモリ素子、不揮発性メモリセルおよび不揮発性メモリ
JP6372203B2 (ja) 2014-07-07 2018-08-15 株式会社ソシオネクスト データ保持回路および保持データ復元方法
TWI545564B (zh) * 2015-03-24 2016-08-11 國立成功大學 一種非揮發性靜態隨機存取記憶體
US9966846B2 (en) * 2016-01-29 2018-05-08 Semiconductor Components Industries, Llc Circuit including dual power converters and an inductor and a method of using an electronic device including a circuit including dual power converters and an inductor
JP6981401B2 (ja) 2016-02-29 2021-12-15 ソニーグループ株式会社 半導体回路、半導体回路の駆動方法、および電子機器
JP6753138B2 (ja) * 2016-05-16 2020-09-09 ソニー株式会社 半導体回路、駆動方法、および電子機器
US10741246B2 (en) * 2018-04-23 2020-08-11 Arm Limited Method, system and device for integration of volatile and non-volatile memory bitcells

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101819817A (zh) * 2009-02-26 2010-09-01 索尼公司 存储设备及其操作方法
CN104616691A (zh) * 2015-01-31 2015-05-13 上海华虹宏力半导体制造有限公司 字线电压产生电路以及存储器

Also Published As

Publication number Publication date
JP7155154B2 (ja) 2022-10-18
WO2019116961A1 (ja) 2019-06-20
CN111433852A (zh) 2020-07-17
US20210166759A1 (en) 2021-06-03
JPWO2019116961A1 (ja) 2020-12-03
US11074972B2 (en) 2021-07-27

Similar Documents

Publication Publication Date Title
KR101363656B1 (ko) 반도체 집적 회로 및 프로세서
EP3671749B1 (en) Stt-assisted sot-mram bit cell
US20030058686A1 (en) Thin film magnetic memory device sharing an access element by a plurality of memory cells
CN109906483B (zh) 半导体电路和半导体电路系统
CN108475521B (zh) 半导体电路、驱动方法和电子设备
KR102347307B1 (ko) 반도체 회로, 구동 방법 및 전자 장치
US8705270B2 (en) Semiconductor memory
US10373663B2 (en) Non-volatile memory circuit
CN111433852B (zh) 半导体电路和半导体电路系统
CN108701477B (zh) 半导体电路、驱动半导体电路的方法以及电子设备
US9443585B2 (en) Resistance change memory
KR101057724B1 (ko) 반도체 메모리 장치와 그의 구동 방법
CN111448613B (zh) 半导体电路和半导体电路系统
US11450369B2 (en) Semiconductor circuit and electronic device for storing information
JP4322048B2 (ja) 半導体記憶装置
JP2021190146A (ja) 半導体記憶装置
JP2007207342A (ja) 不揮発性記憶装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant