JP2000173284A - 半導体メモリ装置のセンシング回路並びにこれを用いたセンシング方法 - Google Patents
半導体メモリ装置のセンシング回路並びにこれを用いたセンシング方法Info
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Abstract
(57)【要約】
【課題】 不揮発性メモリで選択されたメモリセルを低
電圧、低電力、及び高速でセンシングしてセルのセンシ
ング信頼度を高くした半導体メモリ装置のセンシング回
路並びにこれを用いたセンシング方法を提供する。 【解決手段】 メモリセルのドレイン端に連結され、第
１電流源に接続されたビットラインと、第２電流源に接
続され、メモリセルのデータをセンシングして出力する
センスラインとを有し、ビットラインとセンスライン間
をスイッチ部で連結し、ビットラインとセンスラインと
の間に一定の電位差を与える電圧レベルシフタをそれら
の間に接続し、かつゲート端が電圧レベルシフタの一端
に連結され、センスラインに接続されたセンスＭＯＳト
ランジスタとを備える。
電圧、低電力、及び高速でセンシングしてセルのセンシ
ング信頼度を高くした半導体メモリ装置のセンシング回
路並びにこれを用いたセンシング方法を提供する。 【解決手段】 メモリセルのドレイン端に連結され、第
１電流源に接続されたビットラインと、第２電流源に接
続され、メモリセルのデータをセンシングして出力する
センスラインとを有し、ビットラインとセンスライン間
をスイッチ部で連結し、ビットラインとセンスラインと
の間に一定の電位差を与える電圧レベルシフタをそれら
の間に接続し、かつゲート端が電圧レベルシフタの一端
に連結され、センスラインに接続されたセンスＭＯＳト
ランジスタとを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに関
し、特に不揮発性メモリで選択されたメモリセルを低電
圧、低電力、及び高速でセンシングしてセルのセンシン
グの信頼度を高めることができる半導体メモリ装置のセ
ンシング回路並びにこれを用いたセンシング方法に関す
る。
し、特に不揮発性メモリで選択されたメモリセルを低電
圧、低電力、及び高速でセンシングしてセルのセンシン
グの信頼度を高めることができる半導体メモリ装置のセ
ンシング回路並びにこれを用いたセンシング方法に関す
る。
【０００２】
【従来の技術】以下、添付図面により従来の半導体メモ
リ装置のセンシング回路について説明する。図１は従来
の一つの半導体メモリ装置のセンシング回路を示す図
で、図２は従来の他の半導体メモリ装置のセンシング回
路を示す図である。まず、図１の半導体メモリ装置のセ
ンシング回路は、ワードライン、ビットラインに連結さ
れた選択されたメモリセル（例えば、不揮発性ＥＥＰＲ
ＯＭ）と、メモリセルのビットラインとセンシングノー
ドとの間に形成されたＹ−デコーダと、電源電圧端Ｖdd
とセンシングノードとの間に形成され、基準電圧Ｖref
（又は、バイアス電圧Ｖbias）を受けて動作するＰＭＯ
Ｓトランジスタと、センシングノードの信号を入力され
てセンシングするバッファとを備えている。周知のよう
に、ビットラインと接地電圧端Ｖssとの間にはビットラ
インキャパシタＣb1が寄生的に存する。
リ装置のセンシング回路について説明する。図１は従来
の一つの半導体メモリ装置のセンシング回路を示す図
で、図２は従来の他の半導体メモリ装置のセンシング回
路を示す図である。まず、図１の半導体メモリ装置のセ
ンシング回路は、ワードライン、ビットラインに連結さ
れた選択されたメモリセル（例えば、不揮発性ＥＥＰＲ
ＯＭ）と、メモリセルのビットラインとセンシングノー
ドとの間に形成されたＹ−デコーダと、電源電圧端Ｖdd
とセンシングノードとの間に形成され、基準電圧Ｖref
（又は、バイアス電圧Ｖbias）を受けて動作するＰＭＯ
Ｓトランジスタと、センシングノードの信号を入力され
てセンシングするバッファとを備えている。周知のよう
に、ビットラインと接地電圧端Ｖssとの間にはビットラ
インキャパシタＣb1が寄生的に存する。
【０００３】従来の図２の半導体メモリ装置のセンシン
グ回路は、ワードライン、ビットラインに連結されたＹ
−デコーダにより選択されたメモリセル（例えば、不揮
発性ＥＥＰＲＯＭ）と、メモリセルのビットラインとセ
ンシングノードとの間に直列形成されたＹ−デコーダ
と、電圧クランプ部と、電源電圧端Ｖddとセンシングノ
ードとの間に、ゲート端とドレイン端とが連結されて形
成されたＰＭＯＳトランジスタと、前記センシングノー
ドにかかった電圧を基準電圧Ｖref と比較して出力する
比較出力部とからなる。同様にビットラインと接地電圧
端Ｖssとの間にはビットラインキャパシタＣb1が寄生的
に存する。電圧クランプ部は、ビットライン電圧をクラ
ンプするためのものであって、Ｙ−デコーダによりデコ
ーディングされた信号を出力するバッファと、バッファ
の出力を受けて動作するＮＭＯＳトランジスタとから構
成される。
グ回路は、ワードライン、ビットラインに連結されたＹ
−デコーダにより選択されたメモリセル（例えば、不揮
発性ＥＥＰＲＯＭ）と、メモリセルのビットラインとセ
ンシングノードとの間に直列形成されたＹ−デコーダ
と、電圧クランプ部と、電源電圧端Ｖddとセンシングノ
ードとの間に、ゲート端とドレイン端とが連結されて形
成されたＰＭＯＳトランジスタと、前記センシングノー
ドにかかった電圧を基準電圧Ｖref と比較して出力する
比較出力部とからなる。同様にビットラインと接地電圧
端Ｖssとの間にはビットラインキャパシタＣb1が寄生的
に存する。電圧クランプ部は、ビットライン電圧をクラ
ンプするためのものであって、Ｙ−デコーダによりデコ
ーディングされた信号を出力するバッファと、バッファ
の出力を受けて動作するＮＭＯＳトランジスタとから構
成される。
【０００４】次に、上記のように構成された従来の半導
体メモリ装置のセンシング回路の動作を説明する。ま
ず、図１の場合、メモリセルのビットラインに基準電流
を加えてビットライン電圧の増加／減少を通じてメモり
セルのプログラム及び消去状態をセンシングする。ここ
で、消去状態は、ＶW/L の印加時に、チャネルに充分な
電流が流れるほどに低いＶthを有することを意味し、プ
ログラム状態は、ＶW/L が印加されてもチャネルに電流
が流れないほどに高いＶthを有することを意味する。
体メモリ装置のセンシング回路の動作を説明する。ま
ず、図１の場合、メモリセルのビットラインに基準電流
を加えてビットライン電圧の増加／減少を通じてメモり
セルのプログラム及び消去状態をセンシングする。ここ
で、消去状態は、ＶW/L の印加時に、チャネルに充分な
電流が流れるほどに低いＶthを有することを意味し、プ
ログラム状態は、ＶW/L が印加されてもチャネルに電流
が流れないほどに高いＶthを有することを意味する。
【０００５】例えば、メモリセルが消去状態である場
合、すなわち低いＶthを有する場合には、Ｙ−デコーダ
により選択されたメモリセルにＶW/L の電圧を加える
と、低いＶthに起因してＰＭＯＳトランジスタを介し
て、センシングノードへ流入される基準電流よりも多い
電流が流れ、センシングノードの電圧が低くなり、セン
シングした値が「ハイ」レベル値が出力される。逆に、
メモリセルがプログラムされている場合には「ロー」レ
ベル値が出力される。
合、すなわち低いＶthを有する場合には、Ｙ−デコーダ
により選択されたメモリセルにＶW/L の電圧を加える
と、低いＶthに起因してＰＭＯＳトランジスタを介し
て、センシングノードへ流入される基準電流よりも多い
電流が流れ、センシングノードの電圧が低くなり、セン
シングした値が「ハイ」レベル値が出力される。逆に、
メモリセルがプログラムされている場合には「ロー」レ
ベル値が出力される。
【０００６】次に、従来の図２の場合、図１の方法にお
いて、センシング動作中にメモリセルの電流によりビッ
トライン電圧が変化してセンシングの信頼度が落ちるの
を補完するものである。その動作は、Ｙ−デコーダによ
り選択されたメモリセルのビットラインをネガチブフィ
ードバックループ、すなわち電圧クランプ部を介して任
意の電圧レベルに調整し、選択されたビットラインを介
して流れるセルの電流を電圧の形態に変換した後、比較
出力部を利用して基準電圧と比較してメモりセルの状態
をセンシングする。
いて、センシング動作中にメモリセルの電流によりビッ
トライン電圧が変化してセンシングの信頼度が落ちるの
を補完するものである。その動作は、Ｙ−デコーダによ
り選択されたメモリセルのビットラインをネガチブフィ
ードバックループ、すなわち電圧クランプ部を介して任
意の電圧レベルに調整し、選択されたビットラインを介
して流れるセルの電流を電圧の形態に変換した後、比較
出力部を利用して基準電圧と比較してメモりセルの状態
をセンシングする。
【０００７】例えば、メモリセルが消去されている場合
に、メモリセルを介して電流が流れるため、電圧クラン
プ部のＮＭＯＳトランジスタがターンオンして、センシ
ングノードに基準電圧Ｖref よりも低い電圧が発生す
る。そのセンシングノードの値を基準電圧値と比較して
「ハイ」のセンシング値を出力する。逆に、メモリセル
がプログラムされている場合には、電圧クランプ部のＮ
ＭＯＳトランジスタはターンオフされるため、センシン
グノードには基準電圧Ｖref よりも大きな約Ｖｄｄ−｜
ＶTHP｜ の電圧が発生する。これにより、比較出力部を
介して「ロー」のセンシング値を出力する。
に、メモリセルを介して電流が流れるため、電圧クラン
プ部のＮＭＯＳトランジスタがターンオンして、センシ
ングノードに基準電圧Ｖref よりも低い電圧が発生す
る。そのセンシングノードの値を基準電圧値と比較して
「ハイ」のセンシング値を出力する。逆に、メモリセル
がプログラムされている場合には、電圧クランプ部のＮ
ＭＯＳトランジスタはターンオフされるため、センシン
グノードには基準電圧Ｖref よりも大きな約Ｖｄｄ−｜
ＶTHP｜ の電圧が発生する。これにより、比較出力部を
介して「ロー」のセンシング値を出力する。
【０００８】
【発明が解決しようとする課題】上記の従来の半導体メ
モリ装置のセンシング回路には下記のような問題点があ
った。 （１）メモリセルの状態をセンシングする過程で、ビッ
トラインに加えられる電圧が相対的に大きいのでソフト
プログラミング問題が発生する。また、大きな電圧変化
でビットラインキャパシタンスを充電或いは放電するの
で電力消耗及び速度低下が発生する問題があった。 （２）図２の場合は、ビットライン電圧を比較的に低い
電圧レベルにクランプするため、セル電流が減少する。
さらに、電圧レベルをクランプための構成要素の増加に
より追加的な電力消耗が発生し、低電圧、低電力動作の
要求される環境では具現することが難しく、工程再現性
が低い。
モリ装置のセンシング回路には下記のような問題点があ
った。 （１）メモリセルの状態をセンシングする過程で、ビッ
トラインに加えられる電圧が相対的に大きいのでソフト
プログラミング問題が発生する。また、大きな電圧変化
でビットラインキャパシタンスを充電或いは放電するの
で電力消耗及び速度低下が発生する問題があった。 （２）図２の場合は、ビットライン電圧を比較的に低い
電圧レベルにクランプするため、セル電流が減少する。
さらに、電圧レベルをクランプための構成要素の増加に
より追加的な電力消耗が発生し、低電圧、低電力動作の
要求される環境では具現することが難しく、工程再現性
が低い。
【０００９】本発明は上記の問題点を解決するためにな
されたものであり、その目的は、不揮発性メモリ装置で
Ｙ−デコーダによって選択されたメモリセルを低電圧、
低電力、及び高速でセンシングして、セルのセンシング
信頼度を向上させることができる半導体メモリ装置のセ
ンシング回路並びにこれを用いたセンシング方法を提供
することにある。
されたものであり、その目的は、不揮発性メモリ装置で
Ｙ−デコーダによって選択されたメモリセルを低電圧、
低電力、及び高速でセンシングして、セルのセンシング
信頼度を向上させることができる半導体メモリ装置のセ
ンシング回路並びにこれを用いたセンシング方法を提供
することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体メモリ装置のセンシング回路は、メモ
リセルのドレイン端に連結されるビットラインと、前記
メモリセルのデータをセンシングして出力するセンスラ
インと、前記ビットラインとセンスライン間をスイッチ
ングするスイッチ部と、電源電圧とビットラインとの間
に形成され、前記メモリセルのビットラインに電流を供
給する第１電流源と、前記電源電圧とセンスラインとの
間に形成され、センスラインに電流を供給する第２電流
源と、前記ビットラインと前記センスライン間に一定の
電位差を与える電圧レベルシフタと、前記センスライン
と接地電圧との間に形成され、ゲート端が前記電圧レベ
ルシフタの一端に連結されるセンスＭＯＳトランジスタ
とを備えることを特徴とする。ここで、前記電圧レベル
シフタは、センスＭＯＳトランジスタを充分にターンオ
ンさせるためのものであり、電圧レベルシフタの電位差
はセンスＭＯＳトランジスタのしきい値電圧程度の大き
さとする。
の本発明の半導体メモリ装置のセンシング回路は、メモ
リセルのドレイン端に連結されるビットラインと、前記
メモリセルのデータをセンシングして出力するセンスラ
インと、前記ビットラインとセンスライン間をスイッチ
ングするスイッチ部と、電源電圧とビットラインとの間
に形成され、前記メモリセルのビットラインに電流を供
給する第１電流源と、前記電源電圧とセンスラインとの
間に形成され、センスラインに電流を供給する第２電流
源と、前記ビットラインと前記センスライン間に一定の
電位差を与える電圧レベルシフタと、前記センスライン
と接地電圧との間に形成され、ゲート端が前記電圧レベ
ルシフタの一端に連結されるセンスＭＯＳトランジスタ
とを備えることを特徴とする。ここで、前記電圧レベル
シフタは、センスＭＯＳトランジスタを充分にターンオ
ンさせるためのものであり、電圧レベルシフタの電位差
はセンスＭＯＳトランジスタのしきい値電圧程度の大き
さとする。
【００１１】更に、上記のように構成された本発明の半
導体メモリ装置のセンシング回路を用いたセンシング方
法は、選択された特定のメモリセルのワードラインに電
圧を印加するステップと、スイッチをオン（on）させて
ビットラインとセンスラインとを連結させて選択された
メモリセルのビットラインをプリチャージさせるステッ
プと、前記スイッチをオフ（off）させて選択されたメ
モリセルのしきい値電圧の差によるセンシングノードの
電圧変化を用いて前記選択されたメモリセルのデータを
センシングするステップとを備えることを特徴とする。
導体メモリ装置のセンシング回路を用いたセンシング方
法は、選択された特定のメモリセルのワードラインに電
圧を印加するステップと、スイッチをオン（on）させて
ビットラインとセンスラインとを連結させて選択された
メモリセルのビットラインをプリチャージさせるステッ
プと、前記スイッチをオフ（off）させて選択されたメ
モリセルのしきい値電圧の差によるセンシングノードの
電圧変化を用いて前記選択されたメモリセルのデータを
センシングするステップとを備えることを特徴とする。
【００１２】
【発明の実施の形態】以下、添付図面により本発明実施
形態の半導体メモリ装置のセンシング回路並びにこれを
用いたセンシング方法について説明する。本実施形態の
半導体メモリ装置には、不揮発性メモリ装置のＥＰＲＯ
Ｍ或いはフラッシュＥＥＰＲＯＭを使用することができ
る。図３は本半導体メモリ装置のセンシング回路を示す
構成ブロック図、図４は図３の半導体メモリ装置のセン
シング回路を簡単な記号で表した回路図、図５（ａ）は
スイッチ部のオン時の図４の等価回路図である。本半導
体メモリ装置のセンシング回路は、図３に示すように、
複数本のワードライン、複数本のビットライン、及び複
数個のメモリセルを備えるメモリアレイ３１と、電源電
圧端Ｖddとメモりアレイ３１のうちＹ−デコーダにより
選択されたメモリセルのビットラインとの間に形成さ
れ、ビットラインに電流を供給する第１電流源３４と、
Ｙ−デコーダにより選択されたメモリセルのビットライ
ンとセンシングノードとを連結するスイッチ部３３と、
ビットラインの電圧レベルを上昇させてセンスＭＯＳト
ランジスタのゲートに加える電圧レベルシフタ３２と、
センシングノードと接地電圧端Ｖssとの間に形成され、
そのゲート電極に電圧レベルシフタ３２の一端が連結さ
れるセンスＭＯＳトランジスタＭsen と、電源電圧端Ｖ
ddとセンシングノードとの間に形成され、センシングノ
ードに電流を供給する第２電流源３５とから構成され
る。電圧レベルシフタ３２の陰極端子（−）はＹ−デコ
ーダにより選択されたメモリセルのビットラインに連結
され、陽極端子（＋）はセンスＭＯＳトランジスタＭ
senのゲート電極に連結される。
形態の半導体メモリ装置のセンシング回路並びにこれを
用いたセンシング方法について説明する。本実施形態の
半導体メモリ装置には、不揮発性メモリ装置のＥＰＲＯ
Ｍ或いはフラッシュＥＥＰＲＯＭを使用することができ
る。図３は本半導体メモリ装置のセンシング回路を示す
構成ブロック図、図４は図３の半導体メモリ装置のセン
シング回路を簡単な記号で表した回路図、図５（ａ）は
スイッチ部のオン時の図４の等価回路図である。本半導
体メモリ装置のセンシング回路は、図３に示すように、
複数本のワードライン、複数本のビットライン、及び複
数個のメモリセルを備えるメモリアレイ３１と、電源電
圧端Ｖddとメモりアレイ３１のうちＹ−デコーダにより
選択されたメモリセルのビットラインとの間に形成さ
れ、ビットラインに電流を供給する第１電流源３４と、
Ｙ−デコーダにより選択されたメモリセルのビットライ
ンとセンシングノードとを連結するスイッチ部３３と、
ビットラインの電圧レベルを上昇させてセンスＭＯＳト
ランジスタのゲートに加える電圧レベルシフタ３２と、
センシングノードと接地電圧端Ｖssとの間に形成され、
そのゲート電極に電圧レベルシフタ３２の一端が連結さ
れるセンスＭＯＳトランジスタＭsen と、電源電圧端Ｖ
ddとセンシングノードとの間に形成され、センシングノ
ードに電流を供給する第２電流源３５とから構成され
る。電圧レベルシフタ３２の陰極端子（−）はＹ−デコ
ーダにより選択されたメモリセルのビットラインに連結
され、陽極端子（＋）はセンスＭＯＳトランジスタＭ
senのゲート電極に連結される。
【００１３】図４は上記のように構成された半導体メモ
リ装置のセンシング回路を簡単な記号で示した図であ
る。同図に示すように、スイッチ部３３はオン／オフす
るスイッチＳ１の記号で示し、電圧レベルシフタ３２は
陰極及び陽極を有する電池記号で示している。そして、
第１、第２電流源３４、３５はそれぞれＩbbの電流値を
有する。
リ装置のセンシング回路を簡単な記号で示した図であ
る。同図に示すように、スイッチ部３３はオン／オフす
るスイッチＳ１の記号で示し、電圧レベルシフタ３２は
陰極及び陽極を有する電池記号で示している。そして、
第１、第２電流源３４、３５はそれぞれＩbbの電流値を
有する。
【００１４】上記のように構成された回路においてスイ
ッチＳ１がオンになった場合、メモリセルＭcellとセン
スＭＯＳトランジスタＭsen を可変抵抗で示した等価回
路を図５（ａ）に示す。可変抵抗は各々のチャネル抵抗
である。そのチャネル抵抗はしきい値電圧に敏感に反応
する。すなわち、スイッチＳ１がオンになると、第１、
第２電流源３４、３５が互いに連結されることにより２
Ｉbbの流れる電流源となる。そして、この電流源に共通
に接続されるコンタクトノードＣＮと接地電圧端Ｖssと
の間に閉回路が形成される。この閉回路において、コン
タクトノードＣＮの一方向と接地電圧端との間にはＲ
cellの可変抵抗が接続され、Ｉcellの電流が流れ、同様
に、コンタクトノードＣＮの他方向と接地電圧端との間
にはＲsenの可変抵抗が接続されＩsen の電流が流れ
る。
ッチＳ１がオンになった場合、メモリセルＭcellとセン
スＭＯＳトランジスタＭsen を可変抵抗で示した等価回
路を図５（ａ）に示す。可変抵抗は各々のチャネル抵抗
である。そのチャネル抵抗はしきい値電圧に敏感に反応
する。すなわち、スイッチＳ１がオンになると、第１、
第２電流源３４、３５が互いに連結されることにより２
Ｉbbの流れる電流源となる。そして、この電流源に共通
に接続されるコンタクトノードＣＮと接地電圧端Ｖssと
の間に閉回路が形成される。この閉回路において、コン
タクトノードＣＮの一方向と接地電圧端との間にはＲ
cellの可変抵抗が接続され、Ｉcellの電流が流れ、同様
に、コンタクトノードＣＮの他方向と接地電圧端との間
にはＲsenの可変抵抗が接続されＩsen の電流が流れ
る。
【００１５】以下、図４のような構成を有する半導体メ
モリ装置のセンシング回路を用いたセンシング動作を説
明する。図５（ｂ）は消去されたセルのプリチャージ動
作時の回路図、図５（ｃ）はプログラムされたセルのプ
リチャージ動作時の回路図である。図９（ａ）は消去さ
れたセルのプリチャージ動作時／センシング動作時にセ
ンシングノードとビットラインの電圧波形図、図９
（ｂ）はプログラムされたセルのプリチャージ動作時／
センシング動作時にセンシングノードとビットラインの
電圧波形図である。そして、図６は消去されたセルとプ
ログラムされたセルのプリチャージ動作時の回路の動作
点の特性図である。この場合、ビットラインとセンスラ
インとはスイッチＳ１により電気的に結合されるため、
同じ電圧を有する。
モリ装置のセンシング回路を用いたセンシング動作を説
明する。図５（ｂ）は消去されたセルのプリチャージ動
作時の回路図、図５（ｃ）はプログラムされたセルのプ
リチャージ動作時の回路図である。図９（ａ）は消去さ
れたセルのプリチャージ動作時／センシング動作時にセ
ンシングノードとビットラインの電圧波形図、図９
（ｂ）はプログラムされたセルのプリチャージ動作時／
センシング動作時にセンシングノードとビットラインの
電圧波形図である。そして、図６は消去されたセルとプ
ログラムされたセルのプリチャージ動作時の回路の動作
点の特性図である。この場合、ビットラインとセンスラ
インとはスイッチＳ１により電気的に結合されるため、
同じ電圧を有する。
【００１６】図４の回路はスイッチＳ１の状態に基づい
てプリチャージ動作／センシング動作を行う。すなわ
ち、スイッチＳ１がオンになると、プリチャージ動作を
行い、スイッチＳ１がオフになるとセンシング動作を行
う。まず、メモリアレイ３１のうち選択されたメモリセ
ルに格納されたしきい値電圧は、固定されたしきい値電
圧を有するセンスＭＯＳトランジスタＭsen とは違い、
格納したデータに基づいて可変的であり、メモリセルの
チャネル抵抗はメモリセルのしきい値電圧により敏感に
変化する。すなわち、しきい値電圧の低い場合にはチャ
ネル抵抗が小さく、しきい値電圧の高い場合にはチャネ
ル抵抗が大きい。ここで、プログラムされたセルとは、
ワードライン電圧が加えられてもチャネルに電流が流れ
ないほど高いしきい値電圧を有する状態を意味し、消去
されたセルとは、同じワードライン電圧の印加時にチャ
ネルに充分に大きな値の電流が流れる状態を意味する。
てプリチャージ動作／センシング動作を行う。すなわ
ち、スイッチＳ１がオンになると、プリチャージ動作を
行い、スイッチＳ１がオフになるとセンシング動作を行
う。まず、メモリアレイ３１のうち選択されたメモリセ
ルに格納されたしきい値電圧は、固定されたしきい値電
圧を有するセンスＭＯＳトランジスタＭsen とは違い、
格納したデータに基づいて可変的であり、メモリセルの
チャネル抵抗はメモリセルのしきい値電圧により敏感に
変化する。すなわち、しきい値電圧の低い場合にはチャ
ネル抵抗が小さく、しきい値電圧の高い場合にはチャネ
ル抵抗が大きい。ここで、プログラムされたセルとは、
ワードライン電圧が加えられてもチャネルに電流が流れ
ないほど高いしきい値電圧を有する状態を意味し、消去
されたセルとは、同じワードライン電圧の印加時にチャ
ネルに充分に大きな値の電流が流れる状態を意味する。
【００１７】本実施形態においてメモリセルの状態をセ
ンシングするために、まずスイッチＳ１をオンさせてプ
リチャージ動作を行った後、スイッチＳ１をオフさせて
センシングノードの電圧変化を読み出す。まず、スイッ
チＳ１のオン時のプリチャージ動作について説明する。
プリチャージ動作は、消去されたセル、そしてプログラ
ムされたセルの時にそれぞれ異なるため、分けて説明す
る。まず、消去されたセルの場合、つまりメモりセルＭ
cellのチャネル抵抗ＲcellがセンスＭＯＳトランジスタ
Ｍsen のチャネル抵抗Ｒsenよりも遥かに小さい場合(R
cell≪Rsen）のプリチャージ動作は、図４、図５（ａ）
（ｂ）に示すように、第１、第２電流源３４、３５の電
流和の２Ｉbbの大部分がチャネル抵抗の小さなメモリセ
ルに流れる。すなわち、Ｉcell≒２Ｉbb、Ｉsen ≒０で
ある（ＩcellはメモリセルＭcellに流れる電流、Ｉsen
はセンスＭＯＳトランジスタＭsenに流れる電流であ
る）。
ンシングするために、まずスイッチＳ１をオンさせてプ
リチャージ動作を行った後、スイッチＳ１をオフさせて
センシングノードの電圧変化を読み出す。まず、スイッ
チＳ１のオン時のプリチャージ動作について説明する。
プリチャージ動作は、消去されたセル、そしてプログラ
ムされたセルの時にそれぞれ異なるため、分けて説明す
る。まず、消去されたセルの場合、つまりメモりセルＭ
cellのチャネル抵抗ＲcellがセンスＭＯＳトランジスタ
Ｍsen のチャネル抵抗Ｒsenよりも遥かに小さい場合(R
cell≪Rsen）のプリチャージ動作は、図４、図５（ａ）
（ｂ）に示すように、第１、第２電流源３４、３５の電
流和の２Ｉbbの大部分がチャネル抵抗の小さなメモリセ
ルに流れる。すなわち、Ｉcell≒２Ｉbb、Ｉsen ≒０で
ある（ＩcellはメモリセルＭcellに流れる電流、Ｉsen
はセンスＭＯＳトランジスタＭsenに流れる電流であ
る）。
【００１８】ここで、２Ｉbbの電流の大部分がメモリセ
ルへ流れることは、チャネル抵抗としきい値電圧との関
係による。すなわち、消去されたメモリセルの場合、低
いしきい値電圧によりメモリセルのチャネル抵抗が非常
に小さくなり、これにより２Ｉbbによるチャネル両端間
の電圧差が小さな値となる。従って、このチャネル両端
間の電圧と、電池を介して連結されたセンスＭＯＳトラ
ンジスタＭsen のゲート電圧Ｖｇとの電圧差は電池の電
位差と略同じで、電位差の大きさはセンスＭＯＳトラン
ジスタのしきい値電圧と略同じであるため、センスＭＯ
Ｓトランジスタには電流が流れにくい。この時のセンス
ＭＯＳトランジスタのゲート電圧値はＶｇerと表現す
る。
ルへ流れることは、チャネル抵抗としきい値電圧との関
係による。すなわち、消去されたメモリセルの場合、低
いしきい値電圧によりメモリセルのチャネル抵抗が非常
に小さくなり、これにより２Ｉbbによるチャネル両端間
の電圧差が小さな値となる。従って、このチャネル両端
間の電圧と、電池を介して連結されたセンスＭＯＳトラ
ンジスタＭsen のゲート電圧Ｖｇとの電圧差は電池の電
位差と略同じで、電位差の大きさはセンスＭＯＳトラン
ジスタのしきい値電圧と略同じであるため、センスＭＯ
Ｓトランジスタには電流が流れにくい。この時のセンス
ＭＯＳトランジスタのゲート電圧値はＶｇerと表現す
る。
【００１９】一方、プログラムされたセルの場合、つま
りＲcell≫Ｒsen の場合のプリチャージ動作は、図４、
図５（ａ）（ｃ）に示すように、第１、第２電流源３
４、３５の電流和の２Ｉbbの大部分はセンスＭＯＳトラ
ンジスタＭsen に流れる。すなわち、Ｉcell≒０、Ｉ
sen≒２Ｉbbである。ここで、２Ｉbbの電流の大部分が
Ｍs enに流れることは、メモリセルがプログラムされて
いるのでメモリセルのチャネル抵抗Ｒcellが非常に大き
くなり、一方、ＶｇがセンスＭＯＳトランジスタをター
ンオンさせることのできる値と決められるためである。
この時のセンスＭＯＳトランジスタのゲート電圧値はＶ
ｇprと表現する。
りＲcell≫Ｒsen の場合のプリチャージ動作は、図４、
図５（ａ）（ｃ）に示すように、第１、第２電流源３
４、３５の電流和の２Ｉbbの大部分はセンスＭＯＳトラ
ンジスタＭsen に流れる。すなわち、Ｉcell≒０、Ｉ
sen≒２Ｉbbである。ここで、２Ｉbbの電流の大部分が
Ｍs enに流れることは、メモリセルがプログラムされて
いるのでメモリセルのチャネル抵抗Ｒcellが非常に大き
くなり、一方、ＶｇがセンスＭＯＳトランジスタをター
ンオンさせることのできる値と決められるためである。
この時のセンスＭＯＳトランジスタのゲート電圧値はＶ
ｇprと表現する。
【００２０】消去されたセルとプログラムされたセルを
それぞれプリチャージさせる時のメモリセルＭcellとセ
ンスＭＯＳトランジスタＭsen での動作点の特性図を図
６に示す。同図において、Ｉcell er、Ｉcell prはそれぞ
れ消去されたセル、プログラムされたセルを介して流れ
る電流を示し、Ｉsen er、Ｉsen prは、それぞれメモリセ
ルが消去およびプログラムされた時にセンスＭＯＳトラ
ンジスタを介して流れる電流を示す。図６に示すよう
に、消去されたセルをプリチャージさせる際にはメモリ
セルに大部分の電流が流れ、プログラムされたセルをプ
リチャージさせる際にはセンスＭＯＳトランジスタＭ
sen に大部分の電流が流れるのが分かる。更に、消去さ
れたセルの場合、メモリセルのプリチャージ動作点はＱ
erであり、プログラムされたセルの場合にセンスＭＯＳ
トランジスタＭsen のプリチャージ動作点はＱprであ
る。
それぞれプリチャージさせる時のメモリセルＭcellとセ
ンスＭＯＳトランジスタＭsen での動作点の特性図を図
６に示す。同図において、Ｉcell er、Ｉcell prはそれぞ
れ消去されたセル、プログラムされたセルを介して流れ
る電流を示し、Ｉsen er、Ｉsen prは、それぞれメモリセ
ルが消去およびプログラムされた時にセンスＭＯＳトラ
ンジスタを介して流れる電流を示す。図６に示すよう
に、消去されたセルをプリチャージさせる際にはメモリ
セルに大部分の電流が流れ、プログラムされたセルをプ
リチャージさせる際にはセンスＭＯＳトランジスタＭ
sen に大部分の電流が流れるのが分かる。更に、消去さ
れたセルの場合、メモリセルのプリチャージ動作点はＱ
erであり、プログラムされたセルの場合にセンスＭＯＳ
トランジスタＭsen のプリチャージ動作点はＱprであ
る。
【００２１】この際、各動作点は、各動作時のコンタク
トノードＣＮ（図５ａ参照）にかかるビットライン電圧
値がＶbit er、Ｖbit prで、且つその時の電流値が約２Ｉ
bbの時である。ここで、プログラムされたセルには
「０」の電流でなく、若干の漏洩電流が流れると仮定す
る。ここで、図６、図９（ａ）（ｂ）に示すように、Ｑ
erでのビットライン電圧値Ｖbit er、Ｑprでのビットラ
イン電圧値Ｖbit prは小さな値であり、それらの差は非
常に小さい。
トノードＣＮ（図５ａ参照）にかかるビットライン電圧
値がＶbit er、Ｖbit prで、且つその時の電流値が約２Ｉ
bbの時である。ここで、プログラムされたセルには
「０」の電流でなく、若干の漏洩電流が流れると仮定す
る。ここで、図６、図９（ａ）（ｂ）に示すように、Ｑ
erでのビットライン電圧値Ｖbit er、Ｑprでのビットラ
イン電圧値Ｖbit prは小さな値であり、それらの差は非
常に小さい。
【００２２】そして、消去されたセル／プログラムされ
たセルのプリチャージ動作時（スイッチＳ１がオンにな
った際）のビットライン電圧Ｖbitとセンシングノード
電圧Ｖsen は同一に変化する。消去されたセルとプログ
ラムされたセルの各々のプリチャージ動作が終わった
後、スイッチがオフになった際、消去されたセルとプロ
グラムされたセルをセンシングする各々の動作を以下に
説明する。スイッチがオフになると、図７に示すように
第１、第２電流源３４、３５が電気的に分離され、ビッ
トライン、センスラインにそれぞれ同一のＩbbの電流が
流れる。
たセルのプリチャージ動作時（スイッチＳ１がオンにな
った際）のビットライン電圧Ｖbitとセンシングノード
電圧Ｖsen は同一に変化する。消去されたセルとプログ
ラムされたセルの各々のプリチャージ動作が終わった
後、スイッチがオフになった際、消去されたセルとプロ
グラムされたセルをセンシングする各々の動作を以下に
説明する。スイッチがオフになると、図７に示すように
第１、第２電流源３４、３５が電気的に分離され、ビッ
トライン、センスラインにそれぞれ同一のＩbbの電流が
流れる。
【００２３】まず、スイッチがオフになった際、消去さ
れたセルが選択されると、メモリセルには２ＩbbからＩ
bbへ電流が減少するのに対して、センスＭＯＳトランジ
スタＭsen には０からＩbbへ電流が増加する。この際、
図９（ａ）に示すように、ビットラインのキャパシタン
スが大きいため、ビットライン電圧Ｖbit は徐々に減少
する。電圧レベルシフタ３２を介してビットラインと連
結されるセンスＭＯＳトランジスタＭsen のゲート電圧
Ｖｇも共に減少する。そして、小さなセンスラインのキ
ャパシタンスによりセンシングノード電圧Ｖsen が急上
昇する。このように、センシングノード電圧Ｖsen が大
きくなると、メモリセルは消去されている状態である。
れたセルが選択されると、メモリセルには２ＩbbからＩ
bbへ電流が減少するのに対して、センスＭＯＳトランジ
スタＭsen には０からＩbbへ電流が増加する。この際、
図９（ａ）に示すように、ビットラインのキャパシタン
スが大きいため、ビットライン電圧Ｖbit は徐々に減少
する。電圧レベルシフタ３２を介してビットラインと連
結されるセンスＭＯＳトランジスタＭsen のゲート電圧
Ｖｇも共に減少する。そして、小さなセンスラインのキ
ャパシタンスによりセンシングノード電圧Ｖsen が急上
昇する。このように、センシングノード電圧Ｖsen が大
きくなると、メモリセルは消去されている状態である。
【００２４】一方、プログラムされたセルがアドレスさ
れてスイッチがオフになったとき、メモリセルの電流が
０からＩbbへ増加するのに対して、センスＭＯＳトラン
ジスタＭsen は電流が２ＩbbからＩbbへ減少する。これ
により、図９（ｂ）に示すように、ビットライン電圧Ｖ
bitは徐々に増加し、センシングノード電圧Ｖsenはプリ
チャージ動作時の電圧よりも減少する。かかるセンシン
グ動作により、メモリセルはプログラムされていること
が分かる。
れてスイッチがオフになったとき、メモリセルの電流が
０からＩbbへ増加するのに対して、センスＭＯＳトラン
ジスタＭsen は電流が２ＩbbからＩbbへ減少する。これ
により、図９（ｂ）に示すように、ビットライン電圧Ｖ
bitは徐々に増加し、センシングノード電圧Ｖsenはプリ
チャージ動作時の電圧よりも減少する。かかるセンシン
グ動作により、メモリセルはプログラムされていること
が分かる。
【００２５】次に、消去されたセルとプログラムされた
セルをセンシングする際、センスラインの動作点の特性
図を図８に示す。その際、消去されたセルとプログラム
されたセルのセンスラインの電流−電圧特性曲線とセン
シング負荷とが交差する点が各々のセンシング動作点(Q
er'、Qpr')である。消去されたセルのセンシング動作時
のセンシングノード電圧Ｖsen erはプログラムされたセ
ルのセンシングノード電圧Ｖsen pr よりも遥かに大き
く、その電圧差はプリチャージ動作時の消去されたセル
とプログラムされたセルとのビットライン電圧差よりも
大きい。
セルをセンシングする際、センスラインの動作点の特性
図を図８に示す。その際、消去されたセルとプログラム
されたセルのセンスラインの電流−電圧特性曲線とセン
シング負荷とが交差する点が各々のセンシング動作点(Q
er'、Qpr')である。消去されたセルのセンシング動作時
のセンシングノード電圧Ｖsen erはプログラムされたセ
ルのセンシングノード電圧Ｖsen pr よりも遥かに大き
く、その電圧差はプリチャージ動作時の消去されたセル
とプログラムされたセルとのビットライン電圧差よりも
大きい。
【００２６】次に、具体的な半導体メモリ装置のセンシ
ング回路を、図３、図１０を参照して説明する。図３の
各構成ブロックに該当するそれぞれの構成を図１０を参
照して説明する。図３のメモリアレイ３１には、複数本
のワードライン及びビットラインとそれにそれぞれ連結
されたメモリセルＭcellがあり、またメモリセルが連結
されたビットラインには大きな値の寄生キャパシタＣ
bit が形成されている。メモリセルは、前述のように不
揮発性のフラッシュＥＥＰＲＯＭメモリセルを使用する
ことができる。
ング回路を、図３、図１０を参照して説明する。図３の
各構成ブロックに該当するそれぞれの構成を図１０を参
照して説明する。図３のメモリアレイ３１には、複数本
のワードライン及びビットラインとそれにそれぞれ連結
されたメモリセルＭcellがあり、またメモリセルが連結
されたビットラインには大きな値の寄生キャパシタＣ
bit が形成されている。メモリセルは、前述のように不
揮発性のフラッシュＥＥＰＲＯＭメモリセルを使用する
ことができる。
【００２７】電圧レベルシフタ３２は、第１、第２、第
３ＰＭＯＳトランジスタＭｐ１、Ｍｐ２、Ｍｐ３と第１
電流源Ｉｐｐを備えている。ここで、第３、第１ＰＭＯ
ＳトランジスタＭｐ３、Ｍｐ１は電源電圧端Ｖｄｄと接
地電圧端Ｖｓｓとの間に直列形成され、第１ＰＭＯＳト
ランジスタＭｐ１はビットライン電圧を受けて動作し、
第２ＰＭＯＳトランジスタＭｐ２のゲート端は第３ＰＭ
ＯＳトランジスタのゲート端に連結される。そして、第
２ＰＭＯＳトランジスタＭｐ２、第１電流源Ｉｐｐは電
源電圧端Ｖｄｄと接地電圧端Ｖｓｓとの間に直列形成さ
れ、第２ＰＭＯＳトランジスタＭｐ２のドレイン端とゲ
ート端とは相互連結されている。第２、第３ＰＭＯＳト
ランジスタ、第１電流源はカレントミラーであり、第１
ＰＭＯＳトランジスタはソースフォロアである。
３ＰＭＯＳトランジスタＭｐ１、Ｍｐ２、Ｍｐ３と第１
電流源Ｉｐｐを備えている。ここで、第３、第１ＰＭＯ
ＳトランジスタＭｐ３、Ｍｐ１は電源電圧端Ｖｄｄと接
地電圧端Ｖｓｓとの間に直列形成され、第１ＰＭＯＳト
ランジスタＭｐ１はビットライン電圧を受けて動作し、
第２ＰＭＯＳトランジスタＭｐ２のゲート端は第３ＰＭ
ＯＳトランジスタのゲート端に連結される。そして、第
２ＰＭＯＳトランジスタＭｐ２、第１電流源Ｉｐｐは電
源電圧端Ｖｄｄと接地電圧端Ｖｓｓとの間に直列形成さ
れ、第２ＰＭＯＳトランジスタＭｐ２のドレイン端とゲ
ート端とは相互連結されている。第２、第３ＰＭＯＳト
ランジスタ、第１電流源はカレントミラーであり、第１
ＰＭＯＳトランジスタはソースフォロアである。
【００２８】そして、第１、第２電流源３４、３５は、
第４、第５、第６ＰＭＯＳトランジスタＭｐ４、Ｍｐ
５、Ｍｐ６と第２電流源Ｉbbとを備えている。ここで、
第１電流源３４は、第４、第５ＰＭＯＳトランジスタと
第２電流源Ｉbbとから構成され、第２電流源３５は第
４、第６ＰＭＯＳトランジスタと第２電流源Ｉbbとから
構成される。
第４、第５、第６ＰＭＯＳトランジスタＭｐ４、Ｍｐ
５、Ｍｐ６と第２電流源Ｉbbとを備えている。ここで、
第１電流源３４は、第４、第５ＰＭＯＳトランジスタと
第２電流源Ｉbbとから構成され、第２電流源３５は第
４、第６ＰＭＯＳトランジスタと第２電流源Ｉbbとから
構成される。
【００２９】第１電流源３４において、第４ＰＭＯＳト
ランジスタ、第２電流源Ｉbbは電源電圧端Ｖｄｄと接地
電圧端Ｖｓｓとの間に直列形成され、第４ＰＭＯＳトラ
ンジスタのゲート端とドレイン端とは相互連結されてい
る。そして、第４ＰＭＯＳトランジスタのゲート端は、
第５ＰＭＯＳトランジスタのゲート端に連結されてお
り、前記第５ＰＭＯＳトランジスタのドレイン端はビッ
トラインに連結されている。このように、第１電流源３
４は、Ｉbb電流をビットラインに伝達するカレントミラ
ーの役割を果たす。
ランジスタ、第２電流源Ｉbbは電源電圧端Ｖｄｄと接地
電圧端Ｖｓｓとの間に直列形成され、第４ＰＭＯＳトラ
ンジスタのゲート端とドレイン端とは相互連結されてい
る。そして、第４ＰＭＯＳトランジスタのゲート端は、
第５ＰＭＯＳトランジスタのゲート端に連結されてお
り、前記第５ＰＭＯＳトランジスタのドレイン端はビッ
トラインに連結されている。このように、第１電流源３
４は、Ｉbb電流をビットラインに伝達するカレントミラ
ーの役割を果たす。
【００３０】そして、第２電流源３５は、第４ＰＭＯＳ
トランジスタ及び第２電流源Ｉbbを第１電流源３４と共
有している。第６ＰＭＯＳトランジスタのゲート端は第
４ＰＭＯＳトランジスタのゲート端に連結されており、
第６ＰＭＯＳトランジスタのドレイン端はセンスライン
に連結されている。このように、第２電流源３５は、Ｉ
bb電流をセンスラインに伝達するカレントミラーの役割
を果たす。
トランジスタ及び第２電流源Ｉbbを第１電流源３４と共
有している。第６ＰＭＯＳトランジスタのゲート端は第
４ＰＭＯＳトランジスタのゲート端に連結されており、
第６ＰＭＯＳトランジスタのドレイン端はセンスライン
に連結されている。このように、第２電流源３５は、Ｉ
bb電流をセンスラインに伝達するカレントミラーの役割
を果たす。
【００３１】そして、スイッチ部３３はＮＭＯＳトラン
ジスタから構成される。これは、第５ＰＭＯＳトランジ
スタのドレイン端と第６ＰＭＯＳトランジスタのドレイ
ン端との間に形成され、プリチャージ動作或いはセンシ
ング動作を決定する。又、センスＭＯＳトランジスタＭ
sen はＮＭＯＳトランジスタから構成され、センシング
ノードＳＮと接地電圧端Ｖｓｓとの間に形成される。そ
のゲート端は電圧レベルシフタ３２の出力端の第１ＰＭ
ＯＳトランジスタと第３ＰＭＯＳトランジスタとの間に
連結されている。
ジスタから構成される。これは、第５ＰＭＯＳトランジ
スタのドレイン端と第６ＰＭＯＳトランジスタのドレイ
ン端との間に形成され、プリチャージ動作或いはセンシ
ング動作を決定する。又、センスＭＯＳトランジスタＭ
sen はＮＭＯＳトランジスタから構成され、センシング
ノードＳＮと接地電圧端Ｖｓｓとの間に形成される。そ
のゲート端は電圧レベルシフタ３２の出力端の第１ＰＭ
ＯＳトランジスタと第３ＰＭＯＳトランジスタとの間に
連結されている。
【００３２】図１０の実施形態は、さらに、メモリセル
の状態をセンシングするためスイッチ部３３に入力され
るクロック信号Ｖｐｃを遅延させる遅延部と、遅延部に
より遅延されたクロック信号を反転してクロック信号ｃ
ｋとして受け、クロック信号に基づいてセンスラインを
介して入るセンシングノードＳＮの状態を入力Ｄとして
受けて出力端Ｄout に出力するＤ−フリップフロップと
を備えている。
の状態をセンシングするためスイッチ部３３に入力され
るクロック信号Ｖｐｃを遅延させる遅延部と、遅延部に
より遅延されたクロック信号を反転してクロック信号ｃ
ｋとして受け、クロック信号に基づいてセンスラインを
介して入るセンシングノードＳＮの状態を入力Ｄとして
受けて出力端Ｄout に出力するＤ−フリップフロップと
を備えている。
【００３３】
【発明の効果】本発明の半導体メモリ装置のセンシング
回路並びにこれを用いたセンシング方法には下記のよう
な効果がある。請求項１、３、６の発明によれば、セン
シング回路の大きさが小さく且つ簡単であるため、高集
積度を要求する素子に適用しやすい。請求項２の発明に
よれば、ビットライン電圧は可変的であるが、電圧レベ
ルシフタによりその変化幅が小さいため、従来の技術の
ようなビットライン電圧のクランピングが必要ない。こ
れにより、電力消耗を低減させることができ、ソフトプ
ログラミングのための信頼性の低下を抑制することがで
きる。請求項４、５の発明によれば、センシング回路は
電流源を利用して電力を供給するため、供給電圧の変化
に非常に強い。このため、低い供給電圧でもセンシング
速度が低下しないため、低電圧、低電力、高速の不揮発
性メモリ装置に応用するのに適する。
回路並びにこれを用いたセンシング方法には下記のよう
な効果がある。請求項１、３、６の発明によれば、セン
シング回路の大きさが小さく且つ簡単であるため、高集
積度を要求する素子に適用しやすい。請求項２の発明に
よれば、ビットライン電圧は可変的であるが、電圧レベ
ルシフタによりその変化幅が小さいため、従来の技術の
ようなビットライン電圧のクランピングが必要ない。こ
れにより、電力消耗を低減させることができ、ソフトプ
ログラミングのための信頼性の低下を抑制することがで
きる。請求項４、５の発明によれば、センシング回路は
電流源を利用して電力を供給するため、供給電圧の変化
に非常に強い。このため、低い供給電圧でもセンシング
速度が低下しないため、低電圧、低電力、高速の不揮発
性メモリ装置に応用するのに適する。
【００３４】請求項７、８、９の発明によれば、ビット
ラインキャパシタンスの大きな充放電が起こらないた
め、電力消耗を低減させることができ、センシング速度
を増加させることができる。更に、第１、第２電流源を
利用して電力を供給するため、供給電圧の変化に非常に
強い。このため、低い供給電圧でもセンシング速度が低
下しないため、低電圧、低電力、高速の不揮発性メモリ
装置に応用するのに適する。
ラインキャパシタンスの大きな充放電が起こらないた
め、電力消耗を低減させることができ、センシング速度
を増加させることができる。更に、第１、第２電流源を
利用して電力を供給するため、供給電圧の変化に非常に
強い。このため、低い供給電圧でもセンシング速度が低
下しないため、低電圧、低電力、高速の不揮発性メモリ
装置に応用するのに適する。
【図１】従来の第１方法による半導体メモリ装置のセン
シング回路を示す図。
シング回路を示す図。
【図２】従来の第２方法による半導体メモリ装置のセン
シング回路を示す図。
シング回路を示す図。
【図３】本発明の半導体メモリ装置のセンシング回路を
示す構成ブロック図。
示す構成ブロック図。
【図４】図３を簡単な記号で示した時の半導体メモリ装
置のセンシング回路図。
置のセンシング回路図。
【図５】（ａ）はスイッチ部のオン(on)時の図４の等価
回路図、（ｂ）は消去されたセルのプリチャージ動作時
の回路図、（ｃ）はプログラムされたセルのプリチャー
ジ動作時の回路図。
回路図、（ｂ）は消去されたセルのプリチャージ動作時
の回路図、（ｃ）はプログラムされたセルのプリチャー
ジ動作時の回路図。
【図６】プリチャージ動作時の回路の動作点。
【図７】消去されたセル／プログラムされたセルのプリ
チャージ動作時の回路図。
チャージ動作時の回路図。
【図８】センシング動作時の動作点の特性図。
【図９】（ａ）は消去されたセルのプリチャージ動作時
／センシング動作時のセンシングノードとビットライン
の電圧波形図、（ｂ）はプログラムされたセルのプリチ
ャージ動作時／センシング動作時のセンシングノードと
ビットラインの電圧波形図。
／センシング動作時のセンシングノードとビットライン
の電圧波形図、（ｂ）はプログラムされたセルのプリチ
ャージ動作時／センシング動作時のセンシングノードと
ビットラインの電圧波形図。
【図１０】具体的な本発明の半導体メモリ装置のセンシ
ング回路図。
ング回路図。
３１ メモリアレイ ３２ 電圧レベルシフタ ３３ スイッチ部 ３４ 第１電流源 ３５ 第２電流源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 大 萬 大韓民国慶尚北道浦港市南区地谷洞（番地 なし）浦港工大教授アパートメント９− 1201 (72)発明者 崔 雄 林 大韓民国忠清北道清州市佳景洞（番地な し）世元アパートメント103−1002
Claims (9)
- 【請求項１】 メモリセルのドレイン端に連結されたビ
ットラインと、 前記メモリセルのデータをセンシングして出力するため
のセンスラインと、 前記ビットラインとセンスライン間をスイッチングする
スイッチ部と、 電源電圧と前記ビットラインとの間に形成され、前記メ
モリセルのビットラインに電流を供給する第１電流源
と、 前記電源電圧と前記センスラインとの間に形成され、セ
ンスラインに電流を供給する第２電流源と、 前記ビットラインと前記センスライン間に一定の電位差
を与える電圧レベルシフタと、 前記センスラインと前記接地電圧との間に形成され、ゲ
ート端が前記電圧レベルシフタの一端に連結されるセン
スＭＯＳトランジスタとを備えることを特徴とする半導
体メモリ装置のセンシング回路。 - 【請求項２】 前記センスＭＯＳトランジスタのゲート
端には前記電圧レベルシフタの正の電圧端子が連結され
ることを特徴とする請求項１記載の半導体メモリ装置の
センシング回路。 - 【請求項３】 前記センスＭＯＳトランジスタ、前記ス
イッチ部はＮＭＯＳトランジスタから構成されることを
特徴とする請求項１記載の半導体メモリ装置のセンシン
グ回路。 - 【請求項４】 前記第１電流源は、 ソース端が電源電圧端に連結され、ゲート端とドレイン
端とが連結される第１ＰＭＯＳトランジスタと、 前記第１ＰＭＯＳトランジスタのドレイン端と接地電圧
端との間に連結された電流源と、 ソース端が電源電圧端に連結され、ドレイン端がビット
ラインに連結され、ゲート端が前記第１ＰＭＯＳトラン
ジスタに連結される第２ＰＭＯＳトランジスタとから構
成されることを特徴とする請求項１記載の半導体メモリ
装置のセンシング回路。 - 【請求項５】 前記第２電流源は、 第１電流源と同じ第１ＰＭＯＳトランジスタと、 電流源と、 ソース端が電源電圧端に連結され、ドレイン端がビット
ラインに連結され、ゲート端が前記第１ＰＭＯＳトラン
ジスタに連結される第３ＰＭＯＳトランジスタとから構
成されることを特徴とする請求項１記載の半導体メモリ
装置のセンシング回路。 - 【請求項６】 前記スイッチ部に入力されるクロック信
号を遅延させて反転させた信号をクロック信号とし、前
記センシングノードに伝達された信号を出力するＤ−フ
リップフロップを更に備えることを特徴とする請求項１
記載の半導体メモリ装置のセンシング回路。 - 【請求項７】 選択された特定のメモリセルのワードラ
インに電圧を印加するステップと、 スイッチをオンさせてビットラインとセンスラインとを
連結させて選択されたメモリセルのビットラインをプリ
チャージさせるステップと、 前記スイッチをオフさせて選択されたメモリセルのしき
い値電圧の差によるセンシングノードの電圧変化を利用
して前記選択されたメモリセルのデータをセンシングす
るステップとを備えることを特徴とする半導体メモリ装
置のセンシング回路を用いたセンシング方法。 - 【請求項８】 前記プリチャージステップは、 前記メモリセルのしきい値電圧の低い場合にはメモリセ
ルに第１、第２電流源の電流の大部分が流れ、前記メモ
リセルのしきい値電圧の高い場合にはセンスラインを介
してセンスＭＯＳトランジスタに第１、第２電流源の電
流の大部分が流れる過程により行われることを特徴とす
る請求項７記載の半導体メモリ装置のセンシング回路を
用いたセンシング方法。 - 【請求項９】 前記センシングステップは、前記選択さ
れたメモリセルのしきい値電圧の低い場合にはセンシン
グノードの電圧が高く現れ、選択されたメモリセルのし
きい値電圧の高い場合にはセンシングノードの電圧が低
く現れることを特徴とする請求項７記載の半導体メモリ
装置のセンシング回路を用いたセンシング方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR50970/1998 | 1998-11-26 | ||
| KR1019980050970A KR100287884B1 (ko) | 1998-11-26 | 1998-11-26 | 반도체 메모리소자의 센싱회로 및 그를 이용한센싱방법 |
Publications (2)
| Publication Number | Publication Date |
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