KR20050013649A - 2개 이상의 별개의 저항 상태를 갖는 메모리용 감지 증폭기 - Google Patents

2개 이상의 별개의 저항 상태를 갖는 메모리용 감지 증폭기

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KR20050013649A
KR20050013649A KR10-2004-7021385A KR20047021385A KR20050013649A KR 20050013649 A KR20050013649 A KR 20050013649A KR 20047021385 A KR20047021385 A KR 20047021385A KR 20050013649 A KR20050013649 A KR 20050013649A
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current electrode
coupled
voltage
output
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KR10-2004-7021385A
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조셉 제이. 나하스
토마스 더블유. 안드레
브래들리 제이. 가르니
치트라 케이. 서브라마니안
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프리스케일 세미컨덕터, 인크.
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Abstract

메모리(10)에서, 감지 시스템(14)은 하나의 데이터(54) 및 2개의 기준(64,75) 입력들을 사용하여 비트 상태들을 검출하여, 선택된 메모리 비트 셀(77)의 컨덕턴스와 중간 기준 컨덕턱스의 차이를 감지한다. 기준 컨덕턴스는 하이 컨덕턴스 상태의 메모리 셀(78)과 로우 컨덕턴스 상태의 메모리 셀(79)의 평균 컨덕턴스로서 발생된다. 데이터 입력(54)은 선택된 메모리 비트 셀(77)에 결합된다. 2개의 기준 입력들은 하이 및 로우 컨덕턴스 메모리 상태의 메모리 셀들에 각각 결합된다. 감지 증폭기들은 전류 바이어싱 또는 전압 바이어싱을 사용하여 미리 정해진 전압 범위 내의 감지 전압을 비트 셀들의 양단에 제공한다. 감지 증폭기들의 상보 출력들에 결합되는 커패시턴스는 회로 설계들에 의해 밸런싱된다. 일 형태에서, 2개의 기준 입력들은 내부적으로 접속된다. 여러개의 이득 단(90, 150, 110, 130) 중 하나는 기생 에러들을 주입하지 않고 감지 증폭기 출력을 증폭한다.

Description

2개 이상의 별개의 저항 상태를 갖는 메모리용 감지 증폭기{SENSE AMPLIFIER FOR A MEMORY HAVING AT LEAST TWO DISTINCT RESISTANCE STATES}
FLASH 메모리 등의 불휘발성 메모리 장치는 전자 시스템에서 매우 중요한 컴포넌트이다. FLASH는 오늘날 사용되는 주요 불휘발성 메모리 장치이다. FLASH 메모리의 단점은 고전압이 요구되고 프로그램과 소거 시간이 느리다는 점이다. 또한, FLASH 메모리는 메모리 고장 이전에 104내지 106사이클의 나쁜 기입 내구성(write endurance)를 갖는다. 또한, 상당한 데이터 보유를 유지하기 위해서, 게이트 산화물의 스케일링은 전자들이 바라보는 터널링 장벽에 의해 제한된다. 따라서, FLASH 메모리는 스케일될 수 있는 차원이 한정된다.
이러한 단점을 극복하기 위해서, 다른 유형의 불휘발성 메모리가 연구되고 있다. 이러한 장치 중 하나는 자기저항 RAM(이하, "MRAM"이라 함)이다. 그러나, 상업적으로 실용적이기 위해서는, MRAM은 편재의 메모리 기술에 비해 상당한 메모리 밀도를 가져서 차세대용으로 스케일가능하고, 낮은 전압에서 동작하며, 낮은 전력소모와 경쟁력있는 판독/기입 속도를 가져야 한다.
터널 접합(TJ)의 저항은 터널 정성 상부와 하부 자기층의 분극 상태에 따라 변화한다. 저항은 자계가 동일 방향으로 정렬되는 경우 낮은 저항값에서 자계가 반대 방향으로 정렬된 경우 높은 저항값까지 변화한다. 값의 변화는 30% 정도이다. 따라서, 10㏀의 낮은 저항값에 있어서, 높은 저항값은 13㏀일 수 있다. MRAM용 감지 증폭기는 이러한 값의 차이를 검출하는 것이 필요하다. 저항의 명목값은 공정으로 인한 변동을 가지기 때문에, 한 비트 내의 TJ의 저항과 하이 상태의 기준 비트와 로우 상태의 기준 비트 간의 중간점으로서 형성될 수 있는 중간점 근방의 비교에 의해 비트의 상태를 검출하는 것이 유용하다. 또한, 비트 라인의 기생 저항과 커패시턴스로부터의 로딩과 칼럼 멀티플렉싱의 밸런싱을 위해 대칭을 유지하는 것이 중요하다. Reohr 등에 허여되고 발명의 명칭이 "Interconnection network for connecting memory cells to Sense Amplifiers"인 미국특허 제6,269,040"호에서, 셀의 저항은 높은 저항과 낮은 저항 사이의 평균 저항과 비교된다. Reohr 등의 회로에서, 로딩인 두개의 상이한 서브어레이(SUBARRAY)로부터 기준을 공유함으로써 완전하지는 않지만 거의 밸런싱되어 중간점 기준을 형성한다. 불행히도, 이러한 솔루션은 또한 구현을 위해 두개의 감지 증폭기를 요구한다. 또한, MRAM에서와 같이 정상 상태(steady state) 전류 신호에 비해 비트 라인 커패시턴스를 충전하는데 상당한 전류가 필요한 메모리 어레이에 있어서, 감지 타임의 상당한 부분이 비트 라인 충전과 등화(equalization)를 위해 소모될 수 있다.
대부분의 공지된 감지 증폭기는 감지 증폭기의 입력 노드의 이동에 매우 반응성이 좋은 출력 단자를 갖는다. 이러한 반응성은 입력 노드가 그들의 정상 상태 레벨까지 충전됨에 따라 출력 노드 상의 스윙을 야기한다. 전압 상의 스윙 동안, 용량성 불균형(capacitive imbalance)이 변동 신호(transient signal)를 좌우할 수 있기 때문에 차분 신호 및 동작 속도의 손실을 야기한다.
MRAM은 고속 및 불휘발성일 수 있는 범용 메모리에 대한 전망을 제공한다. 이러한 전망에 부응하기 위해서는, 속도와 메모리 영역 효율성, 특히 저장된 데이터 값의 감지 속도에서 상당한 향상이 필요하다.
본 발명은 메모리 비트가 적어도 두개의 별개의 저항 상태를 갖는 자기저항 랜덤 액세스 메모리(MRAMs) 및 다른 메모리에 관한 것으로서, 특히, 이러한 메모리에 대한 감지 증폭기 회로에 관한 것이다.
본 발명의 상기 및 추가의 그리고 보다 구체적인 목적 및 이점은 첨부된 도면을 참조하여 후술하는 상세한 설명으로부터 보다 명백해질 것이다.
도 1은 바이어스 회로를 구비한 감지 증폭기의 개략도.
도 2는 바이어스 회로를 구비한 다른 감지 증폭기의 개략도.
도 3은 바이어스 회로를 구비한 다른 감지 증폭기의 개략도.
도 4는 바이어스 회로를 구비한 다른 감지 증폭기의 개략도.
도 5는 바이어스 회로를 구비한 다른 감지 증폭기의 개략도.
도 6은 바이어스 회로를 구비한 또 다른 감지 증폭기의 개략도.
도 7은 도 1, 3 및 5에서 도시된 감지 증폭기 중 임의의 것에서 사용되는 감지 증폭기에 관련된 이득 단(gain stage)의 개략도.
도 8은 도 2, 4 및 6에서 도시된 감지 증폭기 중 임의의 것에서 사용되는 감지 증폭기에 관련된 다른 이득 단의 개략도.
도 9는 도 1, 3, 및 5에서 도시된 감지 증폭기 중 임의의 것에서 사용되는 감지 증폭기에 관련된 다른 이득 단의 개략도.
도 10은 도 2, 4 및 6에서 도시된 감지 증폭기 중 임의의 것에서 사용되는 감지 증폭기에 관련된 다른 이득 단의 개략도.
도 11은 도 1, 2, 3, 4, 5, 또는 6 중 임의의 것에서 바이어스 회로에 대신하여 사용되는 다른 바이어스 회로의 개략도.
도 1에서 도시된 메모리(10)는 전압 바이어스 부분(12), 감지 증폭기(14) 및 어레이 부분(16)을 갖는다. 전압 바이어스 부분(12)은 전원 전압 단자 VDD에 접속된 제1 전류 전극 또는 소스를 갖는 P 채널 트랜지스터(22)이다. 트랜지스터(22)의 제어 전극 또는 게이트는 노드(24)에서 트랜지스터(22)의 제2 전류 전극 또는 드레인에 접속된다. N- 채널 트랜지스터(26)는 드레인이 트랜지스터(22)의 드레인에 접속되고, 게이트가 연산 증폭기(20)의 출력에 접속되며, 소스가 노드(28)에 접속된다. 연산 증폭기(20)는 제1 입력인 포지티브(비반전) 입력이 기준 전압(VREF)에 접속된다. 연산 증폭기(20)의 제2 입력인 네거티브(반전) 입력은 노드(28)에 접속된다. 저항기(30)의 제1 단자는 노드(28)에 결합된다. 저항기(30)는 저항값(RH1)을 갖는다. 저항기의 제2 단자는 VSS기준 전압 단자에 결합된다. P 채널 트랜지스터(32)는 소스가 VDD단자에 접속되고 게이트와 드레인은 서로 접속되고 노드(24)에 접속된다. N 채널 트랜지스터(34)는 드레인이 노드(24)에 접속되고, 게이트가 연산 증폭기(20)의 출력에 접속되고, 소스(36)가 저항기(36)의 제1 단자에 접속된다. 저항기(36)는 저항값(RLI)을 갖는다. 저항기(36)의 제2 단자는 VSS단자에 결합된다. 저항기(30) 및 저항기(36)의 접속은 후술하는 어레이 저항기(77 내지 79)의 접속을 정합하는 결합 장치(미도시)를 포함할 수 있다. 연산 증폭기(40)는 포지티브 입력이 트랜지스터(32)의 게이트와 드레인에 입력되고, 네거티브 입력이 감지 프리차지 전압(VB1)을 제공하기 위해 그 출력에 접속된다. 연산 증폭기(42)는 포지티브 입력이 트랜지스터(34)의 소스에 접속되고, 네거티브 입력이 비트 프리차지 전압(VB3)을 제공하기 위해 그 출력에 접속된다. 연산 증폭기(20)의 출력은 공통 게이트 바이어스 전압(VB2)을 제공한다.
감지 증폭기(14)에서, P 채널 트랜지스터(44)는 소스가 VDD전압 단자에 접속된다. 트랜지스터(44)의 드레인은 출력 노드(48)에서 N채널 트랜지스터(52)의 드레인에 접속된다. 트랜지스터(52)의 게이트는 VB2바이어스 전압에 접속된다. 트랜지스터(52)의 소스는 노드(54)에 접속되고 하나 이상의 결합 장치(미도시)를 통해 저항(RB)를 갖는 비트 저항(77)의 제1 단자에 접속된다. 비트 저항(77)의 제2 단자는 하나 이상의 결합 장치(미도시)를 통해 VSS전압 단자에 결합된다. P 채널 트랜지스터(60)는 소스가 VDD전압 단자에 접속되고, 게이트가 그 드레인과 트랜지스터(44)의 게이트에 접속된다. 스위치(50)는 제1 단자가 트랜지스터(44)의 드레인에 접속되고, 제2 단자가 노드(46)에서 트랜지스터(60)의 드레인에 접속된다. 스위치(50)는 등화 제어 신호(EQ)에 의해 제어된다. N 채널 트랜지스터(62)의 드레인은 노드(46)에 접속된다. 트랜지스터(62)는 게이트가 VCG바이어스 전압에 접속되고 소스가 노드(64)에 접속된다. 하이 기준 저항(78; RH2)의 제1 단자는 하나 이상의 결합 장치(미도시)를 통해 노드(64)에 결합된다. 저항(78)의 제2 단자는 하나 이상의 결합 장치(미도시)를 통해 VSS전압 단자에 결합된다. P 채널 트랜지스터(66)는 소스가 VDD전압 단자에 접속된다. 트랜지스터(66)의 게이트는 노드(46)에서 그 드레인에 접속되고 트랜지스터(60)의 게이트에 접속된다. 노드(46)는 기준 출력 단자(OUTREF)를 형성한다. N 채널 트랜지스터(68)의 드레인은 노드(46)에 접속된다. 트랜지스터(68)는 게이트가 바이어스 전압(VB2)에 접속된다. 트랜지스터(68)의 소스는 노드(75)에 접속되고 하나 이상의 결합 장치(미도시)를 통해 로우 기준 저항(79)(RL2)의 제1 단자에 결합된다. 저항(79)의 제2 단자는 하나 이상의 결합 장치(미도시)를 통해 VSS전압 단자에 결합된다. 스위치(80)는 제1 단자가 연산 증폭기(40)의 출력에 접속된다. 스위치(80)는 제2 단자가 노드(46)에 접속되고 제어 단자가 프리차지 제어 신호(PRECHARGE-S)에 접속된다. 스위치(81)는 제1 단자가 연산 증폭기(42)의 출력에 접속되고, 제2 단자가 노드(54)에 접속되며, 제어 단자가 프리차지 제어 신호(PRECHARGE-B)를 수신한다. 스위치(82)는 제1 단자가 연산 증폭기(42)의 출력에 접속되고, 제2 단자가 노드(64)에 접속되며, 제어 단자가 PRECHARGE-B 신호를 수신하다. 스위치(83)는 제1 단자가 연산 증폭기(42)의 출력에 접속되고, 제2 단자가 노드(75)에 접속되며, 제어 단자가 PRECHARGE-B 신호를 수신한다.
동작 시에, 감지 증폭기(14)는 하이 상태 또는 로우 상태로 프로그래밍가능한, 저항(77)으로 표시된, 메모리 셀의 상태를 감지한다. 비트(B), 하이 기준(H) 및 로우 기준(L)은 어드레스와 디코더(미도시)에 의해 감지 증폭기(14)에서 액세스된다. MRAM 등의 메모리에서, 하이 기준은 저항(78)으로 표시된 별개의 하이 저항 메모리 상태 RH2에 프로그래밍되는 셀이다. 마찬가지로, 로우 기준은 저항(79)으로 표시된 별개의 로우 저항 메모리 상태 RL2로 프로그래밍된 셀이다. 비트는 저항(77)으로 표시된 메모리 상태(RB)가 하이(하이 저항 상태로 표시) 또는 로우(로우 저항 상태로 표시)일 수 있는 어드레스된 셀이다. 패스 트랜지스터(미도시)는 각 트랜지스터(52, 62, 및 68)와 관련된 결합 메모리 셀 사이에 존재하므로, 트랜지스터(77, 78, 및 79) 각각은 관련 메모리 셀에 액세스하는 것에 관련된 누적 저항을 나타낸다. 마찬가지로, 패스 트랜지스터는 저항(77, 78 및 79)과 VSS전압 단자 사이에 존재할 수 있다.
바이어스 회로(12)는 3개의 특정 바이어스 전압을 생성하여 감지 증폭기(14)를 제어한다. 감지 증폭기(14)는 공통 게이트 전압(VB2)을 사용하여 트랜지스터(52, 62 및 68)를 바이어싱한다. 트랜지스터(52, 62 및 68)의 바이어싱은 VB2아래의 트랜지스터 임계치에 근접한 실질적으로 동일한 바이어스 전압을 저항(RB, RH2및 RL2) 양단에 인가한다. 이러한 바이어싱은 IB, IH및 IL로 표시한 각 트랜지스터(52, 62 및 68)의 포화 전류 레벨을 설정한다. IB, IH및 IL의 값은 RB, RH2및 RL2을 액세스하는 것에 관련되는 총 유효 저항에 의해 분할되는 이들 양단에 배치된 실질적으로 동일한 바이어스 전압과 근사하다. 도시된 형태에서, 트랜지스터(60 및 66)이 IH와 IL을 평균하는 방식으로 접속됨으로써, 각 트랜지스터(60 및 66)을 통과하는 전류를 (IH+IL)/(2)와 동일하게 설정할 수 있다. 트랜지스터(60 및 66)의 바이어싱은 노드(46)에서 기준 전압(OUTREF)를 설정한다. 노드(46)에서 트랜지스터(44)의 게이트를 트랜지스터(60 및 66)의 게이트에 접속하여 전류 미러로서 (IH+IL)/(2)에 동일한 트랜지스터(44)의 포화 전류 레벨로 설정한다. 노드(48)에서의 전압인 출력(OUT)은 그 후 트랜지스터(44)에 의해 도전된 포화 전류((IH+IL)/(2))와 트랜지스터(52)에 의해 도전된 포화 전류(IB) 사이의 차이를 반영한 것이다. 로우 저항 상태를 갖는 RB에 있어서, 노드(48)에서 출력 신호의 정상 상태 전압값은 기준 전압(OUTREF) 보다 전위가 낮을 수 있다. 하이 저항 상태를 갖는 RB에 있어서, 노드(48)에서 출력 신호의 정상 상태 전압값은 기준 전압(OUTREF)보다 전위가 높을 수 있다.
프리차지 및 등화(equalization) 기술의 사용은 감지 증폭기(14)의 속도를 향상시킨다. 프리차지 스위치(80 내지 83)와 등화 스위치(50)를 사용함으로써, 노드(54, 64, 75, 48, 및 46)에 관련된 전하 커패시턴스에 요구되는 시간이 상당히 감소된다. 프리차지 스위치(80)가 PRECHARGE_S 신호에 의해 비도전(nonconductive)된 후에 등화 스위치(50)를 도전 상태로 유지함으로써, 노드(46 및 48)은 동일한 전위로 유지되어 정상 상태 전위에 도달하고 회로에 관련된 용량성 불균형의 효과를 줄인다.
전압 바이어스 부분(12)은 기준 입력 전압(VREF)을 수신하고, RH1과 RL1를 사용하여 감지 증폭기(14)에 프리차지 및 바이어스 전압을 제공한다. 동작 시에, VB2는 연산 증폭기(20)에 의해 제어되어 노드(28) 상의 Vref입력 전압과 동일한 전압을 유지한다. 2개의 기준 메모리 셀(RH1및 RL1)는 노드(28)에 결합된다. RH1저항은 하이 저항 상태를 갖는 메모리 셀이고, RL1저항은 로우 저항 상태를 갖는 메모리 셀이다. 트랜지스터(52, 62 및 68)의 크기와 실질적으로 동일하게 크기가 정해진 트랜지스터(26 및 34)와 함께 연산 증폭기(20)의 반전 입력과 RH1및 RL1을 접속하여, VREF값과 실질적으로 동일한 감지 증폭기(14)의 정상 상태 전압을 생성하는 전압(VB2)을 설정하게 된다. 특히, 정상 상태 전압은 노드(56, 64 및 75)에서의 전압이다.
연산 증폭기(42)가 제공하는 전압(VB3)은 정상 상태 값과 근사한 값으로 노드(56, 64 및 75)를 프리차지하는데 사용된다. 트랜지스터(44, 60 및 66)와 실질적으로 동일한 크기의 트랜지스터(22 및 32)를 사용함으로써, 연산 증폭기(40)는 정상 상태값과 근사한 값으로 감지 증폭기(14)의 노드(48 및 46)를 프리차지하는데 사용되는 전압(VB1)을 제공한다.
바이어스 부분(12)은 온도, 공급 전압 및 공정 변동에 대하여 전압(VB1, VB2및 VB3)을 조정하도록 설계된다. 바이어스 부분(12)과 감지 증폭기(14) 간의 전압 값의 트래킹은 감지 증폭기(14)에서의 트랜지스터와 전압 바이어스 부분(12)의 트랜지스터의 의도적인 장치 크기 매칭과 기준 저항(RH1및 RL1)의 사용에 일부 기인한다.
도 2에서, 메모리(10)가 변형된 메모리(11)가 도시되어 있다. 설명의 편의를 위해, 도면에 걸처 동일하게 설명되는 동일 구성요소에 대하여 동일한 참조번호가 사용된다. 메모리(11)는 연산 증폭기(40)의 출력이 이제 P 채널 트랜지스터(44, 60 및 66)의 게이트에 접속된 전류(VB1)를 미러링(mirroring)하는 바이어스 전압을 제공한다는 점에서 메모리(10)와 상이하다. 트랜지스터(44, 60 및 66)의 게이트는 노드(46)에 더이상 접속되어 있지 않다. 연산 증폭기(20)의 출력은 이제 스위치(80)의 제1 단자에 접속되는 감지 프리차리 전압(VB2)을 제공한다. 트랜지스터(52)의 게이트는 이제 노드(46)에서 트랜지스터(62)의 드레인과 트랜지스터(62,68)의 게이트에만 접속된다. 즉, 트랜지스터(52, 62 및 68)의 게이트는 전압(VB2)에서 접속해제되어 노드(46)에 접속된다.
동작 시에, 감지 증폭기(14')는 하이 상태 또는 로우 상태로 프로그래밍가능한 저항(77)으로 표시한 메모리 셀의 상태를 감지한다. 전압(VB1)은 바이어스 회로 부분(12)에 의해 도 1의 전압(VB1)과 동일한 방식으로 제공된다. 전압(VB2)은 도 1에서 VB2와 동일한 방식으로 제공되고, 전압(VB3)은 도 1과 동일한 방식으로 제공된다. 전압(VB1)은 (IH1+IL1)/(2)으로 도시한 트랜지스터(44, 60 및 66)에 대한 공통 포화 현재 레벨을 설정한다. 각 트랜지스터(60 및 66)에 의해 도전된 전류 (IHL+ILL)/(2)는 노드(46)에서 합산되고 트랜지스터(62 및 68)로 분배되어 IH2및 IL2를 저항(78, 79)에 각각 제공한다. 전류(IH2및 IL2)는 저항(78, 79)을 노드(64, 75)에서 각각 실질적으로 동일한 전압을 제공하도록 각각 바이어싱한다. 트랜지스터(62, 68)는 노드(64, 75)에서 유사한 전압 이상의 대략 하나의 트랜지스터 임계값인 노드(46)에서의 전압(OUTREF)를 제공하도록 각각 접속된다. 노드(46)에서 트랜지스터(52)의 게이트에 인가된 전압은 노드(64 및 75)에서의 전압과 유사한 전압을 노드(54)에 제공한다. 포화 전류 레벨(IB)은 트랜지스터(52)에 대하여 설정된다. 전류(IB)는 저항(77)의 저항으로 분할되는 노드(54)에서의 전압과 실질적으로 동일하다. P 채널 트랜지스터(44, 60 및 66)의 바이어스(VB1)는 도 1의 N 채널 트랜지스터(52, 62 및 68)의 VB2바이어싱과 반대로 노드(54, 64 및 75)의 전압과 실질적으로 동일한 크기를 설정하는데 사용됨을 인식하여야 한다.
그 후, 노드(48)에서의 전압인 출력(OUT)은 트랜지스터(44)에 의해 도전되는 포화 전류 (IH+IL)/(2)와 트랜지스터(52)에 의해 도전되는 포화 전류(IB) 사이의 차이를 반영할 것이다. 로우 저항 상태를 갖는 RB에 있어서, 노드(48)에서의 출력 신호의 정상 상태 전압값은 기준 전압(OUTREF)보다 전위가 낮아질 것이다. 하이 저항 상태를 갖는 RB에 있어서, 노드(48)에서의 출력 신호의 정상 상태 전압값은 기준 전압(OUTREF)보다 전위가 높아질 것이다.
메모리(11)의 프리차지 및 등화 기능의 동작은 메모리(10)에 대하여 상술한 것과 유사하다. 따라서, 이에 대한 추가 설명은 생략한다.
도 3에는, 도 1의 메모리(10)의 변형인 메모리(13)가 도시되어 있다. 설명의 편이를 위해, 도면에 있어서 공통인 동일한 구성요소에 동일한 참조번호가 적용된다. 메모리(13)는 OUTREF출력 단자가 노드(46)에 더이상 제공되지 않아서 트랜지스터(60 및 66)와 관련된 게이트 커패시턴스가 출력 단자에 직접 접속되는 것을 방지한다는 점에서 메모리(10)와 상이하다.
트랜지스터(66 및 68)의 드레인은 노드(46)에 더이상 접속되지 않고 출력 단자(OUTREF)인 노드(84)에 접속된다. 등화 스위치(85)는 제1 단자가 노드(46)에 접속되고 제2 단자가 노드(84)에서 OUTREF출력 단자에 접속된다. 등화 스위치(85)의 제어 단자는 등화(EQ) 신호에 접속된다. 또한, 트랜지스터(62 및 68)의 소스는 노드(64)에 직접 접속되고 노드(75)는 제거된다. 프리차지 스위치(83)도 또한 제거된다.
메모리(13)의 동작은 메모리(10)의 동작과 매우 유사하며, 유사한 특징은 간이함을 위해 반복되지 않을 것이다. 등화 스위치(50 및 85)는 도전되면서, 감지 증폭기(14")의 정상 상태 거동은 도전된 등화 스위치(50)를 갖는 감지 증폭기(14)와 실질적으로 동일하다. 등화 신호(EQ)가 액티브하지 않게 된 후에, 트랜지스터(60 및 66)는 각각 트랜지스터(62 및 68)와 연동되고, 트랜지스터(62 및 68)의 소스 사이의 접속은 전류 IH와 IL을 평균화를 유지하고 트랜지스터(60, 66, 62 및 68)가 모두 (IH+IL)/(2)의 평균 전류를 바이어스한다. 반면에, 도 1의 메모리(10)에서의 전류 평균화는 트랜지스터(60 및 66)의 드레인의 접속에 의해 상술한 바와 같이 일부 달성된다. 메모리(10)과 비교하여 메모리(13)의 장점은 출력 노드(OUT 및 OUTREF)가 동일한 총 결합 커패시턴스를 갖도록 설계된다는 것이다. 이와 같이, 출력 노드 전압은 공통 전류 오프셋이 입력들에 인가될 때와 마찬가지로 트래킹할 수 있다. 메모리(13)의 프리차지 및 등화 기능의 동작은 메모리(10)와 함께 상술한 것과 유사하다. 따라서, 추가 설명은 생략한다.
도 4에는, 도 2의 메모리(11)의 변형인 메모리(15)가 도시된다. 설명의 편의를 위해, 도면에서 공통된 동일 구성요소에 동일 참조번호가 적용된다. 메모리(15)는 OUTREF출력 단자가 노드(46)에 더 이상 제공되지 않아 트랜지스터(62 및 68)에 관련된 게이트 커패시턴스가 출력 단자에서 직접 접속되는 것을 방지한다는 점에서 메모리(11)와 상이하다. 트랜지스터(66 및 68)의 드레인은 노드(46)에 더이상 접속되지 않고 출력 단자(OUTREF)인 노드(84)에 접속된다. 등화 스위치(85)는 제1 단자가 노드(46)에 접속되고 제2 단자는 노드(84)에서 OUTREF출력 단자에 접속된다. 등화 스위치(85)의 제어 단자는 등화(EQ) 신호에 접속된다. 또한, 트랜지스터(62 및 68)의 소스는 노드(64)에 직접 접속되고 노드(75)가 제거된다. 프리차지 스위치(83)도 또한 제거된다.
메모리(15)의 동작은 메모리(11)의 동작과 매우 유사하고, 유사한 특징은 간이함을 위해 반복되지 않을 것이다.
도 2에서는 트렌지스터(62 및 68)의 드레인이 전기적으로 단락되고 트랜지스터(62 및 68)의 소스는 분리되지만, 도 4에서는, 트랜지스터(62 및 68)은 소스가 전기적으로 단락되고 분리된 드레인을 갖는다. 메모리(11) 및 메모리(15) 모두에서, 노드(46)에서의 전압은 유사한 방식으로 설정되고 트랜지스터(52)의 게이트에 인가된다. 메모리(13)가 메모리(10)에 대하여 갖는 것과 비교하여 메모리(15)는 메모리(11)와 동일한 효과를 갖는다. 이 효과는 출력 노드(OUT, OUTREF)는 동일한 총 결합 커패시턴스를 갖도록 설계된다는 점이다. 이러한 방식으로, 출력 노드 전압은 공통 전류 오프셋이 입력에 인가되는 경우와 마찬가지로 트래킹할 수 있다. 메모리(15)의 프리차지 및 등화 기능의 동작은 메모리(10)에 관련하여 상술한 것과유사하다. 따라서, 추가 설명을 생략한다.
도 5에는, 도 3의 메모리(13)의 변형인 메모리(89)가 도시되어 있다. 설명의 편의를 위해, 도면들에 도시된 것과 동일한 구성요소에 동일 참조번호가 적용된다. 메모리(89)는 트랜지스터(44)의 게이트가 노드(84)에 이제 접속되고 트랜지스터(66)의 게이트는 노드(48)에 접속된다는 점에서 메모리(13)과 상이하다. 이와 달리, 메모리(13)에서 트랜지스터(44 및 66) 모두의 게이트는 노드(46)에서 트랜지스터(60)의 게이트에 접속된다. 또한, 등화 스위치(87)는 메모리(89)에 추가된다. 등화 스위치(87)의 제1 단자는 출력(OUT) 노드(48)에 접속되고, 등화 스위치(87)의 제2 단자는 출력(OUTREF) 노드(84)에 접속된다. 등화 스위치(87)의 제어 단자는 등화 신호(EQ2)에 접속된다.
메모리(89)의 동작은 메모리(13)의 동작과 매우 유사하므로 유사한 특징은 간이함을 위해 반복되지 않을 것이다. 동작 시에, 등화 스위치(50 및 85)는 도전되지만, 감지 증폭기(14"")의 정상 상태 거동은 도 3의 감지 증폭기(14")의 정상 상태 거동과 실질적으로 동일하다. EQ 및 EQ2가 선언(assert)되지 않으면, 노드(48)에서의 출력 단자(OUT)는 IB와 (IH1+IL1)/(2) 간의 차이에 응답하여 도 3의 메모리(13)에서 설명된 것과 유사한 방식으로 전압에 이동된다. 일 형태에서, 신호(EQ2)는 신호(EQ)보다 약간 긴 기간 동안 선언되도록 유지되어 스위치(50)와 스위치(85) 간의 임의의 용량성 불균형의 영향을 감소시킬 수 있다. 노드(48)의 이동에 응답하여, 노드(48)의 트랜지스터(66)의 게이트에 대한 교차 결합은 노드(84)에서의 출력 전압(OUTREF)이 노드(48)로부터 반대 방향으로 이동하게 한다. 노드(84)에서 트랜지스터(44)의 게이트로의 피드백은 노드(48 및 84)에서 이동에 추가의 증폭을 가한다. 메모리(89)의 프리차지 기능의 동작은 메모리(10)와 관련하여 상술한 것과 유사하다. 따라서, 추가 설명은 생략한다.
도 6에는, 도 4의 메모리(15)와 유사한 메모리(88)가 도시되어 있다. 설명의 편의를 위해, 도면에서 동일한 구성요소에 대하여 동일 참조번호가 적용된다. 메모리(88)은 트랜지스터(52)의 게이트가 이제 노드(84)에 접속되고 트랜지스터(68)의 게이트는 노드(48)에 접속된다는 점에서 메모리(15)와 상이하다. 이와 달리, 메모리(15)에서는, 트랜지스터(52 및 68)의 게이트는 노드(46)에서 트랜지스터(62)의 게이트에 접속된다. 또한, 등화 스위치(87)가 메모리(88)에 추가된다. 등화 스위치(87)의 제1 단자는 출력(OUT) 노드(48)에 접속되고, 등화 스위치(87)의 제2 단자는 출력(OUTREF) 노드(84)에 접속된다. 등화 스위치(87)의 제어 단자는 등화 신호(EQ2)에 접속된다.
메모리(88)의 동작은 메모리(15)의 동작과 매우 유사하므로, 유사한 특징은 간이함을 위해 반복되지 않는다. 동작 시에, 등화 스위치(50 및 85)는 도전되지만, 감지 증폭기(14""')의 정상 상태 거동은 도 4의 감지 증폭기(14"')의 정상 상태 동작과 실질적으로 동일하다. EQ와 EQ2를 비선언하면, 노드(48)에서의 출력 단자(OUT)는 IB와 (IH1+IL1)/(2) 간의 차이에 응답하여 도 4의 메모리(15)에 대해 설명한 것과 유사한 방식으로 전압으로 이동된다. 일 형태에서, 신호(EQ2)는 신호(EQ)보다 약간 긴 기간 동안 인가되어 스위치(50)와 스위치(85) 사이의 임의의 용량성 불균형의 영향을 감소시킨다. 노드(48) 상의 이동에 응답하여, 노드(48)의 트랜지스터(68)의 게이트에 대한 교차 결합은 노드(84)에서의 출력 전압(OUTREF)이 노드(48)로부터 반대 방향으로 이동하게 한다. 노드(84)로부터 트랜지스터(52)의 게이트로의 피드백은 노드(48 및 84)에서의 이동으로 추가 증폭을 더한다. 메모리(88)의 프리차지 기능의 동작은 메모리(10)에 관하여 상술한 바와 유사하다. 따라서, 추가 설명은 생략한다.
도 7에는, 도 1, 3, 또는 5의 상술한 감지 증폭기 중 어느 것과 관련하여 사용될 수 있는 이득 단(90)이 도시되어 있다. 예를 들면, 노드(48)의 OUT 신호는 P 채널 트랜지스터(92)와 P 채널 트랜지스터(96) 각각의 게이트에 접속되는 IN 입력 단자에 접속된다. 노드(46)(도 1) 또는 노드(84)(도 3 또는 도 5) 중 하나의 OUTREF신호는 P 채널 트랜지스터(102)와 P 채널 트랜지스터(104) 각각의 게이트에 접속되는 IN_REF 입력 단자에 접속된다. 트랜지스터(92)는 소스가 VDD공급 전압 단자에 접속되고, 게이트가 IN 신호를 수신하며, 드레인이 출력 단자(OUT_B)에서 N 채널 트랜지스터(94)의 드레인에 접속된다. 트랜지스터(94)는 게이트가 노드(95)에 접속되고, 소스가 VSS공급 전압 단자에 접속된다. 트랜지스터(96)는 소스가 VDD공급 전압 단자에 접속되고, 게이트가 IN 신호를 수신하며, 드레인이 노드(98)에서 N 채널 트랜지스터(100)의 드레인에 접속된다. 트랜지스터(100)의 게이트는 그 드레인에 접속되고, 트랜지스터(100)의 소스는 VSS공급 전압 단자에 접속된다. P 채널 트랜지스터(102)는 소스가 VDD공급 전압 단자에 접속되고, 게이트는 IN_REF 신호를 수신하며, 드레인이 노드(95)에서 N 채널 트랜지스터(103)의 드레인에 접속된다. 트랜지스터(103)의 드레인은 그 게이트에 접속된다. 트랜지스터(103)는 소스가 VSS공급 전압 단자에 접속된다. P 채널 트랜지스터(104)는 소스가 VDD공급 전압 단자에 접속되고, 게이트가 IN_REF 신호에 접속되고, 드레인이 출력 단자(OUT)에서 N 채널 트랜지스터(106)의 드레인에 접속된다. 트랜지스터(106)의 게이트는 노드(98)에 접속된다. 트랜지스터(106)의 소스는 VSS공급 전압 단자에 접속된다.
동작 시에, 트랜지스터(92 및 96)의 게이트에 인가된 IN 신호의 전압은 [(VDD-IN) +Vthp]2에 비례하는 이들 두 트랜지스터에 대한 포화 전류 레벨을 생성하는데, 여기서, Vthp는 트랜지스터(92)와 같은 P 채널 트랜지스터의 임계치 전압이다. 마찬가지로, 트랜지스터(102 및 104)의 게이트에 인가된 신호(IN_REF)의 전압은 [(VDD-IN_REF) +Vthp]2에 비례하는 이들 두개의 트랜지스터에 대한 포화 전류 레벨을 생성한다. 트랜지스터(96 및 100)는 노드(98)에서 출력을 갖는 이득 단(90)의 제1 입력 단을 형성한다. 트랜지스터(96)에 의해 도전되는 전류는 다이오드 구성의 트랜지스터(100)에 의해 미러링되어 [(VDD-IN) +Vthp]2와 동일한 트랜지스터(106)내의 포화 전류 조건을 생성한다. 유사하게, 트랜지스터(102 및 103)은 노드(95)에서 출력을 갖는 제2 입력 단을 형성한다. 트랜지스터(102)에 의해 도전되는 전류는 다이오드 구성 트랜지스터(103)에 의해 미러링되어 [(VDD-IN_REF) +Vthp]2와 동일한 트랜지스터(94) 내의 포화 전류 조건을 생성한다. 트랜지스터(92 및 94)는 제1 출력 단을 형성하고 트랜지스터(104 및 106)는 제2 출력 단을 형성한다. 트랜지스터(92 및 94)의 포화 전류 조건에 응답하여, 제2 출력 단의 출력은 하이 또는 로우 논리 상태를 향하여 이동하는 OUT_B에서의 전압을 갖는다. 마찬가지로, 트랜지스터(104 및 106)의 포화 전류 조건에 응답하여, 제1 출력 단의 출력은 OUT_B의 상태와 반대인 논리 상태를 향하여 이동하는 OUT에서의 전압을 갖는다. 입력 신호들의 차분 증폭량은 이득 단(90)에서의 모든 트랜지스터의 크기와 차분 입력(IN 및 IN_REF)의 D.C. 바이어스에 의존한다.
도 8에는, 도 2, 4, 또는 6의 감지 증폭기와 관련하여 사용될 수 있는 이득 단(150)이 도시되어 있다. IN 입력 신호는 N 채널 트랜지스터(156)의 게이트와 N 채널 트랜지스터(164)의 게이트에 접속된다. IN_REF 신호는 N 채널 트랜지스터(170 및 174)의 게이트에 접속된다. P 채널 트랜지스터(152)는 소스가 VDD공급 전압 단자에 접속되고, 게이트가 노드(154)에 접속되며, 드레인이 출력 단자(OUT_B)에서 N 채널 트랜지스터(156)의 드레인에 접속된다. 트랜지스터(156)의 게이트는 입력 신호(IN)에 접속된다. 트랜지스터(156)의 소스는 VSS공급 전압 단자에 접속된다. P 채널 트랜지스터(160)의 소스는 VDD공급 전압 단자에 접속된다. 트랜지스터(160)의 게이트는 그 드레인에 접속되고 노드(162)에서 N 채널 트랜지스터(164)의 드레인에 접속된다. 트랜지스터(164)의 게이트는 입력(IN) 신호에 접속된다. 트랜지스터(164)의 소스는 VSS공급 전압 단자에 접속된다. P 채널 트랜지스터(168)의 소스는 VSS공급 전압에 접속된다. 트랜지스터(168)의 게이트는 그 드레인에 접속되고 노드(154)에서 N 채널 트랜지스터(170)의 드레인에 접속된다. 트랜지스터(170)의 게이트는 입력(IN_REF)에 접속된다. 트랜지스터(170)는 소스가 VSS공급 전압 단자에 접속된다. P 채널 트랜지스터(172)의 소스는 VDD공급 전압 단자에 접속된다. 트랜지스터(172)의 게이트는 노드(162)에 접속된다. 트랜지스터(172)의 드레인은 출력 단자(OUT)과 N 채널 트랜지스터(174)의 드레인에 접속된다. 트랜지스터(174)의 게이트는 입력 신호(IN_REF)에 접속된다. 트랜지스터(174)의 소스는 VSS공급 전압 단자에 접속된다.
동작 시에, 트랜지스터(156 및 164)의 게이트에 인가되는 IN 신호의 전압은 [IN-VSS-Vthn]2에 비례하는 이들 두개의 트랜지스터에 대한 포화 전류 레벨을 생성하는데, 여기서, Vthn은 트랜지스터(156)와 같은 N 채널 트랜지스터의 임계치 전압이다. 마찬가지로, 트랜지스터(170 및 174)의 게이트에 인가된 신호(IN_Ref)의 전압은 [IN_Ref-VSS-Vthn]2에 비례하는 이들 두개의 트랜지스터에 대한 포화 전류 레벨을생성한다. 트랜지스터(164)에 의해 도전된 전류는 다이오드 구성 트랜지스터(160)에 의해 미러링되어 [IN-VSS_Vthn]2와 동일한 트랜지스터(172) 내의 포화 전류 조건을 생성한다. 마찬가지로, 트랜지스터(170)에 의해 도전되는 전류는 다이오드 구성 트랜지스터(168)에 의해 미러링되어 [IN_Ref-VSS-Vthn]2와 동일한 트랜지스터(152) 내의 포화 전류 조건을 생성한다. 트랜지스터(152 및 156)의 포화 전류 조건에 응답하여, OUT_B에서의 전압은 하이 또는 로우 논리 상태를 향해 이동한다. 마찬가지로, 트랜지스터(172 및 174)의 포화 전류 조건에 응답하여, OUT에서의 전압은 OUT_B에서의 논리 상태와 반대의 논리 상태를 향하여 이동한다. 입력 신호의 차분 증폭량은 이득 단(150)에서 모든 트랜지스터의 크기와 차분 입력(IN 및 IN_REF)의 D.C. 바이어스에 의존함을 인식하여야 한다.
도 9에는, 도 1, 3, 또는 5에서 상술한 감지 증폭기 중 어느 것에 사용되는 이득 단(110)이다. P 채널 트랜지스터(112)는 소스가 VDD전력 공급 단자에 접속되고, 게이트가 입력 신호(IN)에 접속되며, 출력 신호(OUT_B)를 N 채널 트랜지스터(114)의 드레인에 제공하는 노드(113)에 드레인이 접속된다. 트랜지스터(114)는 소스가 VSS공급 전압 단자에 접속되고 게이트가 노드(116)에 접속된다. P 채널 트랜지스터(118)는 소스가 VDD공급 전압 단자에 접속되고, 게이트가 감지 증폭기(1, 3, 또는 5)의 노드(46)로부터 바이어스 전압을 수신하도록 접속되며, 드레인은 노드(116)에서 트랜지스터(114)의 게이트와 N 채널 트랜지스터(120)의 드레인에 접속된다. 트랜지스터(120)의 게이트는 그 드레인에 접속되고 VSS공급 전압 단자에 접속되는 소스에 접속된다. P 채널 트랜지스터(122)는 소스가 VDD공급 전압 단자에 접속되고, 게이트는 IN_REF 신호를 수신하며, 드레인은 OUT-REF를 제공하며 N 채널 트랜지스터(124)의 드레인에 접속된다. 트랜지스터(124)의 게이트는 노드(116)에 접속된다. 트랜지스터(124)의 소스는 VSS공급 전압 단자에 접속된다.
동작 시에, 트랜지스터(112)의 게이트에 인가된 IN 신호의 전압은 [(VDD-IN) +Vthp]2에 비례하는 이 트랜지스터에 대한 포화 전류 레벨을 생성하는데, 여기서, Vthp는 트랜지스터(112)와 같은 P 채널 트랜지스터의 임계치 전압이다. 트랜지스터(122)에 인가되는 IN_REF 신호의 전압은 [(VDD- IN_REF) +Vthp]2에 비례하는 이러한 트랜지스터에 대한 포화 전류 레벨을 생성한다. 트랜지스터(118)는 [(VDD-Node 46 bias) +Vthp]2에 비례하는 트랜지스터에 대한 포화 전류 레벨을 생성하는 방식으로 노드(46)에 의해 바이어싱된다. 트랜지스터(118)에 의해 도전되는 전류는 트랜지스터(120)에 의해 미러링되어 [(VDD-Node 46 bias) +Vthp]2와 동일한 트랜지스터(114 및 124)에 대한 포화 전류 레벨을 생성한다. 노드(113)에서의 출력은 트랜지스터(112)에 의해 도전되는 포화 전류 [(VDD-IN) +Vthp]2와 트랜지스터(114)에 의해 도전되는 포화 전류 [(VDD- 노드(46) 바이어스) +Vthp]2간의 차이로 정의되는 방향으로 이동한다. 트랜지스터(118)의 바이어스 전압을 감지 증폭기(1, 3, 또는 5) 중 하나의 전압에 연결함으로써, 정상 상태 노드(46) 바이어스 전압은 정상 상태 전압(IN_REF)과 실질적으로 동일하다. 동일한 바이어스 전압으로 인해, 트랜지스터(112)의 바이어스 전압(IN)이 전압(IN_REF)보다 낮은 경우 OUT_B에서 제공되는 전압은 양의 방향으로 이동할 수 있다. 마찬가지로, 트랜지스터(112)의 바이어스 전압(IN)이 전압(IN_REF)보다 높은 경우 OUT_B에서 제공되는 전압은 음의 방향으로 이동할 수 있다.
출력(OUT_REF)에서의 전압은 트랜지스터(122)에서 도전되는 포화 전류 [(VDD-IN_REF) +Vthp]2와 트랜지스터(124)에 의해 도전되는 포화 전류 [(VDD- 노드(46) 바이어스) +Vthp]2간의 차이에 의해 정의된다. 트랜지스터(118)의 바이어스 전압을 감지 증폭기(1, 3 또는 5) 중 하나의 전압에 연결함으로써, 정상 상태 노드(46) 바이어스 전압은 정상 상태 전압(IN_REF)과 실질적으로 동일하다. 동일한 바이어스 전압으로 인해, 트랜지스터(122)에 의해 도전되는 포화 전류는 트랜지스터(124)에 의해 도전되는 포화 전류와 실질적으로 동일하며, OUT_REF는 정적 전압 기준을 유지한다. 전압이 감지 증폭기에서 변동되는 동안, 노드(46)로부터의 바이어스 전압은 IN_REF와 동일하지 않을 수 있다. 이 기간 동안, 노드(OUT_B와 OUT_REF)는 노드(46)의 전압과 IN_REF 입력의 전압 간의 차이에 따라 마찬가지로응답할 수 있다. 따라서 차분 이득은 변동 전압(transitory voltage)의 임의의 시간 동안 보존된다.
도 10에는, 도 2, 4, 또는 6에서 상술한 감지 증폭기의 임의의 것에 사용되는 이득 단(130)이 도시되어 있다. P 채널 트랜지스터(132)는 소스가 VDD공급 전압 단자에 접속된다. 트랜지스터(132)의 게이트는 노드(138)에 접속된다. 트랜지스터(132)의 드레인은 노드(133)에서 출력 신호(OUT_B)를 제공하며 N 채널 트랜지스터(134)의 드레인에 접속된다. 트랜지스터(134)의 게이트는 입력 신호(IN)에 접속된다. 트랜지스터(134)의 소스는 VSS공급 전압 단자에 접속된다. P 채널 트랜지스터(136)의 소스는 VDD공급 전압 단자에 접속된다. 트랜지스터(136)의 게이트는 노드(138)에서 그 드레인에 접속된다. 트랜지스터(136)의 드레인은 또한 N 채널 트랜지스터(140)의 드레인에 접속된다. 트랜지스터(140)의 게이트는 감지 증폭기(2, 4, 또는 6)의 노드(46)로부터의 바이어스 전압에 접속된다. 트랜지스터(140)의 소스는 VSS공급 전압 단자에 접속된다. P 채널 트랜지스터(144)는 소스가 VDD공급 전압 단자에 접속된다. 트랜지스터(144)의 게이트는 노드(138)에 접속된다. 트랜지스터(144)의 드레인은 출력 단자(OUT_REF)와 N 채널 트랜지스터(146)의 드레인에 접속된다. 트랜지스터(146)의 게이트는 입력 신호(IN_REF)를 수신한다. 트랜지스터(146)의 소스는 VSS공급 전압 단자에 접속된다.
동작 시에, 트랜지스터(134)의 게이트에 인가된 IN 신호의 전압은 [IN -VSS-Vthn]2에 비례하는 트랜지스터에 대한 포화 전류 레벨을 생성하는데, 여기서, Vthn은 트랜지스터(134)와 같은 N 채널 트랜지스터의 임계치 전압이다. 트랜지스터(146)의 게이트에 인가되는 IN_REF 신호의 전압은 [IN_Ref-VSS-Vthn]2에 비례하는 이러한 트랜지스터에 대한 포화 전류 레벨을 생성한다. 트랜지스터(140)는 [노드(46) 바이어스-VSS-Vthn]2에 비례하는 이러한 트랜지스터에 대한 포화 전류 레벨을 생성하도록 도 2, 4, 또는 6의 노드(46)에 의해 바이어싱된다. 트랜지스터(140 및 136)은 바이어스 단으로 동작한다. 트랜지스터(140)에 의해 도전되는 전류는 트랜지스터(136)에 의해 미러링되어 [노드(46) 바이어스-VSS- Vthn]2와 동일한 트랜지스터(132 및 144)에 대한 포화 전류 레벨을 생성한다. 노드(133)에서의 출력은 트랜지스터(134)에 의해 도전되는 포화 전류 [IN-VSS-Vthn]2와 트랜지스터(132)에 의해 도전되는 포화 전류 [노드(46) 바이어스-VSS-Vthn]2사이의 차이에 의해 정의되는 방향으로 이동한다. 트랜지스터(132 및 134)는 제1 출력 단으로서 동작하고 트랜지스터(144 및 146)은 제2 출력 단으로 동작한다. 트랜지스터(140)의 바이어스 전압을 감지 증폭기(2, 4, 또는 6) 중 하나의 전압에 연결함으로써, 정상 상태 노드(46) 바이어스 전압은 정상 상태 전압(IN_REF)와 실질적으로 동일하다. 동일한 바이어스 전압으로 인해, 트랜지스터(134)의 바이어스 전압(IN)이 전압(IN_REF)보다 낮은경우 OUT_B에 제공되는 전압은 양의 방향으로 이동할 수 있다. 마찬가지로, 트랜지스터(134)의 바이어스 전압(IN)은 전압(IN_REF)보다 높으면 OUT_B에 제공되는 전압은 음의 방향으로 이동할 수 있다.
출력(OUT_REF)의 전압은 트랜지스터(146)에 의해 도전되는 포화 전류 [IN_REF-VSS-Vthn]2와 트랜지스터(144)에서 도전되는 포화 전류 [Node 46 bias-VSS-Vthn]2의 차이에 의해 정의된다. 트랜지스터(140)의 바이어스 전압을 감지 증폭기(2, 4, 또는 6) 중 하나의 전압에 연결함으로써, 정상 상태 노드(46) 바이어스 전압은 정상 상태 전압(IN_REF)과 실질적으로 동일한다. 동일한 바이어스 전압으로 인해, 트랜지스터(146)에 의해 도전되는 포화 전류는 트랜지스터(144)에 의해 도전되는 포화 전류와 실질적으로 동일하고, OUT_REF는 정적 전압 기준을 유지한다. 전압이 감지 증폭기에서 변화되는 동안, 노드(46)로부터의 바이어스 전압은 IN_REF와 동일하지 않을 수 있다. 이 기간 동안, 노드들(OUT_B 및 OUT_REF)은 노드(46)의 전압과 IN_REF 입력 전압 사이의 차이에 따라 마찬가지로 응답할 수 있다. 따라서, 차동 이득은 변동 전압(transient voltage)의 임의의 시점 동안 보존된다.
도 11에는, 도 1, 2, 3, 4, 5, 또는 6에 도시된 바이어스 부분(12)에 대한 다른 바이어스 부분(12')가 도시되어 있다. 전압 바이어스 부분(12')은 제1 전류인 소스가 전력 공급 전압 단자(VDD)에 접속되고, 제어 전극인 게이트가 연산 증폭기(40)의 출력에 접속되며, 드레인이 노드(24)와 N 채널 트랜지스터(26)의 드레인에 접속되는 P채널 트랜지스터를 갖는다. 트랜지스터(26)는 게이트가 그 드레인에 접속되고, 소스가 노드(28)에 접속된다. 연산 증폭기(40)는 제1 입력인 포지티브(비반전) 입력이 노드(28)에 접속되고, 제2 입력인 네거티브(반전) 입력이 기준 전압(VREF)에 접속된다. 저항기(30)는 제1 단자가 하나 이상의 결합 장치를 통해 노드(28)에 결합되고 제2 단자가 하나 이상의 결합 장치를 통해 VSS기준 전압 단자에 결합된다. 저항기(30)는 RH1의 값을 갖는다. P 채널 트랜지스터(32)는 소스가 VDD전압 단자에 접속되고, 게이트가 연산 증폭기(40)의 출력에 접속되며, 드레인은 노드(24)와 N 채널 트랜지스터(34)의 드레인에 접속된다. 트랜지스터(34)는 게이트가 그 드레인에 접속되고 소스가 노드(28)에 접속된다. 저항기(36)는 제1 단자가 하나 이상의 결합 장치를 통해 노드(28)에 접속되고 제2 단자가 하나 이상의 결합 장치를 VSS기준 전압 단자에 결합된다. 저항(30)은 RL1의 값을 갖는다. 연산 증폭기는 제1 입력인 포지티브(비반전) 입력이 노드(24)에 접속되고 제2 입력인 네거티브(반전) 입력이 그 출력에 접속되어 전압(VBI)을 제공한다. 연산 증폭기(42)는 제1 입력인 포지티브(비반전) 입력이 노드(28)에 접속되고 제2 입력인 네거티브(반전) 입력이 그 출력에 접속되어 감지 프리차지 전압(VB3)을 제공한다. 연산 증폭기(20)의 출력은 전류원 게이트 바이어스(VB2)를 제공한다.
전압 바이어스 부분(12')은 기준 입력 전압(VREF)를 수신하고, RH1과 RL1을 사용하여 도 1, 2, 3, 4, 5, 및 6의 감지 증폭기(14, 14', 14", 14"', 14"", 14""'에프리차지 및 바이어스 전압을 각각 제공한다. 동작 시에, VB1은 연산 증폭기(40)에 의해 제어되어 전압을 노드(28)에서의 VREF입력 전압과 동일하게 유지한다. 2개의 기준 메모리 셀(RH1및 RL1)은 노드(28)에 결합된다. RH1저항은 하이 저항 상태를 갖는 메모리 셀이고 RL1은 로우 저항 상태를 갖는 메모리 셀이다. 도 1, 2, 3, 4, 5, 및 6에서 트랜지스터(52, 62 및 68)의 크기와 실질적으로 동일한 크기를 갖는 트랜지스터(26 및 34), 및 도 1, 2, 3, 4, 5, 및 6의 트랜지스터(44, 60, 66)의 크기와 실질적으로 동일한 크기를 갖는 트랜지스터(22 및 32)와 함께, 연산 증폭기의 비반전 입력을 갖는 RH1및 RL1을 접속함으로써 VREF값과 실질적으로 동일한 도 1, 2, 3, 4, 5, 및 6의 감지 증폭기(14, 14', 14", 14"', 14"" 및 14""')의 정상 상태 전압을 전압(VCB)으로 설정한다. 특히, 정상 상태 전압은 도 1 및 도 2의 노드(54, 64, 및 75)와 도 3, 4, 5, 및 6의 노드(54 및 64)에서의 전압이다.
바이어스 부분(12')은 온도, 공급 전압 및 공정 변동에 대하여 전압(VB1, VB2및 VB3)을 조정하도록 설계된다. 도 1, 2, 3, 4, 5, 및 6에 각각 도시된 바이어스 부분(12')과 감지 증폭기(14, 14', 14", 14"', 14"" 및 14""') 간의 전압값의 트래킹은, 도 1, 2, 3, 4, 5, 및 6에 각각 도시된 감지 증폭기(14, 14', 14", 14"', 14"" 및 14""')의 트랜지스터들과 전압 바이어스 부분(12')에서의 트랜지스터들의 의도적 장치 크기 매칭, 및 RH1과 RL1의 기준의 사용에 일부 기인한다.
지금까지, 메모리 비트 셀의 고속 및 효율적 판독 동작을 가능하게 하는 MRAM 감지 증폭기 회로가 제공되었음이 명백하다. 단일 감지 증폭기는 비트 셀 전류와 비교하여 차분 신호가 구현되는 기준 하이 비트와 기준 로우 비트로부터 평균 기준 전류를 구현할 수 있다. 감지 증폭기 내에서, 용량성 부하의 조심스러운 분배는 비트 및 기준 신호에 대한 동일한 용량성 부하를 가능하게 함으로써, 차분 신호를 최적화할 수 있다. 감지 증폭기에 통합된 유효 프리차지 및 등화는 기생 용량성 불균형의 효과를 최소화하고 연산 동작을 더욱 개선시킨다.
당업자에게는 다양한 변경 및 변형이 예시로서 선택된 본원 실시예에 대하여 용이하게 가능하다. 이들 감지 증폭기 및 이득 단 개선은 상태가 비트의 저항 값의 변화로서 명백한 기타 메모리 유형에 이용가능하다. MRAM이 일부 애플리케이션에 대하여 설명되었지만, 다른 유형의 메모리 셀이 본원에 개시된 특징들을 이용할 수 있다. 트랜지스터의 도전형, 트랜지스터의 유형 등의 변화가 용이하게 이루어질 수 있다. 이러한 변경 및 변화는 본 발명의 취지를 벗어나지 않는 범위에서, 후술하는 청구항의 정당한 해석에 의해서만 평가될 수 있는 범위 내에 포함된다.
이점, 다른 장점 및 문제점들에 대한 솔루션이 특정 실시예에 대하여 상술되었다. 그러나, 이점, 장점, 및 문제점들에 대한 솔루션, 및 임의의 이점, 장점 또는 솔루션이 발생하게 하거나 보다 특징이 되는 임의의 구성요소(들)은 임의의 또는 모든 청구항의 주요, 필수 또는 기본 특징 또는 구성요소로서 간주되지는 않아야 한다. 본원에 사용된 바와 같이, "포함하다(comprises)", "포함(comprising)" 또는 임의의 다른 변형 등의 용어는, 구성 요소의 리스트를 포함하는 프로세스, 방법, 물품, 장치가 이들 구성요소 뿐만 아니라 이러한 프로세스, 방법, 물품, 또는 장치에 내재되거나 명시적으로 열거되지 않은 다른 구성요소를 포함할 수 있도록, 비배타적 포함(non-exclusive inclusion)을 커버하도록 의도된다. 본원에서 사용되는 "a" 또는 "an"의 용어는 하나 또는 하나 이상으로서 정의된다. 여기서 사용되는 "복수(plurality)"라는 용어는 둘 또는 둘 이상으로서 정의된다.
본원에서 사용되는 "다른(another)"이라는 용어는 적어도 제2 또는 그 이상의 것으로서 정의된다. 본원에서 사용되는 구비(including) 및/또는 "갖는(having)" 용어는 포함(comprising)(즉, 개방 언어(open language))으로서 정의된다. 본원에서 사용되는 "결합(coupled)"라는 용어는 반드시 직접적이지는 않지만 반드시 기계적이지 않게 접속되는 것으로 정의된다.

Claims (7)

  1. 하이 상태(high state) 또는 로우 상태(low state)로 프로그래밍가능한 메모리 셀의 상태를 감지(sensing)하는 감지 증폭기로서,
    상기 하이 상태로 프로그래밍되는 제1 하이 기준 메모리 셀;
    상기 로우 상태로 프로그래밍되는 제1 로우 기준 메모리 셀;
    상기 메모리셀에 결합되는 제1 전류 전극, 바이어스 전압을 수신하는 제어 전극, 및 출력 신호를 제공하는 제2 전류 전극을 갖는 제1 도전형의 제1 트랜지스터;
    상기 제1 트랜지스터의 상기 제2 전류 전극에 결합되는 제1 전류 전극, 제1 전압 단자에 결합되는 제2 전류 전극 및 제어 전극을 갖는 제2 도전형의 제2 트랜지스터;
    상기 제1 하이 기준 메모리 셀에 결합되는 제1 전류 전극, 상기 제1 트랜지스터의 상기 제어 전극에 결합되는 제어 전극, 및 제2 전류 전극을 갖는 상기 제1 도전형의 제3 트랜지스터;
    상기 제3 트랜지스터의 상기 제2 전류 전극에 결합되는 제1 전류 전극, 제4 트랜지스터의 상기 제1 전류 전극과 상기 제2 트랜지스터의 상기 제어 전극에 결합되는 제어 전극, 및 상기 제1 전압 단자에 결합되는 제2 전류 전극을 갖는 상기 제2 도전형의 제4 트랜지스터;
    상기 제1 로우 기준 메모리 셀에 결합되는 제1 전류 전극, 상기 제1 트랜지스터의 상기 제어 전극에 결합되는 제어 전극, 및 기준 출력 신호를 제공하는 제2 전류 전극을 갖는 상기 제1 도전형의 제5 트랜지스터; 및
    상기 제5 트랜지스터의 상기 제2 전류 전극에 결합되는 제1 전류 전극, 제6 트랜지스터의 상기 제1 전류 전극과 상기 제4 트랜지스터의 상기 제어 전극에 직접 접속되는 제어 전극, 및 상기 제1 전압 단자에 결합되는 제2 전류 전극을 갖는 상기 제2 도전형의 제6 트랜지스터를 포함하는 감지 증폭기.
  2. 제1항에 있어서,
    상기 바이어스 전압을 제공하는 바이어스 수단을 더 포함하는 감지 증폭기.
  3. 제2항에 있어서,
    상기 바이어스 수단은,
    상기 하이 상태로 프로그래밍되는 제2 하이 기준 메모리 셀;
    상기 로우 상태로 프로그래밍되는 제2 로우 기준 메모리 셀;
    상기 제2 하이 기준 메모리 셀에 결합되는 제1 전류 전극, 제어 전극, 및 제2 전류 전극을 갖는 상기 제1 도전형의 제7 트랜지스터;
    기준 전압을 수신하는 비반전 입력, 상기 제7 트랜지스터의 상기 제1 전류 전극에 결합되는 반전 입력, 및 상기 제7 트랜지스터의 상기 제어 전극에 결합되는 출력을 갖는 연산 증폭기;
    상기 제7 트랜지스터의 상기 제2 전류 전극에 결합되는 제1 전류 전극, 제8트랜지스터의 상기 제1 전류 전극에 결합되는 제어 전극, 및 상기 제1 전압 단자에 결합되는 제2 전류 전극을 갖는 상기 제2 도전형의 제8 트랜지스터;
    상기 제2 로우 기준 메모리 셀과 상기 제7 트랜지스터의 상기 제1 전류 전극에 결합되는 제1 전류 전극, 상기 연산 증폭기의 상기 출력에 결합되는 제어 전극, 및 상기 제8 트랜지스터의 상기 제1 전류 전극에 결합되는 제2 전류 전극을 갖는 상기 제1 도전형의 제9 트랜지스터; 및
    상기 제9 트랜지스터의 상기 제2 전류 전극에 결합되는 제1 전류 전극, 제10 트랜지스터의 상기 제1 전류 전극에 결합되는 제어 전극, 및 상기 제1 전압 단자에 결합되는 제2 전류 전극을 갖는 상기 제2 도전형의 제10 트랜지스터
    를 포함하며,
    상기 제1, 제3, 제5, 제7, 및 제9 트랜지스터들은 제1 크기를 갖고, 상기 제2, 제4, 제6, 제8 및 제10 트랜지스터들은 제2 크기를 갖는 감지 증폭기.
  4. 제2항에 있어서,
    상기 바이어스 수단은,
    상기 하이 상태로 프로그래밍되는 제2 하이 기준 메모리 셀;
    상기 로우 상태로 프로그래밍되는 제2 로우 기준 메모리 셀;
    상기 제2 하이 기준 메모리 셀에 결합되는 제1 전류 전극, 제어 전극, 및 상기 제어 전극에 결합되는 제2 전류 전극을 갖는 상기 제1 도전형의 제7 트랜지스터;
    상기 제7 트랜지스터의 상기 제2 전류 전극에 결합되는 제1 전류 전극, 제어 전극, 및 상기 전압 단자에 결합되는 제2 전류 전극을 갖는 상기 제2 도전형의 제8 트랜지스터;
    기준 전압을 수신하는 반전 입력, 상기 제7 트랜지스터의 상기 제1 전류 전극에 결합되는 비반전 입력, 및 상기 제8 트랜지스터의 상기 제어 전극에 결합되는 출력을 갖는 연산 증폭기;
    상기 제2 로우 기준 메모리 셀 및 상기 제7 트랜지스터의 상기 제1 전류 전극에 결합되는 제1 전류 전극, 상기 제7 트랜지스터의 상기 제어 전극에 결합되는 제어 전극, 및 상기 제8 트랜지스터의 상기 제1 전류 전극에 결합되는 제2 전류 전극을 갖는 상기 제1 도전형의 제9 트랜지스터;
    상기 제9 트랜지스터의 상기 제2 전류 전극에 결합되는 제1 전류 전극, 상기 연산 증폭기의 상기 출력에 결합되는 제어 전극, 및 상기 제1 전압 단자에 결합되는 제2 전류 전극을 갖는 상기 제2 도전형의 제10 트랜지스터
    를 포함하며,
    상기 제1, 제3, 제5, 제7, 및 제9 트랜지스터들은 제1 크기를 갖고, 상기 제2, 제4, 제6, 제8 및 제10 트랜지스터들은 제2 크기를 갖는 감지 증폭기.
  5. 제1항에 있어서,
    상기 제1 트랜지스터, 상기 제3 트랜지스터, 및 상기 제5 트랜지스터의 상기 제2 전극 전류 상의 전압을 등화(equalize)하는 등화 수단;
    상기 제1 트랜지스터, 상기 제3 트랜지스터, 및 상기 제5 트랜지스터의 상기 제1 전류 전극을 프리차지(precharge)하는 제1 프리차징 수단; 및
    상기 제1 트랜지스터, 상기 제3 트랜지스터, 및 상기 제5 트랜지스터의 상기 제2 전류 전극을 프리차지하는 제2 프리차징 수단을 더 포함하는 감지 증폭기.
  6. 제1항에 따른 감지 증폭기를 포함하는 감지 시스템으로서,
    상기 감지 시스템은 이득 단을 더 포함하며,
    상기 이득 단은,
    상기 출력 신호를 수신하는 입력, 및 출력을 갖는 제1 입력 단;
    상기 기준 출력 신호를 수신하는 입력, 및 출력을 갖는 제2 입력 단;
    상기 출력 신호를 수신하는 제1 입력, 상기 제2 입력 단의 상기 출력에 결합되는 제2 입력, 및 출력을 갖는 제1 출력 단; 및
    상기 기준 출력 신호를 수신하는 제1 입력, 상기 제1 입력 단의 상기 출력에 결합되는 제2 입력, 및 출력을 갖는 제2 출력 단을 포함하는 감지 시스템.
  7. 제1항에 따른 감지 증폭기를 포함하는 감지 시스템으로서,
    상기 감지 시스템은 이득 단을 포함하며,
    상기 이득 단은,
    상기 제4 트랜지스터의 상기 제1 전류 전극에 결합되는 입력, 및 출력을 갖는 바이어스 단;
    상기 출력 신호를 수신하는 제1 입력, 상기 바이어스 단의 상기 출력에 결합되는 제2 입력, 및 출력을 갖는 제1 출력 단; 및
    상기 기준 출력 신호를 수신하는 제1 입력, 상기 바이어스 단의 상기 출력에 결합되는 제2 입력, 및 출력을 갖는 제2 출력 단을 포함하는 감지 시스템.
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