KR100520696B1 - 패시브 매트릭스 메모리용 감지 장치 및 상기 감지장치를이용한 판독 방법 - Google Patents

패시브 매트릭스 메모리용 감지 장치 및 상기 감지장치를이용한 판독 방법 Download PDF

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띤 필름 일렉트로닉스 에이에스에이
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Abstract

강유전체 캐패시터 형태의 메모리 셀을 가진 패시브 매트릭스 메모리에 저장된 데이터를 판독하기 위한 감지 장치(10)는 전류 응답을 감지하기 위한 집적 회로(11) 및 두 개의 연속적인 판독값을 저장 및 비교하기 위한 수단(16, 17, 18)을 포함하고, 상기 판독값중 하나는 기준 값이다. 감지 장치를 이용한 판독 방법에서, 하나의 비트 라인은 선택된 비트 라인과, 상기 비트 라인과 활성화된 워드 사이의 교차점에서의 메모리 셀 사이의 전하 흐름을 감지하기 위한 감지 장치에 연결되고, 그후 메모리 셀의 두 개의 연속적인 판독은 감지된 전하에 의존하는 논리값을 결정하기 위하여 비교되는 제 1 및 제 2 판독값을 생성하기 위하여 소정 시간 주기 이상 적분이 수행된다.

Description

패시브 매트릭스 메모리용 감지 장치 및 상기 감지장치를 이용한 판독 방법 {SENSING DEVICE FOR A PASSIVE MATRIX MEMORY AND A READ METHOD FOR USE THEREWITH}
본 발명은 강유전성 캐패시터 형태의 메모리 셀을 포함하는 패시브 매트릭스 메모리에 저장된 데이터를 판독하기 위한 감지 장치에 관한 것이고, 여기서 상기 감지 장치는 데이터, 통상적으로 이진수 일(1) 또는 이진수 영(0)에 해당하는 전류 응답을 감지하고, 판독값을 생성하기 위해 적분을 수행한다.
본 발명은 본 발명에 따른 감지 장치를 이용한 판독 방법에 관한 것이고, 상기 감지 장치는 워드 라인 및 비트 라인을 가진 패시브 매트릭스 메모리에 저장된 데이터를 판독하는데 사용되고 상기 워드 라인과 비트 라인 사이의 교차점에 강유전성 캐패시터 형태의 메모리 셀을 포함하고, 상기 감지 장치는 메모리 셀에 저장된 데이터, 통상적으로 이진수 1 또는 이진수 0에 해당하는 전류 응답을 감지하여, 판독값을 적분하고, 상기 판독 방법은 워드 라인 전위를 미리 설정된 워드 라인 전위 중에서 선택된 전위로 래칭시키고 또한 비트 라인을 미리 설정된 비트 라인 전위 중에서 선택된 전위로 래칭시킴으로써 모든 워드 라인과 비트 라인의 저누이를 시기 적절하게 제어하는 것을 포함하며, 판독 사이클에서 비트 라인들은 선택된 비트 라인과, 상기 선택된 비트 라인과 판독 사이클을 시작하기 위해 선택된 전위로 래치됨으로써 액티브되는 워드 라인 사이의 교차점에서의 메모리 셀 사이에서의 전하 흐름을 감지하기 위한 감지 장치에 연결된다.
강유전성 매트릭스 메모리는 두 개의 형태로 분할된다. 여기서, 한가지 형태는 메모리 셀에 링크된 액티브 엘리먼트를 포함하고, 다른 형태는 액티브 엘리먼트를 포함하지 않는다. 다음 설명은 메모리 셀에 국부적으로 연결된 다이오드 또는 트랜지스터 같은 액티브 엘리먼트없는 패시브 매트릭스 메모리에 집중된다.
강유전성 매트릭스 메모리는 액세스 트랜지스터 같은 액티브 액세스 엘리먼트 없는 강유전성 캐패시터 형태의 메모리 셀을 가지며 한측면상에 증착된 한세트의 병렬 도전 전극("워드 라인") 및 다른 측면상에 증착된 필수적으로 수직의 도전 전극 세트("비트 라인")를 가진 얇은 강유전성 재료를 포함한다. 이런 구성은 "패시브 매트릭스 메모리"라 한다. 패시브 매트릭스 메모리에서, 각각의 메모리 셀은 매트릭스 에지로부터 적당한 전극의 선택적 여기에 의해 전기적으로 개별적으로 액세스될 수 있는 메모리 셀을 포함하는 메모리 매트릭스를 형성하는 대향 전극들의 교차점에 형성된다.
메모리 셀에 기록하기 위하여, 양 또는 음의 전압은 전극에 인가되어, 강유전성 재료는 상기 재료의 히스테리시스 곡선을 따라 기록된 정보에 해당하는 안정된 상태, 즉 이진수 1 또는 이진수 0으로 이동하게 된다. 강유전성 캐패시터에 저장된 데이터를 결정하기 위하여, 전압(통상적으로 전압 펄스 형태)은 캐패시터 판의 양단에 인가되어, 전류 응답은 통상적으로 감지 증폭기인 감지 장치에 의해 감지된다. 감지 장치는 통상적으로 각각의 비트 라인에 직접 연결되거나 멀티플렉서 또는 게이트를 통하여 각각의 비트 라인에 연결된다.
어려운 문제중 하나는 감지 동안 이진수 0 및 이진수 1을 식별할 수 있도록 기준을 설정하는 것이다. 하나의 해결책은 US-A-5 905 671에 기술된 감지 증폭기에 기준 전압을 인가하는 것이다. 기준 전압 이상의 신호가 관찰되면 두 개의 논리 상태중 하나가 취해지고, 기준 전압 이하의 임의의 신호는 다른 논리 상태로서 취해진다.
그러나, 이하에서 추가로 설명될 바와 같이 상기된 기준설정 방법 및 유사한 직접적인 기준설정 방법은 몇가지 제한 및 단점을 갖는다.
안정되고 예측가능한 조건을 가정하면, 판독 사이클 동안 감지 증폭기에 의해 기록된 고정된 전하량을 차감함으로써 기생 효과는 제거될 수 있다. 그러나, 많은 예에서 기생 효과의 크기 및 가변성은 이것을 불가능하게 한다. 따라서, 메모리 장치에 대한 제조 허용 오차외에, 피로도 및 임프린트(imprint) 히스토리는 동일한 메모리 장치내의 여러 셀들 및 심지어 동일한 비트 라인상의 여러 셀들 사이에서 폭넓은 제한 범위에서 가변할 수 있고, 기생 전류는 판독시 메모리 장치 온도에 크게 좌우된다. 게다가, 액티브 비트 라인 상의 어드레싱되지 않은 셀과 연관된 기생 전류는 상기 셀의 실제 논리 상태에 좌우될 수 있다. 이 경우 액티브 비트 라인 상의 어드레싱되지 않은 모든 셀로부터의 누적 기생 전류는 셀에 저장된 데이터 집합(set)에 좌우되며, 이는 반드시 예측되어야 한다. 이로 인해, 직접적인 기준을 사용하는데 있어 많은 단점들이 존재한다..
기준 레벨들은 상기된 문제를 처리하기 위해 이웃하는 셀들로부터 얻어질 수 있다. 이웃 셀들은 판독 셀과 동일한 조건들을 가져야 한다고 믿어진다. 그러나, 이것은 항상 그러한 것은 아니고, 문제를 발생시킨다.
다른 실시예는 공지된 극성 변화에 대응하는 단일 레벨을 제공하는 단일 전류 적분기를 가지는 것이다. 따라서, 비단일성 이득 증폭기는 다수의 감지 증폭기에 대한 기준 레벨로서 이런 전위를 분배한다.
도 1은 본 발명에서 사용된 바와같은 이중 판독 원리를 도시한다.
도 2는 도 1에 도시된 원리를 보다 상세히 도시한다.
도 3a는 본 발명에 따른 감지 장치의 일반화된 회로도이다.
도 3b는 도 3a의 감지 장치의 다양한 회로도이다.
도 4는 본 발명의 바람직한 실시예에 따른 이중 판독을 이용한 감지 장치의 회로도이다.
기준을 얻는 상기된 모든 방법들은 조건들을 예측할 수 없다는 문제점을 공유하여, 진정한 기준을 얻기 위한 다른 해결책이 필요하다.
따라서, 본 발명의 제 1 목적은 감지 장치의 기준 정의를 개선하여, 감지 장치가 노이즈 및 다른 간섭 배경 신호에 대하여 저항할 수 있게 하는 것이다. 본 발명의 다른 목적은 저장된 데이터의 판독 동안, 즉 "부분 워드 판독"시 얻어지는 어드레싱되지 않은 셀로부터의 누적 신호에 의해 영향을 받지 않는 감지 증폭기를 제공하는 것이다. 최종적으로, 본 발명의 목적은 이런 종류의 감지 장치를 이용한 판독 방법을 제공하는 것이다.
상기된 목적뿐 아니라 다른 특징 및 장점은 본 발명의 특징에 의해 달성되는데, 본 발명은 감지 장치가 전류 응답을 감지하고 자신으로부터 출력되는 두 개의 연속적인 판독값을 저장 및 비교하기 위한 수단에 연결된 적분기 회로를 포함하는 특징을 갖는다.따라서, 본 발명의 제 1 태양에 따라서 강유전성 캐패시터 형태의 메모리 셀을 포함하는 패시브 매트릭스 메모리에 저장된 데이터를 판독하기 위한 감지 장치가 제공되는데, 상기 감지 장치는 상기 데이터, 통상적으로 이진수 1 또는 이진수 0에 대응하는 전류 응답을 감지하고 판독값을 생성하기 위한 적분을 수행하며, 상기 감지 장치는 전류 응답을 감지하고 자신으로부터 출력된 두 개의 연속적인 판독값들을 저장하고 비교하기 위한 수단에 연결된 적분기 회로를 포함한다. 본 발명에 따른 감지 장치의 바람직한 실시예에서, 적분기 회로는 연산 증폭기와, 상기 연산 증폭기의 인버팅 입력부 및 출력부 사이에 연결된 캐패시터를 포함한다. 바람직하게 적분기 회로는 캐패시터 상에 병렬로 접속된 스위치를 포함한다.
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본 발명에 따른 감지 장치의 바람직한 실시예에서, 두 개의 연속 판독을 위한 수단은 제 1 판독값을 샘플링/저장하기 위한 제 1 샘플링/홀딩 회로, 제 2 판독값을 샘플링/저장하기 위한 제 2 샘플링/홀딩 회로, 및 어드레싱된 메모리 셀의 상태를 결정하기 위해 샘플링/홀딩 회로의 출력부에 접속된 비교기 회로를 포함한다.
바람직하게 샘플링/홀딩 회로는 캐패시터를 포함할 수 있고, 비교기 회로는 연산 증폭기일 수 있다.
최종적으로, 수정 회로는 제 2 샘플링/홀딩 회로 및 적분기 회로의 출력부 사이에 접속될 수 있다.
상기된 목적뿐 아니라 다른 특징 및 장점은 메모리 셀의 두 개의 연속적인 판독, 제 1 및 제 2 판독값을 각각 생성하기 위하여 소정 시간 주기에 걸쳐 각각의 판독값 적분, 상기 판독값 저장, 저장된 판독값 비교 및 감지된 전하에 좌우되는 논리값 결정을 특징으로 하는 판독 방법을 구비한 본 발명의 실시예들에 따라 실현된다.
본 발명의 제 2 태양에 따르면, 청구범위 제1항에 따른 감지 장치를 이용한 판독 방법이 제공되는데, 상기 감지 장치는 워드 라인과 비트 라인을 가지며 워드 라인과 비트 라인간의 교차부에서 강유전성 캐패시터 형태의 메모리 셀을 포함하는 패시브 매트릭스 메모리에 저장된 데이터를 판독하는데 사용되며, 메모리 셀에 저장된 데이터, 통상적으로 이진수 1 또는 이진수 0에 대응하는 전류 응답을 감지하고 판독값들의 적분을 수행하며, 상기 판독 방법은 미리 설정된 워드 라인 전위들 중에서 선택된 전위로 워드 라인을 래칭시키고 미리 설정된 비트 라인 전위들 중에서 선택된 전위로 비트 라인을 시기 적절하게 래칭시킴으로써 모든 워드 라인과 비트 라인 상의 전위를 제어하는 것을 포함하며, 판독 사이클시 비트 라인은 선택된 비트 라인과 상기 선택된 비트 라인에서의 메모리 셀 간에 흐르는 전하를 감지하기 위한 감지 장치에 연결되고 워드 라인은 판독 사이클을 초기화시키기 위해 선택된 전위로 래칭됨으로써 활성화되며, 메모리 셀의 두 개의 연속하는 판독을 수행하고, 제 1 및 제 2 판독값을 생성하기 위해 각각의 미리 설정된 시간 주기 동안 각각의 판독을 적분하며, 상기 판독값들을 저장하고, 상기 저장된 판독값들을 비교하며, 감지된 전하에 의존하여 논리값을 결정한다.
본 발명은 첨부된 도면과 관련하여 보다 상세히 설명될 것이다.
본 발명은 이하에 기재된 시간 간격(Ⅰ) 및 (Ⅱ)에서 두 개의 원리에 따라 수행될 수 있는 이중 판독을 수행한다.
(Ⅰ) "단일 판독" 수단에 의한 이중 판독은 이중 감지 동작을 포함하여, 워드 라인(WL)은 일단 두 개의 연속적인 판독(적분)에 의해 긴 비트 라인 설정 시간후 하이로 펄스된다.
(Ⅱ) 이중 판독에 의해 제 2 판독은 저장된 값을 결정하기 위한 제 1 판독으로부터 차감된다. 이것의 장점은 공통 오프셋/미스매칭이 제거된다는 것이다. 워드 라인(WL)은 두번 펄스되고 각각의 워드 라인(WL)이 하이일 때마다 감지가 수행된다.
이중 판독 방법은 배경 전류의 효과를 감소시키기 위한 것이고 특정 비트 라인 상에 자기 기준을 제공한다. 도 1에서 적분된 전하 대 시간 그래프가 도시된다. 배경 전류 크기와 액티브 셀로부터 평가된 전하의 차는 도시된 곡선 (ⅰ)이다. 곡선 (ⅱ)는 셀에 저장된 논리 "1"을 나타내고 곡선 (ⅲ)은 논리 "0"을 나타낸다. 이런 특정 실시예에서 제 1 판독은 제 1 시점(t1) 및 제 2 시점(t2) 사이에서 수행되고 제 2 판독은 제 2 시점(t2) 및 제 3 시점(t3)에서 수행된다.
감지된 전하 사이의 보다 상세한 관계는 도 2에 도시될 수 있다. 제 1 시점(t1) 및 제 2 시점(t2) 사이의 제 1 판독 동안, 제 1 판독값 ΔQ1("1") = Q4 - Q1은 감지되고, 제 2 시점(t2) 및 제 3 시점(t3) 사이의 제 1 판독 동안, 제 2 판독값 ΔQ2("1") = Q5 - Q4는 유사한 방식으로 감지된다. 제 1 판독값은 하기될 바와 같이 제 1 샘플링/홀딩 회로에 저장되고, 제 2 판독값은 제 2 샘플링/홀딩 회로에 저장된다. 이들은 예를 들어 전하 저장 엘리먼트로서 캐패시터를 포함할 수 있다. 다른 저장 엘리먼트도 가능하다. 이것은 본 발명에 따른 감지 장치의 실시예 논의와 관련하여 하기에 기술될 것이다.
"0"을 포함하는 액티브 셀에 대해 동일 방식으로, ΔQ1("0") = Q2 - Q1 및 ΔQ2("0") = Q3 - Q2를 얻는다. 그러나 ΔQ1은 이 실시예에서 "1" 및 "0" 양쪽에 대하여 ΔQ2보다 클 것이다. 그러므로, "1"로부터 "0"을 식별하기 위하여 임계 레벨을 도입하여야 한다.
도 3a는 상기된 주요 감지 방법 (Ⅰ) 및 (Ⅱ)을 커버하는 이중 판독을 제공하는 본 발명에 따른 감지 장치(10)의 주요 기능 구성요소를 개략적으로 도시한다. 제 1 판독시, 통상적으로 비트 라인(BL)상 전류(IBL)의 적분은 비-인버팅 입력부(13) 및 인버팅 입력부(14)를 가진 적분 증폭기(12), 및 증폭기(12)의 인버팅 입력부(14) 및 출력부 사이에 병렬로 접속된 피드백 캐패시터(C1)를 포함하는 적분기 회로(11)(점선 안쪽)에 의해 수행된다. 적분기 회로(11)로부터 판독되는 제 1 및 제 2 판독값은 각각 제 1 및 제 2 샘플링/홀딩 회로(16;17)에 저장된다. 각각의 샘플링/홀딩 회로(16;17)는 제어 신호(CTRL1; CTRL2)를 위한 입력부를 가진다. 비교기, 바람직하게 연산 증폭기(18)는 비-인버팅 입력부(19)를 통해 샘플링/홀딩 회로(16)와 접속되고 인버팅 입력부(20)를 통해 샘플링/홀딩 회로(17)에 연결된다. 비교기는 이중 판독시 감지되는 두 개의 저장된 판독값을 비교하고 출력(Dout)상에서 데이터 출력 신호로서 비교값을 생성한다.
만약 VOO-offset라 표시된 가정값이 임계 레벨로서 도입되면, 출력에 대해 다음 조건을 얻는다.
ΔQ1 - ΔQ2 > VOO-offset, 상기 식은 "1"로서 판독된다.
ΔQ1 - ΔQ2 < VOO-offset, 상기 식은 "0"으로서 판독된다.
이런 방식에서, 배경 전류에 의해 도입된 에러, 오프셋 및 적분 증폭기의 트랜지스터의 처리 가변치는 ΔQ1 - ΔQ2 계산에서 상수값으로서 자기 자신을 나타낼것이다. 이런 에러는 수정 회로에서 가정값 Voo-offset을 조절함으로써 제거될 수 있다. 도 3b는 도 3a 장치의 다른 실시예를 도시하고, 제 2 샘플링/홀딩 회로(17) 및 적분기 회로(11)의 출력부(15) 사이에 접속된 수정 회로(21)를 가진다.
본 발명의 바람직한 실시예를 도시하는 도 4는 지금 논의될 것이다. 이 실시예에서, 감지 장치(10)는 비-인버팅 입력부(13), 인버팅 입력부(14), 출력부(15)를 가진 연산 증폭기(12), 및 상기 연산 (적분) 증폭기(12)의 출력부(15)와 인버팅 입력부(14) 사이에 연결된 피드백 캐패시터(C1)를 가진 적분기 회로(11)(점선 안쪽)를 포함한다. 피드백 캐패시터(C1)와 병렬로, 감지 시작전에 폐쇄될 수 있는 제 1 스위치(SW1)가 제공된다. 제 1 스위치(SW1)는 적어도 두 개의 상태, 즉 개방 상태 및 폐쇄 상태 사이에서 스위칭할 수 있고, 도면에서는 개방 상태가 도시된다.
피드백 캐패시터(C1)는 처음에 단락되어 비트 라인(BL)이 연산 증폭기(12)의 출력 스테이지를 통해 비-인버팅 입력부(13) 전위로 충전되게 한다. 비트 라인 전위(VBL)는 연산 증폭기(12)의 입력 오프셋(Voffset)에 의해 스위칭 레벨(Vs)과 다를 것이다. 그러나, 입력 오프셋 전압(Voffset)의 크기가 메모리 셀의 총 스위칭 전위(Vs)에 비해 작으면, 무시될 수 있다.
제 1 스위치(SW1)가 개방될때, 작은양의 전하가 캐패시터(C1)로부터 비트 라인(BL)으로 주입될 것이고 적분기 회로(11)의 출력부(15)에 연결된 비교기(18)에서 제거되어야 한다. 추후에 비트 라인(BL)으로 흐르는 전류는 피드백 캐패시터(C1)를 통하여 흘러야 하므로, Q/C의 전위 시프트를 유발한다. 여기서 Q는 판독될 액티브 메모리 셀로부터의 전하이고 C는 피드백 캐패시턴스이다. 연산 증폭기(12)의 개방 루프 이득에 의해 결정되는 비트 라인(BL)상 전위가 거의 일정하게 유지되므로, 비트 라인(BL)의 총 캐패시턴스(CBL)는 관찰된 신호 레벨에 영향을 받지 않는다. 신호의 크기는 피드백 캐패시터(C1)의 값의 신중한 판단에 의해 결정될 수 있다.
적분기 회로(11)의 출력부(15)는 샘플링/홀딩 회로(16)에 대응하는 캐패시터(C2)를 통하여 비교기(18)에 AC 결합된다. 절대적인 기준값을 제공하기 위하여 스위치(SW2)는 접지 및 캐패시터(C2)의 출력측 사이에 접속된다. 스위치(SW1)로부터의 과도 전류를 제거하기 위하여, 스위치(SW2)는 적분기 회로(11)에 의한 감지가 시작된후 개방된다.
단일 비트 라인(BL)의 순차적 적분을 바탕으로 하는 자체 기준결정 알고리즘을 전개하는 것이 가능하다. 이런 두 단계 감지시, 적분기 회로(11)는 비트 라인(BL)상 누설 전류 및 다른 공통 모드 노이즈를 제거하기 위하여 자체 기준을 제공한다. 도 4에 도시된 바와 같이, 도 3a의 샘플링/홀딩 회로(16)로서 동작하는 제 2 캐패시터(C2)를 통한 출력부(15)와 비교기(18)의 비-인버팅 입력부 사이에 접속된 제 3 스위치(SW3), 및 접지와 비교기(18)의 인버팅 입력부(18) 사이에 접속된 제 4 스위치(SW4)는 이런 목적을 위해 제공된다. 제 4 스위치(SW4)의 상부측은 도 3a에서 샘플링/홀딩 회로로서 동작하는 제 3 캐패시터(C3)를 통하여 출력부(15)에 연결된다. 연산 증폭기(12)를 포함하는 적분기 회로(11)의 리세트 동안, 제 1 스위치(SW1), 제 2 스위치(SW2), 및 제 3 및 제 4 스위치(SW3 및 SW4)는 폐쇄된다. 제 1 스위치(SW1)는 적분을 시작하기 위하여 계방되고, 그 다음 SW2는 제 1 스위치(SW1)를 개방함으로써 도입된 오프셋 에러를 래치한다. 제 1 시간 주기후, 제 3 스위치(SW3)는 개방되고, 제 2 캐패시터(C2)상 제 1 시간 주기 적분값(예를들어, 도 2에서 시점(t2 및 t1 사이의 주기)을 분리한다. 제 4 스위치(SW4)는 제 2 시간 주기 동안 적분을 시작하기 위하여 개방(가능하게 제 3 스위치 SW3가 개방되기 전에)된다. 임의의 누설 전류는 비교기(18)의 입력부에 공통 모드 신호로서 나타날 것이고 따라서 극성 변화로부터 발생하는 전하 차만을 남기고 제거된다. 제 2 및 제 3 캐패시터(C2 및 C3)에 대한 적분 주기는 필요한 만큼 조절될 수 있어서, 비교기(18)에 대한 적당한 마진을 형성한다.
본 발명의 감지 장치를 사용하여 본 발명에 따른 판독을 수행하는 어드레싱 방법은 지금 약간 상세하게 기술될 것이다.
판독 사이클 동안 워드 및 비트 라인상 전위는 프로토콜 또는 타이밍 시퀀스에 따라 적시에 제어되어, 워드 라인 전위는 미리 결정된 시퀀스에서 미리 결정된 워드 라인 전위중에서 선택된 전위로 래치되고, 반면 비트 라인은 미리 결정된 시퀀스에서 미리 결정된 비트 라인 전위중 선택된 전위로 래치되거나 상기 비트 라인은 임의의 타이밍 시퀀스의 주기 동안 비트 라인과 상기 비트 라인에 연결된 셀 사이에 흐르는 전하를 감지하는 회로에 연결되고, 어드레싱된 셀의 두 개의 연속적인 판독은 판독 사이클 동안 수행된다. 얻어진 두 개의 판독값은 샘플링/홀딩 회로에 저장되고 최종적으로 감지 장치의 비교기에서 비교된다.
상기 연속적인 판독중에 시간 또는 드웰(dwell) 지연이 있을 수 있다. 어드레싱된 셀의 논리값을 결정하기 위하여(셀이 논리 "0" 또는 논리 "1"을 포함하는지를 결정하기 위하여) 판독 사이클시 두 개의 판독중 제 1 판독 동안 수행되는 감지 장치에 의해 감지된 전류의 적분 결과는 제 1 샘플링/홀딩 회로에 저장된다. 판독은 항상 "0"에서 파괴적인 판독을 하여 메모리 셀은 초기 상태로 재저장된다("1' 또는 "0"은 파괴적인 판독으로 인해 항상 "0"에서 끝난다). 듀얼 지연은 메모리 셀의 자료가 릴렉스 조건으로 되돌아 오도록 삽입된다. 제 2 판독은 제 1 판독 동안 사용된 것과 같은 동일한 펄싱 및 감지 프로토콜을 사용하여 실행된다. 제 2 판독 결과는 제 1 판독과 동일한 방식으로 평가되고 제 2 샘플링/홀딩 회로에 저장된다. 제 1 및 제 2 샘플링/홀딩 회로에 저장된 값들은 어드레싱된 셀의 상태를 결정하기 위하여 비교기에 전달된다. 연속적인 판독이 양쪽 경우에 동일한 조건에 비트 라인을 노출시키기 때문에 오프셋 전류는 거의 제거된다. 동일한 감지 장치, 통상적으로 동일한 적분 증폭기의 사용은 회로 파라미터 및 성분 값에 대한 문제를 제거한다.
이중 판독은 중합체 메모리 재료를 가진 강유전성 메모리에서 다수의 전위 문제를 처리한다. 첫째, 상기 비교는 마진이 영에 근접하게 설정될 수 있다. 결과적으로, 전하가 하부 레벨로 릴리즈되고 보다 느려지는 피로한 메모리 셀에서, 감지 장치는 제 1 시간 주기에서 릴리즈된 총 전하가 추후(동일) 시간 주기에서 릴리즈된 것보다 크기 때문에 상태를 여전히 구별할 것이다. 메모리 셀 값을 적당히 감지하기 위하여 피로 레벨의 사전 지식을 필요로 하지 않는다. 유사하게, 임프린트 다음, 임의의 주어진 제 1 시간 주기에서 릴리즈된 전하의 절대값은 강제 필드에서 시프트로 인해 감소되지만, 상대적인 값은 여전히 주문된다. 다시, 메모리 셀의 상태는 임프린트 크기의 정보없이 이중 판독으로 인해 결정될 수 있다.
본 발명의 다른 실시예에서, 판독 사이클에 바로 선행하고 단지 일측면에서 다른 사전 판독 사이클을 사용하는 것이 가능하다. 즉 액티브 워드 라인은 전혀 시프트되지 않는다. 그리고나서 감지 장치는 추후 판독 사이클에서 처럼 비트 라인 전압 시프트에 관련하여 동일한 시간 슬롯에서 액티브된다. 따라서, 사전 판독 사이클 동안 검출된 누적 전하는 액티브 셀로부터 누적된 값을 포함하는 판독 사이클 동안 포획된 기생 전류 효과에 매우 밀접하게 대응한다. 사전 판독 사이클로부터 검출된 전하는 저장되고 판독 사이클 동안 기록된 전하로부터 차감되어, 액티브 메모리 셀에서 스위칭 또는 비스위칭 과도전류로부터의 목표된 총 전하를 생성한다.

Claims (10)

  1. 이진수 1 또는 이진수 0인 데이터에 대응하는 전류 응답을 감지하고 판독값을 생성시키기 위해 적분을 수행하는, 강유전성 캐패시터 형태의 메모리 셀을 포함하는 패시브 매트릭스 메모리 내에 저장된 데이터를 판독하기 위한 감지 장치(10)로서,
    상기 감지 장치(10)는 전류 응답을 감지하기 위한 적분기 회로(11) 및 상기 적분기 회로(11)에 연결되고 상기 적분기 회로(11)로부터 출력된 두 개의 연속적인 판독값을 저장하고 비교하는 수단(16,17,18)을 포함하고, 상기 적분기 회로(11)는 인버팅 입력부(14)와 출력부(15)를 갖는 연산 증폭기(12) 및 상기 인버팅 입력부(14)와 상기 출력부(15) 사이에 접속된 캐패시터(C1)를 포함하고, 상기 두 개의 연속적인 판독값을 저장하고 비교하는 수단(16,17,18)은 상기 두 개의 판독값 중 제 1 판독값을 샘플링/저장하기 위한 제 1 샘플링/홀딩 회로(16), 상기 두 개의 판독값 중 제 2 판독값을 샘플링/저장하기 위한 제 2 샘플링/홀딩 회로(17), 및 어드레싱된 메모리 셀의 상태를 결정하기 위해 상기 샘플링/홀딩 회로들(16;17)의 출력부들에 접속된 비교기 회로(18)를 포함하는 감지 장치.
  2. 삭제
  3. 제 2 항에 있어서, 상기 적분기 회로(11)는 캐패시터(C1) 상에 병렬로 접속되는 스위치(SW1)를 포함하는 것을 특징으로 하는 감지 장치.
  4. 삭제
  5. 제 1 항에 있어서, 상기 샘플링/홀딩 회로(16;17)는 캐패시터(C2;C3)를 포함하는 것을 특징으로 하는 감지 장치.
  6. 제 1 항에 있어서, 상기 비교기 회로(18)는 연산 증폭기인 것을 특징으로 하는 감지 장치.
  7. 제 1 항에 있어서, 수정 회로(21)는 상기 제 2 샘플링/홀딩 회로(17)와 상기 적분기 회로(11)의 출력부(15) 사이에 접속되는 것을 특징으로 하는 감지 장치.
  8. 제 1 항에 따른 감지 장치를 이용한 판독 방법으로서, 상기 감지 장치는 워드 라인과 비트 라인을 가진 패시브 매트릭스 메모리에 저장된 데이터를 판독하기 위해 사용되고 상기 워드 라인과 비트 라인 사이의 교차점에서 강유전성 캐패시터 형태의 메모리 셀을 포함하고, 상기 감지 장치는 통상적으로 이진수 1 또는 이진수 0인 메모리 셀에 저장된 데이터에 해당하는 전류 응답을 감지하고, 판독값의 적분을 수행하며, 상기 판독 방법은 워드 라인 전위를 래칭하는 시간내에서 모든 워드 라인 및 비트 라인상 전위를 미리 결정된 워드 라인 전위중 선택된 전위로 제어하고 어느 하나의 비트 라인을 미리 결정된 비트 라인 전위중 선택된 전위로 래칭하는 것을 포함하고, 판독 사이클에서 비트 라인은 선택된 비트 라인과, 판독 사이클을 시작하기 위하여 선택된 전위로 래칭됨으로써 액티브되는 워드 라인과 상기 선택된 비트 라인의 교차점에서의 메모리 셀 사이에 흐르는 전하를 감지하기 위한 감지 장치에 접속되는 상기 판독 방법으로서,
    메모리 셀의 두 개의 연속적인 판독을 수행하는 단계;
    제 1 및 제 2 판독값을 각각 생성하기 위하여 미리 결정된 시간 주기에 걸쳐 각각의 판독값을 적분하는 단계;
    상기 판독값을 저장하는 단계, 상기 저장된 판독값을 비교하는 단계; 및
    감지된 전하에 의존하는 논리값을 결정하는 단계
    를 포함하는 것을 특징으로 하는 판독 방법.
  9. 제 8 항에 있어서, 판독 사이클시 두 개의 연속적인 판독 사이에 시간 지연을 도입하는 단계를 포함하는 것을 특징으로 하는 판독 방법.
  10. 제 8 항에 있어서, 상기 메모리 셀을 형성하는 상기 워드 라인과 상기 비트 라인이 동일한 전위에서 유지되는 동안 상기 메모리 셀의 사전-판독을 수행하며, 플로팅(floating) 또는 기생 전하가 검출되는 경우에, 이 때의 판독값을 상기 메모리 셀이 스위칭 전위에 영향을 받을 때 발생하는 판독값들로부터 차감하는 것을 특징으로 하는 판독 방법.
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