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Die
Erfindung betrifft eine Abtastvorrichtung zum Lesen von Daten, die
in einem passiven Matrix-Speicher gespeichert sind, der Speicherzellen
in Form von ferroelektrischen Kondensatoren aufweist, wobei die
Abtastvorrichtung eine Stromantwort abtastet, die den Daten, typischerweise
in Form einer binären
Eins oder einer binären
Null, entspricht, und eine Integration ausführt, um einen Lesewert zu erzeugen.
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Die
Erfindung betrifft ferner ein Leseverfahren zur Anwendung mit der
Abtastvorrichtung gemäß der Erfindung,
wobei die Abtastvorrichtung zum Lesen von Daten verwendet wird,
die in einem passiven Matrix-Speicher mit Wort- und Bitleitungen
gespeichert sind, der Speicherzellen in Form von ferroelektrischen
Kondensatoren an Kreuzungspunkten zwischen den Wort- und Bitleitungen
aufweist, wobei die Abtastvorrichtung eine Stromantwort abtastet,
die den in einer Speicherzelle gespeicherten Daten, typischerweise
in Form von einer binären
Eins oder einer binären
Null, entspricht, und eine Integration von Lesewerten ausführt, wobei
das Leseverfahren die folgenden Schritte aufweist: zeitliches Steuern
der elektrischen Potentiale auf sämtlichen Wort- und Bitleitungen;
Halten von Wortleitungspotentialen auf Potentialen, die aus vorbestimmten
Wortleitungspotentialen ausgewählt
sind; und Halten von Bitleitungen auf Potentialen, die aus vorbestimmten
Bitleitungspotentialen ausgewählt
sind, wobei Bitleitungen in einem Lesezyklus mit der Abtastvorrichtung
verbunden werden, um eine Ladung abzutasten, die zwischen einer
ausgewählten
Bitleitung und einer Speicherzelle an dem Kreuzungspunkt der ersteren
und einer Wortleitung fließt,
die durch Halten auf einem ausgewählten Potential aktiviert wird,
um den Lesezyklus zu initialisieren.
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Ferroelektrische
Matrix-Speicher können
in zwei Typen unterteilt werden, und zwar einen Typ, der aktive
Elemente enthält,
die mit den Speicherzellen verbunden sind, und einen Typ ohne aktive
Elemente. Im folgenden liegt der Fokus nur auf passiven Matrix-Speichern
ohne aktive Elemente, wie etwa Dioden oder Transistoren, die den
Speicherzellen lokal zugeordnet sind.
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Ein
ferroelektrischer Matrix-Speicher kann Speicherzellen in Form von
ferroelektrischen Kondensatoren ohne aktive Zugriffselemente, wie
etwa einen Zugriffstransistor, haben und weist ein dünnes ferroelektrisches
Material mit einem Satz von parallelen leitenden Elektroden ("Wortleitungen"), die auf die eine
Seite aufgebracht sind, und einem im wesentlichen orthogonalen Satz
von leitenden Elektroden ("Bitleitungen") auf, die auf die
andere Seite aufgebracht sind.
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Diese
Konfiguration wird als ein "passiver Matrix-Speicher" bezeichnet. In dem
passiven Matrix-Speicher sind die einzelnen Speicherzellen an den
Kreuzungspunkten der gegenüberliegenden Elektroden
gebildet, so daß eine
Speichermatrix gebildet wird, die Speicherzellen aufweist, auf die
durch selektive Erregung der entsprechenden Elektroden, vom Rand
der Matrix ausgehend, einzeln elektrisch zugegriffen werden kann.
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Um
in eine Speicherzelle zu schreiben, wird eine positive oder negative
Spannung an die Elektroden angelegt, was bewirkt, daß sich das
ferroelektrische Material entlang seiner Hysteresiskurve in einen
stabilen Zustand bewegt, welcher dem geschriebenen Datenelement,
einer binären
Eins oder einer binären
Null, entspricht. Um die so in einem ferroelektrischen Kondensator
gespeicherten Daten zu bestimmen, wird eine Spannung (typischerweise
in Form eines Spannungsimpulses) über die Platten des Kondensators
angelegt, so daß durch
eine Abtastvorrichtung, typischerweise einen Abtastverstärker, eine
Stromantwort abgetastet wird. Die Abtastvorrichtung ist typischerweise
mit einer entsprechenden Bitleitung entweder direkt oder über einen
Multiplexer oder ein Gatter verbunden.
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Eine
von den Schwierigkeiten beim Abtasten ist es, eine Referenz zu etablieren,
die imstande ist, zwischen einer binären Null und einer binären Eins zu
unterscheiden. Eine Lösung
besteht darin, eine Referenzspannung in den Abtastverstärker einzuführen, was
beispielsweise in der US-A-5 905 671 beschrieben ist. Jedes beobachtete Signal über der
Referenz wird als einer von zwei logischen Zuständen betrachtet, während jedes
Signal unter der Referenz als der andere logische Zustand betrachtet
wird.
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Das
beschriebene Referenzverfahren und ähnliche direkte Referenzverfahren
haben jedoch verschiedene Begrenzungen und Nachteile, die nachstehend
im einzelnen erläutert
werden.
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Ausgehend
von stabilen und vorhersagbaren Zuständen kann ein parasitärer Beitrag
im Prinzip entfernt werden, indem eine feststehende Ladungsmenge
von der durch den Abtastverstärker
während des
Lesezyklus aufgezeichneten Ladungsmenge subtrahiert wird. In vielen
Fällen
machen die Größe und Veränderlichkeit
des parasitären
Beitrags dieses Vorgehen jedoch ungeeignet. Zusätzlich zu den Fertigungstoleranzen
für die
Vorrichtung können
also die Ermüdungs-
und Aufprägehistorie
innerhalb weiter Grenzen zwischen verschiedenen Zellen in der gleichen
Speichervorrichtung und sogar auf der gleichen Bitleitung variieren,
und der parasitäre
Strom kann stark von der Vorrichtungstemperatur zum Zeitpunkt des
Lesens abhängen.
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Außerdem kann
der parasitäre
Strom, der zu einer gegebenen nichtadressierten Zelle auf der aktiven
Bitleitung gehört,
von dem tatsächlichen
logischen Zustand dieser Zelle abhängen. In diesem Fall hängt der
kumulative parasitäre
Strom von sämtlichen
nichtadressierten Zellen auf der aktiven Bitleitung von der Menge
an Daten ab, die in diesen Zellen gespeichert sind, die dann die
Vorhersage definieren müssen.
Die Verwendung einer direkten Referenz hat also viele Nachteile.
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Referenzwerte
können
zur Behandlung des oben angegebenen Problems auch von benachbarten
Zellen erhalten werden. Man geht davon aus, daß die benachbarten Zellen die
gleichen Zustände
wie die gelesenen Zellen haben. Dies ist jedoch nicht immer der
Fall, was zu Problemen führt.
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Eine
andere Implementierung besteht darin, daß ein einzelner Stromintegrator
vorhanden ist, der den Signalpegel liefert, der einer bekannten
Polarisationsänderung
ent spricht. Ein Verstärker
mit einem von Eins verschiedenen Verstärkungsfaktor verteilt dann
dieses Potential als den Referenzwert an eine Reihe von Abtastverstärkern.
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Sämtliche
oben beschriebenen Verfahren zum Erhalten einer Referenz haben das
gemeinsame Problem von nicht vorhersagbaren Zuständen, so daß immer noch ein Bedarf für eine andere
Lösung besteht,
um eine echte Referenz zu erhalten.
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Es
ist deshalb eine Hauptaufgabe der Erfindung, die Referenz für die Abtastvorrichtung
zu verbessern, so daß die
Abtastvorrichtung gegenüber Rauschen
und anderen störenden
Hintergrundsignalen unempfindlich wird. Eine andere Aufgabe der
Erfindung ist es, einen Abtastverstärker anzugeben, der von kumulativen
Signalen von nichtadressierten Zellen während des Lesens von gespeicherten
Daten nicht beeinflußt
wird, die beispielsweise bei einem sogenannten "Teilwort-Lesen" erhalten werden. Schließlich ist
es auch eine Aufgabe der Erfindung, ein Leseverfahren zur Anwendung
mit einer Abtastvorrichtung dieser Art anzugeben.
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Die
oben genannten Aufgaben sowie weitere Merkmale und Vorteile werden
gemäß der vorliegenden
Erfindung mit einer Abtastvorrichtung realisiert, die dadurch gekennzeichnet
ist, daß die
Abgabevorrichtung eine Integrationsschaltung aufweist, um die Stromantwort
abzutasten, und mit Einrichtungen zum Speichern und Vergleichen
von zwei aufeinanderfolgenden Lesewerten verbunden ist, die an einem
Ausgang der Integrationsschaltung erhalten werden.
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Bei
einer vorteilhaften Ausführungsform
der Abtastvorrichtung gemäß der Erfindung
weist die Integrationsschaltung einen Operationsverstärker und einen
Kondensator auf, der zwischen einen invertierenden Eingang des Operationsverstärkers und
dessen Ausgang geschaltet ist. Bevorzugt weist die Integrationsschaltung
dann einen Schalter auf, der zu dem Kondensator parallelgeschaltet
ist.
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Bei
einer vorteilhaften Ausführungsform
der Abtastvorrichtung gemäß der Erfindung
weisen die Einrichtungen für
zwei aufeinanderfolgende Lesevorgänge folgendes auf: eine erste
Abtast-/Halte-Schaltung zum Abtasten/Speichern eines ersten Lesewerts,
eine zweite Abtast-/Halte-Schaltung zum Abtasten/Speichern eines
zweiten Lesewerts, und eine Komparatorschaltung, die mit den Ausgängen der Abtast-/Halte-Schaltungen
verbunden ist, um den Zustand einer adressierten Speicherzelle zu
bestimmen.
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Bevorzugt
können
die Abtast-/Halte-Schaltungen Kondensatoren aufweisen, und bevorzugt kann
die Komparatorschaltung ein Operationsverstärker sein.
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Schließlich kann
eine Korrekturschaltung zwischen die zweite Abtast-/Halte-Schaltung
und den Ausgang der Integrationsschaltung geschaltet sein.
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Die
oben genannten Aufgaben sowie weitere Merkmale und Vorteile werden
gemäß der vorliegenden
Erfindung ferner mit einem Leseverfahren realisiert, das gekennzeichnet
ist durch: Ausführen
von zwei aufeinanderfolgenden Lesevorgängen einer Speicherzelle, Integrieren
jedes Lesevorgangs jeweils über
einen vorbestimmten Zeitraum, um einen ersten und einen zweiten
Lesewert zu erzeugen, Speichern der Lesewerte, Vergleichen der gespeicherten
Lesewerte und Bestimmen eines logischen Werts in Abhängigkeit
von der gemessenen Ladung.
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Bei
einer vorteilhaften Ausführungsform
des Leseverfahrens gemäß der Erfindung
wird eine Zeitverzögerung
zwischen zwei aufeinanderfolgenden Lesevorgängen in einem Lesezyklus eingeführt.
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Die
Erfindung wird nachstehend in Verbindung mit den beigefügten Zeichnungen
näher erläutert; diese
zeigen in:
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1 das
Prinzip des bei der Erfindung angewandten dualen Lesevorganges,
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2 das
in 1 gezeigte Prinzip im einzelnen,
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3a ein
verallgemeinertes Schaltbild einer Abtastvorrichtung gemäß der Erfindung,
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3b ein
abgewandeltes Schaltbild der Abtastvorrichtung gemäß 3a und
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4 ein
Schaltbild einer Abtastvorrichtung mit dem dualen Lesevorgang gemäß einer
bevorzugten Ausführungsform
der Erfindung.
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Die
Erfindung implementiert einen dualen Lesevorgang, der gemäß zwei Hauptschemata
ausgeführt
werden, die nachstehend mit (I) und (II) bezeichnet sind.
- (I) Dualer Lesevorgang mittels eines "einzelnen Lesevorgangs", der einen dualen
Abtastvorgang aufweist, wobei die Wortleitung WL einmal nach einer
langen Bitleitungs-Einschwingzeit
hochgepulst wird, gefolgt von zwei aufeinanderfolgenden Lesevorgängen (Integrationen).
- (II) Dualer Lesevorgang, wobei ein zweiter Lesewert von einem
ersten Lesewert subtrahiert wird, um einen gespeicherten Wert zu
bestimmen. Der Vorteil ist, daß gemeinsame
Offsets/Fehlanpassungen entfernt werden. Die Wortleitung WL wird zweimal
gepulst, und das Abtasten wird jedesmal ausgeführt, wenn die Wortleitung WL
hoch ist.
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Das
duale Leseverfahren hat den Zweck, die Wirkung des Hintergrundstroms
zu reduzieren und ferner eine Eigenreferenz auf einer bestimmten
Bitleitung bereitzustellen. 1 zeigt
ein Diagramm einer integrierte Ladung über der Zeit. Die Differenz zwischen
der Größe der Hintergrundströme und der Ladung,
die von der aktiven Zelle kommt, ist in der gezeigten Kurve (i)
dargestellt. Die Kurve (ii) repräsentiert
eine logische "1", die in der Zelle
gespeichert ist, und die Kurve (iii) repräsentiert eine logische "0". In diesem speziellen Beispiel wird
ein erster Lesevorgang zwischen einem ersten Zeitpunkt t1 und einem zweiten Zeitpunkt t2 und
ein zweiter Lesevorgang zwischen dem zweiten Zeitpunkt t2 und einem dritten Zeitpunkt t3 ausgeführt.
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Eine
genauere Relation zwischen den abgetasteten Ladungen ist aus 2 ersichtlich.
Ausgehend von einer aktiven Zelle, die eine "1" während des
ersten Lesevorgangs zwischen dem ersten Zeitpunkt t1 und
dem zweiten Zeitpunkt t2 enthält, wird
ein erster Lesewert ΔQ1("1") = Q4 – Q1 abgetastet, und während des zweiten Lesevorgangs
zwischen dem zweiten Zeitpunkt t2 und dem
dritten Zeitpunkt t3 wird ein zweiter Lesewert ΔQ2("1") = Q5 – Q4 auf eine ähnliche Weise abgetastet.
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Der
erste Lesewert wird in einer ersten Abtast-/Halte-Schaltung und
der zweite Lesewert in einer zweiten Abtast-/Halte-Schaltung gespeichert,
wie nachstehend erläutert
wird. Diese können
beispielsweise einen Kondensator als ein Ladungsspeicherelement
aufweisen. Andere Ladungsspeicherelemente sind natürlich ebenfalls
möglich.
Dies wird nachstehend in Verbindung mit einer Erläuterung
von Ausführungsformen
der Abtastvorrichtung gemäß der Erfindung
beschrieben.
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Auf
die gleiche Weise erhält
man für
eine aktive Zelle, die eine "0" enthält, ΔQ1("0") = Q2 – Q1 und ΔQ2("0") = Q3 – Q2. In diesem Beispiel ist ΔQ1 sowohl für eine "1" als
auch für
eine "0" größer als ΔQ2. Deshalb muß man einen Schwellenwert einführen, um eine "0" von einer "1" zu
unterscheiden.
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3a zeigt
schematisch die hauptsächlichen
Funktionskomponenten einer Abtastvorrichtung 10 gemäß der Erfindung,
die einen dualen Lesevorgang ermöglicht,
der beide oben beschriebenen Haupt-Abtastschemata (I) und (II) abdeckt.
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Zunächst wird
ein Lesevorgang, typischerweise eine Integration des Stroms IBL auf der Bitleitung BL durch eine Integrationsschaltung 11 (innerhalb
der gestrichelten Linie) ausgeführt,
die einen Integrationsverstärker 12 mit
einem nichtinvertierenden Eingang 13 und einem invertierenden
Eingang 14 und einen Rückkopplungskondensator
C1 aufweist, der zwischen den nichtinvertierenden
Eingang 14 und den Ausgang des Verstärkers 12 parallelgeschaltet
ist.
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Erste
und zweite Lesewerte, die von der Integrationsschaltung 11 ausgegeben
werden, werden in ersten bzw. zweiten Abtast-/Halte-Schaltungen 16, 17 gespeichert.
Jede Abtast-/Halte-Schaltung 16, 17 hat einen
Eingang für
ein Steuersignal CTRL1; CTRL2. Ein Komparator, bevorzugt ein Operationsverstärker 18,
ist mit der Abtast-/Halte-Schaltung 16 über seinen nichtinvertierenden
Eingang 19 und mit der Abtast-/Halte-Schaltung 17 über seinen
invertierenden Eingang 20 verbunden. Der Komparator vergleicht
zwei gespeicherte Lesewerte, die in dem dualen Lesevorgang abgetastet
worden sind, und erzeugt das Vergleichsergebnis an seinem Ausgang Dout als ein Datenausgangssignal.
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Wenn
ein hypothetischer Wert, hier als V00-offset bezeichnet,
als der Schwellenwert eingeführt
wird, erhält
man die folgenden Bedingungen für
den Ausgang.
ΔQ1 – ΔQ2 > V00-offset, was als eine "1" interpretiert wird,
und
ΔQ1 – ΔQ2 < V00-offset, was als eine "0" interpretiert wird.
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Auf
diese Weise manifestieren sich der durch den Hintergrundstrom eingeführte Fehler,
die Offset- und Prozeßabweichung
der Transistoren in dem Integrationsverstärker, selbst als ein konstanter
Wert in der Berechnung von ΔQ1 – ΔQ2. Dieser Fehler kann durch Einstellen des
hypothetischen Werts V00-offset in einer
Korrekturschaltung eliminiert werden.
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3b zeigt
eine abgewandelte Ausführungsform
der Vorrichtung von 3a, wobei jedoch die Korrekturschaltung 21 zwischen
die zweite Abtast-/Halte-Schaltung 17 und den Ausgang 15 der
Integrationsschaltung 11 geschaltet ist.
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Nachstehend
wird 4 erläutert,
die eine bevorzugte Ausführungsform
der Erfindung zeigt. Bei dieser Ausführungsform weist die Abtastvorrichtung 10 folgendes
auf: eine Integrationsschaltung 11 (innerhalb der gestrichelten
Linie) mit einem Operationsverstärker 12,
der einen nichtinvertierenden Eingang 13, einen invertierenden
Eingang 14 und einen Ausgang 15 hat; und einen
Rückkopplungskondensator
C1, der zwischen den Ausgang 15 und
den invertierenden Eingang 14 des Operationsverstärkers (Integrationsverstärkers) 12 geschaltet
ist. Parallel zu dem Rückkopplungskondensator
C1 ist ein erster Schalter SW1 vorgesehen,
der geschlossen werden kann, bevor das Abtasten beginnt. Der erste
Schalter SW1 ist imstande, zwischen mindestens
zwei Zuständen,
einem offenen Zustand und einem geschlossenen Zustand, umzuschalten,
wobei der offene Zustand gezeigt ist.
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Der
Rückkopplungskondensator
C1 wird zu Beginn kurzgeschlossen, so daß es ermöglicht wird, daß die Bitleitung
BL durch die Ausgangsstufe des Operationsverstärkers 12 auf das Potential
des nichtinvertierenden Eingangs 13 geladen wird. Das Bitleitungspotential
VBL unterscheidet sich von einem Umschaltwert
VS durch die Eingangsoffsetspannung Voffset des Operationsverstärkers 12.
Solange jedoch der Wert der Eingangsoffsetspannung Voffset im
Vergleich mit dem gesamten Umschaltpotential VS der Speicherzelle
klein ist, kann er vernachlässigt
werden.
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Wenn
der erste Schalter SW1 öffnet, wird eine geringe Ladungsmenge
von dem Kondensator C1 auf die Bitleitung
BL injiziert und muß in
einem Komparator 18, der mit dem Ausgang 15 der
Integrationsschaltung 11 verbunden ist, aufgehoben werden.
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Anschließend muß der zu
der Bitleitung BL fließende
Strom auch durch den Rückkopplungskondensator
C1 fließen,
was zu einer Potentialverschiebung Q/C führt, wobei Q die Ladung von
der aktiven Speicherzelle ist, die zu lesen ist, und C die Rückkopplungskapazität ist.
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Da
das Potential auf der Bitleitung BL nahezu konstant bleibt, bestimmt
durch die Leerlaufverstärkung
des Operationsverstärkers 12,
beeinflußt die
Gesamtkapazität
CBL der Bitleitung BL den beobachteten Signalpegel
nicht. Die Größe des Signals kann
ferner durch geschickte Wahl des Werts des Rückkopplungskondensators C1 etabliert werden.
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Der
Ausgang 15 der Integrationsschaltung 11 ist mit
dem Komparator 18 über
einen Kondensator C2, welcher der Abtast-/Halte-Schaltung 16 entspricht,
wechselstrommäßig gekoppelt.
Um eine absolute Referenz zu erhalten, ist ein Schalter SW2 zwischen Masse und die Ausgangsseite des
Kondensators C2 geschaltet. Um eine Transiente
von dem Schalter SW1 aufzuheben, öffnet der
Schalter SW2 nach dem Beginn des Abtastens
durch die Integrationsschaltung 11.
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Es
ist möglich,
einen Eigenreferenz-Algorithmus auf der Basis einer sequentiellen
Integration einer einzelnen Bitleitung BL zu entwickeln. Bei diesem Zweistufen-Abtasten
liefert die Integrationsschaltung 11 eine Eigenreferenz,
um Kriechströme
und andere Gleichtaktstörungen
auf der Bitleitung BL aufzuheben. Wie 4 zeigt,
sind zu diesem Zweck folgende Komponenten vorgesehen: ein dritter
Schalter SW3, der über den als Abtast-/Halte-Schaltung 16 von 3a wirksamen
zweiten Kondensator C2 zwischen den Ausgang 15 und
den nichtinvertierenden Eingang des Komparators 18 geschaltet
ist, und ein vierter Schalter SW4, der zwischen
Masse und den invertierenden Eingang des Komparators 18 geschaltet ist.
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Die
obere Seite des vierten Schalters SW4 ist über einen
dritten Kondensator C3, der als Abtast-/Halte-Schaltung 17 von 3a wirksam
ist, mit dem Ausgang 15 verbunden. Beim Rücksetzen
der Integrationsschaltung 11, die den Operationsverstärker 12 aufweist,
werden der erste Schalter SW1, der zweite
Schalter SW2 und der dritte und vierte Schalter SW3 und SW4 geschlossen.
Der erste Schalter SW1 öffnet, um die Integration zu
beginnen, gefolgt von SW2 zum Halten des
durch das Öffnen
des ersten Schalters SW1 eingeführten Offsetfehlers.
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Nach
dem ersten Zeitraum wird der dritte Schalter SW3 geöffnet, so
daß der
erste Zeitraum-Integrationswert (vgl. den Zeitraum zwischen den
Zeitpunkten t2 und t1 in 2)
an dem zweiten Kondensator C2 isoliert wird.
Der vierte Schalter SW4 wird geöffnet (möglicherweise
bevor der dritte Schalter SW3 öffnet),
um die Integration während
des zweiten Zeitraums zu beginnen. Eventuelle Kriechströme erscheinen
als Gleichtaktsignale an den Eingängen des Komparator 18 und
heben sich somit auf, so daß nur
die Ladungsdifferenz verbleibt, die sich aus einer Polarisationsänderung
ergibt. Die Integrationsperioden für den zweiten und dritten Kondensator
C2 und C3 können nach
Bedarf eingestellt werden, um angemessene Spielräume für den Komparator 18 zu schaffen.
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Nachstehend
wird das Adressierschema zum Ausführen eines Lesevorgangs gemäß der Erfindung
unter Verwendung der erfinderischen Abtastvorrichtung im einzelnen
beschrieben.
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Während eines
Lesezyklus werden die elektrischen Potentiale auf sämtlichen
Wort- und Bitleitungen
entsprechend einem Protokoll oder einer Taktsequenz zeitlich gesteuert,
so daß Wortleitungspotentiale
in einer vorbestimmten Sequenz auf Potentialen gehalten werden,
die aus vorbestimmten Wortleitungspotentialen ausgewählt sind,
während Bitleitungen
entweder in einer vorbestimmten Sequenz auf Potentialen gehalten
werden, die aus vorbestimmten Bitleitungspotentialen ausgewählt sind, oder
die Bitleitungen sind während
eines bestimmten Zeitraums der Taktsequenz mit einem Schaltkreis verbunden,
der die Ladungen abtastet, die zwischen der (den) Bitleitung(en)
und den Zellen fließen,
die mit der (den) Bitleitung(en) verbunden sind, und zwei aufeinanderfolgende
Lesevorgänge
der adressierten Zellen werden während
des Lesezyklus ausgeführt. Die
zwei erhaltenen Lesewerte werden in den Abtast-/Halte-Schaltungen gespeichert
und schließlich in
dem Komparator der Abtastvorrichtung verglichen.
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Zwischen
den aufeinanderfolgenden Lesevorgängen kann eine Zeit- oder Verweilverzögerung vorliegen.
Das Resultat einer Integration des durch die Abtastvorrichtung abgetasteten
Stroms, die während
des ersten von den zwei Lesevorgängen
in einem Lesezyklus ausgeführt
wird, um den logischen Wert einer adressierten Zelle zu bestimmten
(um zu bestimmen, ob die Zelle eine logische "0" oder
eine logische "1" enthält), wird
in der ersten Abtast-/Halte-Schaltung gespeichert.
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Der
Lesevorgang ist immer ein löschendes Lesen,
das in einer "0" endet, und der Anfangszustand
der Speicherzelle muß deshalb
wiederhergestellt werden (da eine "1" oder
eine "0" aufgrund des löschenden
Lesens immer in einer "0" endet). Die Verweilverzögerung wird
eingeführt,
um zu ermöglichen,
daß das
Material in der Speicherzelle in einen entspannten Zustand zurückkehrt.
Der zweite Lesevorgang wird unter Verwendung eines Puls- und Abtastprotokolls
ausgeführt,
das mit demjenigen identisch ist, das während des ersten Lesevorgangs
verwendet wird. Das Resultat des zweiten Lesevorgangs wird auf die
gleiche Weise wie beim ersten Lesevorgang ausgewertet und in der
zweiten Abtast-/Halte-Schaltung gespeichert.
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Die
in der ersten und zweiten Abtast-/Halte-Schaltung gespeicherten
Werte werden dann zu dem Komparator übertragen, um den Zustand der adressierten
Zelle zu bestimmen. Da die aufeinanderfolgenden Lesevorgänge die
Bitleitungen in beiden Fällen
den gleichen Bedingungen aussetzen, werden die Offsetströme nahezu
aufgehoben. Die Verwendung derselben Abtastvorrichtung, typischerweise
auch desselben Integrationsverstärkers,
eliminiert die Bedenken hinsichtlich der Übereinstimmung von Schaltungsparametern
und Komponentenwerten.
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Der
duale Lesevorgang berücksichtigt
eine große
Anzahl von potentiellen Problemen bei ferroelektrischen Speichern
mit einem Polymer-Speichermaterial. Zunächst kann das Vergleichsergebnis
mit einem Spielraum nahe Null etabliert werden. Infolgedessen erkennt
bei einer ermüdeten
Speicherzelle, bei der die Ladung bei einem niedrigeren Wert freigesetzt
wird und langsamer erfolgt, die Abtastvorrichtung immer noch den
Zustand, da die gesamte Ladung, die in einem ersten Zeitraum freigesetzt
wird, größer als
diejenige ist, die in einem anschließenden (äquivalenten) Zeitraum freigesetzt
wird.
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Es
ist nicht erforderlich, den Ermüdungspegel
von vornherein zu kennen, um den Speicherzellenwert richtig abzutasten.
Gleichermaßen
wird im Anschluß an
das Aufprägen
die absolute Größe der in
einem gegebenen ersten Zeitraum freigesetzten Ladung aufgrund der
Verschiebung in dem Koerzitivfeld reduziert, der relative Wert ist
aber im mer noch in der Größenordnung.
Der Zustand der Speicherzelle kann mit dem dualen Lesevorgang wiederum
ohne Kenntnis der Aufprägegröße bestimmt
werden.
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Bei
einer alternativen Ausführungsform
der Erfindung ist es möglich,
einen Vor-Lesezyklus unmittelbar vor dem Lesezyklus anzuwenden,
wobei sich der Vor-Lesezyklus von dem letzteren nur in einer Hinsicht
unterscheidet, nämlich
darin, daß die
aktive Wortleitung überhaupt
nicht verschoben wird. Die Abtastvorrichtung wird dann in genau
dem gleichen Zeitschlitz relativ zu den Bitleitungs-Spannungsverschiebungen
wie im Fall des anschließenden
Lesezyklus aktiviert.
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Die
während
des Vor-Lesezyklus detektierte kumulative Ladung soll also den parasitären Strombeiträgen, die
während
des Lesezyklus erfaßt
werden, einschließlich
den Beiträgen
von der aktiven Zelle, möglichst
genau entsprechen. Die detektierte Ladung aus dem Vor-Lesezyklus
wird gespeichert und von derjenigen subtrahiert, die während des
Lesezyklus aufgezeichnet wird, was die gewünschte Nettoladung aus Umschalt- oder Nichtumschalt-Transienten
in der aktiven Speicherzelle ergibt.